JP6666042B2 - 画像形成装置及び画像形成装置の補正方法 - Google Patents

Description

本発明は、ディジタル複写機等の電子写真方式の画像形成装置、及び画像形成装置の補正方法に関する。

ディジタル複写機等の電子写真方式の画像形成装置では、画像信号に応じてレーザ光源の点灯制御を行って、感光体上に静電潜像を形成し、現像工程、転写工程、定着工程を経て記録材に画像が形成される。感光体へ照射されるレーザ光は、回転多面鏡の回転により感光体の長手方向（以下、主走査方向という）に偏向され、感光体上を走査する。また、感光体が回転することにより、主走査方向と直交する方向（以下、副走査方向という）にも走査が行われ、その結果、二次元の潜像が形成される。また、回転多面鏡の回転により偏向されるレーザ光は、ｆθレンズを介して感光体に照射されることで、感光体の長手方向において、レーザ光の光路長、入射角度が均一となる。

一方、例えば特許文献１では、コスト削減のために、ｆθレンズを使わない光学構成として、倍率補正を全て電気的な補正により行う方式が提案されている。特許文献１では、感光体を主走査方向に所定のエリアに分割して、エリア毎の倍率に応じて画素クロックの周波数を変調して倍率補正する方法が提案されている。ｆθレンズを使わない走査光学系では、回転多面鏡から感光体までの距離が感光体の中央部から端部に向かうにつれて大きくなるため、端部における走査速度が中央部に比べて速くなる。その結果、端部に形成される画像は、中央部に形成される画像に比べて、引き伸ばされた画像となる。図１３（ａ）は、主走査方向の位置と、形成される画像の倍率の対応を示した図である。縦軸は、形成される画像の倍率を示し、倍率１倍は、主走査方向の中央の位置に画像が形成された場合の倍率である。横軸は、主走査方向の位置を示し、０ｍｍは主走査方向の中央の位置を示している。例えば、特許文献１のように電気的な補正手段を有する場合には、図１３（ａ）のように各画素の倍率が異なる光学系においても、各画素の倍率の逆数を補正倍率に割り当てることで元のサイズに補正することができる。

電気的な補正手段として、ディジタルＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）を用いて、１画素を主走査方向に分割した画素（以下、分割画素という）毎に処理する倍率補正方式がある。例えば特許文献２では、この倍率補正方式により、画素クロックの周波数を変調する代わりに、分割画素を複製し、挿入することで変倍する方法が提案されている。例えば、１画素の分割数Ｎを２４（分割画素の数が２４）とし、主走査方向の倍率Ｍが１〜１．３倍の範囲で、主走査方向の位置に沿って、倍率Ｍは滑らかに変化するものとする。この場合、Ｎ個の分割画素のうち、Ｄ個を選択して複製し、挿入すると、分割画素を複製した後の新たな分割画素の数は（Ｎ＋Ｄ）となり、画素サイズは（Ｎ＋Ｄ）／Ｎ＝Ｍ倍になる。従って、（２４＋０）／２４＝１倍、（２４＋８）／２４＝１．３倍より、複製し、挿入する分割画素数Ｄを０〜８の範囲で選択することにより、各画素に対して、所望の変倍が得られる。得られる倍率は飛び飛びになるが、局所的な領域に異なる分割数を組み合わせることにより、中間の倍率を表すことができる。

特開２００４−３３８２８０号公報 特開２０１３−２２９１３号公報

上述したように、ｆθレンズを使わない走査光学系の走査速度の特性により、副走査方向の位置にはよらず、主走査方向の位置により補正すべき倍率が決定される。そのため、主走査方向の位置に応じて主走査毎に分割画素数の補正を行うと、副走査方向から見ると、主走査方向の同じ位置に同じ分割数の画素が並ぶことになる。副走査方向から見ると、同じ分割数の画素が並ぶ状態で、異なる分割数の画素が周期的に並ぶ場合には、主走査方向に周期的な画像パターンを入力して、倍率補正が行われると、周期が干渉してモアレが発生するという課題がある。図１３（ｂ）〜（ｄ）は、モアレが発生する例を説明する図である。図１３（ｂ）〜（ｄ）では、各マスは画素を表し、横方向は主走査方向、縦方向が副走査方向を示している。図１３（ｂ）、（ｃ）、（ｄ）の各図において、互いに画素の位置関係は同じである。また、図１３（ｂ）のマスの中の数字は、画素の分割数（分割画素数）を表している。図１３（ｂ）は、副走査方向に同じ分割数の画素が並び、主走査方向に異なる分割数の画素が周期的に並んだ例を示している。図１３（ｃ）は、主走査方向に周期的な白黒の縦縞の画像パターンの例である。図１３（ｄ）は、図１３（ｂ）の分割数に従って、図１３（ｃ）の画像パターンを倍率補正した図であり、下部に△マークが付されている縦方向の画素の分割数は２５であり、△マークが付されていない縦方向の画素の分割数は、２４である。図１３（ｄ）は、周期が干渉して、縦方向の黒線、白線の幅が不均等になる様子を示している。

本発明は、このような状況のもとでなされたもので、モアレの発生を抑えた画像サイズの倍率補正を行うことを目的とする。

前述の課題を解決するために、本発明は、以下の構成を備える。

（１）光源と、第１の方向に回転し、画像データに応じて前記光源から出射された光ビームにより潜像が形成される感光体と、前記光源から出射された光ビームを偏向し、前記感光体に照射される光ビームのスポットを前記第１の方向と直交する第２の方向に移動させる偏向手段と、を備える画像形成装置であって、画像データを画素単位で濃度に対応する複数のビットデータに変換する変換手段と、前記第２の方向の位置に応じて、前記光ビームにより前記感光体上に形成される画素を構成する分割画素の数である画素サイズを指定する指定手段と、前記指定手段により指定された前記画素サイズに応じて、前記ビットデータを補正する補正手段と、を備え、前記指定手段は、前記第２の方向に並んだ画素を所定の画素数毎に分割した画素グループ毎に、前記画素グループ内の画素の前記第２の方向の配置を入れ替えた後の画素の画素サイズを指定することを特徴とする画像形成装置。

（２）光源と、第１の方向に回転し、画像データに応じて前記光源から出射された光ビームにより潜像が形成される感光体と、前記光源から出射された光ビームを偏向し、前記感光体に照射される光ビームのスポットを前記第１の方向と直交する第２の方向に移動させる偏向手段と、を備える画像形成装置であって、画像データを画素単位で濃度に対応する複数のビットデータに変換する変換手段と、前記第２の方向の位置に応じて、前記光ビームにより前記感光体上に形成される画素を構成する分割画素の数である画素サイズを指定する指定手段と、前記指定手段により指定された前記画素サイズに応じて、前記ビットデータを補正する補正手段と、を備え、前記指定手段は、前記第２の方向に並んだ画素を所定の画素数毎に分割した隣り合う画素グループ内で、前記画素グループ内の画素の前記第２の方向の配置を入れ替えた後の画素の画素サイズを指定することを特徴とする画像形成装置。

本発明によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

実施例１〜６の画像形成装置全体を示す図、感光ドラムと光走査装置周辺の構成を示す図 実施例１の光走査装置の機能ブロック図 実施例１〜６のＰＷＭパターンを示す図、画素の拡大を説明する図、ＰＷＭデータとＰＷＭ信号の関係を示す図 実施例１〜６の倍率プロファイルを示す図、分割画素の複製位置を示す図 実施例１の画像制御の処理シーケンスを示すフローチャート 実施例１、２、４の入れ替えパターンテーブルを示す図 実施例１の画素サイズの入れ替えを説明する図 実施例２の光走査装置の機能ブロック図、アドレスオフセットテーブルの構成を示す図 実施例２の画素サイズの入れ替えを説明する図 実施例３、４の入れ替えパターンテーブルを示す図 実施例５の各画素の画素サイズとブロックの関係を示す図、テーブルセレクト信号を示す図 実施例６における画素サイズの入れ替えを説明する図 従来例のｆθレンズがない光走査装置の特性を示す図、モアレの発生を説明する図

以下に、図面を参照して本発明の実施の形態について詳細に説明する。なお、レーザ光が走査される方向であって感光ドラムの回転軸方向を第２の方向である主走査方向、主走査方向に略直交する方向であって感光ドラムの回転方向を第１の方向である副走査方向とする。

＜画像形成装置全体の構成＞
図１（ａ）は、複数色のトナーを用いて画像形成を行うデジタルフルカラープリンタ（カラー画像形成装置）の概略断面図である。図１（ａ）を用いて実施例１の画像形成装置１００について説明する。画像形成装置１００には色別に画像を形成する４つの画像形成部（画像形成手段）１０１Ｙ、１０１Ｍ、１０１Ｃ、１０１Ｂｋ（破線部）が備えられている。画像形成部１０１Ｙ、１０１Ｍ、１０１Ｃ、１０１Ｂｋはそれぞれ、イエロー、マゼンタ、シアン、ブラックのトナーを用いて画像形成を行う。Ｙ、Ｍ、Ｃ、Ｂｋは、それぞれイエロー、マゼンタ、シアン、ブラックを表しており、以下、特定の色について説明する場合を除き、添え字Ｙ、Ｍ、Ｃ、Ｂｋを省略する。

画像形成部１０１には感光体である感光ドラム１０２が備えられている。感光ドラム１０２の周りには、帯電装置１０３、光走査装置１０４、現像手段である現像装置１０５がそれぞれ設けられている。また、感光ドラム１０２の周りには、クリーニング装置１０６が配置されている。感光ドラム１０２の下方には無端ベルト状の中間転写ベルト１０７が配置されている。中間転写ベルト１０７は、駆動ローラ１０８と従動ローラ１０９、１１０とに張架され、画像形成中は図中の矢印Ｂ方向（時計回り方向）に回転する。また、中間転写ベルト１０７（中間転写体）を介して、感光ドラム１０２に対向する位置には、一次転写装置１１１が設けられている。また、本実施例の画像形成装置１００は、中間転写ベルト１０７上のトナー像を記録媒体である用紙Ｓに転写するための二次転写装置１１２、用紙Ｓ上のトナー像を定着するための定着装置１１３を備える。

画像形成装置１００の帯電工程から現像工程までの画像形成プロセスを説明する。各画像形成部１０１における画像形成プロセスは同一であるため、画像形成部１０１Ｙを例にして画像形成プロセスを説明し、画像形成部１０１Ｍ、１０１Ｃ、１０１Ｂｋにおける画像形成プロセスについては説明を省略する。画像形成部１０１Ｙの帯電装置１０３Ｙにより、図中矢印方向（反時計回り方向）に回転駆動される感光ドラム１０２Ｙを帯電する。帯電された感光ドラム１０２Ｙは、光走査装置１０４Ｙから出射される一点鎖線で示すレーザ光によって露光される。これにより、回転する感光ドラム１０２Ｙ上（感光体上）に静電潜像が形成される。感光ドラム１０２Ｙ上に形成された静電潜像は、現像装置１０５Ｙによってイエローのトナー像として現像される。画像形成部１０１Ｍ、１０１Ｃ、１０１Ｂｋでも、同様の工程が行われる。

転写工程以降の画像形成プロセスについて説明する。転写電圧が印加された一次転写装置１１１は、画像形成部１０１の感光ドラム１０２上に形成されたイエロー、マゼンタ、シアン、ブラックのトナー像を、中間転写ベルト１０７に転写する。これにより、中間転写ベルト１０７上で各色のトナー像が重ね合わされる。即ち、中間転写ベルト１０７に４色のトナー像が転写される（一次転写）。中間転写ベルト１０７上に転写された４色のトナー像は、二次転写装置１１２により、手差し給送カセット１１４又は給紙カセット１１５から二次転写部に搬送されてきた用紙Ｓ上に転写される（二次転写）。そして、用紙Ｓ上の未定着のトナー像は定着装置１１３で加熱定着され、用紙Ｓ上にフルカラー画像が得られる。画像が形成された用紙Ｓは排紙部１１６に排紙される。

＜感光ドラムと光走査装置＞
図１（ｂ）に、感光ドラム１０２、光走査装置１０４、及び、光走査装置１０４の制御部の構成を示す。光走査装置１０４は、マルチビームレーザ光源（以下、レーザ光源）２０１と、コリメータレンズ２０２と、シリンドリカルレンズ２０３と、偏向手段である回転多面鏡２０４とを備える。レーザ光源２０１は、複数の発光素子によりレーザ光（光ビーム）を発生するマルチビームレーザ光源である。コリメータレンズ２０２は、レーザ光を平行光に整形する。シリンドリカルレンズ２０３は、コリメータレンズ２０２を通過したレーザ光を副走査方向へ集光する。なお、本実施例ではレーザ光源２０１は複数のビームを配列したマルチビーム光源を例にして記載するが、単一の光源を用いた場合も同様に動作させるものとする。レーザ光源２０１は、マルチビームレーザ駆動回路（以下、単にレーザ駆動回路）３０４によって駆動される。回転多面鏡２０４は、回転動作するモータ部とモータ軸に取り付けられた反射ミラーからなる。以下、回転多面鏡２０４の反射ミラーの面を、ミラー面という。回転多面鏡２０４は、回転多面鏡駆動部３０５によって駆動される。また、光走査装置１０４は、種々の情報が格納された記憶部であるメモリ３０２を有する。なお、本実施例の光走査装置１０４では、光学的に回転多面鏡の各面に対する走査位置を補正する光学系（面倒れ補正光学系という）を構成する集光レンズであるｆθレンズは備えていない。

更に、光走査装置１０４は、回転多面鏡２０４によって偏向されたレーザ光を検知し、レーザ光を検知したことに応じて水平同期信号（以下、ＢＤ信号）を出力する信号生成手段であるＢｅａｍ Ｄｅｔｅｃｔｏｒ２０７（以下、ＢＤ２０７）を備える。光走査装置１０４から出射したレーザ光は、感光ドラム１０２上を走査する。レーザ光が感光ドラム１０２の回転軸に対して平行に走査するように、光走査装置１０４と感光ドラム１０２の位置決めがなされている。光走査装置１０４は、回転多面鏡２０４のミラー面が感光ドラム１０２上を１回走査する度に、マルチビームレーザの光ビームのスポットを主走査方向に移動（走査）させ、レーザ素子（発光素子）数分の走査ラインを同時に形成する。本実施例では、回転多面鏡２０４のミラー面数は５面であるが、５面に限定されるものではなく、他の面数でもよい。例えば、レーザ光源２０１が８つのレーザ素子を有する構成であれば、回転多面鏡２０４のミラー面の１面で、即ち、レーザ光の１回の走査で８ライン分の画像形成を行う。そのため、回転多面鏡２０４は、１回転あたり５回レーザ光を走査して、４０ライン分の画像形成を行うことになる。

図１（ｂ）に示すように、ＣＰＵ３０３には、画像データを生成する不図示の画像コントローラから画像データが入力される。また、ＣＰＵ３０３は、ＢＤ２０７、メモリ３０２、レーザ駆動回路３０４、回転多面鏡駆動部（以下、ミラー駆動部）３０５と接続されている。ＣＰＵ３０３は、ＢＤ２０７から入力されたＢＤ信号に基づいて走査ラインの書き出し位置を検知し、ＢＤ信号の時間間隔をカウントすることで回転多面鏡２０４の回転速度を検知する。更に、ＣＰＵ３０３は、回転多面鏡２０４が所定の速度となるように、ミラー駆動部３０５に加速減速を指示するための加速減速信号を出力する。ミラー駆動部３０５は、ＣＰＵ３０３から入力された加速減速信号に応じて、回転多面鏡２０４のモータ部に駆動電流を供給し、モータ部を駆動する。

［画像制御］
図２は、本実施例でＣＰＵ３０３が実行する画像処理を機能ブロックで表した図である。図１（ｂ）で説明したように、ＣＰＵ３０３には、画像データを生成する不図示の画像コントローラからラスターイメージの画像データがページ単位で入力される。そして、ＣＰＵ３０３は、入力された画像データの処理を行い、画像データに応じたＰＷＭ信号をレーザ駆動回路３０４に出力する。

続いて、ＣＰＵ３０３が実行する画像処理について、図２を参照しながら、説明する。変換手段であるＰＷＭ部７０１は、画像コントローラから画像データが入力されると、ＰＷＭテーブル７０４を参照して、入力された画像データを画素単位でＰＷＭパターンに変換する。本実施例におけるＰＷＭテーブル７０４の設定例を図３（ａ）に示す。ＣＰＵ３０３は、画像処理を実施する前に、図３（ａ）に示すＰＷＭテーブル７０４を設定する。ＰＷＭテーブル７０４は、ＰＷＭ部７０１が画像データをＰＷＭパターンに変換する際に用いるテーブルである。ＰＷＭテーブル７０４は、図３（ａ）に示すように、画像コントローラから入力された画像データ（入力データ）の階調と、ＰＷＭ部７０１が出力するＰＷＭパターンの対応を示している。

図３（ａ）において、「入力データ」は、入力された１画素に対する画像データの濃度階調を０〜１５の１６段階（４ビット）で示し、下方向に向かって、階調値が大きくなるように並べられている。一方、「出力データ」は、入力された画像データに対して変換されるＰＷＭパターンを示している。「出力データ」に対して割り当てられた０〜２３の値は、１画素に対応する変換されたＰＷＭパターンに含まれるビットデータの位置（出力位置）を示している。「出力データ」に対して割り当てられた０〜２３の値が小さいほど上位のビットであることを示している。そして、０〜２３の値は後述するＰＷＭパターンに付加するビットデータの複製位置を示すものである。ＰＷＭパターンは、２４ビットのビットデータ列であるビットパターンである。本実施例では、画像の倍率補正前の１つの画素の分割数（分割画素の数）を２４としている。また、図中の各マスの数字０／１は、ＰＷＭ信号のＯＦＦ（オフ）／ＯＮ（オン）に対応し、画像濃度の白／黒に対応している。

図３（ａ）の設定例では、入力データの階調値が増すにつれて、画素の中央から黒（数字の１）の領域が拡大するＰＷＭパターンを示している。ＰＷＭパターンの黒（１）の数は、入力データの階調値が０（‘００００’のビットパターン）のときには０、階調値が１（‘０００１’のビットパターン）のときには３、階調値が２（‘００１０’のビットパターン）のときには５となっている。また、ＰＷＭパターンの黒（１）の数は、入力データの階調値が３（‘００１１’のビットパターン）のときには６、階調値が１５（‘１１１１’のビットパターン）のときには２４となっている。

伸長部７０２は、ＰＷＭ部７０１から出力されたＰＷＭパターンに、分割画素の複製を挿入して画素倍率に応じたＰＷＭパターンを生成する。そのため、指定手段である倍率プロファイル指定部７０６は、主走査カウンタ７０５により指定された画素番号（アドレス）の画素の分割数（１つの画素を構成する分割画素の数）を、後述する倍率プロファイルから読み出し、出力する。複製位置指定部７０７は、倍率プロファイル指定部７０６から出力された分割画素の分割数から複製すべき分割画素の数に応じた、複製する分割画素の配置位置（挿入位置）を伸長テーブルの拡大パターンから選択し、伸長部７０２に出力する。そして、伸長部７０２は、複製位置指定部７０７から出力された、選択された拡大パターンに示された配置位置に基づいて、ＰＷＭ部７０１から出力されたＰＷＭパターンに複製した分割画素を挿入する。なお、伸長部７０２と複製位置指定部７０７は、ＰＷＭ部７０１から出力されたビットデータであるＰＷＭパターンを補正する補正手段である。

図４（ａ）は、指定手段である倍率プロファイル指定部７０６が主走査方向の画素位置を示す信号Ａ’に応じて、画素サイズを読み出す倍率プロファイルの一例を示す図である。倍率プロファイルは、主走査方向の画素位置を示すアドレスと、該当する画素位置に形成される画素の画素サイズ（分割画素の数）とを対応付けたテーブルであり、メモリ３０２に格納されている。図中、Ｓ１〜ＳＮは、アドレス０〜（Ｎ−１）の画素位置の画素サイズを示す。例えば、図４（ａ）に示す倍率プロファイルから、ｎ番目の画素位置に形成される画素の画素サイズＳｎとして２９（分割画素の数が２９）が読み出されたとする。上述したように、本実施例では、最小の画素サイズＳｂａｓｅは２４（分割画素の数が２４）なので、複製すべき分割画素の数である複製個数Ｄは５（＝画素サイズＳｎ（２９）−画素サイズＳｂａｓｅ（２４））となる。

図４（ｂ）は、複製位置指定部７０７が複製する画素位置を読み出す際に使用する伸長テーブルの一例を示す図である。伸長テーブルは、複製個数Ｄ（０〜８）と、複製した画素を挿入すべきビット位置情報である複製位置との対応を示すテーブルであり、メモリ３０２に格納されている。図４（ｂ）では、複製個数Ｄが１の場合には、複製位置が１１、即ち、図３（ａ）に示したＰＷＭパターンの出力位置１１の隣に分割画素を複製して挿入することを示している。同様に、複製個数Ｄが８の場合には、複製位置が１、４、７、９、１２、１５、１７、２０の８か所の隣に分割画素（ビットデータ）を挿入することを示している。上述した複製個数Ｄが５の場合には、図４（ｂ）より、複製位置は３、７、１１、１５、１９となっている。

図３（ｂ）を用いて、伸長部７０２におけるＰＷＭ部７０１から出力されたＰＷＭパターンに複製された分割画素を挿入し、伸長する制御を説明する。図３（ｂ）には、（Ｉ）、（ＩＩ）の２つの図があり、（Ｉ）は伸長前のＰＷＭパターン、（ＩＩ）は、伸長後のＰＷＭパターンを示す。（Ｉ）は、図３（ａ）のＰＷＭテーブル７０４で入力データの階調が８のときの１画素分のＰＷＭパターンを示している。（Ｉ）のＰＷＭパターンは、左側から出力位置２３〜出力位置０の順に表されており、出力位置２３〜１９の５個の分割画素は０（白）、出力位置１８〜５の１４個の分割画素は１（黒）、出力位置４〜０の５個の分割画素は０（白）を示している。また、（Ｉ）の下部に示す△は、複製個数Ｄ＝５の場合に複製位置指定部７０７により指定される複製位置を示している。伸長部７０２では、（Ｉ）に示す複製位置で指定された位置の隣接位置（出力位置が大きくなる方向の隣接位置）に、複製位置の分割画素を複製して挿入する。（ＩＩ）は、伸長後のＰＷＭパターンであり、太い黒枠で示された出力位置は、（Ｉ）の複製位置を示し、下部の△が付された出力位置は、複製して挿入された分割画素の挿入位置を表している。△の分割画素は、隣接する太い黒枠で示された分割画素が複製されて挿入された分割画素である。

パラレル／シリアル変換部７０３は、伸長部７０２にて伸長されたＰＷＭパターンに含まれるビットデータをクロック信号に応じて１ビットずつシリアルにス出力する。図３（ｃ）は、ＰＷＭ部７０１からシリアルに出力されたＰＷＭパターンが伸長部７０２で伸長され、パラレル／シリアル変換部７０３でＰＷＭ信号として出力される制御を説明する図である。図３（Ｃ）の（Ｉ）は、図３（ｂ）の（Ｉ）に示した伸長部７０２に入力される画像データを示している。（ＩＩ）は、伸長部７０２から出力された図３（ｂ）の（ＩＩ）に示した画像データを示している。（ＩＩＩ）は、（ＩＩ）に示すＰＷＭパターンがパラレル／シリアル変換部７０３に入力され、パラレル／シリアル変換部７０３から出力されるＰＷＭ信号を示している。なお、図３（ｃ）に示す点線は、画像信号（画像データ）の変化点を示している。

主走査カウンタ７０５は、倍率プロファイル指定部７０６が倍率プロファイルから画素サイズ（Ｓ１等）を読み出す画素位置（アドレス）を指定する信号Ａを出力する。主走査カウンタ７０５は、ＢＤ信号である主走査同期信号により走査ライン毎にリセットされ、画素毎にカウンタ値がインクリメントされる。なお、乱数生成部７０８も、主走査同期信号により、走査ライン毎にリセットされる。本実施例では、信号Ａは１３ビット（ビット０〜１２）で構成され、信号ＡＨは、信号Ａ中のビット２〜１２までの上位１１ビットを、信号ＡＬは信号Ａ中のビット０、１までの下位２ビットを示す。補正手段である入れ替えパターン変換部７１０には、信号ＡＬが入力され、生成手段である乱数生成部７０８にて生成された乱数に応じて選択された入れ替えパターンに応じて、信号ＡＬを信号ＡＬ’に変換して出力する。出力された信号ＡＬ’は、信号ＡＨとマージされ、信号Ａ’が生成され、倍率プロファイル指定部７０６に入力される。倍率プロファイル指定部７０６は、倍率プロファイルの下位ビット（ＡＬ）が入れ替った信号Ａ’に応じたアドレスから画素サイズを読み出し、出力するので、画素サイズが入れ替って出力されることになる。

［画像制御の処理シーケンス］
次に、本実施例における画像制御の処理シーケンスについて、図５に示すフローチャートを参照して説明する。図５は、図２に示す機能ブロックで行われる画像制御のページ処理シーケンスを示すフローチャートであり、不図示の画像コントローラから画像データがページ単位で入力されると起動され、ＣＰＵ３０３により実行される。ＣＰＵ３０３は、１ページ分の画像処理を行うために、処理すべき走査ラインを示すライン番号に１を設定し、図５に示す処理を開始する。

Ｓ８０２では、ＣＰＵ３０３は主走査同期信号（ＢＤ信号）に合わせて、ライン処理を開始する。ＣＰＵ３０３は、後述する画素グループであるブロックを指定するブロック番号を０に設定すると共に、読み出す画素の画素位置である主走査位置を指定する主走査カウンタ７０５をリセットする。なお、主走査位置とは、前述した倍率プロファイルの画素の画素位置（アドレス）を指す。これ以降、主走査カウンタ７０５は、主走査方向の先頭画素のアドレスを０として、画素毎に１ずつインクリメントする。主走査カウンタ７０５のカウント範囲は、例えばＡ３用紙の短手方向（２９７ｍｍ）の解像度が６００ｄｐｉならば、７２００画素をカウントすれば、主走査方向の１ライン分をカバーすることができる。また、カウンタ値が７２００は、１３ビットで表すことができ、前述した主走査カウンタの信号Ａのビット数と同じである。

Ｓ８０３では、ＣＰＵ３０３は、乱数生成部７０８で説明したように、１ライン毎に０〜２３の範囲の整数を乱数として生成する。Ｓ８０４では、ＣＰＵ３０３は、Ｓ８０３で生成された乱数に基づいて、入れ替えパターン変換部７１０により入れ替えパターンテーブルを用いて入れ替えパターンを決定する。乱数は、処理すべき走査ラインを示すライン番号、即ち走査ラインが切り替わる毎に、新たに生成され、後述する図７に示す例では、ライン番号が１、２、３、４と切り替わる毎に乱数値が０、２、２３、１３と遷移している。図６（ａ）は、本実施例と後述する実施例２で、入れ替えパターン変換部７１０が使用する入れ替えパターンテーブルの一例である。図６（ａ）において、左側の列は、乱数生成部７０８にて生成された乱数を示し、乱数値は、０〜２３の整数が生成される。入れ替えパターンは、乱数生成部７０８に入力された信号ＡＬ（０〜３）に対して、入れ替えた信号ＡＬ’を示す入れ替えパターンを示す。例えば、乱数０の場合には、入力されたＡＬ（０、１、２、３）と同じ入れ替えパターンであるＡＬ’（０、１、２、３）が選択され、この場合には、入れ替えが行われない。一方、乱数が２３の場合には、入力されたＡＬ（０、１、２、３）に対して、画素位置が入れ替えられるパターンであるＡＬ’（３、２、１、０）が選択される。この場合、ＡＬが０、１、２、３の場合には、それぞれＡＬが３、２、１、０の画像サイズが読み出され、画素位置が入れ替えられる。

Ｓ８０５〜Ｓ８０８にて実施される各ブロックに対する処理においては、ＣＰＵ３０３は、ＡＬ＝０、１、２、３のサイクルを１ブロックとして扱い、処理を行う。即ち、ＣＰＵ３０３は、４つの画素を１つのブロックとして、処理を行う。図７（ａ）は、図５のブロック処理を説明する図である。図７（ａ）は、左側からライン番号（図中、Ｌｉｎｅ１〜Ｌｉｎｅ４）、乱数値（図中、乱数）、入れ替えパターンテーブル（図中、入れ替えパターン）、各ブロック（Ｂｌｏｃｋ）の画素構成と、各画素位置の画素サイズ（Ｓ１〜Ｓ８）との関係を示す。乱数値は、ライン番号毎に乱数生成部７０８にて生成された乱数値を示す。入れ替えパターンは、乱数値と上述した図６（ａ）の入れ替えパターンテーブルとから選択された入れ替えパターンを示している。また、ブロック番号（Ｂｌｏｃｋ０、Ｂｌｏｃｋ１、・・・）は、４つの画素から構成されるブロックを示し、所定の画素数毎である４画素毎に規則的に分割されている。

また、図７（ｂ）は、図７（ａ）に、ブロック内（画素グループ内）の画素の入れ替えの位置関係を示す矢印を記載した図である。例えば、入れ替えパターンに示す矢印は、ライン１（Ｌｉｎｅ１）については、画素の入れ替えが行われないため、矢印は、入れ替え前と入れ替え後は同じＡＬを指すように示している。ライン２（Ｌｉｎｅ２）については、ＡＬ０、３については、入れ替えが行われないため、入れ替え前と入れ替え後で同じＡＬを指している矢印となっている。一方、ＡＬ１、２については、それぞれＡＬ２をＡＬ１に、ＡＬ１をＡＬ２に配置する入れ替えが行われるため、矢印は、ＡＬ２からＡＬ１に、ＡＬ１からＡＬ２に向かう矢印となっている。ライン３（Ｌｉｎｅ３）、ライン４（Ｌｉｎｅ４）についても同様である。また、ブロック０（Ｂｌｏｃｋ０）、ブロック１（Ｂｌｏｃｋ１）に示す矢印も、入れ替えパターンに示す矢印と同様である。

Ｓ８０５では、ＣＰＵ３０３は、ブロック処理を開始する。Ｓ８０６では、ＣＰＵ３０３は、入れ替えパターン変換部７１０によりブロック内画素サイズ読み出しを行う。例えば、図６（ａ）に示すように、ライン番号が４（Ｌｉｎｅ４）では、乱数値は１３である。従って、図７（ａ）において、乱数が１３の場合のＡＬ＝０、１、２、３に対しては、それぞれＡＬ’＝２、０、３、１が、入れ替えパターン変換部７１０により出力される。

Ｓ８０７では、ＣＰＵ３０３は、ブロック内画素サイズ入れ替えを行う。倍率プロファイル指定部７０６が倍率プロファイルから画素サイズを読み出すための入力アドレスＡ’（ビット０〜１２で構成）は、上位アドレスＡＨ（ビット２〜１２で構成）と下位アドレスＡＬ’（ビット０、１で構成）をマージしたものである。そのため、下位の２ビットの入れ替えにより、主走査方向に並ぶ４画素を単位とした１つのブロック内で、読み出される画素の読み出し順序が変わることにより、画素サイズも置き換わることになる。例えば、ライン番号が４の場合には、ＡＬが０、１、２、３の場合には、入れ替えパターン変換部７１０によりＡＬ’は２、０、３、１が出力されることにより、ブロック０では、Ｓ３、Ｓ１、Ｓ４、Ｓ２の順で読み出される。また、ブロック１では、Ｓ７、Ｓ５、Ｓ８、Ｓ６の順で読み出されることになる。なお、本実施例では、１つのブロックのサイズを４画素とし、ブロックサイズが２のべき乗を選択した。そのため、倍率プロファイル指定部７０６へ入力するアドレスＡ’を、下位２ビットの入れ替え操作により、読み出す画素サイズを容易に入れ替え可能な構成としている。

Ｓ８０８では、ＣＰＵ３０３は、ブロック内の画素毎の処理、即ち、前述した伸長部７０２による処理を実施する。ＣＰＵ３０３は、倍率プロファイル指定部７０６から出力された画素サイズ（分割画素の数）から複製すべき分割画素の数を複製位置指定部７０７が算出し、複製した分割画素を配置すべき位置を伸長テーブルの拡大パターンから選択する。そして、ＣＰＵ３０３は、伸長部７０２によりＰＷＭ部７０１から出力されたＰＷＭパターンの、複製位置指定部７０７により選択された拡大パターンに示された複製位置に、分割画素を複製して挿入する。

Ｓ８０９では、ＣＰＵ３０３は、ブロック番号をインクリメントする。Ｓ８１０では、ＣＰＵ３０３は、ブロック番号を参照して、１走査ライン分の全ブロックの処理を終了したかどうかを判断する。ＣＰＵ３０３は、全ブロックの処理が終了したと判断した場合には処理をＳ８１１に進め、処理が終了していないと判断した場合には処理をＳ８０５に戻す。

Ｓ８１１では、ＣＰＵ３０３は、処理すべきラインを示すライン番号をインクリメントする。Ｓ８１２では、ＣＰＵ３０３は、ライン番号を参照して、１ページ分の全ラインの処理が終了したかどうかを判断する。ＣＰＵ３０３は、全ラインの処理を終了したと判断した場合には処理を終了し、全ラインの処理が終了していないと判断した場合には処理をＳ８０２に戻す。

なお、本実施例の乱数生成においては、線形帰還シフトレジスタ（ＬＦＳＲ：ｌｉｎｅａｒ ｆｅｅｄｂａｃｋ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を用いて乱数を生成しているが、予め乱数テーブルを設けておく等の、他の疑似乱数を用いてもよい。以上説明したように、本実施例によれば、ライン毎に異なる入れ替えパターンを選択するので、倍率補正による量子化誤差が副走査方向に連続しないため、視覚上、モアレを目立たなくすることができる。また、倍率プロファイルに応じた画素毎の主走査方向の画素サイズの順序を、主走査方向をブロックに分割したグループ内でライン毎に異なる入れ替え順で入れ替えることにより、モアレの発生を防止することができる。また、ブロック内（画素グループ内）の入れ替えなので、画素サイズの総和は変わらず、ライン間の位置ずれも最小限に抑えることができる。
以上説明したように、本実施例によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

実施例１では、１つのブロック内での画素の入れ替えを行う例について説明した。実施例２では、画素の入れ替えを隣り合うブロックとオーバーラップさせて行う例について説明する。

［画像制御］
図８（ａ）は、本実施例でＣＰＵ３０３が実行する画像処理を機能ブロックで表した図である。図８（ａ）に示す構成は、一部の構成を除き、実施例１の図２に示す構成と同様である。即ち、図８（ａ）において、ＰＷＭ部７０１、ＰＷＭテーブル７０４、伸長部７０２、複製位置指定部７０７、パラレル／シリアル変換部７０３、主走査カウンタ７０５、倍率プロファイル指定部７０６、乱数生成部７０８は、実施例１と同様である。

実施例１では、入れ替えパターン変換部７１０は、主走査カウンタ７０５から出力される信号Ａのうち、下位２ビットのＡＬの値を走査ライン毎に生成する乱数に応じて、選択された入れ替えパターンに入れ替える。これにより、１つのブロック内に閉じた画素の入れ替えを行っている。一方、本実施例では、画素の入れ替えを隣り合うブロックとオーバーラップさせて行う。そのため、主走査カウンタ７０５から出力される信号Ａ、乱数生成部７０８から出力される乱数に応じて、倍率プロファイル指定部７０６に入力される読み出し画素のアドレスを入れ替える構成が異なっている。実施例１の入れ替えパターン変換部７１０が、本実施例では、入れ替えパターン変換部７１０、オフセットテーブル出力部７１１、加算器７０９、アドレスリミッタ７１２の構成に変更されている。

主走査カウンタ７０５の信号Ａは１３ビット構成（ビット０〜１２）であり、実施例１同様、信号ＡＨ（信号Ａ中のビット２〜１２までの上位１１ビット）と、信号ＡＬ（信号Ａ中のビット１〜０までの下位２ビット）に分割される。オフセットテーブル出力部７１１は、オフセットテーブルを用い、信号ＡＬの値（０〜３）に応じて、４種類のオフセットアドレスの組み合わせのうちの１つのオフセットアドレスの組み合わせを出力する。図８（ｂ）は、信号ＡＬの値に応じて、出力されるオフセットアドレスの組み合わせを示す表である。図８（ｂ）において、最も左側の列はＩｎ、即ち信号ＡＬの値（０〜３）を示し、残りの列はＯｕｔ、即ち、オフセットアドレスの組み合わせを示している。本実施例において定義したブロックの参照元のアドレスを指すように、オフセットテーブル出力部７１１は、入力されたＡＬに応じたオフセットアドレスを入れ替えパターン変換部７１０に出力する。なお、Ｏｕｔの０、１、２、３は、入れ替えパターン変換部７１０で選択された入れ替えパターンテーブルのＡＬ’を示す。図８（ｂ）の表において、ＡＬが０（Ｉｎが０）の場合には、オフセットアドレスの符号が−（マイナス）なので、先行の隣接するブロックの画素との入れ替えが行われる。一方、ＡＬが３（Ｉｎが３）の場合には、オフセットアドレスの符号が＋（プラス）なので、後続の隣接するブロックの画素との入れ替えが行われる。また、ＡＬが１、２（Ｉｎが１、２）の場合には、同じブロック内の画素との入れ替えが行われる。詳細については後述する。

乱数生成部７０８は、実施例１と同様に、０〜２３の整数を入れ替えパターン変換部７１０に出力する。入れ替えパターン変換部７１０は、図６（ａ）のテーブルから、乱数生成部７０８から入力された乱数値と、主走査カウンタ７０５からの信号ＡＬに基づいて、入れ替えパターンを選択する。そして、入れ替えパターン変換部７１０は、選択された入れ替えパターンのＡＬに対応するテーブル値によって、オフセットテーブル出力部７１１から出力されたオフセットアドレスからテーブル値に対応するデータ（オフセット）を選択し信号ＡＬ’を出力する。加算器７０９は、信号Ａのうち、下位の２ビットを０にした信号ＡＨと、入れ替えパターン変換部７１０から出力されたオフセットを加算し、信号Ａ’としてアドレスリミッタ７１２に出力する。アドレスリミッタ７１２は、加算器７０９により加算されたアドレスがマイナスの場合には０にし、倍率プロファイルのアドレスの最大値を超えた場合には、最大値に設定して、倍率プロファイル指定部７０６にアドレスを出力する。

［画素入れ替え処理］
図９（ａ）は、図８の入れ替えパターン変換部７１０、オフセットテーブル出力部７１１による処理を説明する図である。図９（ａ）は、左側からライン番号（図中、Ｌｉｎｅ１〜Ｌｉｎｅ４）、乱数値（図中、乱数）、入れ替えパターンテーブル（図中、入れ替えパターン）、各ブロック（Ｂｌｏｃｋ）の画素構成と、各画素位置の画素サイズ（Ｓ１〜Ｓ１３等）との関係を示す。乱数値は、ライン番号毎に乱数生成部７０８にて生成された乱数値を示す。入れ替えパターンは、乱数値と上述した図６（ａ）のテーブルとから選択された入れ替えパターンを示している。また、ブロック番号（Ｂｌｏｃｋ０、Ｂｌｏｃｋ１、・・・）は、４つの画素から構成されるブロックを示している。本実施例でも、１ブロックは４画素で構成されているが、ブロックの端の画素（ブロック中の１番目の画素、４番目の画素）は、隣りのブロックの画素で挟むように配置されているため、計６画素の領域に跨る。ただし、ブロック０（Ｂｌｏｃｋ０）の先頭画素については、隣接するブロック（先行するブロック）がないので、Ｂｌｏｃｋ０と連続するよう配置している。また、ブロック番号（Ｂｌｏｃｋ１等）と画素番号（Ｓ１等）の間に付しているＰ１等の符号は、説明のために画素の位置を示すために付している番号である。

１つのブロックは４画素から構成されており、入れ替えを行った後の図９（ａ）のライン１における各ブロックの構成は、ブロック番号（Ｂｌｏｃｋ０等）に基づいて、以下のようになる。即ち、ブロック０（Ｂｌｏｃｋ０）は、Ｓ１、Ｓ２、Ｓ３、Ｓ５の順に構成される。同様に、ブロック１（Ｂｌｏｃｋ１）は、Ｓ４、Ｓ６、Ｓ７、Ｓ９の順に構成され、ブロック２（Ｂｌｏｃｋ２）は、Ｓ８、Ｓ１０、Ｓ１１、Ｓ１３の順に構成される。

次に、上述したオフセットテーブル、入れ替えパターンテーブルを参照して倍率プロファイルを読み出すアドレス（画素位置）を入れ替える方法について、図９（ｂ）を用いて説明する。図９（ｂ）は、図９（ａ）に画素の入れ替えの位置関係を示す矢印を記載した図である。ライン１（Ｌｉｎｅ１）のブロック０（Ｂｌｏｃｋ０）については、図９（ｂ）のＰ０〜Ｐ５から構成される。入れ替えパターンに応じた信号ＡＬが０〜３の画素番号は、それぞれＰ１〜Ｐ４に設定される。このうち、Ｐ４に設定された画素は、ブロック１（Ｂｌｏｃｋ１）の最初の画素（１番目の画素）となる。一方、ブロック２の処理において、Ｐ５に設定される画素は、ブロック０（Ｂｌｏｃｋ０）の最後の画素（４番目の画素）となる。

（ライン２の処理）
続いて、各ラインでの入れ替え処理の制御について説明する。なお、ライン１については、入れ替えが行われないので、説明を省略する。ライン２については、乱数２３により、図６（ａ）の入れ替えパターンテーブルから、入れ替えパターン（３、２、１、０）が選択されている。この場合、ＡＬが０の場合にはＡＬ’は３、ＡＬが１の場合にはＡＬ’は２、ＡＬが２の場合にはＡＬ’は１、ＡＬが３の場合にはＡＬ’は０が出力される。

ブロック０（Ｂｌｏｃｋ０）の場合の処理について説明する。まず、Ｐ１の位置に設定される画素（この場合のＡＬは０）は、図８（ｂ）の表からＩｎ＝０の場合のオフセットアドレス（−５、−３、−２、０）がオフセットテーブル出力部７１１から入れ替えパターン変換部７１０に出力される。オフセットアドレス（−５、−３、−２、０）は、それぞれＡＬの値が０、１、２、３の場合のオフセットを示している。Ｐ１は、入れ替えパターンのＡＬが０の場合の値が３であり、オフセットアドレスのＡＬが３の場合のオフセットが０なので、位置Ｐ１には、位置Ｐ１に０を加えた位置Ｐ１のＳ１が設定される。そして、Ｐ２（この場合のＡＬは１）については、入れ替えパターンのＡＬが１の場合の値が２であり、図８（ｂ）の表からＩｎ＝１（ＡＬ＝１）の場合のオフセットアドレス（−２、０、１、３）のＡＬが２の場合のオフセットが１である。その結果、位置Ｐ２には、位置Ｐ２に１を加えた位置Ｐ３のＳ３が設定される。続いて、Ｐ３（この場合のＡＬは２）については、入れ替えパターンのＡＬが２の場合の値が１であり、図８（ｂ）の表からＩｎ＝２（ＡＬ＝２）の場合のオフセットアドレス（−３、−１、０、２）のＡＬが１の場合のオフセットが−１である。その結果、位置Ｐ３には、位置Ｐ３に−１を加えた位置Ｐ２のＳ２が設定される。また、Ｐ４（この場合のＡＬは３）については、入れ替えパターンのＡＬが３の場合の値が０であり、図８（ｂ）の表からＩｎ＝３（ＡＬ＝３）の場合のオフセットアドレス（０、２、３、５）のＡＬが０の場合のオフセットが０である。その結果、位置Ｐ４には、位置Ｐ４に０を加えた位置Ｐ４のＳ４が設定される。

ブロック１についても、ブロック０と同様に処理を行うことにより、位置Ｐ５〜Ｐ８には、それぞれＳ５、Ｓ７、Ｓ６、Ｓ８が設定される。更に、ブロック２についても、位置Ｐ９〜Ｐ１２に、それぞれＳ９、Ｓ１１、Ｓ１０、Ｓ１２が設定される。

（ライン３の処理）
ライン３については、乱数２により、図６（ａ）の入れ替えパターンテーブルから、入れ替えパターン（０、２、１、３）が選択されている。この場合、ＡＬが０の場合にはＡＬ’は０、ＡＬが１の場合にはＡＬ’は２、ＡＬが２の場合にはＡＬ’は１、ＡＬが３の場合にはＡＬ’は３が出力される。

ここでは、ブロック１（Ｂｌｏｃｋ１）の場合の処理について説明する。まず、Ｐ５の位置に設定される画素（この場合のＡＬは０）は、図８（ｂ）の表からＩｎ＝０の場合のオフセットアドレス（−５、−３、−２、０）がオフセットテーブル出力部７１１から入れ替えパターン変換部７１０に出力される。オフセットアドレス（−５、−３、−２、０）は、それぞれＡＬの値が０、１、２、３の場合のオフセットを示している。Ｐ５は、入れ替えテーブルのＡＬが０の場合の値が０であり、オフセットアドレスのＡＬが０の場合のオフセットが−５なので、位置Ｐ５には、位置Ｐ５に−５を加えた位置Ｐ０のＳ１が設定される。ブロック０の手前にはブロックがないので、位置Ｐ０にはＳ１が設定されている。

そして、Ｐ６（この場合のＡＬは１）については、入れ替えテーブルのＡＬが１の場合の値が２であり、図８（ｂ）の表からＩｎ＝１（ＡＬ＝１）の場合のオフセットアドレス（−２、０、１、３）のＡＬが２の場合のオフセットは１である。その結果、位置Ｐ６には、位置Ｐ６に１を加えた位置Ｐ７のＳ７が設定される。続いて、Ｐ７（この場合のＡＬは２）については、入れ替えテーブルのＡＬが２の場合の値が１であり、図８（ｂ）の表からＩｎ＝２（ＡＬ＝２）の場合のオフセットアドレス（−３、−１、０、２）のＡＬが１の場合のオフセットは−１である。その結果、位置Ｐ７には、位置Ｐ７に−１を加えた位置Ｐ６のＳ６が設定される。また、Ｐ８（この場合のＡＬは３）については、入れ替えテーブルのＡＬが３の場合の値が３であり、図８（ｂ）の表からＩｎ＝３（ＡＬ＝３）の場合のオフセットアドレス（０、２、３、５）のＡＬが３の場合のオフセットは５である。その結果、位置Ｐ８には、位置Ｐ８に５を加えた位置Ｐ１３のＳ１３が設定される。

（ライン４の処理）
ライン４については、乱数７により、図６（ａ）の入れ替えパターンテーブルから、入れ替えパターン（１、０、３、２）が選択されている。この場合、ＡＬが０の場合にはＡＬ’は１、ＡＬが１の場合にはＡＬ’は０、ＡＬが２の場合にはＡＬ’は３、ＡＬが３の場合にはＡＬ’は２が出力される。

ここでは、ブロック１（Ｂｌｏｃｋ１）の場合の処理について説明する。まず、Ｐ５の位置に設定される画素（この場合のＡＬは０）は、図８（ｂ）の表からＩｎ＝０の場合のオフセットアドレス（−５、−３、−２、０）がオフセットテーブル出力部７１１から入れ替えパターン変換部７１０に出力される。オフセットアドレス（−５、−３、−２、０）は、それぞれＡＬの値が０、１、２、３の場合のオフセットを示している。Ｐ５は、入れ替えテーブルのＡＬが０の場合の値が１であり、オフセットアドレスのＡＬが０の場合のオフセットが−３なので、位置Ｐ５には、位置Ｐ５に−３を加えた位置Ｐ２のＳ２が設定される。そして、Ｐ６（この場合のＡＬは１）については、入れ替えテーブルのＡＬが１の場合の値が０であり、図８（ｂ）の表からＩｎ＝１（ＡＬ＝１）の場合のオフセットアドレス（−２、０、１、３）のＡＬが０の場合のオフセットが−２である。その結果、位置Ｐ６には、位置Ｐ６に−２を加えた位置Ｐ４のＳ４が設定される。続いて、Ｐ７（この場合のＡＬは２）については、入れ替えテーブルのＡＬが２の場合の値が３であり、図８（ｂ）の表からＩｎ＝２（ＡＬ＝２）の場合のオフセットアドレス（−３、−１、０、２）のＡＬが３の場合のオフセットが２である。その結果、位置Ｐ７には、位置Ｐ７に２を加えた位置Ｐ９のＳ９が設定される。また、Ｐ８（この場合のＡＬは３）については、入れ替えテーブルのＡＬが３の場合の値が２であり、図８（ｂ）の表からＩｎ＝３（ＡＬ＝３）の場合のオフセットアドレス（０、２、３、５）のＡＬが２の場合のオフセットは３である。その結果、位置Ｐ８には、位置Ｐ８に３を加えた位置Ｐ１１のＳ１１が設定される。

以上説明したように、１つのブロックが４画素から構成されており、少ないブロックサイズでより広い領域を含むことができるので、モアレの成分を広い範囲に効率的に拡散でき、モアレ軽減効果を高め、画質を向上させることができる。
以上説明したように、本実施例によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

実施例１では、画素（画素サイズ）の入れ替えパターンの組み合わせは、図６（ａ）に示すように、１つのブロックを構成する４画素に対して、２４通りとなっている。この値は、順列４！（＝２４）の値である。一般に、画素入れ替えの組み合わせは、１つのブロックを構成する画素の数の階乗で決まる。そのため、１つのブロックを構成する画素の数が増えると、画素入れ替えの組み合わせの数は急激に増加し、その結果、ハードウェアの規模が大きくなり、コストに影響を与える。実施例３では、１つのブロックを構成する画素の数を大きくした場合の画素入れ替えパターンの組み合わせを減らす例について、説明する。

図１０（ａ）は、１つのブロックの画素の数を８とした場合の、乱数に応じた入れ替えパターンの例を示す図である。図１０（ａ）において、乱数は、前述した図２の乱数生成部７０８にて生成される乱数であり、本実施例での乱数は０〜７の８種類であり、これは、１つのブロックを構成する画素の数と同じである。入れ替えパターンは、図２の入れ替えパターン変換部７１０から出力される、各乱数に応じた入力ＡＬに対する入れ替えパターン、即ち、入力された信号ＡＬ（０〜７）に対して、入れ替えた信号ＡＬ’（０〜７）を示す入れ替えパターンを示す。例えば、乱数０の場合には、入力されたＡＬ（０、１、２、３、４、５、６、７）に対して、画素位置を入れ替えない入れ替えパターンであるＡＬ’（０、１、２、３、４、５、６、７）が選択される。また、乱数が１の場合には、入力されたＡＬ（０、１、２、３、４、５、６、７）に対して、画素位置が１つずつずれた入れ替えパターンであるＡＬ’（７、０、１、２、３、４、５、６）が選択される。更に、乱数が２の場合には、乱数が１の場合の入れ替えパターンから画素位置が更に１つずつずれた入れ替えパターンであるＡＬ’（６、７、０、１、２、３、４、５）が選択される。

このように、本実施例では、入れ替えパターンは、１つのブロック内で画素の位置を循環させる組み合わせとすることにより、入れ替えパターンの数を削減し、これにより、ハードウェア規模の拡大を抑えることができる。
以上説明したように、本実施例によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

１つのブロックを構成する画素の数が大きくなると、画素サイズが大きく異なる画素が１つのブロックに含まれることがある。画素サイズが大きく異なる画素間で入れ替えを行うと、画素ずれが大きくなる。そこで、実施例４では、画素ずれが大きくなる組み合わせを除外して入れ替えパターンテーブルを作成する例について説明する。

図１１（ａ）は、１つのブロックが８画素から構成された画像データについて、倍率プロファイルに設定された画素サイズに従い、画素サイズが変化する例を示している。図１１（ａ）では、それぞれが８画素で構成された３つのブロック、ブロック０、１、２の画素サイズを示している。図中のマスに示す２４、２５、２６は、画素サイズを示している。ブロック０には、画素サイズが２４、２５の２種類の画素が含まれ、ブロック１には、画素サイズが２４、２５、２６の３種類の画素が含まれ、ブロック２には、画素サイズが２５、２６の２種類の画素が含まれている。図１１（ｂ）は、図１１（ａ）をグラフ化したものであり、縦軸は画素サイズ（２４〜２７）を示し、横軸は画素番号であり、ブロック０〜ブロック２の画素を通し番号（１〜２４）で示している。図１１（ｂ）において、ブロック０の端の画素１、８の画素サイズは２４、２５であり、画素サイズの差は１である。同様に、ブロック２の端の画素１７、２４の画素サイズは２５、２６であり、画素サイズの差は１である。一方、ブロック１の端の画素９、１５の画素サイズは２４、２６であり、画素サイズの差は２となっており、端の画素同士を入れ替えた場合には、ブロック０、２に比べ、ブロック２の場合には画素ずれが大きくなる。

そこで、画素サイズの差が大きいために、入れ替えを行うと画素ずれが大きく、多くの画素に影響する、１つのブロック内の端同士の画素の入れ替えを除外した入れ替えパターンを図６（ｂ）、図１０（ｂ）に示す。図６（ｂ）は、実施例１で説明した入れ替えパターンのうち、入れ替えパターンによりＡＬの０、３が、それぞれＡＬの３、０に入れ替えられるパターンを除外した入れ替えパターンを示している。図６（ｂ）において、除外されたパターンは乱数の欄に「−」（ハイフン）が記載されている入れ替えパターンである。これにより、図６（ｂ）の場合には、生成される乱数が０〜１３の１４種類となり、図６（ａ）と比べて、入れ替えパターンが１０削減されている。

また、図１０（ｂ）は、実施例３で説明した１つのブロックが８画素で構成されている図１０（ａ）の場合の入れ替えパターンの例である。この場合は、図１０（ａ）の入れ替えパターンにおいて、入れ替えパターンによりＡＬ０、７が、それぞれＡＬ７、０に入れ替えられるパターンを除外した入れ替えパターンを示している。図１０（ｂ）において、除外されたパターンは乱数の欄に「−」（ハイフン）が記載されている入れ替えパターンである。これにより、図１０（ｂ）の場合には、生成される乱数が、図１０（ａ）の８種類に比べて、０〜５の６種類となる。

これにより、画素ずれの発生を抑えると共に、入れ替えパターンの数も削減されることにより、ハードウェアの規模の拡大も抑えることができる。
以上説明したように、本実施例によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

実施例４では、入れ替えパターンのテーブルについては、画素ずれが発生しやすい入れ替えの組み合わせを除外したテーブルを用いた。例えば、実施例４で説明した図１１（ｂ）では、１つのブロック内の端の画素を入れ替えることにより、画素ずれが発生しやすいのは、ブロック１の場合だけである。そこで、図１１（ｂ）の倍率プロファイルでは、ブロック１（Ｂｌｏｃｋ１）のときが、画素ずれが発生しやすい。そのため、入れ替えパターンを選択する際に、ブロックにより、禁止ありテーブル（図１０（ａ））と禁止なしテーブル（図１０（ｂ））を切り換える制御をしてもよい。図１１（ｃ）は、入れ替えパターンを指示するテーブルを選択するテーブルセレクト信号である。テーブルセレクト信号は、倍率プロファイル中に画素サイズの差が、所定値である２以上の画素の組み合わせが存在するか否かを判定する信号である。画素サイズの差が２以上の画素の組み合わせが存在するブロックの場合には、テーブルセレクト信号はＨ（ハイ）レベルとなり、画素サイズの差が２未満の画素の組み合わせが存在するブロックの場合には、テーブルセレクト信号はＬ（ロー）レベルとなる。これにより、倍率プロファイルに応じた入れ替えパターンのテーブルが選択されることにより、画素入れ替えに伴う画素ずれを防止することができる。

以上説明したように、本実施例によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

上述した実施例では、走査ライン毎に乱数を生成させて選択された入れ替えパターンに応じて、画素の入れ替えを行っている。実施例６では、ブロック毎（画素グループ毎）に乱数を生成させて選択された入れ替えパターンに応じて、画素の入れ替えを行う例について説明する。本実施例の構成は、上述した実施例１と同様であり、以下では、実施例１の図２と異なる点について説明する。

図２に示す乱数生成部７０８は、ＢＤ信号である主走査同期信号が入力される度に、即ち走査ライン毎に乱数が生成される。一方、本実施例では、乱数生成部７０８は、主走査カウンタ７０５の信号Ａの下位ビットＡＬを監視して、１つのブロックの切り替わりを検知する度に、乱数を生成する。例えば、１つのブロックが４画素の構成であれば、信号Ａの下位２ビットが０の場合に、乱数が生成される。同様に、１つのブロックが８画素の構成であれば、信号Ａの下位３ビットが０の場合に、乱数が生成される。

図１２（ａ）は、本実施例の処理を説明する図であり、図１２（ａ）は、ライン１（Ｌｉｎｅ１）、ライン２（Ｌｉｎｅ２）のブロック０、１の乱数、乱数に対応する図６（ａ）より読み出された入れ替えパターン、入れ替え後の画素サイズを示す。図１２（ａ）のライン１（Ｌｉｎｅ１）において、ブロック０（Ｂｌｏｃｋ０）では、乱数は０が生成され、対応する入れ替えパターン（０、１、２、３）、及び入れ替えパターンに対応した画素サイズ（Ｓ１、Ｓ２、Ｓ３、Ｓ４）が示されている。ブロック１（Ｂｌｏｃｋ１）では、乱数は２が生成され、対応する入れ替えパターン（０、２、１、３）、及び入れ替えパターンに対応した画素サイズ（Ｓ５、Ｓ７、Ｓ６、Ｓ８）が示されている。

同様に、ライン２（Ｌｉｎｅ２）において、ブロック０（Ｂｌｏｃｋ０）では、乱数は２３が生成され、対応する入れ替えパターン（３、２、１、０）、及び入れ替えパターンに対応した画素サイズ（Ｓ４、Ｓ３、Ｓ２、Ｓ１）が示されている。ブロック１（Ｂｌｏｃｋ１）では、乱数は１３が生成され、対応する入れ替えパターン（２、０、３、１）、及び入れ替えパターンに対応した画素サイズ（Ｓ７、Ｓ５、Ｓ８、Ｓ６）が示されている。また、図１２（ｂ）は、図１２（ａ）に並べ替えの位置関係を示す矢印を記入したものである。このように、各ブロック、各ラインで画素サイズの並べ替え順が異なるので、ブロックサイズと画像データの干渉を起こしやすい周期であっても、モアレ等による画質劣化を防止できる。

なお、上述した実施例１では、１つのブロックに含まれる画素の数、即ち、ブロックサイズを２のべき乗として、主走査カウンタの信号Ａの下位２ビットを操作して、画素の入れ替え処理を行っている。例えば、ブロックサイズが２のべき乗以外の場合でも、主走査カウンタが出力する値をブロックサイズによる商と剰余に分離し、剰余部分を実施例１と同様に入れ替えることで、ブロック内の画素の入れ替え処理を行うことができる。また、上述した実施例では、ｆθレンズを有しない光走査装置について説明した。例えば、ｆθレンズの精度が低く、像比率の補正が必要な場合にも、本実施例を適用することができる。
以上説明したように、本実施例によれば、モアレの発生を抑えた画像サイズの倍率補正を行うことができる。

１０２ 感光ドラム
２０１ マルチビームレーザ光源
７０１ ＰＷＭ部
７０２ 伸長部
７０７ 複製位置指定部
７０８ 倍率プロファイル指定部

Claims (16)

1. 光源と、第１の方向に回転し、画像データに応じて前記光源から出射された光ビームにより潜像が形成される感光体と、前記光源から出射された光ビームを偏向し、前記感光体に照射される光ビームのスポットを前記第１の方向と直交する第２の方向に移動させる偏向手段と、を備える画像形成装置であって、
   画像データを画素単位で濃度に対応する複数のビットデータに変換する変換手段と、
   前記第２の方向の位置に応じて、前記光ビームにより前記感光体上に形成される画素を構成する分割画素の数である画素サイズを指定する指定手段と、
   前記指定手段により指定された前記画素サイズに応じて、前記ビットデータを補正する補正手段と、を備え、
   前記指定手段は、前記第２の方向に並んだ画素を所定の画素数毎に分割した画素グループ毎に、前記画素グループ内の画素の前記第２の方向の配置を入れ替えた後の画素の画素サイズを指定することを特徴とする画像形成装置。
2. 前記画素グループ内の画素の画素サイズの総和は、前記配置を入れ替える前と後で変わらないことを特徴とする請求項１に記載の画像形成装置。
3. 前記所定の画素数に応じた乱数を生成する生成手段を有し、
   前記指定手段は、前記画素の配置の入れ替えを、前記所定の画素数に応じた画素の配置の全ての組み合わせのうちから、前記乱数に基づいて選択された組み合わせに基づいて行うことを特徴とする請求項２に記載の画像形成装置。
4. 前記所定の画素数に応じた乱数を生成する生成手段を有し、
   前記指定手段は、前記画素の配置の入れ替えを、前記所定の画素数に応じた画素の配置の全ての組み合わせの一部の組み合わせのうちから、前記乱数に基づいて選択された組み合わせに基づいて行うことを特徴とする請求項２に記載の画像形成装置。
5. 光源と、第１の方向に回転し、画像データに応じて前記光源から出射された光ビームにより潜像が形成される感光体と、前記光源から出射された光ビームを偏向し、前記感光体に照射される光ビームのスポットを前記第１の方向と直交する第２の方向に移動させる偏向手段と、を備える画像形成装置であって、
   画像データを画素単位で濃度に対応する複数のビットデータに変換する変換手段と、
   前記第２の方向の位置に応じて、前記光ビームにより前記感光体上に形成される画素を構成する分割画素の数である画素サイズを指定する指定手段と、
   前記指定手段により指定された前記画素サイズに応じて、前記ビットデータを補正する補正手段と、を備え、
   前記指定手段は、前記第２の方向に並んだ画素を所定の画素数毎に分割した隣り合う画素グループ内で、前記画素グループ内の画素の前記第２の方向の配置を入れ替えた後の画素の画素サイズを指定することを特徴とする画像形成装置。
6. 前記所定の画素数に応じた乱数を生成する生成手段を有し、
   前記指定手段は、前記画素の配置の入れ替えを、前記所定の画素数に応じた画素の配置の全ての組み合わせのうちから、前記乱数に基づいて選択された組み合わせと、前記画素の画素位置に対応したオフセットと、に基づいて行うことを特徴とする請求項５に記載の画像形成装置。
7. 前記所定の画素数に応じた乱数を生成する生成手段を有し、
   前記指定手段は、前記画素の配置の入れ替えを、前記所定の画素数に応じた画素の配置の全ての組み合わせの一部の組み合わせのうちから、前記乱数に基づいて選択された組み合わせと、前記画素の画素位置に対応したオフセットと、に基づいて行うことを特徴とする請求項５に記載の画像形成装置。
8. 前記指定手段は、前記画素グループの前記第２の方向の順に最初の画素を、先行の隣り合う画素グループの画素から選択した画素と入れ替え、前記画素グループの前記第２の方向の順に最後の画素を、後続の隣り合う画素グループの画素から選択した画素と入れ替えることを特徴とする請求項６又は請求項７に記載の画像形成装置。
9. 前記乱数に基づく組み合わせは、前記画素グループ毎に選択されることを特徴とする請求項３、請求項４、請求項６、請求項７のいずれか１項に記載の画像形成装置。
10. 前記乱数に基づく組み合わせは、全ての前記画素グループに適用されることを特徴とする請求項３、請求項４、請求項６、請求項７のいずれか１項に記載の画像形成装置。
11. 前記画素グループ内の前記第２の方向の順に最初の画素と最後の画素との配置の入れ替えは、前記画素の配置を入れ替える組み合わせに含まれていないことを特徴とする請求項３、請求項４、請求項６、請求項７、請求項９、請求項１０のいずれか１項に記載の画像形成装置。
12. 前記画素グループ内の前記第２の方向の順に最初の画素の画素サイズと最後の画素の画素サイズとの差が所定値よりも大きい場合には、前記画素の配置の入れ替えは、前記最初の画素と前記最後の画素の配置を入れ替える組み合わせを除いた組み合わせから選択されることを特徴とする請求項３、請求項４、請求項６、請求項７、請求項９、請求項１０のいずれか１項に記載の画像形成装置。
13. 前記補正手段は、前記複数のビットデータに複製されたビットデータを挿入して伸長させる伸長部と、前記指定手段により指定された画素サイズに応じて前記複製されたビットデータを挿入するビット位置を指定する指定部と、を有し、
    前記指定部は、画素サイズに応じて前記複製されたビットデータを挿入するビット位置情報を記憶した記憶部を有し、
    前記指定部は、前記第２の方向の画素位置に応じて前記指定手段から指定された画素サイズに基づいて、前記記憶部より前記ビット位置情報を読み出し、
    前記伸長部は、前記ビットデータの前記指定部より読み出された前記ビット位置情報で指定されたビット位置のデータを複製し、前記指定されたビット位置に隣接するビット位置に前記複製したデータを挿入することを特徴とする請求項３、請求項４、請求項６、請求項７、請求項９から請求項１２のいずれか１項に記載の画像形成装置。
14. 前記所定の画素数は、２のべき乗であることを特徴とする請求項１から請求項１３のいずれか１項に記載の画像形成装置。
15. 光源と、第１の方向に回転し、画像データに応じて前記光源から出射された光ビームにより潜像が形成される感光体と、前記光源から出射された光ビームを偏向し、前記感光体に照射される光ビームのスポットを前記第１の方向と直交する第２の方向に移動させる偏向手段と、を備える画像形成装置の補正方法であって、
    画像データを画素単位で濃度に対応する複数のビットデータに変換する変換工程と、
    前記第２の方向の位置に応じて、前記光ビームにより前記感光体上に形成される画素を構成する分割画素の数である画素サイズを指定する指定工程と、
    前記指定工程により指定された前記画素サイズに応じて、前記ビットデータを補正する補正工程と、を備え、
    前記指定工程は、前記第２の方向に並んだ画素を所定の画素数毎に分割した画素グループ毎に、前記画素グループ内の画素の前記第２の方向の配置を入れ替えた後の画素の画素サイズを指定することを特徴とする補正方法。
16. 光源と、第１の方向に回転し、画像データに応じて前記光源から出射された光ビームにより潜像が形成される感光体と、前記光源から出射された光ビームを偏向し、前記感光体に照射される光ビームのスポットを前記第１の方向と直交する第２の方向に移動させる偏向手段と、を備える画像形成装置の補正方法であって、
    画像データを画素単位で濃度に対応する複数のビットデータに変換する変換工程と、
    前記第２の方向の位置に応じて、前記光ビームにより前記感光体上に形成される画素を構成する分割画素の数である画素サイズを指定する指定工程と、
    前記指定工程により指定された前記画素サイズに応じて、前記ビットデータを補正する補正工程と、を備え、
    前記指定工程は、前記第２の方向に並んだ画素を所定の画素数毎に分割した隣り合う画素グループ内で、前記画素グループ内の画素の前記第２の方向の配置を入れ替えた後の画素の画素サイズを指定することを特徴とする補正方法。

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