JP6598723B2 - パッケージウェーハの製造方法 - Google Patents

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Description

本発明は、表面側をモールド樹脂で封止したパッケージウェーハの製造方法に関する。
近年、ウェーハの状態でパッケージングまで行うWL−CSP(Wafer Level Chip Size Package)が注目されている。WL−CSPでは、ウェーハの表面側に形成した複数のデバイスをモールド樹脂で封止した後に、ウェーハを個々のデバイスチップに分割している。ウェーハの表面側のみがモールド樹脂で覆われるため、分割後のデバイスチップの側面(切断面)が外部に露出して外観性等が悪化してしまっていた。そこで、分割予定ラインに沿って溝を形成してモールド樹脂を充填し、このモールド樹脂ごと分割予定ラインに沿ってウェーハを分割することで、デバイスチップの側面をモールド樹脂で覆う技術が提案されている(例えば、特許文献1参照)。
特開2006−100535号公報
しかしながら、特許文献1に記載の技術では、ウェーハ全体を横断するように分割予定ラインに沿って溝が形成されるので、ウェーハの表面側をモールド樹脂で覆う際に、ウェーハの外周面に表出した各溝の両端からモールド樹脂が漏れ出ていた。このため、ウェーハの溝内にモールド樹脂を適切に充填できない場合があった。
本発明はかかる点に鑑みてなされたものであり、ウェーハの表面をモールド樹脂で覆うと共に溝内にモールド樹脂を適切に充填することができるパッケージウェーハの製造方法を提供することを目的とする。
本発明のパッケージングウェーハの製造方法は、格子状の分割予定ラインによって区画され表面にバンプを備えたデバイスが形成されたデバイス領域と該デバイス領域を囲繞して形成された外周余剰領域とを備えるウェーハの表面側から該分割予定ラインに沿って仕上げ厚さ以上の深さの溝を形成する溝形成ステップと、ウェーハの該デバイス領域及び該外周余剰領域の境界に沿って該溝の深さ以上でウェーハの厚み方向途中までの深さのリング状溝を形成するリング状溝形成ステップと、該溝形成ステップ及び該リング状溝形成ステップを実施した後に、該リング状溝に係合する凹形状の成形装置の金型を、該金型の凹形状の側部を該リング状溝底面に当接させ且つデバイス領域の表面と空間をもって係合させて載置し、該金型の該デバイス領域の表面との該空間内にモールド樹脂を充填するモールド樹脂充填ステップと、を備え、該デバイス領域の表面にモールド樹脂が被覆され該溝にモールド樹脂が埋設されたパッケージウェーハを製造する。
この構成によれば、分割予定ラインに沿ってウェーハ全体を横断するように溝が形成され、デバイス領域と外周余剰領域の境界にリング状溝が形成される。リング状溝に成形装置の凹状の金型が係合すると、分割予定ラインに沿った溝よりも深い位置で金型とリング溝底面が当接してデバイス領域の周囲が液密に封止される。よって、モールド樹脂の充填時にウェーハの表面のデバイス領域から外側にモールド樹脂が漏れ出すことがなく、デバイス領域の表面をモールド樹脂で被覆すると共に溝をモールド樹脂で埋設したパッケージウェーハを良好に製造することができる。
本発明によれば、ウェーハの分割予定ラインに沿って溝を形成した後に、ウェーハのデバイス領域と外周余剰領域の境界部を切削して成形装置の凹状の金型が係合されるリング状溝が形成される。このリング状溝に凹状の金型を係合させることで、ウェーハに充填されたモールド樹脂の外側への漏れを抑えて、デバイス領域をモールド樹脂で被覆すると共に溝をモールド樹脂で埋設したパッケージウェーハを良好に製造することができる。
本実施の形態のウェーハの斜視図である。 比較例のパッケージングウェーハの製造方法の説明図である。 比較例のパッケージングウェーハの他の製造方法の説明図である。 本実施の形態の溝形成ステップの一例を示す図である。 本実施の形態のリング状溝形成ステップの一例を示す図である。 本実施の形態のモールド樹脂充填ステップの一例を示す図である。 本実施の形態のパッケージウェーハの斜視図である。 本実施の形態の切削溝形成ステップの一例を示す図である。 本実施の形態の分割ステップの一例を示す図である。
以下、添付図面を参照して、パッケージングウェーハの製造方法について説明する。先ず、パッケージングされる前のウェーハについて説明する。図1は、本実施の形態のウェーハの斜視図である。図2は比較例のパッケージングウェーハの製造方法、図3は比較例のパッケージングウェーハの他の製造方法の説明図である。なお、図2B及び図3Bの破線は紙面左右方向に延びる溝の底面を示している。
図1に示すように、ウェーハWの表面は格子状の分割予定ラインLによって複数の領域に区画されており、分割予定ラインLに区画された各領域にはバンプ付きのデバイスD(バンプは不図示)が形成されている。ウェーハWの表面は複数のデバイスDが形成されたデバイス領域A1とデバイス領域A1を囲繞した外周余剰領域A2とに分かれている。外周余剰領域A2の外周側面には、ウェーハWの欠けを防止するために面取り加工を施して面取り部11が形成されている。なお、ウェーハWとしては、例えば、半導体基板上にIC、LSI等の半導体デバイスが形成された半導体ウェーハが用いられる。
通常、このようなウェーハWの表面がモールド樹脂で封止されてパッケージウェーハが製造されるが、このパッケージウェーハをデバイスチップに分割すると、デバイス面だけがモールド樹脂で覆われて側面が外部に露出して外観性等が悪化する。この問題を解決するために、図2Aに示すように、分割予定ラインLに沿って切削ブレード51でウェーハW全体を横断するようにハーフカットして溝52を形成し、この溝52にモールド樹脂M(図2B参照)を充填する構成が考えられる。これにより、ウェーハWの分割後のデバイスチップの側面をモールド樹脂Mで覆うことができる。
この場合、図2Bに示すように、ウェーハW全体を金型53で覆った状態で金型53とウェーハWの表面との空間にモールド樹脂Mを供給するが、ウェーハWの外周面から表出した各溝52の両端からモールド樹脂Mが漏れ出しまう。このため、ウェーハWの表面全体がモールド樹脂Mで覆われて分割予定ラインL(溝52)が完全に隠れてしまい、分割予定ラインLに沿ってウェーハWを分割することができない。このため、ポリッシングやトリミング等によってウェーハWの外周側のモールド樹脂Mを除去して、分割予定ラインLを部分的に露出さなければならず作業工数が増加してしまう。
また、図3Aに示すように、分割予定ラインLに沿って切削ブレード56でウェーハWの外周部分を残してハーフカットして内側だけに溝57を形成し、この溝57にモールド樹脂M(図3B参照)を充填する構成が考えられる。この場合、図3Bに示すように、ウェーハWの外周部分に金型58を載せた状態で、金型58とウェーハWの表面との空間にモールド樹脂Mを供給するが、ウェーハWの内側だけに溝57が形成されているので、モールド樹脂MがウェーハWから外側に漏れることがない。よって、金型58が載ったウェーハWの外周部分がモールド樹脂Mに覆われることがなく、ウェーハWの外周部分で分割予定ラインL(溝57)が外部に露出される。
しかしながら、ウェーハWの内側だけに溝57を形成するためには、切削開始時にウェーハWに対して真上から切削ブレード56(図3A参照)で切り込む動作(チョッパーカット)が発生する。この場合、ウェーハWの破損を防止するためには、切削ブレード56をゆっくりと降ろさなければならない。よって、ウェーハWの外周部分がモールド樹脂Mに覆われないことで、ポリッシング等の作業工数を減らすことができるものの、ウェーハWに対する溝57の形成時間が長くなって作業効率が低下してしまう。このように、作業工数だけでなく、ウェーハWに対する溝57の形成時間も考慮したパッケージウェーハの製造方法が求められている。
そこで、本実施の形態では、分割予定ラインLに沿ってウェーハW全体を横断するように溝12を形成した後に、デバイス領域A1と外周余剰領域A2の境界にリング状溝13を形成し、このリング状溝13に凹状の金型31を係合するようにしている(図4から図6参照)。ウェーハWに係合した金型31によってデバイス領域A1と外周余剰領域A2の境界を液密に封止した状態でモールド樹脂Mを充填することで、デバイス領域A1からのモールド樹脂Mの漏れを抑えている。また、ウェーハWに対して側方から切削ブレードで切り込むことで、ウェーハWの溝12の形成時間が長くなることがない。
以下、図4から図6を参照して、パッケージウェーハの製造方法について詳細に説明する。図4は本実施の形態の溝形成ステップ、図5は本実施の形態のリング状溝形成ステップ、図6は本実施の形態のモールド樹脂充填ステップのそれぞれ一例を示す図である。図7は本実施の形態のパッケージウェーハの斜視図である。なお、以下の説明では、説明の便宜上、バンプを省略して記載している。また、図5及び図6の破線は紙面左右方向に延びる溝の底面を示している。
図4に示すように、先ず溝形成ステップが実施される。溝形成ステップでは、切削装置のチャックテーブル21上にウェーハWが搬送され、表面を上方に向けた状態でウェーハWがチャックテーブル21に吸引保持される。ウェーハWの径方向外側で切削ブレード22が分割予定ラインL(図1参照)に位置合わせされると、ウェーハWの仕上げ厚さt1よりも深い位置に切削ブレード22が降ろされ、この切削ブレード22に対してチャックテーブル21が切削送りされる。これにより、チャックテーブル21上のウェーハWが分割予定ラインLに沿ってハーフカットされて仕上げ厚さt1以上の深さの溝12が形成される。
この切削送りが繰り返されることで、チャックテーブル21上のウェーハWの全ての分割予定ラインLに沿って溝12が形成される。このとき、ウェーハWに対して切削ブレード22が側方から切り込んで、ウェーハW全体を横断するように切削されている。よって、ウェーハWに対して真上から切削ブレード22を切り込む動作が発生しない分、ウェーハWに対する溝12の形成時間を短くすることができる。なお、ここでいう仕上げ厚さt1とは、後述するデバイスチップ製造方法における研削加工後のウェーハWの仕上げ厚さを示している(図9参照)。
図5に示すように、溝形成ステップの後にリング状溝形成ステップが実施される。リング状溝形成ステップでは、トリミング装置のチャックテーブル26上にウェーハWが搬送され、表面を上方に向けた状態でウェーハWがチャックテーブル26に吸引保持される。ウェーハWの中心がチャックテーブル26の回転軸に一致するように保持され、切削ブレード27がウェーハWのデバイス領域A1と外周余剰領域A2の境界に位置合わせされる。そして、切削ブレード27が高速回転されて、切削ブレード27によってウェーハWのデバイス領域A1と外周余剰領域A2の境界が分割予定ラインL(図1参照)に沿った溝12よりも深く切り込まれる。
続いて、切削ブレード27に対してチャックテーブル26が回転することで、デバイス領域A1と外周余剰領域A2の境界に沿って、ウェーハWの外周に沿って溝12以上でウェーハWの厚み方向途中までの深さのリング状溝13が形成される。リング状溝13によって分割予定ラインLに沿った溝12がデバイス領域A1と外周余剰領域A2の境界で分断されている。また、リング状溝形成用の切削ブレード27の先端形状が平坦であるため、リング状溝底面14が平坦に形成されている。なお、リング状溝形成ステップは、溝形成ステップの前に実施されてもよい。
図6に示すように、溝形成ステップ及びリング状溝形成ステップの後にモールド樹脂充填ステップが実施される。モールド樹脂充填ステップでは、成形装置にウェーハWが搬送され、ウェーハWの表面側に成形装置の金型31が被せられる。金型31は、デバイス領域A1と外周余剰領域A2の境界のリング状溝13に係合するように凹状に形成されている。金型31の側壁(側部)32の下面がリング状溝底面14に当接し、金型31の側壁32がリング状溝13に係合することで、ウェーハWのデバイス領域A1の表面と金型31とに空間18を持って金型31がウェーハWに載置される。
この場合、ウェーハWの表面側に金型31を係合させ易くするために、金型31の側壁32とウェーハWのリング状溝13とには僅かなクリアランス20が設けられている。また、分割予定ラインL(図1参照)に沿った溝12の底面よりもリング状溝底面14が深く形成されているため、リング状溝13に載置された金型31の側壁32によって金型31の内側の空間18が液密に封止されている。そして、供給源35から金型31にモールド樹脂Mが供給され、金型31の上壁33に形成された供給口34を通じて、金型31とデバイス領域A1の表面との空間18にモールド樹脂Mが充填される。
モールド樹脂Mがデバイス領域A1に充填されると、デバイス領域A1の表面から分割予定ラインLに沿った溝12内に入り込んで、溝12に沿ってウェーハWの外側に向けて流動する。溝12内のモールド樹脂Mは金型31の側壁32まで到達すると、金型31の側壁32とリング状溝13のクリアランス20を伝ってリング状溝底面14までゆっくりと流れ落ちる。リング状溝底面14には金型31の側壁32の下面が当接しているため、金型31の側壁32によってモールド樹脂Mが確実に堰き止められる。よって、ウェーハWの外周からモールド樹脂Mが漏れ出すことなく、ウェーハWの表面がモールド樹脂Mで被覆される。
このようにして、図7に示すように、デバイス領域A1の表面がモールド樹脂Mに被覆され、デバイス領域A1内の分割予定ラインLに沿った溝12にモールド樹脂Mが埋設されたパッケージウェーハPWが製造される。パッケージウェーハPWの溝12内のモールド樹脂Mが、パッケージウェーハPWの分割後のデバイスチップCの側面になるため、パッケージウェーハPWの分割後のデバイスチップCの表面だけでなく、側面全体がモールド樹脂Mで覆われて外観性が向上される(図9参照)。また、パッケージウェーハPWのデバイス領域A1だけモールド樹脂Mで覆われて、外周余剰領域A2の分割予定ラインL(溝12)が外部に露出されるため、分割予定ラインLを基準にパッケージウェーハPWを個々のデバイスチップCに分割することが可能になっている。
よって、図2に示すような比較例に示すウェーハWのように、ポリッシングやトリミング等の工程が不要になり作業時間を短縮することができる。また、図3に示すような他の比較例に示すウェーハWのように、ウェーハWに対して真上から切削ブレード56で切り込む動作が発生することがない。ウェーハWに対して側方から切削ブレード22で切り込んで溝12を形成するため、溝12の形成時間を短縮することができる。
以上のように、本実施の形態のパッケージウェーハPWの製造方法では、分割予定ラインLに沿ってウェーハW全体を横断するように溝12が形成され、デバイス領域A1と外周余剰領域A2の境界にリング状溝13が形成される。リング状溝13に成形装置の凹状の金型31が係合すると、分割予定ラインLに沿った溝12よりも深い位置で金型31とリング状溝底面14が当接してデバイス領域A1の周囲が液密に封止される。よって、モールド樹脂Mの充填時にウェーハWの表面のデバイス領域A1から外側にモールド樹脂Mが漏れ出すことがなく、デバイス領域A1の表面をモールド樹脂Mで被覆すると共に溝12をモールド樹脂Mで埋設したパッケージウェーハPWを良好に製造することができる。
続いて、図8及び図9を参照して、デバイスチップの製造方法について詳細に説明する。図8は本実施の形態の切削溝形成ステップ、図9は本実施の形態の分割ステップのそれぞれ一例を示す図である。
図8に示すように、先ず切削溝形成ステップが実施される。切削溝形成ステップでは、切削装置のチャックテーブル41上にパッケージウェーハPWが搬送され、表面を上方に向けた状態でパッケージウェーハPWがチャックテーブル41に吸引保持される。ここでは、溝12内にモールド樹脂Mが残るように溝幅よりも幅狭の切削ブレード42が使用される。デバイス領域A1の表面だけがモールド樹脂Mで覆われているため、外周余剰領域A2の分割予定ラインL(図7参照)を基準に、パッケージウェーハPWの径方向外側で切削ブレード42が分割予定ラインLに位置合わせされる。
そして、パッケージウェーハPWの仕上げ厚さt2よりも深い位置に切削ブレード42が降ろされ、この切削ブレード42に対してチャックテーブル41が切削送りされる。これにより、モールド樹脂Mが充填された溝12の中心がハーフカットされて仕上げ厚さt2以上の深さの切削溝19が形成される。この切削送りが繰り返されることで、チャックテーブル41上のパッケージウェーハPWの全ての溝12に沿って切削溝19が形成される。このように、モールド樹脂Mが充填された溝12の溝幅よりも幅狭の切削ブレード42を用いて、溝12内にモールド樹脂Mを残すように切削溝19が形成されている。
図9に示すように、切削溝形成ステップの後に分割ステップが実施される。分割ステップでは、パッケージウェーハPWの表面側に保護テープTが貼着された状態で研削装置のチャックテーブル46に搬送され、裏面を上方に向けた状態でパッケージウェーハPWが保護テープTを介してチャックテーブル46に吸引保持される。研削ホイール47とパッケージウェーハPWの裏面とが回転接触して仕上げ厚さt2になるまで研削され、パッケージウェーハPWの裏面から切削溝19が表出されて、パッケージウェーハPWが個々のデバイスチップCに分割される。このようにして、モールド樹脂Mによって外周が囲繞されたデバイスチップCが形成される。
なお、デバイスチップの製造方法は、パッケージウェーハPWの表面に切削溝19を形成した後に、パッケージウェーハPWを裏面側から研削して個々のデバイスチップCに分割する構成に限定されない。デバイスチップの製造方法は、パッケージウェーハPWからデバイスチップCを製造することが可能であればよい。例えば、パッケージウェーハPWを裏面側から研削して仕上げ厚さt2まで研削した後に、パッケージウェーハPWを切削して個々のデバイスチップCに分割してもよい。
なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
例えば、上記した実施の形態のモールド樹脂充填ステップでは、ウェーハWの表面側に金型31を係合させた状態で、ウェーハWの表面側にモールド樹脂Mが充填される構成にしたが、この構成に限定されない。モールド樹脂充填ステップでは、ウェーハWの表面に適量のモールド樹脂Mが滴下され、モールド樹脂Mの液溜りが金型31でプレスされることでウェーハWの表面側にモールド樹脂Mが充填される構成でもよい。
また、上記した実施の形態において、溝形成ステップ、リング状溝形成ステップ、外周切削溝形成ステップが異なる装置で実施されたが、同一の装置で実施されてもよい。
以上説明したように、本発明は、ウェーハの表面をモールド樹脂で覆うと共に溝内にモールド樹脂を適切に充填することができるという効果を有し、特に、WL−CSP等のパッケージウェーハの製造方法に有用である。
11 面取り部
12 溝
13 リング状溝
14 リング状溝底面
17 デバイス領域の表面
18 金型とウェーハの間の空間
31 金型
32 金型の側壁(側部)
A1 デバイス領域
A2 外周余剰領域
D デバイス
L 分割予定ライン
t1 仕上げ厚さ
PW パッケージウェーハ
W ウェーハ

Claims (1)

  1. 格子状の分割予定ラインによって区画され表面にバンプを備えたデバイスが形成されたデバイス領域と該デバイス領域を囲繞して形成された外周余剰領域とを備えるウェーハの表面側から該分割予定ラインに沿って仕上げ厚さ以上の深さの溝を形成する溝形成ステップと、
    ウェーハの該デバイス領域及び該外周余剰領域の境界に沿って該溝の深さ以上でウェーハの厚み方向途中までの深さのリング状溝を形成するリング状溝形成ステップと、
    該溝形成ステップ及び該リング状溝形成ステップを実施した後に、該リング状溝に係合する凹形状の成形装置の金型を、該金型の凹形状の側部を該リング状溝底面に当接させ且つデバイス領域の表面と空間をもって係合させて載置し、該金型の該デバイス領域の表面との該空間内にモールド樹脂を充填するモールド樹脂充填ステップと、を備え、
    該デバイス領域の表面にモールド樹脂が被覆され該溝にモールド樹脂が埋設されたパッケージウェーハを製造するパッケージウェーハの製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10861761B2 (en) * 2017-09-29 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaged wafer and method for forming the same
DE102020108114A1 (de) * 2020-03-24 2021-09-30 Infineon Technologies Ag Halbleitergehäuse und verfahren zur herstellung eines halbleitergehäuses

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02125633A (ja) * 1988-11-04 1990-05-14 Nec Corp 集積回路
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP3982082B2 (ja) * 1998-09-28 2007-09-26 ソニー株式会社 半導体装置の製造方法
JP3291289B2 (ja) * 2000-01-19 2002-06-10 サンユレック株式会社 電子部品の製造方法
JP3455762B2 (ja) * 1999-11-11 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP3784597B2 (ja) * 1999-12-27 2006-06-14 沖電気工業株式会社 封止樹脂及び樹脂封止型半導体装置
JP3815267B2 (ja) * 2001-06-28 2006-08-30 株式会社デンソー マスキング剤塗布方法と装置及びマスク方法と装置
DE10202881B4 (de) * 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
JP3727939B2 (ja) * 2003-01-08 2005-12-21 新光電気工業株式会社 半導体装置の製造方法
KR100546372B1 (ko) * 2003-08-28 2006-01-26 삼성전자주식회사 웨이퍼 레벨 칩 사이즈 패키지의 제조방법
JP2006032661A (ja) * 2004-07-16 2006-02-02 Disco Abrasive Syst Ltd 切削装置
JP4607531B2 (ja) 2004-09-29 2011-01-05 カシオマイクロニクス株式会社 半導体装置の製造方法
JP2006148004A (ja) * 2004-11-24 2006-06-08 Toshiba Corp 薬液塗布方法及び薬液塗布装置
US7400037B2 (en) * 2004-12-30 2008-07-15 Advanced Chip Engineering Tachnology Inc. Packaging structure with coplanar filling paste and dice and with patterned glue for WL-CSP
JP5192646B2 (ja) * 2006-01-16 2013-05-08 Towa株式会社 光素子の樹脂封止方法、その樹脂封止装置、および、その製造方法
US20080044984A1 (en) * 2006-08-16 2008-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of avoiding wafer breakage during manufacture of backside illuminated image sensors
JP2009043992A (ja) * 2007-08-09 2009-02-26 Disco Abrasive Syst Ltd ウエーハの加工方法
JP4538764B2 (ja) * 2008-07-24 2010-09-08 カシオ計算機株式会社 半導体装置およびその製造方法
JP5202493B2 (ja) * 2009-10-21 2013-06-05 シャープ株式会社 半導体装置の製造装置および半導体装置の製造方法
JP2011124266A (ja) * 2009-12-08 2011-06-23 Disco Abrasive Syst Ltd ウエーハの加工方法
TWI447798B (zh) * 2010-12-07 2014-08-01 Alpha & Omega Semiconductor Cayman Ltd 一種在晶圓級封裝的模封程序中避免晶圓破損的方法
CN102543767B (zh) * 2010-12-07 2015-04-08 万国半导体(开曼)股份有限公司 一种在晶圆级封装的塑封工序中避免晶圆破损的方法
KR101867489B1 (ko) * 2012-06-20 2018-06-14 삼성전자주식회사 웨이퍼 레벨 패키지 형성방법
JP6366351B2 (ja) * 2014-05-13 2018-08-01 株式会社ディスコ ウェーハの加工方法
JP6295154B2 (ja) * 2014-07-18 2018-03-14 株式会社ディスコ ウェーハの分割方法
US9466585B1 (en) * 2015-03-21 2016-10-11 Nxp B.V. Reducing defects in wafer level chip scale package (WLCSP) devices

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