JP6585893B2

JP6585893B2 - 表示駆動回路

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Publication number: JP6585893B2
Application number: JP2014218209A
Authority: JP
Inventors: 淳史四方
Original assignee: Synaptics Japan GK
Current assignee: Synaptics Japan GK
Priority date: 2014-10-27
Filing date: 2014-10-27
Publication date: 2019-10-02
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Description

本発明は、表示駆動回路に関し、特にバックライト制御を伴う表示駆動回路に好適に利用できるものである。

近年、液晶表示（ＬＣＤ：Liquid Crystal Display）パネルなどの表示パネルの大画面化が進み、バックライトコントロールによる消費電力の低減とこれに伴う画質面での要求が厳しくなってきている。その要求に応える為、例えば、ＣＡＢＣ（Contents Adaptive Backlight Control）と呼ばれる、表示される画像のヒストグラムに基づくバックライト制御方式や、これに伴って画質を改善するためのＣＥ（Color Enhancement）と呼ばれる画像処理が提案されている。

特許文献１及び２には、上述の画像のヒストグラムに基づくバックライト制御方式を行う、表示ドライバが開示されている。

特許文献３には、表示パネルの特性に合わせて彩度を調整することができる、表示ドライバが開示されている。

特許文献４には、連続して入力される複数の第１フレームデータのそれぞれのＣＲＣ（Cyclic Redundancy Check）を互いに比較する段階と、複数の第１フレームデータのそれぞれのＣＲＣが互いに一致する時、連続して入力される複数の第２フレームデータのそれぞれを互いに比較する段階と、複数の第２フレームデータのそれぞれが互いに一致する時、パネル・セルフリフレッシュ・モードに進入する段階とを含む、表示ドライバの動作方法が開示されている。ここで、パネル・セルフリフレッシュ・モードとは、ホストプロセッサから出力される映像データが静止映像である時、ホストプロセッサの映像データの出力を中止し、ディスプレイコントローラに含まれたメモリ（例えば、フレームバッファ（Frame Buffer）に保存された映像データをディスプレイするモードである（同文献第０００３段落）。

特開２００８−１２９３０２号公報特開２００９−０９８６１７号公報特開２０１３−１０１３５４号公報特開２０１３−１９０７７７号公報

特許文献１、２、３及び４について本発明者が検討した結果、以下のような新たな課題があることがわかった。

表示駆動回路（表示ドライバ）には、上述したＣＡＢＣやＣＥなどの画像処理を実行するための画像処理ＩＰ（Intellectual Property）が搭載され、そのゲート規模が増大している。それに伴って画像処理ＩＰの消費電力も増加しており、その消費電力の削減を図る必要性が高まってきている。

特許文献４に記載される表示ドライバは、連続して入力される複数のフレームの画像データのＣＲＣを比較して、変化がないとき、即ち、フレームメモリ上に保持されている、直前のフレームの画像データと、入力された画像データとを比較して静止画か否か判断し、静止画と判断したときにはホストプロセッサからの画像データの供給を停止し、代わりにフレームメモリに保持される画像データを繰り返し読み出しで表示する。特許文献１〜３に記載される画像処理について、同じ画像データをもつ複数のフレームに対して同じ画像処理を繰り返すのは無駄であるため、特許文献４に記載される技術により、静止画と判断したときには消費電力の削減が可能であると期待される。しかしながら、特許文献４に記載される技術では、複数のフレーム間の画像データを比較するためにフレームメモリが必要であり、さらに、特許文献１〜３に記載される画像処理では、１フレーム分の画像処理の結果を保持するためにさらにもう１個のフレームメモリを備えない限り、静止画のときにホストプロセッサからの画像データの供給を停止し、さらに画像処理を停止することはできない。このとき、表示ドライバＩＣ（Integrated Circuit）におけるフレームメモリの占めるチップ面積は極めて大きいので、コスト面の制約から、画像処理結果を保持するフレームメモリを追加することはできない。

本発明の目的は、画像処理結果を保持するフレームメモリを追加することなく、入力された画像が静止画である時の画像処理ＩＰの消費電力を削減することである。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、接続される表示パネルのソース電極を画像データに基づいて駆動するソース信号を出力し合せて前記表示パネルのバックライトを制御する表示駆動回路であって、１フレーム内の画像データの輝度分布（ヒストグラム）に基づいて、画像データ変換パラメータとバックライト制御パラメータとを生成するパラメータ生成部と、生成された画像データ変換パラメータに基づいて、画像データを変換する画像データ変換部とを備える。変換された画像データに基づいてソース信号を生成して出力し、生成れたバックライト制御パラメータに基づいて前記バックライトを制御する。１フレーム内の画像データが、当該フレームの直前のフレームの画像データから変更されなかったことを検出したときに、パラメータ生成部の動作を停止する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、画像処理結果を保持するフレームメモリを追加することなく、入力された画像が静止画である時の画像処理ＩＰの消費電力を削減し、表示駆動回路の消費電力を低減することができる。

図１は、実施形態１に係る表示駆動回路の構成例を示すブロック図である。図２は、実施形態１に係る表示駆動回路に搭載される検出回路の構成例を示すブロック図である。図３は、実施形態１に係る表示駆動回路の動作例を示すタイミングチャートである。図４は、実施形態２に係る表示駆動回路の構成例を示すブロック図である。図５は、実施形態２に係る表示駆動回路に搭載される検出回路の構成例を示すブロック図である。図６は、実施形態２に係る表示駆動回路の動作例を示すタイミングチャートである。

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜静止画表示のときに画像処理ＩＰ内の不要な動作を停止＞
本願において開示される代表的な実施の形態は、画像データに基づいて、接続される表示パネル（５０）のソース電極を駆動するソース信号を出力し、合せて前記表示パネルのバックライト（６０）を制御する、表示駆動回路（３０）であって、以下のように構成される。

前記表示駆動回路は、１フレーム内の前記画像データの輝度分布に基づいて、画像データ変換パラメータとバックライト制御パラメータとを生成するパラメータ生成部（２）と、前記画像データ変換パラメータに基づいて前記画像データを変換する画像データ変換部（５）とを備える。

前記表示駆動回路は、変換された画像データに基づいて前記ソース信号を生成して出力し（１２、１３、１４）、前記バックライト制御パラメータに基づいて前記バックライトを制御する（１１）。

前記表示駆動回路は、前記１フレーム内の画像データが、当該フレームの直前のフレームの画像データから変更されなかったことを検出（６）したときに、前記パラメータ生成部の動作を停止する（７）。

これにより、画像処理結果を保持するフレームメモリを追加することなく、入力された画像が静止画である時の画像処理ＩＰの消費電力を削減し、表示駆動回路（表示ドライバ）の消費電力を低減することができる。ここで、１フレーム内の画像データが、当該フレームの直前のフレームの画像データから変更されなかったことを検出したときにも、必ずしも直ちにパラメータ生成部の動作を停止する必要はない。例えば後述のように、画像データ変換パラメータとバックライト制御パラメータとを徐々に変化させる、ディミング期間の終了を待って、パラメータ生成部の動作を停止させればよい。

〔２〕＜ＲＡＭ内蔵でＲＡＭ書き込みコマンドを検出＞
項１において、前記表示駆動回路は、１フレームの前記画像データを保持して前記画像データ変換部に供給するメモリ（９）をさらに備え、前記メモリへの画像データの書き込みコマンドが、１フレーム期間以上発行されなかったことを検出したときに前記パラメータ生成部の動作を停止し、前記書き込みコマンドが発行されたこと検出したときに、前記パラメータ生成部の動作を再開する。

これにより、フレームメモリを内蔵する表示駆動回路において、静止画の検出を容易に行うことができる。静止画を表示する場合であって表示する画像を別の画像に変更する場合、または、動画の場合には、フレームメモリへの画像データの書き込みが発生するので、そのコマンドを検出することにより、簡単な回路でパラメータ生成部の動作の停止と再開を制御することができる。

〔３〕＜ホストインターフェースとコマンド検出回路＞
項２において、前記表示駆動回路は、外部のホストプロセッサ（４０）からコマンドと前記画像データを受信するインターフェース（１０）と、前記インターフェースで受信したコマンドが前記書き込みコマンドであることを検出可能な検出回路（６）とを備える。

前記検出回路は、前記メモリへの画像データの書き込みコマンドが、１フレーム期間以上発行されなかったことを検出したときに前記パラメータ生成部の動作を停止し、前記書き込みコマンドが発行されたこと検出したときに、前記パラメータ生成部の動作を再開する（１６）。

これにより、フレームメモリを内蔵する表示駆動回路において、静止画の検出を容易に行うことができる。

〔４〕＜ＭＩＰＩ−ＤＳＩ＞
項３において、前記インターフェースはＭＩＰＩ−ＤＳＩの標準に準拠する。

これにより、検出回路はＭＩＰＩのＲＡＭ書き込みコマンドである２Ｃｈまたは３Ｃｈのコマンドを検出すれば、簡略な回路で静止画の検出を容易に行うことができる。

〔５〕＜レジスタへの書き込みを検出＞
項２から項４のうちのいずれか１項において、前記パラメータ生成部へ供給する調整パラメータを保持するレジスタ（８）をさらに備え、１フレーム期間以上、前記レジスタへの調整パラメータの書き込みがなく且つ前記書き込みコマンドが発行されなかったことを検出したときに前記パラメータ生成部の動作を停止し、前記レジスタへの調整パラメータの書き込みが発生するかまたは前記書き込みコマンドが発行されたこと検出したときに、前記パラメータ生成部の動作を再開する（１５、１６、１７）。

これにより、パラメータ生成部が参照する調整パラメータに変更が生じたときには、パラメータ生成部の動作を停止せずに、適切な画像データ変換パラメータとバックライト制御パラメータとを生成することができる。

〔６〕＜ディミング期間の経過を待ってパラメータ生成部の動作を停止＞
項５において、前記パラメータ生成部は、１フレーム内の前記画像データの輝度分布または前記調整パラメータの少なくとも一方が変更されたときに、変更後の値に基づいて画像データ変換パラメータとバックライト制御パラメータとを徐々に変更するディミング期間を有する。前記表示駆動回路は、１フレーム期間以上、前記レジスタへの調整パラメータの書き込みがなく且つ前記書き込みコマンドが発行されなかったことを検出したときに、前記ディミング期間の終了を待って前記パラメータ生成部の動作を停止する。

これにより、静止画であることを検出した直後にディミングが突然に中止され、表示パネルにちらつきなどの表示の乱れが発生する問題が防止される。

〔７〕＜クロック制御回路＞
項２から項６のうちのいずれか１項において、前記表示駆動回路は、前記パラメータ生成部へのクロックの供給を制御可能なクロック制御回路（７）を備え、前記パラメータ生成部の動作を停止するときには、前記パラメータ生成部へのクロックの供給を停止する。

これにより、簡単な回路でパラメータ生成部の消費電力を低減することができる。

〔８〕＜表示ドライバＩＣ（ＲＡＭ内蔵）＞
項２から項７のうちのいずれか１項に記載される前記表示駆動回路において、前記パラメータ生成部と前記画像データ変換部と前記メモリとが同一の半導体基板上に形成される。

これにより、フレームメモリ（ＲＡＭ）を内蔵する表示ドライバＩＣの消費電力を低減することができる。

〔９〕＜フレームメモリを内蔵しない表示ドライバにおける検出回路＞
項１において、外部のホストプロセッサ（４０）から前記画像データを受信するインターフェース（１０）と、前記インターフェースで受信した画像データが供給される検出回路（６）とを備える。

前記パラメータ生成部は、前記インターフェースで受信した前記画像データが供給され、供給された１フレーム分の画像データから前記輝度分布を抽出するデータ抽出回路（３）と、抽出された結果に基づいて前記画像データ変換パラメータと前記バックライト制御パラメータとを生成する解析演算回路（４）とを有する。

前記検出回路は、前記画像データが１フレーム前に入力された画像データと一致するか否かを検出可能であり、検出結果が一致のときに前記解析演算回路の動作を停止し、前記検出結果が不一致のときに、前記解析演算回路の動作を再開する。

これにより、フレームメモリを内蔵しない表示駆動回路（表示ドライバ）においても、静止画の検出を容易に行うことができる。項２から項８ではデータ抽出回路の動作を含めて、パラメータ生成部の動作を停止することができる。一方、本項９以降ではフレームメモリを内蔵しないため、輝度分布の抽出（データ抽出回路）の動作は、静止画か否かの検出（検出回路の動作）と並列に実行される。静止画ではないと判断されたときには、当該フレームについての画像データ変換パラメータとバックライト制御パラメータとを即座に解析演算回路で算出することができる。

〔１０〕＜検出回路は１フレームの画像データが入力される関数＞
項９において、前記検出回路は、連続して入力される２フレーム画像データを１フレーム毎に所定の関数に入力して関数値を算出し（１８）、連続する２フレームから算出された２個の関数値を互いに比較することにより（１９＿１、１９＿２、２０）、前記画像データが１フレーム前に入力された画像データと一致するか否かを検出する。

これにより、フレーム内の全ての画像データを個々に比較対象とする必要がなくなり、静止画の検出を簡単な回路で行うことができる。

〔１１〕＜検出回路はＣＲＣ（Cyclic Redundancy Check）＞
項１０において、前記所定の関数は巡回冗長検査（１８）である。

これにより、入力される画像が静止画であることを検出する検出回路を、簡単な回路で構成することができる。また、巡回冗長検査（ＣＲＣ）の生成多項式を適切に設計することにより、異なる画像から同じ関数値が生成されることによる誤検出の確率を低減することができる。

〔１２〕＜レジスタへの書き込みを検出＞
項９から項１１のうちのいずれか１項に記載される前記表示駆動回路は、前記パラメータ生成部へ供給する調整パラメータを保持するレジスタ（８）をさらに備え、１フレーム期間以上、前記レジスタへの調整パラメータの書き込みがなく（１５）且つ前記書き込みコマンドが発行されなかったことを検出（１６）したときに前記解析演算回路の動作を停止し、前記レジスタへの調整パラメータの書き込みが発生するかまたは前記書き込みコマンドが発行されたこと検出したときに、前記解析演算回路の動作を再開する。

これにより、パラメータ生成部が参照する調整パラメータに変更が生じたときには、前記解析演算回路の動作を停止せずに、適切な画像データ変換パラメータとバックライト制御パラメータとを生成することができる。

〔１３〕＜ディミング期間の経過を待って解析演算回路の動作を停止＞
項１２において、前記パラメータ生成部は、１フレーム内の前記画像データの輝度分布または前記調整パラメータの少なくとも一方が変更されたときに、変更後の値に基づいて画像データ変換パラメータとバックライト制御パラメータとを徐々に変更するディミング期間を有する。

前記表示駆動回路は、１フレーム期間以上、前記レジスタへの調整パラメータの書き込みがなく且つ前記書き込みコマンドが発行されなかったことを検出したときに、前記ディミング期間の終了を待って前記解析演算回路の動作を停止する。

〔１４〕＜クロック制御回路＞
項９から項１３のうちのいずれか１項に記載される前記表示駆動回路は、前記解析演算回路へのクロックの供給を制御可能なクロック制御回路（７）を備え、前記解析演算回路を停止するときには、前記解析演算回路へのクロックの供給を停止する。

これにより、簡単な回路で前記解析演算回路の消費電力を低減することができる。

〔１５〕＜表示ドライバＩＣ（ＲＡＭなし）＞
項９から項１４のうちのいずれか１項に記載される前記表示駆動回路において、前記パラメータ生成部と前記画像データ変換部が同一の半導体基板上に形成される。

これにより、フレームメモリ（ＲＡＭ）を内蔵しない表示ドライバＩＣの消費電力を低減することができる。

〔１６〕＜静止画表示のときに画像処理ＩＰ内の不要な動作を停止＞
本願において開示される代表的な実施の形態は、画像データに基づいて、接続される表示パネル（５０）のソース電極を駆動するソース信号を出力し、合せて前記表示パネルのバックライト（６０）を制御する、表示駆動回路（３０）であって、以下のように構成される。

前記表示駆動回路は、１フレーム内の前記画像データの輝度分布に基づいて、画像データ変換パラメータ生成するパラメータ生成部（２）と、前記画像データ変換パラメータに基づいて前記画像データを変換する画像データ変換部（５）とを備える。

前記表示駆動回路は、変換された画像データに基づいて前記ソース信号を生成して出力（１２、１３、１４）する。

これにより、バックライト制御を伴わない場合にも、画像処理結果を保持するフレームメモリを追加することなく、入力された画像が静止画である時の画像処理ＩＰの消費電力を削減し、表示駆動回路の消費電力を低減することができる。

〔１７〕＜ＲＡＭ内蔵でＲＡＭ書き込みコマンドand/orレジスタ更新を検出＞
項１６において、１フレームの前記画像データを保持して前記画像データ変換部に供給するメモリ（９）と、前記パラメータ生成部へ供給する調整パラメータを保持するレジスタ（８）と、検出回路（６）とを備える。

前記検出回路は、１フレーム期間以上、前記レジスタへの調整パラメータの書き込みがなく且つ前記メモリへの画像データの書き込みコマンドが発行されなかったことを検出したときに前記パラメータ生成部の動作を停止し、前記レジスタへの調整パラメータの書き込みが発生するかまたは前記書き込みコマンドが発行されたこと検出したときに、前記パラメータ生成部の動作を再開する（１５、１６、１７）。

これにより、入力される画像データが変更されたとき、又は、パラメータ生成部が参照する調整パラメータに変更が生じたときには、パラメータ生成部の動作を停止せずに、フレームメモリを内蔵する表示駆動回路において、適切な画像データ変換パラメータを生成することができる。

〔１８〕＜フレームメモリを内蔵しない表示ドライバにおける検出回路＞
項１６において、外部のホストプロセッサから前記画像データを受信するインターフェース（１０）と、前記インターフェースで受信した画像データが供給される検出回路（６）と、前記パラメータ生成部へ供給する調整パラメータを保持するレジスタ（８）とを備える。

これにより、フレームメモリを内蔵する表示駆動回路においても、入力される画像データが変更されたとき、又は、パラメータ生成部が参照する調整パラメータに変更が生じたときには、前記解析演算回路の動作を停止せずに、適切な画像データ変換パラメータとバックライト制御パラメータとを生成することができる。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕
図１は、実施形態１に係る表示駆動回路３０の構成例を示すブロック図である。

表示駆動回路（表示ドライバ）３０は、表示パネル５０と、そのバックライト６０と、ホストプロセッサ（Ｈｏｓｔ）４０とに接続され、ホストプロセッサ４０から供給される画像データに基づいて、表示パネル５０のソース電極を駆動するソース信号を出力し、合せてバックライト６０を制御する。このときの制御方法は、例えば前述のＣＡＢＣである。１フレームの画像データの輝度の頻度分布（ヒストグラム）を求め、最高輝度に合せてバックライト６０の輝度を低下させる一方、ソース信号出力を高輝度側（ＬＣＤでは透過率を高める側）にシフトする処理を行なうことによって、入力された画像データをそのまま（何ら変換を行わずに）表示した時と同じ画像を表示しながら、バックライトの輝度を低下させた分の消費電力を低減することができる。表示ドライバ３０は、例えばＭＩＰＩ−ＤＳＩ（Mobile Industry Processor Interface Display Serial Interface）などの標準的な通信インターフェースに準拠して、ホストプロセッサ４０と接続されている。表示パネル５０は、例えばＬＣＤパネルなどのアクティブマトリクス型表示パネルであって、複数の走査（ゲート）配線と複数の信号（ソース）配線とが互いに直交して配線され、交差する点に画素セルが設けられている。表示ドライバ３０は、走査（ゲート）配線で選択される画素セルに対して、表示する輝度に応じた信号レベルで複数の信号（ソース）配線を並列に駆動する。

表示ドライバ３０は、ホストプロセッサ４０との通信インターフェースであるＩ／Ｆモジュール１０と、表示パネル５０の複数の信号（ソース）配線を並列に駆動するソースドライバ１４と、バックライト６０を制御するバックライトコントロール回路１１とを備える。表示ドライバ３０は、画像処理ＩＰ１、検出回路６、クロック（ＣＬＫ）制御回路７、レジスタ８、ＲＡＭ（Random Access Memory）９、データラッチ１２、及び、階調電圧選択回路１３をさらに含んで構成される。画像処理ＩＰ１は、データ抽出回路３と解析演算回路４から成るパラメータ生成部２と変換モジュール５とを備える。図１では、信号線のバス表記を行っていないが、信号線は適宜１本または複数の配線で形成される。この点は後述の図２、４、５においても同様である。表示ドライバ３０は、他の回路、例えば表示パネル５０の走査（ゲート）配線を駆動するゲートドライバ、表示パネル５０にタッチパネルが積層されている場合のタッチパネルコントローラなどをさらに含んで構成されてもよい。表示ドライバ３０は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成され、表示パネル５０のガラス等の基板上にフリップチップ実装される。これにより、表示パネル５０の実装・配線面積を低減して、低コスト化と狭額縁化に寄与することができる。

表示ドライバ３０においてＩ／Ｆモジュール１０は、ホストプロセッサ４０から供給されるコマンドに従って、種々のパラメータをレジスタ８に書き込み、画像データをＲＡＭ９に書き込む。画像処理ＩＰ１は、レジスタ８に記憶されるパラメータなどに基づく制御を受けて、例えば前述のＣＡＢＣ、ＣＥ等の画像処理とバックライト制御を行う。画像処理ＩＰ１のパラメータ生成部２において、データ抽出回路３はＲＡＭ９から読み出される画像データを１フレーム期間に渡って輝度値毎の頻度をカウントすることにより、頻度分布（ヒストグラム）を抽出し、解析演算回路４は抽出された頻度分布に基づいて、画像データ変換パラメータとバックライト制御パラメータとを生成する。変換モジュール５は、画像データ変換パラメータに基づいて、ＲＡＭ９から読み出される画像データを変換してデータラッチ１２に書き込む。データラッチ１２は１ライン分の変換された画像データを一時記憶して階調電圧選択回路１３に並列に供給する。階調電圧選択回路１３は、図示を省略されている階調基準電圧生成回路から供給される複数の階調基準電圧から、データラッチ１２から供給される画像データに対応する階調電圧を生成する。データラッチ１２から供給される画像データはディジタル値であり、階調電圧選択回路１３は、これに対応するアナログの電圧レベルである階調電圧に変換する、一種のディジタル／アナログ変換回路として機能する。変換特性は必ずしも線形ではなくガンマ特性を持つ。図示は省略されているが、レジスタ８に格納されるパラメータには、ガンマ特性を規定するパラメータが含まれてもよい。ソースドライバ１４は、生成された階調電圧で表示パネル５０の信号（ソース）配線を駆動する。バックライトコントロール回路１１は、画像処理ＩＰ１によって生成された前記バックライト制御パラメータに基づいて、バックライト６０の輝度を制御する。バックライト６０の輝度は、例えば、駆動される電源をパルス幅変調（PWM: Pulse Width Modulation）することによって調整することができ、その変調度（デューティ＝ハイ期間とロウ期間との比）をバックライト制御パラメータとして与える。

画像処理ＩＰ１によってＣＡＢＣとＣＥを行う場合を一例として、表示ドライバ３０の動作について説明する。データ抽出回路３によって抽出された１フレームの頻度分布（ヒストグラム）から、そのフレームにおける最大輝度値Ｐが得られる。解析演算回路４は、この最大輝度値Ｐの画像データに与えられる階調の最大値Ｍに対する比（Ｐ／Ｍ）を求め、バックライト６０の輝度がこの比（Ｐ／Ｍ）によって減光されるように、バックライト制御パラメータを算出し、これと併せてＲＡＭ９から読み出された画像データが、この比の逆数（Ｍ／Ｐ）に増幅されるように、画像データ変換パラメータを生成する。ホストプロセッサ４０から入力された画像データをＭ／Ｐ倍する一方バックライト６０の輝度をＰ／Ｍ倍することによって、その積は入力された画像データと一致するため、表示される画像を変化させることなく、バックライト６０の消費電力を低減することができる。さらにＣＥを組合せることができる。ＣＥは彩度の強調が可能な画像処理である。上記ＣＡＢＣに加えて、彩度を強調するなどの効果を追加することができ、視認性を向上することができる。

表示ドライバ３０には、コマンドモードとビデオモードの２つの動作モードがサポートされている。コマンドモードでは、ホストプロセッサ４０が１フレームの静止画の画像データをＲＡＭ（フレームメモリ）９に書き込み、以降はその１フレームのデータを繰り返し読み出して表示パネル５０を駆動する一方、ホストプロセッサ４０は画像データの供給を停止する。ビデオモードでは、ホストプロセッサ４０は動画か静止画かに関わらず、毎フレームの画像データを供給する。このため、ＲＡＭ９への書き込みをバイパスして直接画像処理ＩＰ１の変換モジュール５に入力しても良い。画像処理を行なわないときには、データラッチ１２に直接書き込むように構成されてもよい。

表示ドライバ３０がコマンドモードで動作する場合には、１フレームの静止画の画像データは、ＲＡＭ９から繰り返し読み出され、変換モジュール５で変換されてラッチ回路１２に供給される。静止画であるため、データ抽出回路３が抽出する頻度分布はフレーム毎に変化するものではない。このため、画像処理ＩＰ１が生成する画像データ変換パラメータも同じ値となり、静止画が表示される期間は、同じ画像データに対して同じ値の画像データ変換パラメータを使った同じ変換処理が繰り返して実行されることとなる。

＜検出回路とクロック制御＞
検出回路６は、表示しようとする画像が静止画であることを検出すると、画像処理ＩＰ１における一部の動作を停止させる。より具体的には、クロック制御回路７からのクロックの供給を停止する。クロック制御回路７は、データ抽出回路３に供給するクロックＣＬＫ＿ａ、解析演算回路４に供給するクロックＣＬＫ＿ｂ、変換モジュール５に供給するクロックＣＬＫ＿ｃ、及び、バックライトコントロール回路１１に供給するクロックＣＬＫ＿ｄを、それぞれ独立に停止することができるように構成されている。ここで、上述のコマンドモードでの動作では、データ抽出回路３が抽出する頻度分布はフレーム毎に変化するものではないため、静止画であることが検出されたときには、次のフレームから頻度分布を抽出する動作を停止してもよい。このときクロックＣＬＫ＿ａが停止される。同じ頻度分布から同じ画像データ変換パラメータと同じバックライト制御パラメータが算出される場合には、解析演算回路４の動作も停止してもよい。このときはさらにクロックＣＬＫ＿ｂも停止される。一方、クロックＣＬＫ＿ｃとクロックＣＬＫ＿ｄは、それぞれ変換モジュール５とバックライトコントロール回路１１への供給が維持される。データラッチ１２へは画像データを１ライン毎に書き込む必要があるため、フレーム間では繰り返しになるとしても、各ラインについて画像データの変換を行う必要があるからである。また、バックライトコントロール回路１１はＰＷＭによってバックライト６０の発光輝度を調節するので、クロックＣＬＫ＿ｄを常時供給する必要がある。表示ドライバ３０が１フレーム分の変換後の画像データを保持する記憶装置を備えるように構成すれば、変換モジュール５へのクロックＣＬＫ＿ｃの供給も停止することができる。そのような記憶装置は、例えば変換モジュール５とデータラッチ１２の間にフレームメモリを実装することによって実現できる。このときメモリ９と当該フレームメモリの２個（２フレーム分）を備えるのは、回路規模の増加が大きいので、メモリ９を変換後の画像データを保持するためにも使用することができる。入力された画像データのうち変換が完了したものから順次変換後の画像データによって上書きし、変換後の画像データはメモリ９から変換モジュール５を経ずに直接データラッチ１２に供給することできるように構成すればよい。

表示される画像が静止画であるときは、ホストプロセッサ４０から供給された画像データは、複数のフレームに渡ってフレーム内の位置が同じであれば同じ値であるので、上述のように頻度分布も複数のフレームに渡って等しく、したがってデータ抽出回路３の動作を継続する必要はない。このとき、同じ頻度分布から必ず同じ画像データ変換パラメータと同じバックライト制御パラメータが生成されるのであれば、解析演算回路４の動作も停止することができるが、画像データ変換パラメータとバックライト制御パラメータの生成には、何らかの調整パラメータが寄与する場合がある。例えば、表示パネル５０が置かれている環境の明るさが変化した場合に、彩度や明度を調整して視認性を向上させる調整を行う。このときには、外光照度に基づいた調整パラメータの値が変化し、それに伴って、画像データ変換パラメータとバックライト制御パラメータの値が再計算される。このように、検出回路６は画像データのみならず、画像処理ＩＰ１で参照される調整パラメータの変化がないことを検出して、解析演算回路４のクロックを停止する。一方、調整パラメータが変化したときには解析演算回路４の動作を再開させ、画像データが変化したときには、解析演算回路４に加えてデータ抽出回路３の動作も再開させる。

図２は、検出回路３の構成例を示すブロック図である。検出回路３は、ＲＡＭ書き込み検出回路１６と、画像処理関連レジスタ更新検出回路１５と、それらの検出結果の論理和をとるＯＲ回路１７よりなる。ＲＡＭ書き込み検出回路１６は、ホストプロセッサ４０から供給される画像データを監視する代わりに、ＲＡＭ９への書き込みコマンドを監視することによって、静止画であることを検出することができる。１フレーム期間に渡って次のフレームの画像データをＲＡＭ９に書き込むための書き込みコマンドが受信されなければ、静止画であると判断することができる。例えば、ホストプロセッサ４０とＩ／Ｆモジュールの間の通信路がＭＩＰＩに準拠する場合は、ＭＩＰＩのＲＡＭ書き込みコマンドである２Ｃｈ（「ＸＹｈ」の表記における「ｈ」は「ＸＹ」が２桁の１６進数であることを示す記号である）と３Ｃｈを検出する。これにより、フレームメモリを内蔵する表示ドライバ３０において、静止画の検出を容易に行うことができる。静止画を表示する場合であって表示する画像を別の画像に変更する場合、または、動画の場合には、フレームメモリへの画像データの書き込みが発生するので、そのコマンドを検出することにより、簡単な回路でパラメータ生成部の動作の停止と再開を制御することができる。ＭＩＰＩのＲＡＭ書き込みコマンドである２Ｃｈまたは３Ｃｈのコマンドを検出すればＲＡＭ書き込み検出回路１６が簡略化される。よって検出回路６全体を簡略な回路としても、静止画の検出を容易に行うことができる。

画像処理関連レジスタ更新検出回路１５は、例えば、画像処理ＩＰ１によって参照されるレジスタへの書き込みコマンドを検出するか、レジスタ自体の書き込みイネーブル信号等がアサートされたことを検出することによって、画像処理関連レジスタが更新されたことを検出することができる。これにより、パラメータ生成部２が参照する調整パラメータに変更が生じたときには、パラメータ生成部２全体の動作を停止せずに、例えば解析演算回路４のみを同じ頻度分布データに対して更新された調整パラメータを使って、新たな画像データ変換パラメータとバックライト制御パラメータとを生成して更新することができる。

以上は、パラメータ生成部２へのクロックの供給を停止する方法によって消費電力の削減する構成例を示したが、他の低消費電力化方法に代え或いは組合せてもよい。例えばクロックではなく、電源の供給を停止してもよい。

＜ディミング期間＞
ある静止画から別の静止画に表示を変更するとき、または、動画から静止画に表示を変更するときに、１フレームの画像の頻度分布が著しく変化する場合がある。このときには、更新される画像データ変換パラメータとバックライト制御パラメータも、大きく変化することとなる。これに伴って実際に使用される画像データ変換パラメータとバックライト制御パラメータ急峻に変化させると、表示される画像においてちらつきなどの視覚上の画質劣化を生じる恐れがある。そのため、画像データ変換パラメータとバックライト制御パラメータの値を、本来の更新後の値に向かって１または複数のフレーム期間に渡って徐々に変更していく表示方法が知られている。このような表示方法において、パラメータ値を徐々に変化させる期間をディミング期間と言う。

連続する２フレーム間で画像データのＲＡＭへの書き込みコマンドが検出されず、且つ、画像処理関連レジスタの更新も行われないため、上述のように検出回路６が静止画であることを示す検出信号をアサートして、クロック制御回路７に所定のクロックの供給を停止させるように制御される場合がある。クロック制御回路７が、検出回路６から出力される検出信号がアサートされた後、次のフレームから直ちにデータ抽出回路３と解析演算回路４へのクロックＣＬＫ＿ａとＣＬＫ＿ｂの両方の供給を停止すると、上記のような視覚上の画質劣化を生じる恐れが生じる。そこで、画像処理ＩＰ１は、ディミング期間中である場合にアサートするディミングフラグ（Dimming_Flg）をクロック制御回路７に対して出力するように構成する。クロック制御回路７はディミングフラグ（Dimming_Flg）がアサートされている期間は検出回路６からの検出信号がアサートされていても、解析演算回路４へのクロックＣＬＫ＿ｂの供給を継続し、ディミング期間が終了してディミングフラグ（Dimming_Flg）がネゲートされるのを待って、解析演算回路４へのクロックＣＬＫ＿ｂの供給を停止する。このとき、データ抽出回路３へのクロックＣＬＫ＿ａの供給は、ディミング期間の終了を待たずに直ちに次のフレーム期間から停止してよい。ＲＡＭ書き込みコマンドが検出されなかったときには、新たな画像データがＲＡＭ９に書き込まれてはおらず、再度同じ画像データに対してデータ抽出回路３を動作させる必要はないからである。これに対して解析演算回路４は、データ抽出回路３によって抽出された頻度分布に対応する値に、画像データ変換パラメータとバックライト制御パラメータの値を徐々に変化させる処理を実行しているので、クロックＣＬＫ＿ｂの供給は、その期間（ディミング期間）は継続される必要がある。

＜表示ドライバ３０の動作例＞
表示ドライバ３０の動作例について、さらに詳しく説明する。

図３は、表示ドライバ３０の動作例を示すタイミングチャートである。横軸は時刻（time）であり、縦軸方向には、上から順に、垂直同期信号Ｖｓｙｎｃ、ホストプロセッサ４０から供給されるＲＡＭ書き込みコマンドと画像データ、ＲＡＭ９へ書き込まれた画像データ、データ抽出回路３の動作、クロックＣＬＫ＿ａ、解析演算回路４の動作、クロックＣＬＫ＿ｂ、ディミングフラグ（Dimming_Flg）、画像データ変換パラメータ、クロックＣＬＫ＿ｃ、変換モジュール５からの出力、表示パネル５０への出力、及び、クロックＣＬＫ＿ｄが、それぞれ模式的に示される。

時刻ｔ１までの期間にＲＡＭ９に格納されている画像データはＤ１であり、変換モジュール５で使用されている画像データ変換パラメータの値は「ａ」であるので、これに対応して、変換モジュール５からデータラッチ１２へ出力されるデータは、Ｄ１ａであり、階調電圧選択回路１３を経てアナログ電圧に変換されソースアンプ１４によって表示パネル５０へ出力される信号は、Ｓ（Ｄ１ａ）である。ここで、「Ｓ（Ｄ１ａ）」は、ディジタル値Ｄ１ａに対応するアナログ値を「ｆ（ｘ）」などの関数に倣って表記したものである。

時刻ｔ１〜ｔ２の期間は、垂直同期信号Ｖｓｙｎｃによって規定される１フレーム期間である。ホストプロセッサ４０からＲＡＭ書き込みコマンド２Ｃｈが発行され、それに続いて画像データＤ２が供給されることによって、ＲＡＭ９に格納されていた画像データＤ１が新たに供給された画像データＤ２で順次上書きされる。検出回路６は、ＲＡＭ書き込みコマンド２Ｃｈを検出すると、クロックＣＬＫ＿ａを再開してデータ抽出回路３の動作を再開させる、即ち、「Inactive」から「Active」状態に遷移させる。この期間は、クロックＣＬＫ＿ｂは未だ停止されており、解析演算回路４は動作を停止している（Inactive状態）。変換モジュール５は、書き込まれた画像データＤ２をＲＡＭ９から読み出し、画像データ変換パラメータの値ａを用いて変換し、その結果である変換モジュール出力Ｄ２ａをデータラッチ１２に出力する。変換モジュール出力Ｄ２ａはデータラッチ１２を経由して階調電圧選択回路１３によって表示パネル５０へ出力されるアナログの階調電圧信号Ｓ（Ｄ２ａ）に変換されてソースドライバ１４から出力される。

時刻ｔ２〜ｔ３、時刻ｔ３〜ｔ４の期間も、それぞれ、垂直同期信号Ｖｓｙｎｃによって規定される１フレーム期間である。時刻ｔ２までに画像データＤ２を対象としたデータ抽出回路３の動作が完了している。時刻ｔ２からクロックＣＬＫ＿ｂが供給されることによって解析演算回路４が動作を開始し（Active状態）、画像データ変換パラメータｂ１を出力する。ここで、画像データＤ２に対応する画像データ変換パラメータの値はｂ３であるが、変更前の値ａと比べて急激に大きく変化するのを避けるために、ディミング期間を設け、時刻ｔ２〜ｔ３にはｂ１、時刻ｔ３〜ｔ４にはｂ２を経て、時刻ｔ４に目的とする値ｂ３に達するように、徐々に変化させている。これに対応して、変換モジュール出力は、Ｄ２ｂ１、Ｄ２ｂ２、Ｄ２ｂ３と徐々に変化し、表示パネル５０への出力も、Ｓ（Ｄ２ｂ１）、Ｓ（Ｄ２ｂ２）、Ｓ（Ｄ２ｂ３）と徐々に変化する。ディミング期間中は、解析演算回路４を動作させる必要があるため、ディミングフラグ（Dimming_Flg）をアサートして、クロック制御回路７からのクロックＣＬＫ＿ｂの供給が継続されるように制御する。新たな画像データが入力されてはいないので、データ抽出回路３へのクロックＣＬＫ＿ａの供給は、時刻ｔ２以降は停止される。

時刻ｔ４以降、次のＲＡＭ書き込みコマンドが発行される時刻ｔ６までは、画像データＤ２の静止画が表示されている。この期間は、ディミング期間を除いて、データ抽出回路３と解析演算回路４へのクロックＣＬＫ＿ａとＣＬＫ＿ｂの供給が停止され、消費電力が低減される。時刻ｔ６に次の画像データＤ３をＲＡＭ９に書き込むＲＡＭ書き込みコマンド２Ｃｈが発行される。

時刻ｔ６〜ｔ７の期間も、垂直同期信号Ｖｓｙｎｃによって規定される１フレーム期間である。ホストプロセッサ４０からＲＡＭ書き込みコマンド２Ｃｈが発行され、それに続いて画像データＤ３が供給されることによって、ＲＡＭ９に格納されていた画像データＤ２が新たに供給された画像データＤ３で順次上書きされる。検出回路６は、ＲＡＭ書き込みコマンド２Ｃｈを検出すると、クロックＣＬＫ＿ａを再開してデータ抽出回路３の動作を再開させ、「Inactive」から「Active」状態に遷移させる。この期間は、クロックＣＬＫ＿ｂは未だ停止されており、解析演算回路４は動作を停止している（Inactive状態）。変換モジュール５は、書き込まれた画像データＤ３をＲＡＭ９から読み出し、画像データ変換パラメータの値ｂ３を用いて、変換モジュール出力Ｄ３ｂ３をデータラッチ１２に出力する。変換モジュール出力Ｄ３ｂ３はデータラッチ１２を経由して階調電圧選択回路１３によって表示パネル５０へ出力されるアナログの階調電圧信号Ｓ（Ｄ３ｂ３）に変換されてソースドライバ１４から出力される。それに続く時刻ｔ７以降は、ディミング期間が短い以外は、時刻ｔ２以降と同様の動作となる。

このタイミングチャートでは、検出回路６がＲＡＭ書き込みコマンドを検出した場合についてのみ説明したが、レジスタ８のうち画像処理関連レジスタが更新されたことが検出されたときにも同様に動作する。一方、検出回路６の構成においてＯＲ回路１７を省略して、ＲＡＭ書き込みコマンドと画像処理関連レジスタの更新を別々に検出して、それぞれに適した制御を行うこともできる。例えば、ＲＡＭ書き込みコマンドが発行されずに画像処理関連レジスタのみが更新された場合には、データ抽出回路３の動作を再開させることなく、解析演算回路４の動作のみを再開して、画像データ変換パラメータの値を更新するように構成してもよい。

以上説明したように、フレームメモリであるＲＡＭ９を内蔵する表示ドライバ３０の消費電力を低減することができる。また、適切にディミングを設けることができ、表示パネル５０にちらつきなどの表示の乱れが発生する問題が防止される。

また以上は、１フレーム全体で同じバックライト制御を行う場合を想定して説明したが、１フレームを複数の領域に分けて当該領域毎に照度が調整可能なバックライトを備えて、当該領域毎にバックライト制御を実行する、ローカルディミングにも、そのまま適用することができる。

〔実施形態２〕
図４は、実施形態２に係る表示駆動回路３０の構成例を示すブロック図である。

図１に示した実施形態１の表示駆動回路３０と同様に、表示駆動回路（表示ドライバ）３０は、表示パネル５０と、そのバックライト６０と、ホストプロセッサ（Ｈｏｓｔ）４０とに接続され、ホストプロセッサ４０から供給される画像データに基づいて、表示パネル５０のソース電極を駆動するソース信号を出力し、合せてバックライト６０を制御する。表示ドライバ３０は、Ｉ／Ｆモジュール１０、バックライトコントロール回路１１、画像処理ＩＰ１、検出回路６、クロック（ＣＬＫ）制御回路７、レジスタ８、データラッチ１２、階調電圧選択回路１３、及び、ソースドライバ１４をさらに含んで構成され、画像処理ＩＰ１はデータ抽出回路３と解析演算回路４から成るパラメータ生成部２と変換モジュール５とを備える。ＲＡＭ（フレームメモリ）９が搭載されていない点、及び、検出回路６の出力が画像変化フラグ（Img_ch_Flg）である点で、実施形態１の表示ドライバ３０とは異なる。表示ドライバ３０は、実施形態１の表示ドライバ３０と同様に、他の回路、例えば表示パネル５０の走査（ゲート）配線を駆動するゲートドライバ、表示パネル５０にタッチパネルが積層されている場合のタッチパネルコントローラなどをさらに含んで構成されてもよく、例えば、公知のＣＭＯＳＬＳＩの製造技術を用いて、シリコンなどの単一半導体基板上に形成され、表示パネル５０のガラス等の基板上にフリップチップ実装される。ＲＡＭ（フレームメモリ）９が搭載されていないので、実施形態１の表示ドライバ３０よりもチップ面積がはるかに小さい。

本実施形態２の表示ドライバ３０は、ＲＡＭ（フレームメモリ）９を備えていないので、ビデオモードで動作するが、検出回路６以外の構成と動作は、実施形態１の表示ドライバ３０と概ね同様であるので、説明を省略する。

図５は、実施形態２に係る表示ドライバ３０に搭載される検出回路６の構成例を示すブロック図である。実施形態１において図２に示した検出回路６は、ＲＡＭ書き込みコマンドを検出する、ＲＡＭ書き込み検出回路１６を備えるが、本実施形態２の検出回路６は、ＲＡＭ書き込み検出回路１６に代えて、入力された画像データが１フレーム前に入力された画像データと一致するか否かを検出する、画像データ変化検出回路２１を備える。画像処理関連レジスタ更新検出回路１５は、図２を引用して説明した実施形態１の検出回路６における同回路と同じであるので説明を省略する。画像データ変化検出回路２１は、例えば、１フレームを構成する各画素の画素データをそれぞれ比較して全ての画素で一致するか否かによって、入力された画像データが１フレーム前の画像データと同一であれば、静止画であると検出することができる。このような愚直な比較方法では、比較演算の量が膨大になるため、消費電力を低減するという目的において負担が大きい。そこで、検出回路６は、連続して入力される２フレーム画像データを１フレーム毎に所定の関数に入力して関数値を算出し、連続する２フレームからそれぞれ算出された２個の関数値を互いに比較することにより、入力された画像データが１フレーム前に入力された画像データと一致するか否かを検出する。これにより、フレーム内の全ての画像データを個々に比較対象とする必要がなくなり、静止画の検出を簡単な回路で行うことができる。

このときの関数としては、ハッシュ関数や巡回冗長検査（ＣＲＣ）を採用することができる。図５には、巡回冗長検査（ＣＲＣ）を採用した場合の、画像データ変化検出回路２１が示される。画像データ変化検出回路２１は、ＣＲＣ演算回路１８、ＣＲＣ演算の結果を格納するラッチ回路１９＿１と１９＿２、及び比較回路２０を含んで構成することができる。ＣＲＣ演算回路１８は１フレームの画像データ（ＰｉｘｅｌＤａｔａ）が順次入力され、与えられた生成多項式を使ってＣＲＣ演算を行って、ラッチ回路１９＿１に出力する。次の１フレームの画像データ（ＰｉｘｅｌＤａｔａ）が入力されると、前フレームの演算結果は次段のラッチ回路１９＿２にシフトされ、新たなフレームの演算結果がラッチ回路１９＿１に書き込まれる。比較回路２０は、ラッチ回路１９＿１に格納される現フレームの演算結果と、ラッチ回路１９＿２に格納される前フレームの演算結果とを比較して、一致していればＯＲ回路１７への出力信号をアサートする。これにより、入力される画像が静止画であることを検出する検出回路を、簡単な回路で構成することができる。また、巡回冗長検査（ＣＲＣ）の生成多項式を適切に設計することにより、異なる画像から同じ関数値が生成されることによる誤検出の確率を低減することができる。

以上のように、ＲＡＭ（フレームメモリ）９を内蔵しない表示ドライバ３０においても、静止画の検出を容易に行うことができる。

＜表示ドライバ３０の動作例＞
実施形態２の表示ドライバ３０の動作例について、さらに詳しく説明する。

図６は、表示ドライバ３０の動作例を示すタイミングチャートである。横軸は時刻（time）であり、縦軸方向には、上から順に、垂直同期信号Ｖｓｙｎｃ、ホストプロセッサ４０から供給されるＲＡＭ書き込みコマンドと画像データ、画像変化フラグ（Img_ch_Flg）、データ抽出回路３の動作、クロックＣＬＫ＿ａ、解析演算回路４の動作、クロックＣＬＫ＿ｂ、ディミングフラグ（Dimming_Flg）、画像データ変換パラメータ、クロックＣＬＫ＿ｃ、変換モジュール５からの出力、表示パネル５０への出力、及び、クロックＣＬＫ＿ｄが、それぞれ模式的に示される。

本実施形態２の表示ドライバ３０はビデオモードで動作するため、画像データとして、垂直同期信号Ｖｓｙｎｃを表すコマンド「Ｖ」によって区切られた各期間に、各フレームの画像データＤ１，Ｄ２，Ｄ３，…が入力される。時刻ｔ１〜ｔ６の期間は同じ画像データＤ２が入力されており、静止画として表示される期間である。時刻ｔ６〜ｔ９の期間も同様に画像データＤ３が静止画として表示される。

時刻ｔ１までの期間に入力された画像データはＤ１であり、変換モジュール５で使用されている画像データ変換パラメータの値は「ａ」であるので、これに対応して、変換モジュール５からデータラッチ１２へ出力されるデータは、Ｄ１ａであり、階調電圧選択回路１３を経てアナログ電圧に変換されソースアンプ１４によって表示パネル５０へ出力される信号は、Ｓ（Ｄ１ａ）である。

時刻ｔ１〜ｔ２の期間には、ホストプロセッサ４０から画像データＤ２が入力される。検出回路６が１フレーム前のフレームとの入力された画像データＤ２との比較を行うのと並列に、データ抽出回路３は、入力された画像データＤ２の頻度分布の抽出を行う。画像データＤ２の入力が完了した時点で、検出回路６は、画像変化フラグ（Img_ch_Flg）をアサートする。入力された画像データＤ２は、変換モジュール５において、画像データ変換パラメータａを用いて変換し、その結果である変換モジュール出力Ｄ２ａをデータラッチ１２に出力する。変換モジュール出力Ｄ２ａはデータラッチ１２を経由して階調電圧選択回路１３によって表示パネル５０へ出力されるアナログの階調電圧信号Ｓ（Ｄ２ａ）に変換されてソースドライバ１４から出力される。

時刻ｔ２〜ｔ３の期間にも、ホストプロセッサ４０から同じ画像データＤ２が入力される。検出回路６が１フレーム前のフレームとの入力された画像データＤ２との比較を行った結果、画像変化フラグ（Img_ch_Flg）をネゲートする。これと並列に、データ抽出回路３は、入力された画像データＤ２の頻度分布の抽出を行う。静止画であるので、データ抽出を再度実行する必要はないが、画像変化フラグ（Img_ch_Flg）がネゲートされるのと同じタイミングで、同じフレームの画像データに対するデータ抽出を終える必要があるので、並列に実行している。図３に示した実施形態１の表示ドライバ３０の動作とは異なり、データ抽出回路３は、入力された画像が静止画であっても毎フレームで必ず動作する。

時刻ｔ２からクロックＣＬＫ＿ｂが供給されることによって解析演算回路４が動作を開始し（Active状態）、画像データ変換パラメータｂ１を出力する。ここで、実施形態１と同様にディミング期間を設け、画像データ変換パラメータを、時刻ｔ２〜ｔ３にはｂ１、時刻ｔ３〜ｔ４にはｂ２を経て、時刻ｔ４に目的とする値ｂ３に達するように、徐々に変化させている。これに対応して、変換モジュール出力は、Ｄ２ｂ１、Ｄ２ｂ２、Ｄ２ｂ３と徐々に変化し、表示パネル５０への出力も、Ｓ（Ｄ２ｂ１）、Ｓ（Ｄ２ｂ２）、Ｓ（Ｄ２ｂ３）と徐々に変化する。ディミング期間中は、解析演算回路４を動作させる必要があるため、ディミングフラグ（Dimming_Flg）をアサートしてクロック制御回路７からのクロックＣＬＫ＿ｂの供給が継続され、ディミング期間の終了を待ってクロックＣＬＫ＿ｂの供給が停止される。

時刻ｔ４以降、次にＤ２とは異なる画像データＤ３が入力される時刻ｔ６までは、画像データＤ２の静止画が表示されている。この期間は、ディミング期間を除いて、解析演算回路４へのクロックＣＬＫ＿ｂの供給が停止され、消費電力が低減される。時刻ｔ６に次の画像データＤ３が入力されると、検出回路６が変化を検出して画像変化フラグ（Img_ch_Flg）をアサートする。時刻ｔ６〜ｔ７の期間は、クロックＣＬＫ＿ｂは未だ停止されており、解析演算回路４は動作を停止している（Inactive状態）。変換モジュール５は、入力された画像データＤ３に対し、画像データ変換パラメータの値ｂ３を用いて、変換モジュール出力Ｄ３ｂ３をデータラッチ１２に出力する。変換モジュール出力Ｄ３ｂ３はデータラッチ１２を経由して階調電圧選択回路１３によって表示パネル５０へ出力されるアナログの階調電圧信号Ｓ（Ｄ３ｂ３）に変換されてソースドライバ１４から出力される。それに続く時刻ｔ７以降は、ディミング期間が短い以外は時刻ｔ２以降と同様の動作となる。

このタイミングチャートでは、検出回路６が画像データ変化検出回路２１によって画像データの変化を検出した場合についてのみ説明したが、レジスタ８のうち画像処理関連レジスタが更新されたことが検出されたときにも同様に動作する。

以上説明したように、フレームメモリであるＲＡＭ９を内蔵しない表示ドライバ３０においても、その消費電力を低減することができる。また、適切にディミングを設けることができ、表示パネル５０にちらつきなどの表示の乱れが発生する問題が防止される。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、表示駆動回路３０は、単独で１チップの半導体集積回路（ＩＣチップ）として構成されても良いし、複数のＩＣチップに分けて実装されてもよく、一方、他の機能を有する回路をも１チップに集積して高集積のＩＣチップとして実現されてもよい。画像処理ＩＰは、データ抽出部と解析演算部と変換モジュールによって構成される例を示したが、同等の機能を統合しまたは細分化した異なるブロック構成によって実装されても良く、一部をソフトウェアによって置換しても良い。

１画像処理ＩＰ（Intellectual Property）
２パラメータ生成部
３データ抽出回路
４解析演算回路
５画像データ変換部（変換モジュール）
６検出回路
７クロック（ＣＬＫ）制御回路
８レジスタ
９ＲＡＭ（Random Access Memory）
１０インターフェース（Ｉ／Ｆ）モジュール
１１バックライトコントロール回路
１２データラッチ
１３階調電圧選択
１４ソースドライバ
１５画像処理関連レジスタ更新検出回路
１６ＲＡＭ書き込み検出回路
１７論理和（ＯＲ）回路
１８ＣＲＣ演算回路
１９ラッチ回路
２０比較回路
２１画像データ変化検出回路
３０表示駆動回路（表示ドライバ）
４０ホストプロセッサ（Ｈｏｓｔ）
５０表示パネル
６０バックライト

Claims

画像データに基づいて、接続される表示パネルのソース電極を駆動するソース信号を出力し、前記表示パネルのバックライトを制御する、表示駆動回路であって、
１フレームの前記画像データの輝度分布に基づいて、画像データ変換パラメータとバックライト制御パラメータとを生成するパラメータ生成部と、
前記画像データ変換パラメータに基づいて前記画像データを変換する画像データ変換部と、
前記パラメータ生成部へ供給する調整パラメータを保持するレジスタ
とを備え、
変換された画像データに基づいて前記ソース信号を生成して出力し、前記バックライト制御パラメータに基づいて前記バックライトを制御し、
１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく、かつ、前記１フレームの前記画像データの、当該フレームの直前のフレームの画像データからの変更がなかったことを検出したとき、前記パラメータ生成部の動作の停止を制御する、表示駆動回路。
更に、前記１フレームの前記画像データを保持して前記画像データ変換部に供給するメモリを備え、
前記メモリへの画像データの書き込みコマンドの発行の有無に応じて、前記パラメータ生成部の動作の停止を制御する、
請求項１に記載の表示駆動回路。
１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく、かつ、前記書き込みコマンドが発行されなかったことを検出したときに前記パラメータ生成部の動作を停止し、前記レジスタへの前記調整パラメータの書き込みが発生するかまたは前記書き込みコマンドが発行されたことを検出したときに、前記パラメータ生成部の動作を再開する、
請求項２に記載の表示駆動回路。
外部のホストプロセッサからコマンドと前記画像データを受信するインターフェースと、前記インターフェースで受信したコマンドが前記書き込みコマンドであることを検出可能な検出回路とを備える、
請求項３に記載の表示駆動回路。
前記インターフェースはＭＩＰＩ−ＤＳＩの標準に準拠する、
請求項４に記載の表示駆動回路。
前記パラメータ生成部は、前記１フレームの前記画像データの輝度分布または前記調整パラメータの少なくとも一方が変更されたときに、変更後の値に基づいて前記画像データ変換パラメータと前記バックライト制御パラメータとを徐々に変更するディミング期間を有し、
前記表示駆動回路は、１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく、かつ、前記書き込みコマンドが発行されなかったことを検出したときに、前記ディミング期間の終了を待って前記パラメータ生成部の動作を停止する、
請求項３に記載の表示駆動回路。
前記パラメータ生成部へのクロックの供給を制御可能なクロック制御回路を備え、前記パラメータ生成部の動作を停止するときには、前記パラメータ生成部へのクロックの供給を停止する、
請求項３に記載の表示駆動回路。
少なくとも前記パラメータ生成部と前記画像データ変換部と前記メモリとが同一の半導体基板上に形成された、
請求項３に記載の表示駆動回路。
外部のホストプロセッサから前記画像データを受信するインターフェースと、前記インターフェースで受信した画像データが供給される検出回路とを備え、
前記パラメータ生成部は、前記インターフェースで受信した前記画像データが供給され、供給された１フレーム分の画像データから前記輝度分布を抽出するデータ抽出回路と、抽出された結果に基づいて前記画像データ変換パラメータと前記バックライト制御パラメータとを生成する解析演算回路とを有し、
前記検出回路は、前記画像データが１フレーム前に入力された画像データと一致するか否かを検出可能であり、検出結果が一致のときに前記解析演算回路の動作を停止し、前記検出結果が不一致のときに、前記解析演算回路の動作を再開する、
請求項１に記載の表示駆動回路。
前記検出回路は、連続して入力される２フレーム画像データを１フレーム毎に所定の関数に入力して関数値を算出し、連続する２フレームから算出された２個の関数値を互いに比較することにより、前記画像データが１フレーム前に入力された画像データと一致するか否かを検出する、
請求項９に記載の表示駆動回路。
前記所定の関数は巡回冗長検査である、
請求項１０に記載の表示駆動回路。
更に、前記１フレームの前記画像データを保持して前記画像データ変換部に供給するメモリを備え、
１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく、かつ、前記メモリへの画像データの書き込みコマンドが発行されなかったことを検出したときに前記解析演算回路の動作を停止し、前記レジスタへの前記調整パラメータの書き込みが発生するかまたは前記書き込みコマンドが発行されたことを検出したときに、前記解析演算回路の動作を再開する、
請求項９に記載の表示駆動回路。
前記パラメータ生成部は、前記１フレームの前記画像データの前記輝度分布または前記調整パラメータの少なくとも一方が変更されたときに、変更後の値に基づいて前記画像データ変換パラメータと前記バックライト制御パラメータとを徐々に変更するディミング期間を有し、
前記表示駆動回路は、１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく且つ前記書き込みコマンドが発行されなかったことを検出したときに、前記ディミング期間の終了を待って前記解析演算回路の動作を停止する、
請求項１２に記載の表示駆動回路。
前記解析演算回路へのクロックの供給を制御可能なクロック制御回路を備え、前記解析演算回路を停止するときには、前記解析演算回路へのクロックの供給を停止する、
請求項９に記載の表示駆動回路。
少なくとも前記パラメータ生成部と前記画像データ変換部が同一の半導体基板上に形成された、
請求項９に記載の表示駆動回路。
画像データに基づいて、接続される表示パネルのソース電極を駆動するソース信号を出力する、表示駆動回路であって、
１フレームの前記画像データの輝度分布に基づいて、画像データ変換パラメータを生成するパラメータ生成部と、
前記画像データ変換パラメータに基づいて前記画像データを変換する画像データ変換部と、
前記パラメータ生成部へ供給する調整パラメータを保持するレジスタ
とを備え、
変換された画像データに基づいて前記ソース信号を生成して出力し、
１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく、かつ、前記１フレームの前記画像データの、当該フレームの直前のフレームの画像データからの変更がなかったことを検出したとき、前記パラメータ生成部の動作の停止を制御する、表示駆動回路。
更に、１フレームの前記画像データを保持して前記画像データ変換部に供給するメモリを備え、
前記メモリへの画像データの書き込みコマンドの発行の有無に応じて、前記パラメータ生成部の動作の停止を制御する、
請求項１６に記載の表示駆動回路。
外部のホストプロセッサから前記画像データを受信するインターフェースと、前記インターフェースで受信した画像データが供給される検出回路を備え、
前記パラメータ生成部は、前記インターフェースで受信した前記画像データが供給され、供給された１フレーム分の画像データから前記輝度分布を抽出するデータ抽出回路と、抽出された結果に基づいて前記画像データ変換パラメータを生成する解析演算回路とを有し、
前記検出回路は、前記画像データが１フレーム前に入力された画像データと一致するか否かを検出可能であり、１フレーム期間以上、前記レジスタへの前記調整パラメータの書き込みがなく、かつ、検出結果が一致のときに前記解析演算回路の動作を停止し、前記検出結果が不一致のときに、前記解析演算回路の動作を再開する、
請求項１６に記載の表示駆動回路。