JP2011244524A - マイクロコンピュータおよびスイッチング電源装置 - Google Patents

マイクロコンピュータおよびスイッチング電源装置 Download PDF

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Abstract

【課題】電源電圧を低電圧化した場合でも安定して動作可能なスイッチング電源装置およびそれを備えるマイクロコンピュータを提供する。
【解決手段】スイッチングレギュレータ１００は、外部電源電圧ＶＢＡＴが入力されるインダクタＬ１と、インダクタＬ１の他端に接続されたメインスイッチ１０と、インダクタＬ１の他端に対して、メインスイッチ１０と並列に接続された補助スイッチ２０と、ダイオードＤ１およびコンデンサＣ１からなる整流平滑回路とを備える。メインスイッチ１０は、内部電源電圧ＶＣＣによって駆動されるＰＦＭ制御回路１２が生成する制御信号ＤＣＤＣＣＬＫによりスイッチング動作が制御され、補助スイッチ２０は、外部電源電圧ＶＢＡＴによって駆動されるリング発振器２２が生成する制御信号ＰＵＬＳＥによりスイッチング動作が制御される。
【選択図】図１

Description

この発明は、外部から供給される電源電圧を電圧変換して内部電源電圧を生成するスイッチング電源装置およびそれを備えるマイクロコンピュータに関する。
近年、電子機器等のバッテリ駆動機器では低消費電力化の傾向にあり、それに伴い、電子機器の低電圧動作への要求が高まりつつある。この種の電子機器に用いられるスイッチング電源装置として、たとえば、特開２００６−３２５２８１号公報（特許文献１）は、電源入力電圧ＶＩＮの起動によりＤＣ／ＤＣコンバータを介して電源出力電圧ＶＯＵＴを出力するスイッチング電源回路であって、電源入力電圧ＶＩＮの起動時には、電源入力電圧ＶＩＮによりバイアスされたリング発振回路の信号によりＤＣ／ＤＣコンバータのスイッチをオン／オフさせ、電源出力電圧の帰還を行なわずに電源出力電圧ＶＯＵＴを上昇させる構成を開示する。この特許文献１では、このときの電源出力電圧ＶＯＵＴをコンパレータがモニタし、電源出力電圧ＶＯＵＴが所定値に到達すると、上記のリング発振による無帰還昇圧動作からＰＷＭ（Pulse Width Modulation）コンパレータを用いた帰還スイッチング動作に切替えて、電源出力電圧ＶＯＵＴに応じてパルス幅制御することにより目標値まで起動する。
特開２００６−３２５２８１号公報
しかしながら、上記の特許文献１に記載されるスイッチング電源装置では、リング発振による無帰還昇圧動作とＰＷＭコンパレータを用いた帰還スイッチング動作とを切替えるための構成として、ＰＷＭコンパレータの出力およびリング発振回路の出力とスイッチの制御回路との間にスイッチ手段を設けるとともに、コンパレータの出力信号によって当該スイッチ手段を切替え制御することにより、ＰＷＭコンパレータの出力またはリング発振回路の出力を選択して制御回路へ印加する構成を採用している。
特許文献１において、このコンパレータは、電源入力電圧ＶＩＮを動作電源電圧として動作しており、基準電圧と電源出力電圧ＶＯＵＴとを比較してスイッチ手段の動作を切替えるように構成される。コンパレータにはたとえばアナログ比較回路が用いられており、電源入力電圧ＶＩＮと電源出力電圧ＶＯＵＴのうち、絶対値が大きい電圧を出力する。
上記の構成において、電源入力電圧ＶＩＮの起動によりスイッチング電源装置が動作開始すると、アナログ比較回路は電源入力電圧ＶＩＮをスイッチ手段に印加する。この際、電源入力電圧ＶＩＮが非常に低い電圧であって、スイッチ手段のＨレベル論理電圧を下回る場合には、スイッチ手段における切替え制御が不安定となる。その結果、リング発振による無帰還昇圧動作を正常に行なうことができないという問題が生じてしまう。
このような不具合を回避するためには、特許文献１に記載のスイッチング電源装置は、電源入力電圧ＶＩＮの許容電圧の下限値を、スイッチ手段の最低動作保証電圧に基づいて設定する必要がある。これにより、電源入力電圧ＶＩＮの低電圧化には限界が生じることとなる。
それゆえ、この発明は、かかる課題を解決するためになされたものであり、その目的は、電源電圧を低電圧化した場合でも安定して動作可能なスイッチング電源装置およびそれを備えるマイクロコンピュータを提供することである。
この発明のある局面に従えば、マイクロコンピュータは、外部から供給される外部電源電圧により発振可能な第１発振器と第１スイッチング素子と、第１発振器の発振動作により昇圧生成された内部電源電圧により発振可能な第２発振器と第２スイッチング素子と判定回路とを有し、第１スイッチング素子は第１発振器の発振動作により制御され、第２スイッチング素子は第２発振器の発振動作により制御され、判定回路により内部電源電圧の電圧レベルが第２発振器の動作可能電圧に達したかどうかが判定され、かかる判定に応じて第２発振器の発振を開始させるとともに第１発振器を停止させ、第２発振器の発振により生成された内部電源電圧をマイクロコンピュータの他の回路ブロックへ供給する電源回路を有する。
この発明の別の局面によれば、上記の第１発振器および第１スイッチング素子を構成するトランジスタは、上記マイクロコンピュータの他の回路ブロックの１つである中央処理装置（ＣＰＵ）またはデジタル周辺回路を構成するトランジスタと同じ構造とされ、上記第２発振器、第２スイッチング素子および判定回路を構成するトランジスタは、上記マイクロコンピュータの他の回路ブロックの別の１つである入出力回路を構成するトランジスタと同じ構造とされる。もしくは、上記第１発振器および第１スイッチング素子は、ＣＰＵまたはデジタル周辺回路を構成する論理回路よりも論理閾値電圧が低くなるように構成されたトランジスタにより構成される。
この発明のさらに別の局面に従えば、マイクロコンピュータは、外部から供給される外部電源電圧を昇圧して内部電源電圧を生成するスイッチング電源装置と、内部電源電圧の供給を受けて動作する内部回路とを備える。スイッチング電源装置は、一端に外部電源電圧が入力されるインダクタと、インダクタの他端に接続されたメインスイッチと、インダクタの他端に対して、メインスイッチと並列に接続された補助スイッチと、インダクタの他端と出力端子との間に接続された整流素子と、外部電源電圧によって駆動され、所定の周波数の駆動パルスに従って補助スイッチのオン／オフを制御する補助スイッチ制御回路と、内部電源電圧によって駆動され、内部電源電圧と基準電圧との偏差に応じてメインスイッチのオン／オフを制御するメインスイッチ制御回路と、外部電源電圧によって駆動され、内部電源電圧がメインスイッチ制御回路の正常動作が保証される電圧に到達したか否かを判定する判定回路とを含む。判定回路は、内部電源電圧が、メインスイッチ制御回路の正常動作が保証される電圧に到達したと判定されたときには、補助スイッチ制御回路の動作を停止させるとともにメインスイッチ制御回路を有効化する。
この発明によれば、電源電圧を低電圧化した場合でもスイッチング電源装置は安定した動作が可能となる。この結果、マイクロコンピュータの低電圧化を図ることができる。
この発明の実施の形態に係るスイッチング電源装置の構成例を示す回路図である。 図１におけるリング発振器の構成の一例を示す図である。 図１におけるＰＦＭ制御回路の構成の一例を示す図である。 図３におけるワンショットオン回路およびワンショットオフ回路の構成の一例を示す図である。 スイッチングレギュレータの動作を示すタイミングチャートである。 一般的なスイッチングレギュレータの構成の一例を示す図である。 図６における比較器および切替回路の構成の一例を示す図である。 スイッチング電源装置の一例として説明したスイッチングレギュレータの構成例を示す図である。 図８に示すスイッチングレギュレータを搭載したマイクロコンピュータの構成例を示す図である。
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当する部分には同一符号を付してその説明は繰返さない。
図１は、この発明の実施の形態に係るスイッチング電源装置の構成例を示す回路図である。
図１を参照して、この発明の実施の形態に係るスイッチング電源装置は、一例として、インダクタを用いた非絶縁型のスイッチングレギュレータ１００である。スイッチングレギュレータ１００は、電子機器等を制御するマイクロコンピュータなどに搭載され、外部から供給される電源電圧（以下、外部電源電圧とも称す）ＶＢＡＴを昇圧して内部電源電圧ＶＤＤを生成する。スイッチングレギュレータ１００により生成された内部電源電圧ＶＤＤは、マイクロコンピュータの内部回路に相当する負荷３０へ供給される。
マイクロコンピュータの内部回路には、複数の電源電圧が供給されているが、一般的に、演算処理を司る論理回路は、低い電源電圧にて駆動するコアトランジスタで構成され、他のチップとの信号の授受を行なうための入出力回路（Ｉ／Ｏ）は、高い電源電圧で駆動するＩ／Ｏトランジスタで構成されている。一例として、Ｉ／Ｏトランジスタは、電源電圧（ＶＩＯ）が３．０Ｖ程度であり比較的に高耐圧に構成されるのに対し、コアトランジスタは、電源電圧（ＶＤＬ）は１．５Ｖ程度と低く比較的に低耐圧に構成される。
スイッチングレギュレータ１００は、出力電圧ＶＤＤを供給する内部回路が入出力回路であるか、ＣＰＵ等を含むコア回路であるかに応じて異なる電圧を供給する。それぞれの内部回路に供給する電圧を生成するために、入出力回路用の電源電圧ＶＩＯを生成するとともに、入出力回路用の出力電圧ＶＩＯをコア回路用の電源電圧ＶＤＬへ降圧する降圧回路を設けても良い。または、出力電圧ＶＩＯと出力電圧ＶＤＬとをそれぞれ出力する別個のスイッチングレギュレータを設けても良い。
スイッチングレギュレータ１００は、昇圧スイッチングレギュレータであり、入力ノード２に与えられる外部電源電圧ＶＢＡＴを、Ｉ／Ｏトランジスタの電源電圧ＶＩＯ（３．０Ｖ程度）に昇圧して出力ノード６から出力電圧ＶＤＤとして出力する。なお、外部電源電圧ＶＢＡＴは、入出力回路（Ｉ／Ｏ）の論理電圧レベル、すなわち、Ｉ／Ｏトランジスタの動作電源電圧よりも低く、たとえば０．８〜１．７Ｖ程度である。
スイッチングレギュレータ１００は、入力ノード２と、インダクタＬ１と、メインスイッチ１０と、補助スイッチ２０と、ダイオードＤ１と、コンデンサＣ１，Ｃ２と、抵抗Ｒ１〜Ｒ４と、出力ノード６とを備える。
入力ノード２には、入力電圧（外部電源電圧）ＶＢＡＴが印加される。インダクタＬ１は、一端が入力ノード２に接続され、他端がダイオードＤ１のアノードに接続されている。ダイオードＤ１は、たとえばダイオード接続されたＮＭＯＳ（N-channel Metal Oxide Semiconductor）トランジスタからなる。ダイオードＤ１のカソードは、コンデンサＣ１の一端に接続されている。コンデンサＣ１の他端は、接地ノード（接地電圧ＶＳＳ）に接続されている。コンデンサＣ１の一端は、スイッチングレギュレータ１００の出力ノード６となり、負荷３０に対して出力電圧（内部電源電圧）ＶＤＤを出力する。
コンデンサＣ１の一端（出力ノード６）と接地ノードＶＳＳとの間には、抵抗Ｒ１〜Ｒ４が直列に接続されている。抵抗Ｒ２と抵抗Ｒ３との接続ノードと接地ノードＶＳＳとの間には、コンデンサＣ２が接続されている。抵抗Ｒ３と抵抗Ｒ４との接続ノードは、ＰＦＭ（Pulse Frequency Modulation）制御回路１２の入力ノードに接続されている。
メインスイッチ１０は、インダクタＬ１の他端と接地ノードＶＳＳとの間に接続されている。補助スイッチ２０は、インダクタＬ１の他端と接地ノードＶＳＳとの間に、メインスイッチ１０と並列に接続されている。メインスイッチ１０および補助スイッチ２０は、それぞれ、入力される制御信号に従ってスイッチング動作を行なうことにより、入力電圧ＶＢＡＴの出力制御を行なう。メインスイッチ１０および補助スイッチ２０は、Ｉ／Ｏトランジスタからなり、たとえばＮＭＯＳトランジスタで構成されている。
なお、スイッチングレギュレータ１００において、インダクタＬ１およびコンデンサＣ１を除く各回路を１つのＩＣ（半導体集積回路）に集積するようにしてもよい。あるいは、インダクタＬ１、コンデンサＣ１およびダイオードＤ１を除いたＩＣとしてもよい。
メインスイッチ１０および補助スイッチ２０のスイッチング動作を制御するための制御部として、スイッチングレギュレータ１００は、リング発振器２２と、ＰＦＭ制御回路１２と、スタート判定回路１４と、ＶＤＤ判定回路１６と、ＶＲＥＦ発生回路１８とをさらに備える。
リング発振器２２は、補助スイッチ２０をなすＮＭＯＳトランジスタのゲートに接続されている。補助スイッチ２０は、リング発振器２２の出力する制御信号ＰＵＬＳＥに従ってオン／オフされる。リング発振器２２は、入力電圧ＶＢＡＴを動作電源電圧として動作する。リング発振器２２は、後述するように、奇数段のインバータを入出力が一方向になるように数珠繋ぎにして、複数段のインバータによって閉ループを構成する。リング発振器２２は、電源電圧に依存して発振周波数が変動する欠点を有するものの、低い電源電圧から高い電源電圧までの広い電源電圧範囲で発振動作を行なうことができる。そのため、入力電圧ＶＢＡＴが低く回路動作が安定しにくい起動時の信号源として採用する。
ＰＦＭ制御回路１２は、出力電圧ＶＤＤを動作電源電圧として動作する。ＰＦＭ制御回路１２には、ＶＲＥＦ発生回路１８が生成した基準電圧ＶＲＥＦと、出力電圧ＶＤＤを抵抗Ｒ１〜Ｒ４で分圧した分圧電圧ＶＦＢとが入力される。ＰＦＭ制御回路１２は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとの電圧比較を行ない、分圧電圧ＶＦＢが基準電圧ＶＲＥＦになるようにメインスイッチ１０のスイッチング動作を制御する。具体的には、ＰＦＭ制御回路１２は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとの偏差に応じたＰＦＭ制御を行なうことによって制御信号ＤＣＤＣＣＬＫを生成し、その生成した制御信号ＤＣＤＣＣＬＫを、メインスイッチ１０をなすＮＭＯＳトランジスタのゲートに出力する。
スタート判定回路１４は、入力電圧ＶＢＡＴおよび出力電圧ＶＤＤが入力されており、入力電圧ＶＢＡＴを動作電源電圧として動作する。スタート判定回路１４は、入力電圧ＶＢＡＴの起動時に、リング発振器２２に対して起動指令ＳＴＡＲＴを出力する。具体的には、スタート判定回路１４は、リング発振器２２の最低動作保証電圧に基づいて予め設定された所定値ＶＳＴＡＲＴ（たとえば０．８Ｖとする）を有しており、当該所定値と入力電圧ＶＢＡＴとを比較する。そして、入力電圧ＶＢＡＴが所定値ＶＳＴＡＲＴ以上であるときには、スタート判定回路１４は、「Ｈ」レベルに活性化した起動指令ＳＴＡＲＴをリング発振器２２へ出力する。
ＶＤＤ判定回路１６は、入力電圧ＶＢＡＴおよび出力電圧ＶＤＤが入力されており、入力電圧ＶＢＡＴを動作電源電圧として動作する。ＶＤＤ判定回路１６は、出力電圧ＶＤＤをモニタし、出力電圧ＶＤＤが所定のしきい値ＶＳＴＤを上回ったか否かを判定する。ＶＤＤ判定回路１６は、判定結果を示す判定信号ＶＤＤＨＢ，ＶＤＤＨをリング発振器２２およびＰＦＭ制御回路１２へそれぞれ出力する。なお、しきい値ＶＳＴＤは、ＰＦＭ制御回路１２の正常動作が保証される電圧の下限値（最低動作保証電圧）以上となるように予め設定されている。
具体的には、ＶＤＤ判定回路１６は、出力電圧ＶＤＤがしきい値ＶＳＴＤ以下のときに「Ｈ」レベルとなり、出力電圧ＶＤＤがしきい値ＶＳＴＤを超えたときに「Ｌ」レベルとなる判定信号ＶＤＤＨＢを生成し、その生成した判定信号ＶＤＤＨＢをリング発振器２２へ出力する。また、ＶＤＤ判定回路１６は、出力電圧ＶＤＤがしきい値ＶＳＴＤ以下のときに「Ｌ」レベルとなり、出力電圧ＶＤＤがしきい値ＶＳＴＤを超えたときに「Ｈ」レベルとなる判定信号ＶＤＤＨを生成し、その生成した判定信号ＶＤＤＨをＰＦＭ制御回路１２へ出力する。
リング発振器２２は、スタート判定回路１４から「Ｈ」レベルの起動指令ＳＴＡＲＴを受け、ＶＤＤ判定回路１６から「Ｈ」レベルの判定信号ＶＤＤＨＢを受けると、発振動作を開始する。これにより、リング発振器２２が生成する制御信号ＰＵＬＳＥに従って補助スイッチ２０がオン／オフされる。そして、判定信号ＶＤＤＨＢが「Ｈ」レベルから「Ｌ」レベルに変化したとき、すなわち、出力電圧ＶＤＤがしきい値ＶＳＴＤを超えたときには、リング発振器２２は発振動作を停止する。発振動作を停止した後は、リング発振器２２が生成する制御信号ＰＵＬＳＥは「Ｌ」レベルに維持される。したがって、補助スイッチ２０をなすＮＭＯＳトランジスタはオフ状態に固定される。
ＶＲＥＦ発生回路１８は、出力電圧ＶＤＤを動作電源電圧として動作する。ＶＲＥＦ発生回路１８は、ＶＤＤ判定回路１６からの判定信号ＶＤＤＨが入力されており、判定信号ＶＤＤＨが「Ｈ」レベルにされると、出力電圧ＶＤＤから基準電圧ＶＲＥＦおよびバイアス電圧ＶＢＩＡＳＰを生成する。生成された基準電圧ＶＲＥＦおよびバイアス電圧ＶＢＩＡＳＰは、ＰＦＭ制御回路１２へ出力される。なお、バイアス電圧ＶＢＩＡＳＰは、ＰＦＭ制御回路１２に含まれるアナログ回路に印加されるバイアス電圧である。
ＰＦＭ制御回路１２は、ＶＤＤ判定回路１６から「Ｌ」レベルの判定信号ＶＤＤＨを受けたとき、すなわち、出力電圧ＶＤＤがしきい値ＶＳＴＤ以下のとき、ＰＦＭ制御を停止する。したがって、ＰＦＭ制御回路１２の出力する制御信号ＤＣＤＣＣＬＫは「Ｌ」レベルに維持される。これにより、メインスイッチ１０をなすＮＭＯＳトランジスタはオフ状態に固定される。そして、ＶＤＤ判定回路１６から「Ｈ」レベルの判定信号ＶＤＤＨを受け、ＶＲＥＦ発生回路１８から基準電圧ＶＲＥＦおよびバイアス電圧ＶＢＩＡＳＰを受けると、ＰＦＭ制御回路１２は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦとの偏差に基づいたＰＦＭ制御を開始する。これにより、ＰＦＭ制御回路１２が生成する制御信号ＤＣＤＣＣＬＫに従ってメインスイッチ１０がオン／オフされる。
すなわち、本発明の実施の形態に係るスイッチングレギュレータ１００によれば、リング発振器２２およびＰＦＭ制御回路１２がそれぞれ生成する制御信号ＰＵＬＳＥ，ＤＣＤＣＣＬＫに従って、スイッチング動作するスイッチ（メインスイッチ１０または補助スイッチ２０）が切替えられる。したがって、制御信号ＰＵＬＳＥおよび制御信号ＤＣＤＣＣＬＫのうちの一方を選択してスイッチに印加するためのスイッチ手段が不要となる。
これにより、スイッチングレギュレータ１００の出力電圧ＶＤＤが十分に昇圧しておらず、ＰＦＭ制御回路１２およびＶＲＥＦ発生回路１８の動作が保証できない間は、メインスイッチ１０のゲート電極に接続されるＰＦＭ制御回路１２の出力ＤＣＤＣＣＬＫに電圧変動が生じたとしても、メインスイッチ１０は高抵抗状態でドレイン−ソース間を接続するため、メインスイッチ１０を流れる電流よりも補助スイッチ２０を流れる電流が支配的となり、出力電圧ＶＤＤの上昇に与える影響を抑止することができる。
一方で、ＰＦＭ制御回路１２およびＶＲＥＦ発生回路１８の動作が保証できる程度に出力電圧ＶＤＤが上昇した後は、メインスイッチ１０は低抵抗でドレイン−ソース間を接続または切断できるため、リング発振器２２を停止させて補助スイッチ２０を切断状態とする。これにより、出力電圧ＶＤＤが上昇した後は、リング発振器２２が発振を継続することによるバッテリ電圧ＶＢＡＴの消費を抑止し、また、補助スイッチ２０をオン／オフ制御することによる出力電圧ＶＤＤへの影響を抑止することができる。
図２は、図１におけるリング発振器２２の構成の一例を示す図である。
図２を参照して、リング発振器２２は、入力電圧ＶＢＡＴを動作電源電圧として動作する。リング発振器２２は、発振動作を行なうリング発振回路２２Ａと、リング発振回路２２Ａの出力信号の振幅を増大させるためのブースト回路２２Ｂとを含む。これらの回路２２Ａ，２２Ｂは、コアトランジスタにより構成される。
リング発振回路２２Ａは、リング状に接続されるインバータＩ２〜Ｉ５およびＮＡＮＤ回路２０４と、インバータのうちインバータＩ２〜Ｉ４のそれぞれの出力ノードと接地電圧ＶＳＳとの間に接続されるコンデンサＣ１０〜Ｃ１２と、インバータＩ２〜Ｉ４のそれぞれのハイ側電源ノードと電源ノード（外部電源電圧ＶＢＡＴ）との間に接続される抵抗Ｒ１０と、インバータＩ２〜Ｉ４のロウ側電源ノードと接地ノード（接地電圧ＶＳＳ）との間に接続されるＮＭＯＳトランジスタＮ１および抵抗Ｒ１１と、ＮＡＮＤ回路２０２と、インバータＩ１とを含む。
ＮＡＮＤ回路２０２は、第１の入力ノードにスタート判定回路１４（図２）からの起動指令ＳＴＡＲＴを受け、第２の入力ノードにＶＤＤ判定回路１６（図２）からの判定信号ＶＤＤＨＢを受ける。ＮＡＮＤ回路２０２の出力信号は、インバータＩ１を介してＮＭＯＳトランジスタＮ１のゲートに入力されるとともに、ＮＡＮＤ回路２０４の第２の入力端子に入力される。
起動指令ＳＴＡＲＴおよび判定信号ＶＤＤＨＢが「Ｈ」レベルのときには、ＮＭＯＳトランジスタＮ１がオンされることにより、インバータＩ２〜Ｉ４にはそれぞれ動作電流が流れる。これにより、インバータＩ２〜Ｉ５およびＮＡＮＤ回路２０４から構成される閉ループは発振動作を開始する。
ブースト回路２２Ｂは、インバータＩ５の出力信号の振幅を増大させる回路であり、縦列接続されたインバータＩ６〜Ｉ９と、電源ノードＶＢＡＴおよびインバータＩ９の出力ノードの間に接続されたＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタＰ１およびコンデンサＣ１３と、ＰＭＯＳトランジスタＰ１およびコンデンサＣ１３の接続ノードと接地ノードＶＳＳとの間に接続されたＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２とを含む。
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のゲートは共通にインバータＩ６の出力ノードに接続される。ＰＭＯＳトランジスタＰ１の導通時、ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２はＣＭＯＳインバータを構成し、インバータＩ６の出力信号を反転しかつバッファ処理を行なって、大きな振幅を有する制御信号ＰＵＬＳＥを生成する。
以上のように、リング発振器２２においては、外部電源電圧ＶＢＡＴを受けるインバータＩ２〜Ｉ５およびＮＡＮＤ回路２０４により発振動作を行ない、インバータＩ５からの出力信号の振幅を、ブースト回路２２Ｂを用いて増大させる。リング発振回路２２Ａを構成するインバータＩ２〜Ｉ５およびＮＡＮＤ回路２０４の電源は昇圧前の出力電圧ＶＤＤでは電圧不足で駆動できない場合があるため、外部電源電圧ＶＢＡＴを使用している。
図３は、図１におけるＰＦＭ制御回路１２の構成の一例を示す図である。
図３を参照して、ＰＦＭ制御回路１２は、出力電圧ＶＤＤを動作電源電圧として動作する。ＰＦＭ制御回路１２は、コンパレータ２３０からなる比較回路１２Ａと、比較回路の出力信号に基づいてＰＦＭ信号を生成するＰＦＭ信号生成回路１２Ｂと、生成したＰＦＭ信号の駆動能力を高めてメインスイッチ１０の制御信号ＤＣＤＣＣＬＫを生成するドライバ回路１２Ｃとを含む。これらの回路１２Ａ〜１２Ｃは、Ｉ／Ｏトランジスタにより構成される。
比較回路１２Ａは、コンパレータ２３０と、コンパレータ２３０の出力信号を第１の入力ノードに受け、出力電圧ＶＤＤを第２の入力ノードに受けるＮＡＮＤ回路２０６と、ＮＡＮＤ回路２０６の出力信号を第１の入力ノードに受け、出力電圧ＶＤＤを第２の入力ノードに受けるＮＡＮＤ回路２０８とを含む。
コンパレータ２３０は、出力電圧ＶＤＤを動作電源電圧として、非反転入力ノードにＶＲＥＦ発生回路１８（図２）からの基準電圧ＶＲＥＦを受け、反転入力ノードに分圧電圧ＶＦＢを受ける。コンパレータ２３０は、基準電圧ＶＲＥＦと分圧電圧ＶＦＢとの電圧比較を行ない、該電圧比較の結果を示す２値の信号を出力する。コンパレータ２３０の出力信号は、ＮＡＮＤ回路２０６，２０８を介してＮＡＮＤ回路２１０の第２の入力ノードに入力される。
ＰＦＭ信号生成回路１２Ｂは、バイアス電圧ＶＢＩＡＳＰを定電流源用バイアス電圧源としてオン時間Ｔｏｎを生成するワンショットオン回路１２０と、バイアス電圧ＶＢＩＡＳＰを定電流源用バイアス電圧源としてオフ時間Ｔｏｆｆを生成するワンショットオフ回路１２２と、インバータＩ１０〜Ｉ１７と、ＮＡＮＤ回路２１０，２１２と、ＮＯＲ回路２１４，２１６と、ＲＳフリップフロップ２２２とを含む。
ワンショットオン回路１２０は、ＰＦＭ信号のパルス幅（オン時間Ｔｏｎ）を設定する。ワンショットオン回路１２０は、ＩＮ入力信号の立上りエッジをトリガとして、ＯＵＴ信号として一定のオン時間Ｔｏｎを出力する。ワンショットオフ回路１２２は、ＰＦＭ信号のオフ時間Ｔｏｆｆを設定する。ワンショットオフ回路１２２は、ＩＮ入力信号の立上りエッジをトリガとし、ＯＵＴ信号として一定のオフ時間Ｔｏｆｆを出力する。
図４は、図３におけるワンショットオン回路１２０およびワンショットオフ回路１２２の構成の一例を示す図である。図４（ａ）はワンショットオン回路１２０の構成を示し、図４（ｂ）はワンショットオフ回路１２２の構成を示す。図４（ｃ）は、これらの回路に共通に含まれる遅延回路の構成を示す。
図４（ａ）を参照して、ワンショットオン回路１２０は、遅延回路２４０と、ＮＡＮＤ回路２４２，２４４と、インバータＩ２３〜Ｉ２６と、ＰＭＯＳトランジスタＰ４と、ＮＭＯＳトランジスタＮ４と、コンデンサＣ４と、コンパレータ２４６とを含む。
ＮＡＮＤ回路２４２は、第１の入力ノードが遅延回路２４０を介してワンショットオン回路１２０の入力ノードに接続され、第２の入力ノードがワンショットオン回路１２０の入力ノードに接続される。図３に示すように、ワンショットオン回路１２０の入力ノードは、インバータＩ１２の出力ノードに接続されている。よって、ＮＡＮＤ回路２４２の第１の入力ノードにはインバータＩ１２の出力信号が遅延回路２４０を介して入力され、第２の入力ノードにはインバータＩ１２の出力信号が入力される。
遅延回路２４０は、図４（ｃ）に示すように、出力電圧ＶＤＤを動作電源電圧とする複数のインバータＩ３１〜Ｉ３９を縦続接続して構成される。インバータＩ３９の出力ノードと接地ノードＶＳＳとの間にはコンデンサＣ１６が接続される。縦続接続させるインバータの個数は、コンデンサＣ１４の電荷を放電させるのに必要な時間を確保できるように決定される。
これにより、図４（ａ）のワンショットオン回路１２０において、ＮＡＮＤ回路２４２からは遅延回路２４０の時間幅のワンショットパルス信号が出力される。このワンショットパルス信号は、インバータＩ２３を介してＮＡＮＤ回路２４４の第１の入力ノードに入力される。ＮＡＮＤ回路２４４の第２の入力ノードには、インバータＩ２５の出力信号が入力される。ＮＡＮＤ回路２４４の出力信号は、インバータＩ２４を介してＮＭＯＳトランジスタＮ４のゲートに入力される。
ＰＭＯＳトランジスタＰ４およびＮＭＯＳトランジスタＮ４は、電源ノードＶＤＤと接地ノードＶＳＳとの間に直列に接続される。ＰＭＯＳトランジスタＰ４は、ゲートにバイアス電圧ＶＢＩＡＳＰを受けて定電流源として動作する。ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４との接続ノードは、コンパレータ２４６の反転入力ノードに接続される。当該接続ノードと接地ノードＶＳＳとの間にはコンデンサＣ１４が接続される。
初めにＰＭＯＳトランジスタＰ４によってコンデンサＣ１４はＶＤＤに充電されており、コンパレータ２４６に接続されたインバータＩ２５の出力は、「Ｈ」レベルになっている。一方、インバータＩ２３の出力は、ＩＮ入力信号が変化していない状態では「Ｌ」レベルなので、ＮＡＮＤ回路２４４に接続されたインバータＩ２４の出力は「Ｌ」レベルであり、ＮＭＯＳトランジスタＮ４はオフ状態となっている。
ここで、ＩＮ入力信号が立上がると、ＮＭＯＳトランジスタＮ４が遅延回路２４０の遅延時間またはコンパレータが反応して伝搬する遅延時間で決まる時間オンし、コンデンサＣ１４の電荷をほぼ完全に放電する。こうしてＮＭＯＳトランジスタＮ４は短時間オンした後に再びオフすると、コンデンサＣ１４は、定電流源として動作しているＰＭＯＳトランジスタＰ４により充電が始まる。コンパレータ２４６に接続されたインバータＩ２５の出力は、コンデンサＣ１４が放電してから充電された電圧が基準電圧ＶＲＥＦに達するまでの一定期間、「Ｌ」レベルとなる。インバータＩ２６のＯＵＴ出力は、インバータＩ２５が「Ｌ」出力の期間、「Ｈ」レベルを出力する。このようにして、ワンショットオン回路１２０は、オン時間Ｔｏｎを規定するパルス信号を出力する。
ワンショットオン回路１２０の出力信号は、インバータＩ１４を介してＮＯＲ回路２１４の第２の入力ノードに入力される。ＮＯＲ回路２１４の第１の入力ノードには、インバータＩ１３を介して信号ＶＤＤＨが入力される。ＮＯＲ回路２１４の出力信号はインバータＩ１５を介してＮＯＲ回路２１６の第１の入力ノードに入力される。ＮＯＲ回路２１６の第２の入力ノードには、ＲＳフリップフロップ２２２のセット入力ノードＳの入力信号がインバータＩ１６を介して入力される。
図４（ｂ）を参照して、ワンショットオフ回路１２２は、図４（ａ）に示したワンショットオン回路１２０と同様の構成からなる。ワンショットオフ回路１２２の入力ノードには、ＲＳフリップフロップ２２２の反転出力信号ＱＢが入力される。
ＰＭＯＳトランジスタＰ５およびＮＭＯＳトランジスタＮ５は、電源ノードＶＤＤおよび接地ノードＶＳＳとの間に直列に接続される。ＰＭＯＳトランジスタＰ５は、ゲートにバイアス電圧ＶＢＩＡＳＰを受けて定電流源として動作する。ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５との接続ノードは、コンパレータ２５６の反転入力ノードに接続される。当該接続ノードと接地ノードＶＳＳとの間にはコンデンサＣ１５が接続される。
ワンショットオフ回路１２２は、ワンショットオン回路１２０と回路定数のみ異なっており、「Ｈ」レベルのパルス幅のみ異なる。よって、ワンショットオフ回路１２２は、ワンショットオン回路１２０と同様の動作によって、オフ時間Ｔｏｆｆを規定するパルス信号を出力する。
ワンショットオフ回路１２２の出力信号は、インバータＩ１０を介してＮＡＮＤ回路２１０の第１の入力ノードに入力される。ＮＡＮＤ回路２１０の第２の入力ノードには、ＮＡＮＤ回路２０８の出力信号が入力される。ＮＡＮＤ回路２１０の出力信号はインバータＩ１１を介してＮＡＮＤ回路２１２の第２の入力ノードに入力される。ＮＡＮＤ回路２１２の第１の入力ノードにはＶＤＤ判定回路１６からの判定信号ＶＤＤＨが入力され、第３の入力ノードには内部電源電圧ＶＤＤが入力される。ＮＡＮＤ回路２１２の出力信号は、インバータＩ１２を介してＲＳフリップフロップ２２２のセット入力ノードＳに入力されるとともに、ワンショットオン回路１２０の入力ノードおよびインバータＩ１６に入力される。
ＲＳフリップフロップ２２２の出力ノードＱは、ドライバ回路１２Ｃを介してメインスイッチ１０をなすＮＭＯＳトランジスタのゲートに接続されている。すなわち、ＲＳフリップフロップ２２２は、オン時間Ｔｏｎを規定するパルス信号およびオフ時間Ｔｏｆｆを規定するパルス信号を用いて、パルス周波数ｆ（＝１／（Ｔｏｎ＋Ｔｏｆｆ））を有するＰＦＭ信号（出力信号Ｑ）を生成する。
ドライバ回路１２Ｃは、ＰＦＭ信号の駆動能力を高めて、メインスイッチ１０の制御信号ＤＣＤＣＣＬＫを生成する。具体的には、ドライバ回路１２Ｃは、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３からなるＣＭＯＳインバータと、ＰＭＯＳトランジスタＰ３のゲート信号を生成するためのＮＡＮＤ回路２１８およびインバータＩ１８〜Ｉ２０と、ＮＭＯＳトランジスタＮ３のゲート信号を生成するためのＮＡＮＤ回路２２０およびインバータＩ２１，Ｉ２２とを含む。ＣＭＯＳインバータは、反転されたＰＦＭ信号を再度反転し、電流駆動能力を高めた制御信号ＤＣＤＣＣＬＫを生成する。
上記の構成からなるスイッチングレギュレータ１００の動作について、先出の図１とともに、図５を参照して説明する。
図５は、スイッチングレギュレータ１００の動作を示すタイミングチャートである。なお、図５は、上から順に、起動指令ＳＴＡＲＴ、インダクタＬ１の他端（図１のノードＮ４に相当）、出力電圧（内部電源電圧ＶＤＤ）、補助スイッチ２０の制御信号ＰＵＬＳＥ、メインスイッチ１０の制御信号ＤＣＤＣＣＬＫ、ＶＤＤ判定回路１６の出力信号（判定信号ＶＤＤＨ，ＶＤＤＨＢ）の各電圧波形を示している。また、図５の最下段には、負荷３０を駆動するための電圧ＬＤＲの電圧波形が併せて示される。
図５を参照して、時刻ｔ１において、入力電圧（外部電源電圧）ＶＢＡＴが所定値ＶＳＴＡＲＴ以上となると、スタート判定回路１４（図１）は、「Ｈ」レベルに活性化した起動指令ＳＴＡＲＴを出力する。このとき、出力電圧（内部電源電圧）ＶＤＤは未だしきい値ＶＳＴＤ以下であることから、ＶＤＤ判定回路１６は、「Ｈ」レベルの判定信号ＶＤＤＨＢを出力するとともに、「Ｌ」レベルの判定信号ＶＤＤＨを出力する。
リング発振器２２は、「Ｈ」レベルの起動指令ＳＴＡＲＴを受け、「Ｈ」レベルの判定信号ＶＤＤＨを受けると、入力電圧ＶＢＡＴを動作電源電圧として、発振動作を開始する。これにより、リング発振器２２は制御信号ＰＵＬＳＥを生成して補助スイッチ２０へ出力する。
時刻ｔ１以降は、制御信号ＰＵＬＳＥによって補助スイッチ２０のオン／オフが制御される。詳細には、補助スイッチ２０をオンさせると、入力ノード２からインダクタＬ１および補助スイッチ２０を介して電流が流れ、このときインダクタＬ１には電磁エネルギーが蓄積される。その後、補助スイッチ２０をオフさせると、インダクタＬ１に蓄積された電磁エネルギーが整流用のダイオードＤ１を通して平滑用のコンデンサＣ１に蓄えられる。このとき、ノードＮ４には矩形波状の電圧ＶＬＣＮＴが発生する。この矩形波状の電圧ＶＬＣＮＴは、ダイオードＤ１およびコンデンサＣ１によって整流平滑され、出力電圧ＶＤＤが生成される。この出力電圧ＶＤＤは、補助スイッチ２０のスイッチング動作によって徐々に上昇していく。なお、出力電圧ＶＤＤは、ＶＤＤ判定回路１６によってモニタされるとともに、抵抗Ｒ１〜Ｒ４によって分圧されてＰＦＭ制御回路１２に帰還される。
時刻ｔ２以前は、ＰＦＭ制御回路１２では、「Ｌ」レベルの判定信号ＶＤＤＨを受けて、ＲＳフリップフロップ２２２のセット入力ノードＳに「Ｌ」レベルの信号が入力され、リセット入力ノードＲに「Ｈ」レベルの信号が入力されている。ＲＳフリップフロップ２２２が「Ｈ」レベルの出力信号Ｑを出力することにより、ドライバ回路１２Ｃからは「Ｌ」レベルの制御信号ＤＣＤＣＣＬＫが出力される。したがって、メインスイッチ１０をなすＮＭＯＳトランジスタは、「Ｌ」レベルの制御信号ＤＣＤＣＣＬＫを受けてオフ状態に固定される。
上述した補助スイッチ２０のスイッチング動作によって出力電圧ＶＤＤが上昇し、時刻ｔ２においてしきい値ＶＳＴＤを超えると、ＶＤＤ判定回路１６は、「Ｈ」レベルに活性化された判定信号ＶＤＤＨを出力するとともに、「Ｌ」レベルに非活性化された判定信号ＶＤＤＨＢを出力する。これにより、リング発振器２２は、「Ｌ」レベルの判定信号ＶＤＤＨＢを受けて発振動作を停止する。したがって、時刻ｔ２以降は、制御信号ＰＵＬＳＥが「Ｌ」レベルに維持されるため、補助スイッチ２０はオフ状態に固定される。
一方、ＰＦＭ制御回路１２は、「Ｈ」レベルに活性化された判定信号ＶＤＤＨを受けると、出力電圧ＶＤＤを動作電源電圧としてＰＦＭ制御を開始する。ＰＦＭ制御回路１２は、出力電圧ＶＤＤを分圧した電圧ＶＦＢと基準電圧ＶＲＥＦとの電圧比較を行ない、分圧電圧ＶＦＢが基準電圧ＶＲＥＦとなるように、ＰＦＭ制御に基づいて制御信号ＤＣＤＣＣＬＫを生成する。
補助スイッチ２０に代えて、制御信号ＤＣＤＣＣＬＫによりメインスイッチ１０のオン／オフが制御されることにより、時刻ｔ２以降においても出力電圧ＶＤＤは上昇し続ける。そして、出力電圧ＶＤＤが、負荷３０が安定に動作できる目標電圧ＶＭに到達すると、出力ノード６と負荷３０との間に接続されるスイッチＳＷ１が導通され、負荷３０に対して内部電源電圧ＶＤＤの供給が開始される。
以上に述べたように、本発明の実施の形態に係るスイッチングレギュレータ１００は、入力電圧ＶＢＡＴによりインダクタＬ１を充電するためのスイッチとして、補助スイッチ２０およびメインスイッチ１０を並列に設け、補助スイッチ２０とメインスイッチ１０とを切替えて用いる構成とする。かかる構成において、補助スイッチ２０とメインスイッチ１０との切替えは、リング発振器２２が生成する制御信号ＰＵＬＳＥおよびＰＦＭ制御回路１２が生成する制御信号ＤＣＤＣＣＬＫによって、自律的に制御される。
このような構成としたことにより、本発明の実施の形態に係るスイッチングレギュレータ１００によれば、制御信号ＰＵＬＳＥと制御信号ＤＣＤＣＣＬＫとを切替えて単一のメインスイッチのスイッチング動作を制御するように構成された従来のスイッチングレギュレータと比較して、リング発振器およびＰＦＭ制御回路の出力とメインスイッチとの間に設けられたスイッチ手段が不要となる。
このスイッチ手段は、上述したように、入力電圧ＶＢＡＴを動作電源電圧とするアナログ比較回路の出力に応じて安定して切替え制御を行なうことが求められ、そのために、入力電圧ＶＢＡＴの許容電圧の下限値を、スイッチ手段の最低動作保証電圧に基づいて設定する必要がある。その結果、入力電圧ＶＢＡＴの低電圧化には限界が生じてしまう。
これに対して、本発明の実施の形態に係るスイッチングレギュレータ１００によれば、スイッチ手段の設置が不要となるため、入力電圧ＶＢＡＴの下限値に対する制限が解消される。その結果、低い入力電圧ＶＢＡＴにおいても昇圧電圧を確保できるため、外部電源電圧の低電圧化に対応することが可能となる。
以下に、本発明の実施の形態に係るスイッチングレギュレータ１００が奏する効果について、図６に示す一般的なスイッチングレギュレータと比較して詳細に説明する。なお、図６に示すスイッチングレギュレータは、上記の特許文献１に記載のスイッチング電源装置における制御切替えに係る構成を、出力電流帰還型の昇圧スイッチングレギュレータに適用したものである。
図６を参照して、スイッチングレギュレータは、一端が入力ノード２に接続されるインダクタＬ１と、インダクタＬ１の他端と接地ノードＶＳＳとの間に接続されるスイッチ５０と、整流平滑回路としてのダイオードＤ１およびコンデンサＣ１とを備える。
スイッチ５０は、ＮＭＯＳトランジスタで構成される。このＮＭＯＳトランジスタのオン／オフを制御するため構成として、スイッチングレギュレータは、リング発振器５６と、ＰＷＭ制御回路５８と、比較器５４と、切替回路５２とをさらに備える。
リング発振器５６は、入力電圧ＶＢＡＴを動作電源電圧として発振動作を行ない、制御信号ＰＵＬＳＥを生成する。ＰＷＭ制御回路５８は、出力電圧ＶＤＤを動作電源電圧としてＰＷＭ制御を行ない、制御信号ＤＣＤＣＣＬＫを生成する。
比較器５４は、入力電圧ＶＢＡＴを動作電源電圧として動作し、出力電圧ＶＤＤと基準電圧とを比較し、比較結果を示す信号を出力する。切替回路５２は、スイッチ５０をなすＮＭＯＳトランジスタのゲートと、リング発振器５６およびＰＷＭ制御回路５８との間に設けられる。
切替回路５２は、比較器５４の出力信号に応じて、制御信号ＰＵＬＳＥおよび制御信号ＤＣＤＣＣＬＫのうちの一方を選択してスイッチ５０に入力する。具体的には、切替回路５２は、出力電圧ＶＤＤが基準電圧以下のときには、制御信号ＰＵＬＳＥを選択してスイッチ５０に入力する。一方、出力電圧ＶＤＤが基準電圧を上回るときには、切替回路５２は、制御信号ＤＣＤＣＣＬＫを選択してスイッチ５０に入力する。
図７は、図６における比較器５４および切替回路５２の構成の一例を示す図である。
図７を参照して、比較器５４は、コンパレータ２６０および抵抗Ｒ２０〜Ｒ２４により構成される。比較器５４は、ＶＢＡＴがＶＤＤよりも高いか低いかにより、「Ｈ」レベル（図中のＶＨに相当）または「Ｌ」レベル（接地電圧ＶＳＳ）の信号を出力する。なお、電圧ＶＨには、外部電源電圧ＶＢＡＴまたは出力電圧ＶＤＤのうち高い方の電圧が選択される。
切替回路５２は、比較器５４の出力ノードに対して並列に接続される２個のＭＯＳスイッチを含んで構成される。ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１からなるＭＯＳスイッチは、図示しないリング発振器５６の出力ノードとスイッチ５０の間に設けられる。ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２からなるＭＯＳスイッチは、図示しないＰＷＭ制御回路５８の出力ノードとスイッチ５０の間に設けられる。２個のＭＯＳスイッチは、比較器５４の出力信号に応じて相補的にオン／オフされる。これにより、オンされた一方のＭＯＳスイッチを通して制御信号ＰＵＬＳＥまたはＤＣＤＣＣＬＫがスイッチ５０に入力される。
図７に示す構成において、入力電圧（外部電源電圧）ＶＢＡＴが低電圧化されると、比較器５４のＰＭＯＳトランジスタＰ１０，Ｐ１１を十分にオンさせることができなくなる。これは、耐圧上の問題からＰＭＯＳトランジスタＰ１０，Ｐ１１に最低動作電圧の低いコア回路用のトランジスタを使用できないためである。この不具合を解消するためには、入力電圧ＶＢＡＴの許容電圧の下限値を、切替回路５２の最低動作保証電圧に基づいて設定することが必要となり、入力電圧ＶＢＡＴの低電圧化に限界が生じてしまう。
これに対して、本発明の実施の形態に係るスイッチングレギュレータ１００では、少なくともリング発振器２２および補助スイッチ２０を、入力電圧ＶＢＡＴで動作可能に構成することで、メインスイッチ１０および補助スイッチ２０の切替えが各スイッチの制御信号に基づいて自律的に制御されるため、図７のような切替回路５２の設置が不要となる。その結果、入力電圧ＶＢＡＴの下限値に対する制限が解消されるため、低い入力電圧ＶＢＡＴにおいても昇圧電圧を確保することができる。したがって、外部電源電圧の低電圧化に対応することが可能となる。
なお、上述の実施の形態では、スイッチング電源装置の一例として、ＰＷＭ制御方式のスイッチングレギュレータについて説明したが、ＰＦＭ制御方式のスイッチングレギュレータにも適用することができる。また、図１および２で説明したスイッチングレギュレータの各部の回路構成はいずれも例示であって、これに限定されるものでないことは明らかである。
（マイクロコンピュータの構成）
次に、本発明の実施の形態に係るスイッチング電源装置が適用されるマイクロコンピュータの構成例について図面を参照して説明する。
図８は、スイッチング電源装置の一例として説明したスイッチングレギュレータの構成を説明する図である。図９は、図８に示すスイッチングレギュレータを搭載したマイクロコンピュータの構成を説明する図である。
図８を参照して、矩形形状の半導体チップ領域４００上には、メインスイッチ４０４、補助スイッチ４０６、ダイオード４０２および制御回路４０８が配置されている。メインスイッチ４０４および補助スイッチ４０６は、図１におけるメインスイッチ１０および補助スイッチ２０に対応するものである。制御回路４０８は、図１におけるリング発振器２２、ＰＦＭ制御回路１２、スタート判定回路１４、ＶＤＤ判定回路１６およびＶＲＥＦ発生回路１８を含んで構成される。なお、図８の例において、図１におけるインダクタＬ１およびコンデンサＣ１，Ｃ２は、半導体チップ領域４００に外付けされている。
図９を参照して、図８に示す半導体チップ領域４００は、矩形形状の単一の半導体チップ５００上に形成される。半導体チップ５００上には、スイッチングレギュレータを構成する半導体チップ領域４００の他に、入出力回路を構成する半導体チップ領域５０１と、シリーズレギュレータを構成する半導体チップ領域５０２と、ＡＤ変換器を構成する半導体チップ領域５０４と、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびデジタル周辺回路を構成する半導体チップ領域５０６と、フラッシュメモリを構成する半導体チップ領域５０８とが形成されている。
図９に示すマイクロコンピュータにおいて、ＣＰＵ／ＲＡＭ／デジタル周辺回路と、スイッチングレギュレータに含まれるリング発振器２２（図１）とは、コアトランジスタで構成される。また、入出力回路はＩ／Ｏトランジスタで構成され、Ａ／Ｄ変換器およびフラッシュメモリはそれぞれ必要とされるトランジスタで構成される。
ここで、補助スイッチ２０は、メインスイッチ１０と比較して電流駆動力が小さく済むことから、トランジスタサイズが小さく抑えられる。これにより、図８に示すように、メインスイッチ４０４と隣り合う、比較的小面積の領域に補助スイッチ４０６を形成することができる。したがって、補助スイッチを設置したことによるチップ面積に与える影響は小さく抑えられている。
以上の説明において、図１におけるリング発振器２２はコアトランジスタで構成するものと説明したが、コアトランジスタよりも動作電源電圧の低い（または論理閾値電圧の低い論理回路素子に用いる）トランジスタを使用することによって、より低い外部電源電圧ＶＢＡＴから内部電源電圧ＶＤＤを生成することが可能となる。
すなわち、外部電源電圧ＶＢＡＴがより低い電圧であったとしてもリング発振器２２および補助スイッチ２０を構成するトランジスタがスイッチング動作可能であれば、リング発振器２２は発振可能であるため、マイクロコンピュータを構成する他のトランジスタが動作できない電圧であったとしても、外部電源電圧ＶＢＡＴから内部電源電圧ＶＤＤを昇圧させていくことができる。そして、他のトランジスタが動作可能となる程度にまで内部電源電圧ＶＤＤを昇圧した後は、リング発振器２２および補助スイッチ２０を切断するとともに、ＰＦＭ制御回路１２による発振動作により内部電源電圧ＶＤＤを供給することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
２ 入力ノード、６ 出力ノード、１０ メインスイッチ、１２ ＰＦＭ制御回路、１２Ａ 比較回路、１２Ｂ ＰＦＭ信号生成回路、１２Ｃ ドライバ回路、１４ スタート判定回路、１６ ＶＤＤ判定回路、１８ ＶＲＥＦ発生回路、２０ 補助スイッチ、２２，５６ リング発振器、２２Ａ リング発振回路、２２Ｂ ブースト回路、３０ 負荷、５０ スイッチ、５２ 切替回路、５４ 比較器、５８ ＰＷＭ制御回路、１００ スイッチングレギュレータ、１２０ ワンショットオン回路、１２２ ワンショットオフ回路、２０２，２０４，２０６，２０８，２１０，２１２，２１４，２１６，２１８，２２０，２４２，２４４ ＮＡＮＤ回路、２２２ フリップフロップ、２３０，２４６，２５６，２６０ コンパレータ、２４０ 遅延回路、４００，５０１〜５０８ 半導体チップ領域、４０２ ダイオード、４０４ メインスイッチ、４０６ 補助スイッチ、４０８ 制御回路、５００ 半導体チップ、Ｃ１，Ｃ２，Ｃ１０〜Ｃ１６ コンデンサ、Ｄ１ ダイオード、Ｉ１〜Ｉ３９ インバータ、Ｎ１〜Ｎ１２ ＮＭＯＳトランジスタ、Ｐ１〜Ｐ１２ ＰＭＯＳトランジスタ。

Claims (5)

  1. 外部から供給される外部電源電圧を昇圧して内部電源電圧を生成するスイッチング電源装置と、
    前記内部電源電圧の供給を受けて動作する内部回路とを備え、
    前記スイッチング電源装置は、
    一端に前記外部電源電圧が入力されるインダクタと、
    前記インダクタの他端に接続されたメインスイッチと、
    前記インダクタの他端に対して、前記メインスイッチと並列に接続された補助スイッチと、
    前記インダクタの他端と出力端子との間に接続された整流素子と、
    前記外部電源電圧によって駆動され、所定の周波数の駆動パルスに従って前記補助スイッチのオン／オフを制御する補助スイッチ制御回路と、
    前記内部電源電圧によって駆動され、前記内部電源電圧と基準電圧との偏差に応じて前記メインスイッチのオン／オフを制御するメインスイッチ制御回路と、
    前記外部電源電圧によって駆動され、前記内部電源電圧が前記メインスイッチ制御回路の正常動作が保証される電圧に到達したか否かを判定する判定回路とを含み、
    前記判定回路は、前記内部電源電圧が、前記メインスイッチ制御回路の正常動作が保証される電圧に到達したと判定されたときには、前記補助スイッチ制御回路の動作を停止させるとともに前記メインスイッチ制御回路を有効化する、マイクロコンピュータ。
  2. 前記内部回路は、外部との信号の授受を行なう入出力回路を含み、
    前記外部電源電圧は、前記入出力回路の動作電源電圧よりも低い、請求項１に記載のマイクロコンピュータ。
  3. 前記内部回路は、
    外部との信号の授受を行なう入出力回路と、
    論理回路とを含み、
    前記論理回路は、前記入出力回路を構成する第１のトランジスタよりも動作電源電圧が低い第２のトランジスタにより構成され、
    前記メインスイッチ制御回路は、前記第１のトランジスタを含んで構成され、
    前記補助スイッチ制御回路は、前記第２のトランジスタを含んで構成される、請求項１に記載のマイクロコンピュータ。
  4. 入力端子から供給される第１の電源電圧を昇圧して第２の電源電圧を出力端子に出力するスイッチング電源装置であって、
    一端に前記第１の電源電圧が入力されるインダクタと、
    前記インダクタの他端に接続されたメインスイッチと、
    前記インダクタの他端に対して、前記メインスイッチと並列に接続された補助スイッチと、
    前記インダクタの他端と出力端子との間に接続された整流素子と、
    前記第１の電源電圧によって駆動され、所定の周波数の駆動パルスに従って前記補助スイッチのオン／オフを制御する補助スイッチ制御回路と、
    前記第２の電源電圧によって駆動され、前記内部電源電圧と基準電圧との偏差に応じて前記メインスイッチのオン／オフを制御するメインスイッチ制御回路と、
    前記第１の電源電圧によって駆動され、前記第２の電源電圧が前記メインスイッチ制御回路の正常動作が保証される電圧に到達したか否かを判定する判定回路とを備え、
    前記判定回路は、前記第２の電源電圧が、前記メインスイッチ制御回路の正常動作が保証される電圧に到達したと判定されたときには、前記補助スイッチ制御回路の動作を停止させるとともに前記メインスイッチ制御回路を有効化する、スイッチング電源装置。
  5. 外部から供給される外部電源電圧を昇圧して内部電源電圧を生成する電源回路を備え、
    前記電源回路は、
    前記外部電源電圧により発振可能な第１発振器と、
    前記第１発振器の発振動作により制御される第１スイッチング素子と、
    前記第１発振器の発振動作により昇圧生成された前記内部電源電圧により発振可能な第２発振器と、
    前記第２発振器の発振動作により制御される第２スイッチング素子と、
    判定回路とを含み、
    前記電源回路は、前記判定回路により前記内部電源電圧の電圧レベルが前記第２発振器の動作可能電圧に到達したかどうかが判定され、前記判定に応じて前記第２発振器の発振を開始させるとともに前記第１発振器を停止させ、前記第２発振器の発振動作により生成された前記内部電源電圧をマイクロコンピュータの他の回路ブロックへ供給する、マイクロコンピュータ。
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