JP6534592B2 - Scan test circuit and scan test apparatus - Google Patents
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Description
この発明は、ＬＳＩテストに用いることのできるスキャンテスト回路及びスキャンテスト装置に関するものである。 The present invention relates to a scan test circuit and a scan test apparatus that can be used for LSI testing.
従来、テスト容易化設計(Design for Test：DFT)の設計段階では、スキャンテスト回路構成として内製ツールのＡＴＰＧ(Automatic Test Pattern Generation)が用いられている。このＡＴＰＧでは、非同期リセットのリセット動作をテスト回路にて抑止（除外）していた。 Conventionally, in the design stage of Design for Test (DFT), ATPG (Automatic Test Pattern Generation), which is an internally manufactured tool, is used as a scan test circuit configuration. In this ATPG, the reset operation of the asynchronous reset is suppressed (excluded) by the test circuit.
上記のように、ＦＦ（フリップフロップ）レジスタの非同期リセット動作を抑止しすることで、スキャンテストモードにおいて、スキャンシフト動作、システム動作によるキャプチャもＦＦレジスタ間のデータ経路のみを故障検出対象とすることでＡＴＰＧのパターン生成を行い故障検出率の算出を行っていた。 As described above, in the scan test mode, the scan shift operation and the capture by the system operation also target only the data path between the FF registers as a failure detection target by suppressing the asynchronous reset operation of the FF (flip flop) register. In the above, ATPG pattern generation was performed to calculate the failure detection rate.
それ以降の改善によって、ＥＤＡベンダのＡＴＰＧでは、外部操作のテスト端子を追加することでレジスタの非同期リセット動作を検出できるように構成されている。 Since further improvement, the ATPG of EDA vendor is configured to be able to detect the asynchronous reset operation of the register by adding the test terminal of the external operation.
この構成では、ＡＴＰＧのパターン発生アルゴリズムは、スキャンシフトレジスタのシフト動作の検証を目的に、全てのレジスタにＡＬＬ０とＡＬＬ１の設定の他に、ＡＬＬ１の設定後に非同期リセットを掛けることが可能となっている。この構成によって、ＦＦレジスタ単体の動作を確認し、以後はスキャンシフトレジスタに色々なデータをセットしシステム動作のキャプチャ動作にて、レジスタ間の組み合わせ回路の検証やディレイ値の検証を行うことが可能となっている。 In this configuration, the ATPG pattern generation algorithm can perform asynchronous reset after setting ALL 1 in addition to setting ALL 0 and ALL 1 for all registers in order to verify the shift operation of the scan shift register. There is. With this configuration, it is possible to confirm the operation of the FF register alone, and thereafter set various data in the scan shift register and verify the combinational circuit between the registers and verify the delay value in the capture operation of the system operation. It has become.
しかしながら、非同期リセット経路を故障検出の対象とするために、シフト動作後のシステム動作にて非同期リセット経路の開放を行うと、ＦＦレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊することになる。また、シフト動作にてセットしたリセット条件が他のレジスタ設定によって解除される恐れがあり、せっかくのリセット動作がハザードとなりかねないこととなる。 However, if the asynchronous reset path is released in the system operation after the shift operation in order to set the asynchronous reset path as a target of failure detection, the setting that is set by the shift operation is passed through the asynchronous reset path of the FF register. To clear the data one after another. In addition, there is a possibility that the reset condition set in the shift operation may be canceled by other register settings, which may cause a hazard.
このことがＡＴＰＧツールのパターン生成の障害と考えられ、非同期リセットの経路の故障検出を１００％出来ない理由となっている。つまり、テスト回路においては、レジスタ出力から非同期リセットの経路を除外するようにしており、効率用よくテストを行っているとは言いがたいものである。 This is considered to be a failure in pattern generation of the ATPG tool, which is the reason why failure detection of the asynchronous reset path can not be 100%. That is, in the test circuit, the path of the asynchronous reset is excluded from the register output, and it can not be said that testing is performed efficiently.
テストの対象でないロジック回路の出力信号のフリップフロップをリセットないしセットし、テストの対象であるロジック回路の入力信号を固定化するようにして、論理的にテストの対象であるロジック回路の入力信号を固定化する回路設計を避けるようにしたスキャンテスト回路が特許文献１に示されている。 The flip-flops of the output signal of the logic circuit not to be tested are reset or set, and the input signal of the logic circuit to be tested is fixed to logically input the signal of the logic circuit to be tested. Patent Document 1 discloses a scan test circuit designed to avoid circuit design to be fixed.
また、スキャンパステストと通常動作のモード切換を制御する制御信号を入力する制御端子と、フリップフロップの状態をセットリセットするセット端子とからの信号をそれぞれ入力し、前記制御信号がスキャンパスモードを示しているときには、前記セット端子に入力されたセット信号の伝達を抑止し、前記入力されたセット信号により、前記フリップフロップの状態がセットされないように制御する論理回路を備えているスキャンパス回路が特許文献２に示されている。 Also, signals from a control terminal for inputting control signals for controlling the mode switching of scan path test and normal operation, and a set terminal for setting and resetting the state of the flip flop are respectively inputted, and the control signals are for scan path mode. When it is shown, the scan path circuit includes a logic circuit that inhibits transmission of the set signal input to the set terminal and controls the state of the flip flop not to be set by the input set signal. It is shown in Patent Document 2.
更に、各スキャンチェーン上の先頭のフリップフロップに、該接続された各スキャンチェーン上の各フリップフロップにデータをセットするデータセット用の非同期セットリセット付きフリップフロップを接続し、該非同期セットリセット付きフリップフロップの非同期セット／リセット端子を、制御回路にて制御するように構成したスキャンテスト回路が特許文献３に示されている。 Furthermore, to the first flip-flop on each scan chain, a flip-flop with an asynchronous set reset for setting data to each flip-flop on each connected scan chain is connected, and the flip-flop with asynchronous set reset is connected Patent Document 3 discloses a scan test circuit configured to control an asynchronous set / reset terminal of a clock by a control circuit.
しかしながら、上記いずれの従来技術も、FFレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊することを防止し得る対策に関するものではなく、非同期リセットの経路の故障検出を適切に行い得る構成のものではなかった。 However, none of the above-described conventional techniques are concerned with measures that can prevent the data reset by successively clearing the setting set in the shift operation through the asynchronous reset path of the FF register, and the asynchronous reset It has not been configured to properly detect the failure of the route.
本発明は、上記のようなスキャンテスト回路の現状に鑑みてなされたもので、その目的は、ＦＦレジスタの非同期リセット経路を貫通して、シフト動作にてセットした設定を次々とクリアしデータを破壊することのないスキャンテスト回路を提供することである。また、非同期リセットの経路の故障検出を適切に行い得る構成のスキャンテスト回路を提供することを目的とする。 The present invention has been made in view of the current state of the scan test circuit as described above, and its object is to penetrate the asynchronous reset path of the FF register and successively clear the setting set in the shift operation to successively carry out the data. It is an object of the present invention to provide a scan test circuit that does not break down. Another object of the present invention is to provide a scan test circuit having a configuration that can properly detect a fault in an asynchronous reset path.
本発明に係るスキャンテスト回路は、通常入力とスキャン入力のいずれかを選択するためのマルチプレクサと、前記マルチプレクサの出力を受けると共にリセット信号によりセット／リセット可能なフリップフロップと、ラッチイネーブル端子を有し、このラッチイネーブル端子にラッチイネーブル信号がアクティブレベルで与えられたときに前記フリップフロップの出力端子からの信号をラッチし、前記ラッチイネーブル信号がインアクティブレベルのときに前記フリップフロップの出力端子からの信号を素通りさせるＬＤラッチ回路であって、前記リセット信号が与えられないＬＤラッチ回路と、を具備し、前記フリップフロップをリセットする場合には、その前に、当該フリップフロップに接続された前記ＬＤラッチ回路の前記ラッチイネーブル端子にラッチイネーブル信号をアクティブレベルとして与え、前記フリップフロップの出力端子からの信号をラッチ可能であることを特徴とする。
A scan test circuit according to the present invention has a multiplexer for selecting either a normal input or a scan input, a flip-flop that receives an output of the multiplexer and can be set / reset by a reset signal, and a latch enable terminal. When the latch enable signal is applied to the latch enable terminal at an active level, the signal from the output terminal of the flip flop is latched, and when the latch enable signal is at an inactive level, the signal from the output terminal of the flip flop is An LD latch circuit for passing a signal, wherein the LD latch circuit to which the reset signal is not applied is provided, and in the case of resetting the flip flop, the LD connected to the flip flop prior to the reset Said latch of the latch circuit Giving a latch enable signal as an active level to enable terminal, wherein the signal from the output terminal of the flip-flop is latchable.
本発明に係るスキャンテスト回路では、前記フリップフロップがリセット端子付きのフリップフロップであることを特徴とする。 In the scan test circuit according to the present invention, the flip flop is a flip flop with a reset terminal.
本発明に係るスキャンテスト回路では、前記フリップフロップがセット端子付きのフリップフロップであることを特徴とする。 In the scan test circuit according to the present invention, the flip flop is a flip flop with a set terminal.
本発明に係るスキャンテスト回路では、リセット信号と前記マルチプレクサの切換制御信号との論理和演算を行い、前記リセット端子へ出力を送出するオアゲートと、前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するアンドゲートとを具備することを特徴とする。 In the scan test circuit according to the present invention, a logical OR operation of a reset signal and a switching control signal of the multiplexer is performed, and an OR gate for sending an output to the reset terminal, a logical product of the reset signal and an output signal of the multiplexer. And an AND gate which performs an operation and sends an output to an input terminal of the flip flop.
本発明に係るスキャンテスト回路では、前記ＬＤラッチ回路のＱ端子の出力をスキャンテスト回路の出力とすることを特徴とする。 The scan test circuit according to the present invention is characterized in that the output of the Q terminal of the LD latch circuit is an output of the scan test circuit.
本発明に係るスキャンテスト装置は、請求項１乃至５のいずれかに記載のスキャンテスト回路を複数備え、前段のスキャンテスト回路における前記ＬＤラッチ回路のＱ端子の出力を後段のスキャンテスト回路における前記マルチプレクサのスキャン入力へ送るように構成したことを特徴とする。 A scan test apparatus according to the present invention comprises a plurality of scan test circuits according to any one of claims 1 to 5, and the output of the Q terminal of the LD latch circuit in the scan test circuit in the previous stage is It is characterized in that it is configured to send to the scan input of the multiplexer.
本発明によれば、シフト動作にてセットした設定を次々とクリアしデータを破壊することを防止できる。また、非同期リセットの経路の故障検出を適切に行い得る。 According to the present invention, it is possible to prevent the destruction of data by successively clearing the setting set by the shift operation. In addition, failure detection of the asynchronous reset path can be properly performed.
以下添付図面を参照して、本発明に係るスキャンテスト回路及びスキャンテスト装置の実施形態を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。 Hereinafter, embodiments of a scan test circuit and a scan test apparatus according to the present invention will be described with reference to the attached drawings. In each of the drawings, the same components are denoted by the same reference numerals and redundant description will be omitted.
図１に第１の実施形態に係るスキャンテスト回路１００の構成図を示す。このスキャンテスト回路１００は、マルチプレクサ１０とフリップフロップ２０とＬＤラッチ回路３０とを備えている。マルチプレクサ１０は、通常入力信号Ｄを受ける入力端子Ａ０とスキャンイン入力信号ＴＩを受ける入力端子Ａ１とを備え、制御入力端子Ｓに与えられるスキャンテストイネーブル信号ＴＥによって通常入力信号Ｄとスキャンイン入力信号ＴＩのいずれかを選択して出力端子Ｚから出力する。 FIG. 1 shows a configuration diagram of a scan test circuit 100 according to the first embodiment. The scan test circuit 100 includes a multiplexer 10, a flip flop 20 and an LD latch circuit 30. Multiplexer 10 has an input terminal A0 for receiving normal input signal D and an input terminal A1 for receiving scan-in input signal TI, and a scan test enable signal TE applied to control input terminal S causes a normal input signal D and a scan-in input signal Select one of TI and output from output terminal Z.
フリップフロップ２０は、リセット端子ＣＤに与えられるリセット信号ＣＤによりリセット可能なフリップフロップである。フリップフロップ２０のデータ入力端子Ｄとマルチプレクサ１０の出力端子Ｚが接続されている。フリップフロップ２０のクロック端子ＣＰに到来するクロック信号ＣＫに同期してマルチプレクサ１０の出力信号の出力信号を取り込む。 The flip flop 20 is a flip flop that can be reset by a reset signal CD applied to a reset terminal CD. The data input terminal D of the flip flop 20 and the output terminal Z of the multiplexer 10 are connected. The output signal of the output signal of the multiplexer 10 is taken in synchronization with the clock signal CK arriving at the clock terminal CP of the flip flop 20.
フリップフロップ２０の出力端子Ｑは、ＬＤラッチ回路３０のデータ入力端子Ｄと接続されている。このＬＤラッチ回路３０はトランスペアレントタイプなどと称されるラッチ回路であり、ラッチイネーブル端子ＧＮを有し、ラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧ（Ｈレベル）が与えられたときにフリップフロップ２０の出力端子Ｑからの信号をラッチし、ラッチイネーブル信号ＴＧがＬレベルのときにフリップフロップ２０の出力端子Ｑからの信号を素通りさせる。ＬＤラッチ回路３０の出力端子Ｑの出力信号Ｑと、出力信号Ｑを論理的に反転させた信号の出力端子ＱＮの出力信号ＱＮとが、このスキャンテスト回路１００の出力信号となっている。 The output terminal Q of the flip flop 20 is connected to the data input terminal D of the LD latch circuit 30. The LD latch circuit 30 is a latch circuit of a transparent type or the like, has a latch enable terminal GN, and the output of the flip flop 20 when a latch enable signal TG (H level) is applied to the latch enable terminal GN. The signal from the terminal Q is latched, and the signal from the output terminal Q of the flip flop 20 is passed when the latch enable signal TG is at L level. The output signal Q of the output terminal Q of the LD latch circuit 30 and the output signal QN of the output terminal QN of a signal obtained by logically inverting the output signal Q are output signals of the scan test circuit 100.
図２のように組み合わせ回路２００のスキャンテストを行うためには、上記構成のスキャンテスト回路１００を複数用い、これらを図２のように縦続接続したシフトレジスタを構成することによりスキャンテスト装置１を得る。即ち、前段のスキャンテスト回路１００におけるＬＤラッチ回路３０のＱ端子の出力を後段のスキャンテスト回路１００におけるマルチプレクサ１０のスキャンイン入力へ送るように接続する。 In order to perform the scan test of the combinational circuit 200 as shown in FIG. 2, a plurality of scan test circuits 100 of the above configuration are used, and the scan test apparatus 1 is configured by configuring a shift register in which these are cascaded as shown in FIG. obtain. That is, the output of the Q terminal of the LD latch circuit 30 in the scan test circuit 100 at the front stage is connected to be sent to the scan-in input of the multiplexer 10 in the scan test circuit 100 at the rear stage.
各スキャンテスト回路１００のマルチプレクサ１０の入力端子Ａ０によって、組み合わせ回路２００の出力を受ける。上記構成のスキャンテスト回路１００では、スキャンテストイネーブル信号ＴＥをＨレベルとして、スキャンモードにし、スキャンイン入力信号ＴＩからフリップフロップ２０にスキャンイン入力信号ＴＩによりスキャンテストパターンの設定を行う。 The output of the combinational circuit 200 is received by the input terminal A0 of the multiplexer 10 of each scan test circuit 100. In the scan test circuit 100 configured as described above, the scan test enable signal TE is set to the H level to set the scan test pattern from the scan in input signal TI to the flip flop 20 using the scan in input signal TI.
スキャンテストパターンは、第１段目のスキャンテスト回路１００−１から入力し、フリップフロップ２０のクロック端子ＣＰにクロック信号ＣＫを与えてシフトし、スキャンテスト回路１００−１〜１００−ｎのフリップフロップ２０にスキャンテストパターンが設定されるようにする。 The scan test pattern is input from the scan test circuit 100-1 of the first stage, shifted by applying the clock signal CK to the clock terminal CP of the flip flop 20, and the flip flops of the scan test circuits 100-1 to 100-n. Set the scan test pattern to 20.
次に、キャプチャを行う。即ち、スキャンテストイネーブル信号ＴＥをＬレベルとして、システムモード（通常モード）にし、クロック信号ＣＫにより組み合わせ回路２００の出力をスキャンテスト回路１００−１〜１００−ｎのフリップフロップ２０において受ける。 Next, capture. That is, the scan test enable signal TE is set to L level to set the system mode (normal mode), and the output of the combination circuit 200 is received by the flip-flops 20 of the scan test circuits 100-1 to 100-n by the clock signal CK.
次に、スキャンテストイネーブル信号ＴＥをＨレベルとして、スキャンモードにし、フリップフロップ２０のクロック端子ＣＰにクロック信号ＣＫを与えてシフトし、スキャンテスト回路１００−ｎの出力端子から結果をスキャンアウトして、期待値（故障のないパターン）と比較する。 Next, the scan test enable signal TE is set to the H level to enter the scan mode, the clock signal CK is applied to the clock terminal CP of the flip flop 20 for shifting, and the result is scanned out from the output terminal of the scan test circuit 100-n. , And expected value (pattern without failure).
例えば、上記のスキャンテストパターンを設定するときに、スキャンテスト回路１００−１〜１００−ｎの所要フリップフロップ２０をリセットする場合には、その前に、当該フリップフロップ２０に接続されたＬＤラッチ回路３０のラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧをＨレベルとして与え、フリップフロップ２０の出力端子Ｑからの信号をラッチする。 For example, when resetting the required flip flops 20 of the scan test circuits 100-1 to 100-n when setting the above-mentioned scan test pattern, the LD latch circuit connected to the flip flops 20 before that is reset The latch enable signal TG is applied as an H level to the latch enable terminal GN of 30 and the signal from the output terminal Q of the flip flop 20 is latched.
上記のラッチが行われた後に、所要フリップフロップ２０をリセットしても、所要フリップフロップ２０がリセットされるが、当該スキャンテスト回路１００ではリセット前に設定されていたスキャンテストパターンがＬＤラッチ回路３０に保持され、スキャンテストパターンのクリアという事態を防止することができる。しかも、ＬＤラッチ回路３０によるラッチによって所要フリップフロップ２０がリセットされても、次段にリセットが伝わることなく、内部リセット信号生成のハザード対策とすることができる。これにより、ユーザパターン生成の困難を回避し、テスト検証の効率改善を図ることができる。 Although the required flip flop 20 is reset even if the required flip flop 20 is reset after the above latch is performed, in the scan test circuit 100, the scan test pattern set before the reset is the LD latch circuit 30. And can prevent the situation of clearing the scan test pattern. In addition, even if the required flip-flop 20 is reset by the latch by the LD latch circuit 30, the reset can not be transmitted to the next stage, which can be a countermeasure against the hazard of the internal reset signal generation. This makes it possible to avoid the difficulty of user pattern generation and to improve the efficiency of test verification.
上記の効果は、本実施形態のスキャンテスト回路１００から上記ＬＤラッチ回路３０を除去した構成の図３に示すスキャンテスト回路９０では、フリップフロップ２０がリセットされると、スキャンテスト回路９０の出力信号Ｑがリセットされた出力信号となり、次段にリセットが伝わることから、内部リセット信号生成のハザードが生じかねないこととなる回路との対比から明らかである。 The above-described effect is obtained in the scan test circuit 90 shown in FIG. 3 in which the LD latch circuit 30 is removed from the scan test circuit 100 of this embodiment, the output signal of the scan test circuit 90 when the flip flop 20 is reset. Since Q is an output signal that has been reset and the reset is transmitted to the next stage, it is clear from the comparison with a circuit that may cause a hazard of internal reset signal generation.
図４に、第２の実施形態に係るスキャンテスト回路１００Ａの構成を示す。このスキャンテスト回路１００Ａは、第１の実施形態に係るスキャンテスト回路１００のフリップフロップ２０に代えてセット端子付きのフリップフロップ４０を用いたものである。このフリップフロップ４０は、セット端子ＳＤを備えており、セット端子ＳＤに与えられるリセット信号ＳＤによりセット可能なフリップフロップである。 FIG. 4 shows the configuration of a scan test circuit 100A according to the second embodiment. The scan test circuit 100A uses a flip flop 40 with a set terminal in place of the flip flop 20 of the scan test circuit 100 according to the first embodiment. The flip flop 40 has a set terminal SD, and is a flip flop that can be set by a reset signal SD applied to the set terminal SD.
第２の実施形態に係るスキャンテスト回路１００Ａは、上記の構成以外は、第１の実施形態に係るスキャンテスト回路１００と同じ構成を有している。この第２の実施形態に係るスキャンテスト回路１００Ａを複数用いて、図２と同様にスキャンテスト装置を得ることができる。 The scan test circuit 100A according to the second embodiment has the same configuration as the scan test circuit 100 according to the first embodiment except for the above configuration. A plurality of scan test circuits 100A according to the second embodiment can be used to obtain a scan test apparatus as in FIG.
このスキャンテスト装置においても、例えば、スキャンテストパターンの設定のときに、複数のスキャンテスト回路１００Ａの所要フリップフロップ４０をセットする場合には、その前に、当該フリップフロップ４０に接続されたＬＤラッチ回路３０のラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧを与えて、フリップフロップ４０の出力端子Ｑからの信号をラッチする。 Also in this scan test apparatus, for example, when setting the required flip flops 40 of the plurality of scan test circuits 100A at the time of setting the scan test pattern, the LD latch connected to the flip flops 40 before that. A latch enable signal TG is applied to the latch enable terminal GN of the circuit 30 to latch the signal from the output terminal Q of the flip flop 40.
上記のラッチが行われた後に、所要フリップフロップ４０をセットしても、所要フリップフロップ４０がセットされるが、当該スキャンテスト回路１００Ａではセット前に設定されていたスキャンテストパターンがＬＤラッチ回路３０に保持され、スキャンテストパターンのクリアという事態を防止することができる。しかも、ＬＤラッチ回路３０によるラッチによって所要フリップフロップ４０がセットされても、次段にセットが伝わることなく、内部セット信号生成のハザード対策とすることができる。これにより、ユーザパターン生成の困難を回避し、テスト検証の効率改善を図ることができる。 Although the required flip flop 40 is set even after the above latch is performed, the required flip flop 40 is set, but the scan test pattern set before the setting in the scan test circuit 100A is the LD latch circuit 30. And can prevent the situation of clearing the scan test pattern. Moreover, even if the required flip-flop 40 is set by the latch by the LD latch circuit 30, the set can not be transmitted to the next stage, and it is possible to take measures against the hazard of the internal set signal generation. This makes it possible to avoid the difficulty of user pattern generation and to improve the efficiency of test verification.
上記の効果は、この第２の実施形態のスキャンテスト回路１００Ａから上記ＬＤラッチ回路３０を除去した構成の図５に示すスキャンテスト回路１１０では、フリップフロップ４０がセットされると、スキャンテスト回路１１０の出力信号Ｑがセットされた出力信号となり、次段にセットが伝わることになり、内部リセット信号生成のハザードが生じかねないこととなる回路との対比から明らかである。 The above-described effect is obtained in the scan test circuit 110 shown in FIG. 5 in which the LD latch circuit 30 is removed from the scan test circuit 100A of the second embodiment, when the flip flop 40 is set. It is clear from the comparison with the circuit that the output signal Q of is output to the set signal and the set is transmitted to the next stage, which may cause a hazard of the internal reset signal generation.
ところで、ＡＴＰＧツールは、テスト容易化設計（ＤＦＴ）に対応して回路情報を読み込み、スキャンインのデータパターンと、キャプチャ後のスキャンアウトの期待値を算出するものである。図１の第１の実施形態に係るスキャンテスト回路を用いて期待値を算出する場合に、各部の波形が図６に示すようになると、ＡＴＰＧの計算において非同期リセットの優先順位を設定することが困難となることが予想される。このような場合には、図１に示す回路を、図７に示されるようなスキャンテスト回路に置き換えてＡＴＰＧツールを実行する。 By the way, the ATPG tool reads circuit information corresponding to design for testability (DFT), and calculates a scan-in data pattern and an expected value of scan-out after capture. When calculating the expected value using the scan test circuit according to the first embodiment of FIG. 1, when the waveform of each part is as shown in FIG. 6, it is possible to set the priority of asynchronous reset in the calculation of ATPG. It is expected to be difficult. In such a case, the ATPG tool is executed by replacing the circuit shown in FIG. 1 with a scan test circuit as shown in FIG.
図７に示される第３の実施形態に係るスキャンテスト回路１００Ｂは、第１の実施形態に係るスキャンテスト回路１００に対し、オアゲート６１とアンドゲート６２を設ける。オアゲート６１は、リセット信号とマルチプレクサ１０の切換制御信号との論理和演算を行い、前記リセット端子へ出力を送出するように構成する。アンドゲート６２は、前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するように構成する。 A scan test circuit 100B according to the third embodiment shown in FIG. 7 includes an OR gate 61 and an AND gate 62 with respect to the scan test circuit 100 according to the first embodiment. The OR gate 61 is configured to perform an OR operation of the reset signal and the switching control signal of the multiplexer 10 and to send an output to the reset terminal. The AND gate 62 is configured to perform an AND operation of the reset signal and the output signal of the multiplexer, and to send an output to the input terminal of the flip flop.
上記の如く構成した第３の実施形態に係るスキャンテスト回路１００Ｂでは、フリップフロップ２０をリセットする場合には、その前に、当該フリップフロップ２０に接続されたＬＤラッチ回路３０のラッチイネーブル端子ＧＮにラッチイネーブル信号ＴＧを与えて、フリップフロップ２０の出力端子Ｑからの信号をラッチする。 In the scan test circuit 100B according to the third embodiment configured as described above, before resetting the flip flop 20, the latch enable terminal GN of the LD latch circuit 30 connected to the flip flop 20 is reset. The latch enable signal TG is applied to latch the signal from the output terminal Q of the flip flop 20.
上記ラッチイネーブル信号ＴＧに同期して、スキャンテストイネーブル信号ＴＥをＬレベルとして、システムモード（通常モード）にし、キャプチャ動作のためのクロック信号ＣＫを送るようにする（図８参照）。 In synchronization with the latch enable signal TG, the scan test enable signal TE is set to the L level to make the system mode (normal mode), and the clock signal CK for the capture operation is sent (see FIG. 8).
上記のラッチが行われた後に、リセット信号ＣＤをイネーブルとする。この結果、オアゲート６１からはＬレベルの信号がリセット端子ＣＤへ与えられ、アンドゲート６２からはＬレベルの信号がフリップフロップ２０のデータ入力端子Ｄへ与えられているときに、キャプチャ動作のためのクロック信号ＣＫが到来する。即ち、リセット信号ＣＤによってアンドゲート６２の出力を制御し、アンドゲート６２の出力を前記フリップフロップの入力端子Ｄへ与え、キャプチャ動作のためのクロック信号ＣＫで入力取り込みが行われる同期リセット処理と見立てることができる。これによって、ＡＴＰＧの計算においてリセットの優先順位を設定することが可能となる。 After the above latch is performed, the reset signal CD is enabled. As a result, when the L level signal is applied from the OR gate 61 to the reset terminal CD and the L level signal from the AND gate 62 is applied to the data input terminal D of the flip flop 20, the capture operation is performed. The clock signal CK arrives. That is, the output of the AND gate 62 is controlled by the reset signal CD, the output of the AND gate 62 is given to the input terminal D of the flip flop, and it is assumed that synchronous reset processing is performed. be able to. This makes it possible to set the reset priority in the ATPG calculation.
上記各実施形態の、スキャンテストモード中での回路全体のリセット制御と、非同期リセットの経路のリセット制御について説明する。スキャンテストモード中での回路全体のリセット制御は従来例と同様の構成制御によって行う。また、非同期リセットの経路のリセット制御を行うために新たに非同期リセットの経路のリセット制御用のテスト端子を加える構成を採用することができる。または、従来の回路全体のリセット制御用テスト端子を流用し、全体のリセット制御を諦めて、非同期リセットの経路のリセット制御とするように構成しても良い。更に、リセット制御を切り分け、スキャンシフト中は回路全体のリセット制御とし、システムモード時(キャプチャ時)は非同期リセットの経路のリセット制御とする構成を採用しても良い。 The reset control of the entire circuit in the scan test mode and the reset control of the path of the asynchronous reset in each of the above embodiments will be described. Reset control of the entire circuit in the scan test mode is performed by the same configuration control as that of the conventional example. In addition, a configuration can be adopted in which a test terminal for reset control of the asynchronous reset path is newly added to perform reset control of the asynchronous reset path. Alternatively, a test terminal for reset control of the entire conventional circuit may be diverted, and the entire reset control may be integrated to perform reset control of the path of asynchronous reset. Furthermore, a configuration may be adopted in which reset control is separated, and reset control of the entire circuit is performed during scan shift, and reset control of an asynchronous reset path is performed in the system mode (at the time of capture).
１０ マルチプレクサ
２０ フリップフロップ
３０ ＬＤラッチ回路
４０ フリップフロップ
６１ オアゲート
６２ アンドゲート
９０、１００、１００Ａ、１００Ｂ スキャンテスト回路
DESCRIPTION OF REFERENCE NUMERALS 10 multiplexer 20 flip flop 30 LD latch circuit 40 flip flop 61 OR gate 62 and gates 90, 100, 100 A, 100 B scan test circuit
Claims (6)
前記マルチプレクサの出力を受けると共にリセット信号によりセット／リセット可能なフリップフロップと、
ラッチイネーブル端子を有し、このラッチイネーブル端子にラッチイネーブル信号がアクティブレベルで与えられたときに前記フリップフロップの出力端子からの信号をラッチし、前記ラッチイネーブル信号がインアクティブレベルのときに前記フリップフロップの出力端子からの信号を素通りさせるＬＤラッチ回路であって、前記リセット信号が与えられないＬＤラッチ回路と、
を具備し、
前記フリップフロップをリセットする場合には、その前に、当該フリップフロップに接続された前記ＬＤラッチ回路の前記ラッチイネーブル端子にラッチイネーブル信号をアクティブレベルとして与え、前記フリップフロップの出力端子からの信号をラッチ可能であることを特徴とするスキャンテスト回路。 A multiplexer for selecting either normal input or scan input,
A flip-flop that receives the output of the multiplexer and can be set / reset by a reset signal ;
It has a latch enable terminal, and latches the signal from the output terminal of the flip flop when the latch enable signal is applied at the active level to the latch enable terminal, and the flip flop when the latch enable signal is at the inactive level. An LD latch circuit for passing a signal from the output terminal of the flash memory, wherein the reset signal is not given ,
Equipped with
Before resetting the flip-flop, a latch enable signal is applied as an active level to the latch enable terminal of the LD latch circuit connected to the flip-flop, and a signal from the output terminal of the flip-flop is output. scan test circuit, which is a latchable.
前記リセット信号と前記マルチプレクサの出力信号との論理積演算を行い、前記フリップフロップの入力端子へ出力を送出するアンドゲートと
を具備することを特徴とする請求項２に記載のスキャンテスト回路。 An OR gate that performs an OR operation of a reset signal and a switching control signal of the multiplexer and sends an output to the reset terminal;
3. The scan test circuit according to claim 2, further comprising: an AND gate that performs an AND operation of the reset signal and an output signal of the multiplexer and sending an output to an input terminal of the flip flop.
前段のスキャンテスト回路における前記ＬＤラッチ回路のＱ端子の出力を後段のスキャンテスト回路における前記マルチプレクサのスキャン入力へ送るように構成したことを特徴とするスキャンテスト装置。 A plurality of scan test circuits according to any one of claims 1 to 5, comprising:
A scan test apparatus characterized in that the output of the Q terminal of the LD latch circuit in the scan test circuit of the former stage is sent to the scan input of the multiplexer in the scan test circuit of the latter stage.
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