JP6530216B2 - 半導体集積回路の試験回路及びこれを用いた試験方法 - Google Patents

Description

本発明は、半導体集積回路の試験回路及びこれを用いた試験方法に関し、特に、半導体集積回路の遅延故障を検出するための試験回路及びこれを用いた試験方法に関する。

半導体集積回路は、典型的には、ＲＯＭやフラッシュメモリ、ＳＲＡＭ、ＤＲＡＭ等の記憶素子からなるメモリ回路と、フリップフロップ等の順序回路及び組合せ回路からなるロジック回路とによって構成される。かかる半導体集積回路の品質を維持、向上するためには、ロジック回路やメモリ回路における規格外の遅延を遅延故障として検出することが重要になる。例えば、該ロジック回路の遅延故障を検出するための試験として、スキャンテストが知られ、また、該メモリ回路の遅延故障を検出するための試験として、メモリＢＩＳＴ（Built In Self Test）が知られている。

スキャンテストでは、半導体集積回路のロジック回路内に予め設けられているスキャンパスが用いられる。すなわち、スキャンテストでは、試験装置が、スキャンパスを介して出力制御回路内の順序回路を所定の状態に設定する。所定の状態は、組合せ回路の前段に配置された順序回路の状態が、後段に配置された順序回路に伝達された場合に、該順序回路の状態を遷移させるように設定される。試験装置は、順序回路を所定の状態に設定した後に、組合せ回路を実動作の周波数で動作させ、組合せ回路を介して組合せ回路の前段に配置された順序回路の状態を後段に配置された順序回路に伝達させ、さらにスキャンパスを介して後段の順序回路の状態を取り出し、該取り出した順序回路の状態が所定の期待値と一致するか否かを判断する。これにより、試験装置は、ロジック回路の遅延故障を検出する。

一方、メモリＢＩＳＴでは、半導体集積回路内に予め設けられている専用回路が用いられる。すなわち、メモリＢＩＳＴでは、試験装置は、専用回路を用いて、実動作速度で、テストデータをメモリ回路に書き込んだ後、該書き込んだテストデータを読み出し、該読み出したテストデータが所定の期待値と一致するか否かを判断することにより、メモリ回路の遅延故障を検出する。

しかしながら、上述したような、ロジック回路又はメモリ回路のいずれかの遅延故障の検出に特化した試験では、ロジック回路からメモリ回路に至る経路や、メモリ回路からロジック回路に至る経路の遅延故障の検出をすることができなかった。すなわち、ロジック回路からメモリ回路に至る経路や、メモリ回路からロジック回路に至る経路の遅延故障を検出するためには、試験の間、これら２つの回路を同時に動作させる必要があるが、かかる試験は、特化したいずれか一方の回路のみを動作させるように設計されており、２つの回路を同時に動作させることを何ら考慮していなかった。

このため、例えば下記特許文献１に開示されるように、ロジック回路からメモリ回路に至る経路の遅延故障を検出するための半導体装置が提案されている。すなわち、下記特許文献１に開示される半導体装置は、メモリマクロの前段に配置された入力側のテスト専用論理回路からの出力をスキャンフリップフロップに一時的に取り込み、該スキャンフリップフロップの出力をメモリマクロに出力することによって、該スキャンフリップフロップからメモリマクロに至るまでの経路の遅延故障の検出を可能にしている。

特開２０１０−１９７１４９号公報

しかしながら、上述したような特許文献１に開示される半導体装置は、メモリマクロの前段の入力側のテスト専用論理回路の出力をスキャンフリップフロップに一時的に取り込み、該取り込んだデータをスキャンフリップフロップからメモリマクロに出力するため、メモリマクロの前段の入力側ユーザー論理回路における最後段の組合せ回路からメモリマクロに至る経路の遅延故障については依然として検出することができず、半導体集積回路におけるロジック回路とメモリ回路との接続部分の遅延故障の検出としては十分なものではなかった。

そこで、本発明は、半導体集積回路の前段のロジック回路における最後段の組合せ回路からメモリ回路に至る経路と、メモリ回路から後段の組合せ回路に至る経路の遅延故障を検出することができる試験回路を提供することを目的とする。

上記課題を解決するための本発明は、以下の技術的特徴乃至は発明特定事項を含んで構成される。

すなわち、ある観点に従う本発明は、複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備える半導体集積回路の遅延故障を検出するために前記半導体集積回路に設けられた試験回路であって、前記試験回路は、前記半導体集積回路に接続される試験装置の制御の下、前記複数の順序回路のうちの、前記第１の組合せ回路を介して前記メモリ回路のアドレス端子に至る第１の順序回路の出力に対して所定の処理を行った結果を前記第１の順序回路に入力し、前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理を行った結果に従って、前記第１の組合せ回路を介して所定のデータを前記メモリ回路に記憶させ、前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを前記半導体集積回路の遅延故障の結果として読み出すように構成される、試験回路である。

これにより、試験回路は、メモリ回路に対して所定のデータを記憶させた交番タイミングの後に、所定のクロックを奇数回交番させることによって、メモリ回路に至る第１の順序回路の出力に対して所定の処理を行う。続いて、試験回路は、奇数回交番させた後の交番タイミングでメモリ回路から所定のデータを読み出すことによって、メモリ回路に至る第１の順序回路の出力の論理が、メモリ回路に対して所定のデータを記憶させた際の論理と一致するため、第１の出力制御回路から第１の組合せ回路を介して、メモリ回路に至る経路の遅延故障を検出することができるようになる。

ここで、前記複数の順序回路は、直列に接続されており、前記試験回路は、前記所定の処理の結果を前記第１の順序回路に入力する前に、最前段の前記順序回路に所定のテストパターンを入力し、前記所定のクロックに基づいて、前記最前段の順序回路から最後段の前記順序回路まで前記テストパターンを伝搬させても良い。

これにより、試験回路は、所定の処理の結果を第１の順序回路に入力する前に、複数の順序回路の状態のそれぞれを所定のテストパターンに従う状態に設定することができるようになる。

さらに、前記試験回路は、前記最前段の順序回路に前記所定のテストパーンを入力する前に、前記所定のクロックの周波数を第１の周波数に設定し、前記最前段の順序回路から前記最後段の順序回路まで前記所定のテストパターンを伝搬させた後に、前記所定のクロックの周波数を前記第１の周波数よりも高い第２の周波数に設定しても良い。

これにより、試験回路は、所定のテストパターンを入力する際の周波数である第１の周波数よりも高い周波数である第２の周波数を有する所定のクロックによって、メモリ回路に所定のデータを記憶させ、所定のクロックを奇数回交番させ、該メモリ回路から所定のデータを読み出すことができるようになる。

また、前記半導体集積回路は、前記メモリ回路の後段に接続される第２の組合せ回路と、前記第２の組合せ回路の後段に接続され、前記複数の順序回路を含む第２の出力制御回路とをさらに備え、前記試験回路は、前記所定のクロックに基づいて、前記メモリ回路から読み出したデータを前記第２の組合せ回路を介して前記第２の出力制御回路の順序回路によってラッチし、前記所定のクロックに基づいて、前記第２の出力制御回路の順序回路がラッチしたデータを前記最後段の順序回路まで伝搬させても良い。

これにより、試験回路は、メモリ回路から読み出したデータを第２の出力制御回路の順序回路によってラッチして、該ラッチしたデータを第２の出力制御回路の順序回路を介して外部に出力することができるようになる。

また、前記所定の処理は、論理否定であっても良い。

さらに、別の観点に従う本発明は、複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備える半導体集積回路の遅延故障を、試験装置の制御の下、検出するための試験方法であって、前記複数の順序回路のうちの第１の順序回路の出力に対する所定の処理の結果を前記第１の順序回路に入力することと、前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第１の組合せ回路を介して前記メモリ回路に所定のデータを記憶させることと、前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出すことと、前記メモリ回路から読み出したデータが期待値を示す第１の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行うことと、を含む、試験方法である。

これにより、試験装置は、メモリ回路に対して所定のデータを記憶させた交番タイミングの後に、所定のクロックを奇数回交番させることによって、メモリ回路に至る第１の順序回路の出力の論理に対して所定の処理を行う。続いて、試験回路は、奇数回交番させた後の交番タイミングでメモリ回路から所定のデータを読み出すことによって、メモリ回路に至る第１の順序回路の出力の論理が、メモリ回路に対して所定のデータを記憶させた際の論理と一致するため、第１の出力制御回路から第１の組合せ回路を介して、メモリ回路に至る経路の遅延故障を検出することができるようになる。

さらに、別の観点に従う本発明は、半導体集積回路の遅延故障を検出するためのプログラムであって、前記半導体集積回路は、複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備え、前記プログラムは、試験装置路の制御装置に、前記複数の順序回路のうちの第１の順序回路の出力に対する所定の処理の結果を前記第１の順序回路に入力させる機能と、前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第１の組合せ回路を介して前記メモリ回路に所定のデータを記憶させる機能と、前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出す機能と、前記メモリ回路から読み出したデータが期待値を示す第１の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行う機能と、を実現させるプログラムである。

これにより、試験装置は、メモリ回路に対して所定のデータを記憶させた交番タイミングの後に、所定のクロックを奇数回交番させることによって、メモリ回路に至る第１の順序回路の出力に対して所定の処理を行う。続いて、試験装置は、奇数回交番させた後の交番タイミングでメモリ回路から所定のデータを読み出すことによって、メモリ回路に至る第１の順序回路の出力の論理が、メモリ回路に対して所定のデータを記憶させた際の論理と一致するため、第１の出力制御回路から第１の組合せ回路を介して、メモリ回路に至る経路の遅延故障を検出することができるようになる。

さらに、別の観点に従う本発明は、半導体集積回路の遅延故障を検出するためのプログラムを記録した記録媒体であって、前記半導体集積回路は、複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備え、前記プログラムは、試験装置の制御装置に、前記複数の順序回路のうちの第１の順序回路の出力に対する所定の処理の結果を前記第１の順序回路に入力させる機能と、前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第１の組合せ回路を介して前記メモリ回路に所定のデータを記憶させる機能と、前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出す機能と、前記メモリ回路から読み出したデータが期待値を示す第１の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行う機能とを実現させる、記録媒体である。

これにより、試験装置は、メモリ回路に対して所定のデータを記憶させた交番タイミングの後に、所定のクロックを奇数回交番させることによって、メモリ回路に至る第１の順序回路の出力に対して所定の処理を行う。続いて、試験装置は、奇数回交番させた後の交番タイミングでメモリ回路から所定のデータを読み出すことによって、メモリ回路に至る第１の順序回路の出力の論理が、メモリ回路に対して所定のデータを記憶させた際の論理と一致するため、第１の出力制御回路から第１の組合せ回路を介して、メモリ回路に至る経路の遅延故障を検出することができるようになる。

本発明によれば、試験回路は、前段のロジック回路における最後段の組合せ回路からメモリ回路に至る経路と、メモリ回路から後段の組合せ回路に至る経路の遅延故障を検出することができるようになる。

本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。

本発明の一実施形態に係る半導体試験システムの概略構成の一例を示す図である。 本発明の一実施形態に係る半導体集積回路の構成の一例を示す図である。 本発明の一実施形態に係る半導体集積回路のクロック生成回路の構成の一例を示す図である。 本発明の一実施形態に係る半導体集積回路の出力制御回路の構成の一例を示す図である。 本発明の一実施形態に係る半導体集積回路の出力制御回路の構成の一例を示す図である。 本発明の一実施形態に係る半導体試験装置が半導体集積回路の遅延故障を検出するための試験を行う動作を示すフローチャートである。 本発明の一実施形態に係る半導体集積回路の各種の信号の遷移を示すタイミングチャートである。

次に、本発明の実施の形態について、図面を参照しつつ説明する。

図１は、本発明の一実施形態に係る半導体試験システムの概略構成の一例を示す図である。同図に示すように、本実施形態に係る半導体試験システム１は、例えば、半導体集積回路１０と、半導体試験装置２０とを含んで構成される。

試験対象となる半導体集積回路１０は、例えばウェハ上に形成された複数のチップ（すなわち、ＡＳＩＣ：application specific integrated circuit）のうちの一つや、ダイカットされたチップ等であるが、これに限られない。半導体集積回路１０は、例えば図示しない所定の載置台に載置され、半導体試験装置２０の制御の下で動作する。半導体集積回路１０は、半導体試験装置２０から入力されるシステムクロックＳＣＬＫに基づいて、半導体試験装置２０から入力される入力信号ＩＮ（１）乃至ＩＮ（ｎ）に対して処理を行い、該処理の結果を出力信号ＯＵＴ（１）乃至ＯＵＴ（ｎ）として外部に出力する。また、半導体集積回路１０は、半導体試験装置２０から入力される各種のモード切替信号に従った動作モードに切り替わる。モード切替信号として、例えば、テストモードの有効／無効の切り替えを行うテスト信号ＴＥＳＴ、スキャンモードの有効／無効の切り替えを行うスキャン制御信号ＳＣＣＮＴ、及び実動作試験モードの有効／無効の切り替えを行う実動作信号ＡＴＳＰＤがある。

半導体集積回路１０は、半導体試験装置２０によってテストモードが有効に切り替えられると、メモリ回路の動作を有効化させる。なお、テストモードが無効である場合、メモリ回路の動作の有効化は、入力信号ＩＮ（１）乃至ＩＮ（ｎ）に従って決定される。また、半導体集積回路１０は、半導体試験装置２０によってスキャンモードが有効に切り替えられると、スキャン入力端子ｓｃｉから、順序回路（例えば、フリップフロップ）を直列に接続する経路を介して、スキャン出力端子ｓｃｏに至るスキャンパスを構築する。半導体集積回路１０は、スキャンモードが有効である場合、システムクロックＳＣＬＫに基づいて、順序回路の状態をスキャン入力端子ｓｃｉに入力されるスキャン入力信号ＳＣＩＮに従うデータに設定するとともに、該順序回路の状態をスキャン出力端子ｓｃｏからスキャン出力信号ＳＣＯＵＴとして半導体試験装置２０に出力する。また、半導体集積回路１０は、半導体試験装置２０によって実動作試験モードが有効に切り替わると、メモリ回路とその前後段に接続される組合せ回路及び順序回路の遅延故障を検出できるように、内部の回路を構築する。

半導体試験装置２０は、例えば、ＬＳＩテスターや評価ボード等である。半導体集積回路１０の動作を制御し、半導体集積回路１０の遅延故障を検出するための試験を実行する。半導体試験装置２０は、例えば、インターフェース装置２１と、制御装置２２と、コンパレータ２３と、記憶装置２４とを含んで構成される。

インターフェース装置２１は、例えば、半導体集積回路１０を載置して、制御装置２２と電気的に接続するための機構を含む。制御装置２２から出力される各種の信号は、インターフェース装置２１を介して、半導体集積回路１０に出力され、また、半導体集積回路１０から出力されるスキャン出力信号ＳＣＯＵＴはコンパレータ２３に出力される。

制御装置２２は、既知のコンピューティングデバイスによって構成され得るもので、例えば、プロセッサモジュール２２１と、プロセッサモジュール２２１の一次記憶装置として供されるメモリモジュール２２２と、プロセッサモジュール２２１を含む各種コンポーネントとのデータのやり取りを制御するチップセット２２３とを含んで構成される。制御装置２２は、記憶装置２４から読み出されたテストプログラムに従って、プロセッサモジュール２２１の制御の下、半導体集積回路１０の動作を決定し、該動作の制御を行う。具体的には、制御装置２２は、システムクロックＳＣＬＫと、入力信号ＩＮ（１）乃至ＩＮ（ｎ）と、テスト信号ＴＥＳＴと、スキャン制御信号ＳＣＣＮＴと、スキャン入力信号ＳＣＩＮと、実動作信号ＡＴＳＰＤとをインターフェース装置２１を介して半導体集積回路１０に出力し、これに応答して半導体集積回路１０から出力されるスキャン出力信号ＳＣＯＵＴの状態の期待値を示す評価信号ＶＡＬをコンパレータ２３に出力し、コンパレータ２３から出力される結果信号ＲＥＳＵＬＴに示される試験の結果を記憶装置２４に出力する。

コンパレータ２３は、例えば、制御装置２２から出力される評価信号ＶＡＬに従って、半導体集積回路１０からインターフェース装置２１を介して出力されるスキャン出力信号ＳＣＯＵＴの状態が制御装置２２から出力される評価信号ＶＡＬに示される期待値と一致するか否かを判断し、該判断の結果を結果信号ＲＥＳＵＬＴとして制御装置２２に出力する。

記憶装置２４は、例えば、制御装置２２が半導体集積回路１０に対して実施する遅延故障の試験の制御内容を示すテストプログラム及びテストデータを記憶する。また、記憶装置２４は、例えば、制御装置２２から出力される半導体集積回路１０に対する遅延故障を検出するための試験の結果を記憶する。

以上のように構成される半導体試験システム１は、半導体試験装置２０の制御の下、半導体集積回路１０に対する試験を行う。すなわち、半導体試験システム１は、半導体集積回路１０のテストモード及びスキャンモードを有効化し、半導体集積回路１０の順序回路を所定の状態に設定する。次に、半導体試験システム１は、半導体集積回路１０のスキャンモードを無効化する。半導体試験システム１は、半導体集積回路１０を実動作で動作させることによって遅延故障の検出を行った後に、再びスキャンモードを有効化する。そして、半導体試験システム１は、順序回路の状態が期待値と一致するか否かを判断し、該判断の結果を記憶装置２４に記憶する。これにより、半導体試験システム１は、半導体集積回路１０に対して、遅延故障を検出するための試験を実行することができる。

図２は、本発明の一実施形態に係る半導体集積回路の構成の一例を示す図である。同図に示すように、本実施形態に係る半導体集積回路１０は、クロック生成回路１１と、出力制御回路１２（１）及び１２（２）並びに１４と、組合せ回路１３（１）乃至１３（３）と、選択回路１５と、メモリ回路１６とを含んで構成される。

クロック生成回路１１は、半導体試験装置２０から出力されるスキャン制御信号ＳＣＣＮＴに従って、半導体試験装置２０から出力されるシステムクロックＳＣＬＫ又はシステムクロックＳＣＬＫに基づいて内部で生成したクロックのいずれかを選択し、該選択の結果を出力する。具体的には、クロック生成回路１１は、スキャン制御信号ＳＣＣＮＴが例えば“有効”を示す場合、システムクロックＳＣＬＫを選択する一方で、スキャン制御信号ＳＣＣＮＴが例えば“無効”を示す場合、システムクロックＳＣＬＫに基づいて内部で生成したクロックを選択し、該選択の結果を出力制御回路１２（１）及び１２（２）並びに１４とメモリ回路１６とに出力する。また、クロック生成回路１１は、スキャン制御信号ＳＣＣＮＴが“無効”を示し、かつ、半導体試験装置２０から出力されるテスト信号ＴＥＳＴが“有効”を示す場合、内部で生成したクロックを所定の交番回数だけ出力した後に、クロックの出力を停止する。

出力制御回路１２は、フリップフロップ等の複数の順序回路を含む。出力制御回路１２は、スキャン制御端子ｓｃに入力されるスキャン制御信号ＳＣＣＮＴが例えば“無効”を示す場合、クロック端子ｃｋに入力されるクロックＣＬＫに基づいて、前段の回路から入力端子ｉ１乃至ｉｎに入力される信号を各順序回路によってラッチするとともに、該ラッチした信号を出力端子ｏ１乃至ｏｎから後段の回路に出力する。一方、出力制御回路１２は、例えばスキャン制御信号ＳＣＣＮＴが“有効”を示す場合、各順序回路を介してシフト入力端子ｓｆｉに入力される信号をシフト出力端子ｓｆｏから出力するシフトレジスタとして機能する。出力制御回路１２は、シフトレジスタとして機能する場合、クロックＣＬＫに基づいて、各順序回路の状態を対応する後段の順序回路に出力する。なお、出力制御回路１２は、後述する出力制御回路１４とで試験回路１００を構成し得る。

組合せ回路１３は、順序回路以外の構成要素（例えば、論理ゲートやスイッチング回路、抵抗素子、容量素子等）を含む。組合せ回路１３は、入力される信号に基づいて、処理を行い、該処理の結果を後段の回路に出力する。本例では、組合せ回路１３（２）は、論理回路１３１を含む。論理回路１３１は、入力される信号に対して処理を実行し、該処理の結果をアドレス信号ＡＤＤＲＥＳＳとしてメモリ回路１６のアドレス端子ＡＤＤに出力する。

出力制御回路１４は、上述した出力制御回路１２に対して、実動作試験モードに関係する動作が追加されている。出力制御回路１４は、実動作端子ａｃｔに入力される実動作信号ＡＴＳＰＤが“有効”を示す場合、一部の順序回路の入力信号に該順序回路の出力の所定の処理を行った結果、例えば論理否定を選択する。一方、出力制御回路１４は、実動作信号ＡＴＳＰＤが“無効”を示す場合、該一部の順序回路の入力信号に前段の組合せ回路１３（１）から出力される信号を選択する。

選択回路１５は、例えばマルチプレクサであるが、これに限られず、例えばデータセレクタや信号切替器等であっても良い。選択回路１５は、テスト信号ＴＥＳＴに基づいて、スキャン制御信号ＳＣＣＮＴか組合せ回路１３（２）から出力される信号のいずれかを選択し、該選択の結果をチップ選択信号ＣＳＥＬとしてメモリ回路１６に出力する。具体的には、選択回路１５は、選択端子ＳＬに入力されるテスト信号ＴＥＳＴが例えば“有効”を示す場合、スキャン制御信号ＳＣＣＮＴを選択する一方で、テスト信号ＴＥＳＴが例えば“無効”を示す場合、組合せ回路１３（２）から出力される信号を選択し、該選択の結果をチップ選択信号ＣＳＥＬとしてメモリ回路１６のチップ選択端子ＣＳに出力する。

メモリ回路１６は、例えば、ＳＲＡＭやＤＲＡＭ、フラッシュメモリ、ＲＯＭ等の記憶素子であり、入力される信号に基づいて、データの記憶及び読み出しの動作を実行する。具体的には、メモリ回路１６は、リードライト端子ＲＷに入力されるリードライト信号ＲＤＷＴがライト処理を示す場合、アドレス端子ＡＤＤに入力されるアドレス信号ＡＤＤＲＥＳＳが示すアドレスにデータ入力端子ＤＩに入力されるデータ信号ＤＡＴＡが示すデータを記憶する。一方、メモリ回路１６は、リードライト信号ＲＤＷＴがリード処理を示す場合、アドレス信号ＡＤＤＲＥＳＳが示すアドレスに記憶されているデータを読み出して、該読み出したデータをデータ出力端子ＤＯから組合せ回路１３（３）に出力する。また、メモリ回路１６は、チップ選択信号ＣＳＥＬの状態が“０”である場合、自身に入力される各種の信号に従う動作を有効に切り替える一方で、チップ選択信号ＣＳＥＬの状態が“１”である場合、該動作を無効に切り替える。

ここで、スキャンモードが有効である場合の半導体集積回路１０の動作について説明する。スキャンモードが有効である場合（すなわち、スキャン制御信号ＳＣＣＮＴが“１”を示す場合）、クロック生成回路１１は、半導体試験装置２０から出力されるシステムクロックＳＣＬＫをクロックＣＬＫとして選択し出力する。出力制御回路１２（１）は、クロックＣＬＫに基づいて、シフト入力端子ｓｆｉに入力されるスキャン入力信号ＳＣＩＮをラッチするとともに、該ラッチした信号をシフト出力端子ｓｆｏから出力制御回路１４のシフト入力端子ｓｆｉに出力する。出力制御回路１４は、クロックＣＬＫに基づいて、出力制御回路１２（１）から出力される信号をラッチし、該ラッチした信号をシフト出力端子ｓｆｏから出力制御回路１２（２）のシフト入力端子ｓｆｉに出力する。出力制御回路１２（２）は、クロックＣＬＫに基づいて、出力制御回路１４から出力される信号をラッチし、該ラッチした信号をスキャン出力信号ＳＣＯＵＴとして、シフト出力端子ｓｆｏから半導体試験装置２０に出力する。上述したように、半導体集積回路１０は、スキャンモードが有効である場合、出力制御回路１２（１）及び１２（２）並びに１４の各順序回路の状態をスキャン入力信号ＳＣＩＮに従う所定の状態に設定するとともに、該順序回路の状態をスキャン出力信号ＳＣＯＵＴとして半導体試験装置２０に出力する。

次に、スキャンモードが無効である場合の半導体集積回路１０の動作について説明する。なお、テストモードは有効であるものとする。スキャンモードが無効である場合（すなわち、スキャン制御信号ＳＣＣＮＴが“０”を示す場合）、クロック生成回路１１は、システムクロックＳＣＬＫより高い周波数を有するクロックを内部で生成し、該生成したクロックをクロックＣＬＫとして選択し出力する。出力制御回路１２（１）は、クロックＣＬＫに基づいて、入力信号ＩＮ（１）乃至ＩＮ（ｎ）をラッチし、該ラッチした信号をそれぞれ出力端子ｏ１乃至ｏｎから組合せ回路１３（１）に出力する。組合せ回路１３（１）は、出力制御回路１２（１）から出力される各種の信号に従う処理を行い、該処理の結果を出力制御回路１４の入力端子ｉ１乃至ｉｎに出力する。

出力制御回路１４は、組合せ回路１３（１）から出力される各種の信号をラッチし、該ラッチした信号をそれぞれ出力端子ｏ１乃至ｏｎから組合せ回路１３（２）に出力する。ここで、出力制御回路１４は、実動作試験モードが有効である場合、出力が組合せ回路１３（２）の論理回路１３１を介してメモリ回路１６のアドレス端子ＡＤＤに至る順序回路に関して、該順序回路の入力信号として、組合せ回路１３（１）から出力される信号ではなく該順序回路の出力信号を論理否定した結果を選択し、該選択した結果を論理回路１３１に出力する。組合せ回路１３（２）は、出力制御回路１４から出力される各種の信号に従う処理を行い、該処理の結果をデータ信号ＤＡＴＡ、アドレス信号ＡＤＤＲＥＳＳ、リードライト信号ＲＤＷＴ及びその他の信号として、データ信号ＤＡＴＡ、アドレス信号ＡＤＤＲＥＳＳ及びリードライト信号ＲＤＷＴをメモリ回路１６に出力し、その他の信号を選択回路１５に出力する。選択回路１５は、テスト信号ＴＥＳＴに従って、スキャン制御信号ＳＣＣＮＴをチップ選択信号ＣＳＥＬとしてメモリ回路１６に出力する。

メモリ回路１６は、チップ選択信号ＣＳＥＬが“０”であるため、自身の動作を有効に切り替える。メモリ回路１６は、所定のクロックＣＬＫに基づいて、アドレス信号ＡＤＤＲＥＳＳに従うアドレスにデータ信号ＤＡＴＡに従うデータを記憶し、アドレス信号ＡＤＤＲＥＳＳに従うアドレスに記憶されたデータを読出して、該読み出したデータをデータ出力端子ＤＯから組合せ回路１３（３）に出力する。組合せ回路１３（３）は、メモリ回路１６から出力される信号に従う処理を行い、該処理の結果を出力制御回路１２（２）に出力する。出力制御回路１２（２）は、組合せ回路１３（３）から出力される信号をラッチし、該ラッチした結果を出力信号ＯＵＴ（１）乃至ＯＵＴ（ｎ）として出力端子ｏ１乃至ｏｎから外部に出力する。上述したように、半導体集積回路１０は、スキャンモードが無効である場合、入力信号ＩＮ（１）乃至ＩＮ（ｎ）に従う処理を実行し、該処理の結果を出力信号ＯＵＴ（１）乃至ＯＵＴ（ｎ）として外部に出力する。

図３は、本発明の一実施形態に係る半導体集積回路のクロック生成回路の構成の一例を示す図である。同図に示すように、クロック生成回路１１は、ＰＬＬ回路１１１と、クロックフィルター１１２と、選択回路１１３及び１１４とを含んで構成される。

ＰＬＬ回路１１１は、システムクロックＳＣＬＫに基づいて、該クロックの周波数よりも高い周波数を有するクロックを生成する。ＰＬＬ回路１１１は、生成したクロックをクロックフィルター１１２と、選択回路１１３の入力端子Ａ０とに出力する。

クロックフィルター１１２は、制御信号ＳＣＣＮＴに基づいて、ＰＬＬ回路１１１から出力されるクロックを所定の交番回数だけ選択回路１１３の入力端子Ａ１に出力する。具体的には、クロックフィルター１１２は、半導体試験装置２０から出力されるスキャン制御信号ＳＣＣＮＴの状態を確認し、該信号の状態が“無効”から“有効”に切り替わる場合に、ＰＬＬ回路１１１から出力されるクロックを所定の交番回数だけ選択回路１１３の入力端子Ａ１に出力する。

選択回路１１３及び１１４は、例えばマルチプレクサであるがこれに限られず、例えばデータセレクタや信号切替器等であっても良い。選択回路１１３及び１１４は、選択端子ＳＬに入力される信号に基づいて、入力端子Ａ０及びＡ１に入力される信号のうちいずれかを選択し、該選択結果を出力する。具体的には、選択回路１１３は、テスト信号ＴＥＳＴが“有効”を示す場合、クロックフィルターから出力されるクロックを選択する一方で、テスト信号ＴＥＳＴが“無効”を示す場合、ＰＬＬ回路１１１から出力されるクロックを選択し、該選択の結果を選択回路１１４の入力端子Ａ０に出力する。また、選択回路１１４は、スキャン制御信号ＳＣＣＮＴが“有効”を示す場合、システムクロックＳＣＬＫを選択する一方で、スキャン制御信号ＳＣＣＮＴが“無効”を示す場合、選択回路１１３から出力されるクロックを選択し、該選択の結果をクロックＣＬＫとして、出力制御回路１２（１）及び１２（２）並びに１４とメモリ回路１６とに出力する。

図４は、本発明の一実施形態に係る半導体集積回路の出力制御回路の構成の一例を示す図である。同図に示すように、本実施形態に係る出力制御回路１２は、選択回路１２１（１）乃至１２１（ｎ）と、順序回路１２２（１）乃至１２２（ｎ）とを含んで構成される。選択回路１２１と順序回路１２２とはそれぞれ一対一で対応付けられ、対応付けられた複数の選択回路１２１と順序回路１２２とのセットは、直列に接続される。

選択回路１２１の回路構成は、典型的には、上述した選択回路１５、１１３及び１１４と同じである。選択回路１２１は、スキャン制御信号ＳＣＣＮＴが“有効”を示す場合、前段の順序回路１２２又はシフト入力端子ｓｆｉから入力端子Ａ１に入力される信号を選択する一方で、スキャン制御信号ＳＣＣＮＴが“無効”を示す場合、入力端子ｉから入力端子Ａ０に入力される信号を選択し、該選択した信号を対応する順序回路１２２のデータ入力端子Ｄに出力する。

順序回路１２２は、例えば、フリップフロップである。順序回路１２２は、クロック端子ｃｋに入力されるクロックＣＬＫに基づいて、対応する選択回路１２１から出力される信号をラッチし、該ラッチした信号をデータ出力端子Ｑから対応する出力端子ｏと後段の選択回路１２１の入力端子Ａ１とに出力する。また、最後段の順序回路１２２（ｎ）は、該ラッチした信号を出力端子ｏ（ｎ）とシフト出力端子ｓｆｏとに出力する。

図５は、本発明の一実施形態に係る半導体集積回路の出力制御回路の構成の一例を示す図である。同図に示すように、本実施形態に係る出力制御回路１４は、出力制御回路１２に対して論理否定回路１４１と選択回路１４２とが付加されたものである。論理否定回路１４１と選択回路１４２とは、メモリ回路１６（図２を参照）のアドレス端子ＡＤＤに至る信号を出力する選択回路１２１及び順序回路１２２のセットに対して、それぞれ設けられる。なお、本例では、論理否定回路１４１及び選択回路１４２は、メモリ回路１６のアドレス端子ＡＤＤに至る信号を出力する選択回路１２１及び順序回路１２２のセットに対してそれぞれ設けられているが、これに限られるものではない。論理否定回路１４１及び選択回路１４２は、メモリ回路１６の任意の入力端子に至る信号を出力する選択回路１２１及び順序回路１２２のセットに対してそれぞれ設けられてもよい。また、選択回路１２１と順序回路１２２とに関しては出力制御回路１２のものと同じであるのでその説明を省略する。

論理否定回路１４１は、例えばインバータ回路である。論理否定回路１４１は、対応する順序回路１２２から出力される信号に対して論理否定を行い、該論理否定の結果を対応する選択回路１４２の入力端子Ａ１に出力する。

選択回路１４２の回路構成は、典型的には、上述した選択回路１５、１１３、１１４及び１２１と同じである。選択回路１４２は、半導体試験装置２０から出力される実動作信号ＡＴＳＰＤが“有効”を示す場合、対応する論理否定回路１４１からの出力を選択する一方で、実動作信号ＡＴＳＰＤが“無効”を示す場合、対応する入力端子ｉから入力される信号を選択し、該選択の結果を対応する選択回路１２１に出力する。

以上のように構成される出力制御回路１４は、実動作試験モードが有効である場合、メモリ回路１６のアドレス端子ＡＤＤに至る信号を出力する順序回路１２２の入力信号として、該順序回路１２２が出力する信号に対して論理否定を行った結果を選択する。一方、出力制御回路１４は、実動作試験モードが無効である場合、メモリ回路１６のアドレス端子ＡＤＤに至る信号を出力する順序回路１２２の入力信号として、前段の組合せ回路１３（１）から対応する入力端子ｉを介して入力される信号を選択する。そして、出力制御回路１４は、該選択した信号を後段の組合せ回路１３（２）を介してメモリ回路１６のアドレス端子ＡＤＤに出力する。

なお、本例では、出力制御回路１４は、順序回路１２２の出力に対して論理否定回路１４１によって論理否定を行った結果を選択回路１４２に出力するが、これに限られるものではない。出力制御回路１４は、例えば、順序回路１２２の出力をレジスタ（図示せず）によって記憶するとともに、該記憶した出力と、該記憶した出力と異なる出力とを交互に選択回路１４２に出力しても良い。

図６は、本発明の一実施形態に係る試験回路が半導体集積回路の遅延故障を検出するための試験を行う動作を示すフローチャートである。同図に示すように、まず、半導体試験装置２０は、テスト信号ＴＥＳＴの状態を“有効”に設定するとともに、スキャン制御信号ＳＣＣＮＴの状態を“有効”に設定し、半導体集積回路１０に該２つの信号を出力することによって、半導体集積回路１０のテストモード及びスキャンモードを有効にする（Ｓ６０１）。

続いて、半導体試験装置２０は、記憶装置２４から所定のテストパターンを読み出して、該読み出した所定のテストパターンをスキャン入力信号ＳＣＩＮとして、半導体集積回路１０に出力し、半導体集積回路１０の内部の各順序回路の状態をスキャン入力信号ＳＣＩＮに従う所定の状態に設定する（Ｓ６０２）。なお、出力制御回路１２（１）の順序回路の状態は、該状態が組合せ回路１３（１）を介して出力制御回路１４に至った場合に、出力制御回路１４の各順序回路の状態を遷移させるような所定の状態に決定される。次に、半導体試験装置２０は、スキャン制御信号ＳＣＣＮＴの状態を“無効”に設定し、該信号を半導体集積回路１０に出力することによって、半導体集積回路１０のスキャンモードを無効にする（Ｓ６０３）。

半導体試験装置２０は、半導体集積回路１０のクロックＣＬＫが１回交番するタイミングで、組合せ回路１３（１）を介して出力制御回路１２（１）の状態を出力制御回路１４に伝搬させ、出力制御回路１４の状態を遷移させる（Ｓ６０４）。

半導体試験装置２０は、半導体集積回路１０のクロックＣＬＫがさらに１回交番するタイミングで、組合せ回路１３（２）を介して出力制御回路１４の状態をメモリ回路１６に伝搬させ、出力制御回路１４の状態に示されるメモリ回路１６のアドレスに、該状態に従うデータを記憶する（Ｓ６０５）。続いて、半導体試験装置２０は、半導体集積回路１０のクロックＣＬＫが奇数回交番するタイミングで、半導体集積回路１０のアドレス信号ＡＤＤＲＥＳＳの状態を遷移させる（Ｓ６０６）。

この後、半導体試験装置２０は、半導体集積回路１０のクロックＣＬＫが１回交番するタイミングで、半導体集積回路１０のアドレス信号ＡＤＤＲＥＳＳの状態を遷移させ、アドレス信号ＡＤＤＲＥＳの状態をステップＳ６０５の処理における状態に戻すとともに、アドレス信号ＡＤＤＲＥＳＳの状態に従うメモリ回路１６のアドレス（すなわち、ステップＳ６０５の処理においてデータが記憶されたアドレス）に記憶されているデータを読み出す（Ｓ６０７）。続いて、半導体試験装置２０は、半導体集積回路１０のクロックＣＬＫに基づいて、組合せ回路１３（３）を介して、メモリ回路１６から読み出したデータを出力制御回路１２（２）に伝搬させ、出力制御回路１２（２）によって該読み出したデータをラッチする（Ｓ６０８）。

次に、半導体試験装置２０は、スキャン制御信号ＳＣＣＮＴの状態を“有効”に設定し、該２つの信号を半導体集積回路１０に出力することによって、半導体集積回路１０のスキャンモードを有効にする（Ｓ６０９）。続いて、半導体試験装置２０は、半導体集積回路１０の出力制御回路１２（２）の状態をスキャン出力信号ＳＣＯＵＴとして、半導体試験装置２０に出力させる（Ｓ６１０）。

スキャン出力信号ＳＣＯＵＴを受け取った半導体試験装置２０は、該スキャン出力信号ＳＣＯＵＴの状態が所定の期待値と一致するか否かを判断することによって、出力制御回路１２（２）の状態を判断する（Ｓ６１１）。半導体試験装置２０は、出力制御回路１２（２）の状態の判断の結果を半導体集積回路１０の遅延故障を検出するための試験の結果として、記憶装置２４に出力し（Ｓ６１２）、記憶装置２４によって該状態を記憶した後に、半導体集積回路１０に対する遅延故障を検出するための試験を終了する。

上述したように、半導体試験装置２０は、半導体集積回路１０のメモリ回路１６に対してデータの書き込みを行った後、アドレス信号ＡＤＤＲＥＳＳの状態（すなわち論理）を反転させ、そして、アドレス信号ＡＤＤＲＥＳＳの状態を反転させるとともに、メモリ回路１６に対してデータの読み出しを行う。これにより、半導体試験装置２０は、メモリ回路１６に対するデータの書き込み及び読み出し動作時に、メモリ回路１６に対するアドレス指定を一致させることができるため、出力制御回路１４から、組合せ回路１３（２）、メモリ回路１６及び組合せ回路１３（３）を介して、出力制御回路１２（２）に至る経路の遅延故障を検出することができる。

なお、本例では、半導体試験装置２０は、半導体集積回路１０の遅延故障の検出の試験において、メモリ回路１６への書き込み及び読み出し動作時に、半導体集積回路１０の実動作試験モードを有効に設定することによって、出力制御回路１４以降の構成要素の遅延故障を検出しているが、これに限られるものではない。半導体試験装置２０は、半導体集積回路１０の実動作試験モードを無効に設定し、従来のスキャンテストを実行することによって、従来通り、出力制御回路１２（１）から、組合せ回路１３（１）を介して、出力制御回路１４に至る経路の遅延故障を検出することもできる。

図７は、本発明の一実施形態に係る半導体集積回路の各種の信号の遷移を示すタイミングチャートである。同図において、システムクロックＳＣＬＫの状態が遷移する時刻を時刻ｔ７０１乃至ｔ７１４とする。なお、テストモードは有効であるものとする。

半導体試験装置２０は、時刻ｔ７０１乃至ｔ７０４で、スキャン制御信号ＳＣＣＮＴの状態を“１”（すなわち、“有効”）とするとともに、実動作信号ＡＴＳＰＤの状態を“１”（すなわち、“有効”）として、該２つの信号を半導体集積回路１０に出力する。これにより、半導体集積回路１０は、時刻ｔ７０１乃至ｔ７０４で、スキャンモードを有効にし、チップ選択信号ＣＳＥＬの状態を“１”にしてメモリ回路１６の動作を無効にするとともに、実動作試験モードを有効にする。半導体集積回路１０のクロック生成回路１１は、システムクロックＳＣＬＫをクロックＣＬＫとして出力する。また、半導体集積回路１０は、クロックＣＬＫに基づいて、各順序回路の状態を所定の状態に設定する。

半導体試験装置２０は、時刻ｔ７０５で、スキャン制御信号ＳＣＣＮＴの状態を“０”（すなわち、“無効”）に設定する。これにより、半導体集積回路１０は、スキャンモードを無効にするとともに、チップ選択信号ＣＳＥＬの状態を“０”にしてメモリ回路１６の動作を有効にする。半導体集積回路１０のクロック生成回路１１は、ＰＬＬ回路１１１で生成されクロックフィルター１１２を介して出力されるクロックをクロックＣＬＫとして出力する。また、半導体試験装置２０は、半導体集積回路１０のクロックＣＬＫが１回交番するタイミングで、半導体集積回路１０の出力制御回路１４の状態を遷移させる。

メモリ回路１６は、時刻ｔ７０６で、組合せ回路１３（２）から出力されるリードライト信号ＲＤＷＴに従って、アドレス信号ＡＤＤＲＥＳＳが示すメモリ回路１６のアドレスＡＸに、データ信号ＤＡＴＡが示すデータＤＸを記憶する。

半導体試験装置２０は、時刻ｔ７０７で、半導体集積回路１０のアドレス信号ＡＤＤＲＥＳＳの状態を反転することによって、該信号の状態をＡＸから≠ＡＸに遷移させる。半導体試験装置２０は、時刻ｔ７０８で、半導体集積回路１０のアドレス信号ＡＤＤＲＥＳＳの状態を反転することによって、該信号の状態を≠ＡＸからＡＸに遷移させるとともに、リードライト信号ＲＤＷＴによって、アドレス信号ＡＤＤＲＥＳＳが示すメモリ回路１６のアドレスＡＸから該アドレスに記憶されたデータＤＸを読出し、該読出したデータを組合せ回路１３（３）に出力させる。半導体試験装置２０は、時刻ｔ７０９で、出力制御回路１２（２）によって、組合せ回路１３（３）を介してデータＤＸをラッチする。

半導体試験装置２０は、時刻ｔ７１０で、スキャン制御信号ＳＣＣＮＴの状態を“１”に設定する。これにより、半導体集積回路１０は、スキャンモードを有効にするとともに、チップ選択信号ＣＳＥＬの状態を“１”に遷移させることによってメモリ回路１６の動作を無効にする。これにより、半導体集積回路１０は、時刻ｔ７１０以降で、クロックＣＬＫに基づいて、出力制御回路１２（２）の状態を外部に出力する。

上述したように、半導体集積回路１０は、半導体試験装置２０の制御の下、メモリ回路１６に対してデータの書き込みを行った後、アドレス信号ＡＤＤＲＥＳＳの状態（すなわち論理）を反転させ、そして、アドレス信号ＡＤＤＲＥＳＳの状態を反転させるとともに、メモリ回路１６に対してデータの読み出しを行う。これにより、半導体試験装置２０は、メモリ回路１６に対するデータの書き込み及び読み出し動作時に、メモリ回路１６に対するアドレス指定を一致させることができるため、出力制御回路１４から、組合せ回路１３（２）、メモリ回路１６及び組合せ回路１３（３）を介して、出力制御回路１２（２）に至る経路の遅延故障を検出することができる。

上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。

例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。

また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ（技術的事項）を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。

本発明は、半導体集積回路の分野に広く利用することができる。

１…半導体集積回路
１０…半導体集積回路
１１…クロック生成回路
１１１…ＰＬＬ回路
１１２…クロックフィルター
１１３，１１４…選択回路
１２…出力制御回路
１２１…選択回路
１２２…順序回路
１３…組合せ回路
１３１…論理回路
１４…出力制御回路
１４１…論理否定回路
１４２…選択回路
１５…選択回路
１６…メモリ回路
１００…試験回路
２０…半導体試験装置
２１…インターフェース装置
２２…制御装置
２２１…プロセッサモジュール
２２２…メモリモジュール
２３…コンパレータ
２４…記憶装置

Claims (7)

1. 複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備える半導体集積回路の遅延故障を検出するために前記半導体集積回路に設けられた試験回路であって、
   前記試験回路は、前記半導体集積回路に接続される試験装置の制御の下、
   前記複数の順序回路のうちの、前記第１の組合せ回路を介して前記メモリ回路のアドレス端子に至る第１の順序回路の出力に対して所定の処理を行った結果を前記第１の順序回路に入力し、
   前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理を行った結果に従って、前記第１の組合せ回路を介して所定のデータを前記メモリ回路に記憶させ、
   前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを前記半導体集積回路の遅延故障の検出の結果として読み出すように構成される、
   試験回路。
2. 前記複数の順序回路は、直列に接続されており、
   前記試験回路は、前記所定の処理の結果を前記第１の順序回路に入力する前に、最前段の前記順序回路に所定のテストパターンを入力し、前記所定のクロックに基づいて、前記最前段の順序回路から最後段の前記順序回路まで前記テストパターンを伝搬させる、
   請求項１に記載の試験回路。
3. 前記最前段の順序回路に前記所定のテストパターンを入力する前に、前記所定のクロックの周波数を第１の周波数に設定し、
   前記最前段の順序回路から前記最後段の順序回路まで前記所定のテストパターンを伝搬させた後に、前記所定のクロックの周波数を前記第１の周波数よりも高い第２の周波数に設定する、
   請求項２に記載の試験回路。
4. 前記半導体集積回路は、前記メモリ回路の後段に接続される第２の組合せ回路と、前記第２の組合せ回路の後段に接続された第２の出力制御回路とをさらに備え、
   前記第２の出力制御回路は、直列に接続された複数の順序回路を含み、
   前記試験回路は、前記所定のクロックに基づいて、前記メモリ回路から読み出したデータを前記第２の組合せ回路を介して前記第２の出力制御回路の最前段の前記順序回路によってラッチし、前記所定のクロックに基づいて、前記第２の出力制御回路の前記最前段の順序回路がラッチしたデータを最後段の前記順序回路まで伝搬させる、
   請求項１に記載の試験回路。
5. 前記所定の処理は、論理否定である、請求項１記載の試験回路。
6. 複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備える半導体集積回路の遅延故障を、試験装置の制御の下、検出するための試験方法であって、
   前記複数の順序回路のうちの第１の順序回路の出力に対する所定の処理の結果を前記第１の順序回路に入力することと、
   前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第１の組合せ回路を介して前記メモリ回路に所定のデータを記憶させることと、
   前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出すことと、
   前記メモリ回路から読み出したデータが期待値を示す第１の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行うことと、
   を含む、試験方法。
7. 半導体集積回路の遅延故障を検出するためのプログラムであって、
   前記半導体集積回路は、複数の順序回路を含む第１の出力制御回路と、前記第１の出力制御回路の後段に接続される第１の組合せ回路と、前記第１の組合せ回路の後段に接続されるメモリ回路とを備え、
   前記プログラムは、試験装置の制御装置に、
   前記複数の順序回路のうちの第１の順序回路の出力に対する所定の処理の結果を前記第１の順序回路に入力させる機能と、
   前記複数の順序回路と前記メモリ回路とに入力される所定のクロックの所定の交番タイミングで、前記所定の処理の結果に従って、前記第１の組合せ回路を介して前記メモリ回路に所定のデータを記憶させる機能と、
   前記所定のクロックが前記所定の交番タイミング後に奇数回交番した後の次の交番タイミングで、前記メモリ回路から前記記憶したデータを読み出す機能と、
   前記メモリ回路から読み出したデータが期待値を示す第１の状態であるか否かを判断し、該判断の結果に基づいて遅延故障の検出を行う機能と、
   を実現させるプログラム。