JP4869911B2 - ロジックbist回路及びモジュロ回路 - Google Patents
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Description
11 テスト制御部
12、12A、12B パターン生成器
13 テスト対象回路
16、17 セレクタ
20、20A、20B モジュロ回路
22、22A、22B モジュロ期待値生成回路
221、222 入力モジュロ生成回路
221A、222A 入力モジュロ生成回路
223 モジュロ値持回り回路
225 モジュロ演算器
226 セレクタ
24 結果モジュロ生成回路
24A 結果モジュロ生成回路
26 比較器
Claims (12)
- 演算器をテスト対象とする回路のロジックBIST回路において、
前記テスト対象回路に供給する入力データから応答結果の期待値モジュロ値を生成するモジュロ期待値生成回路と、
前記テスト対象回路から出力される前記応答結果のモジュロ値を求める結果モジュロ生成回路と、
前記応答結果のモジュロ値と前記期待値モジュロ値とを比較する比較器と、
を有し、
前記テスト対象回路は、1つの入力パターンデータと固定値とに対して演算を施して、前記応答結果を出力する回路であり、
前記モジュロ期待値生成回路は、
前記入力パターンデータから入力モジュロ値を生成する入力モジュロ値生成回路と、
前記入力モジュロ値とモジュロ固定値とに対して前記テスト対象回路と同じ演算を施して、演算モジュロ値を出力するモジュロ演算器と、
を有することを特徴とするロジックBIST回路。 - 前記演算モジュロ値を前記期待値モジュロ値として出力する出力手段を有する、請求項1に記載のロジックBIST回路。
- 前記入力モジュロ生成回路と前記モジュロ演算器との間に挿入されて、前記入力モジュロ値を保持するモジュロ値持回り回路を更に有する、請求項1に記載のロジックBIST回路。
- 前記演算モジュロ値と前記モジュロ値持回り回路で保持された前記入力モジュロ値とのどちらか一方を選択して、選択した値を前記期待値モジュロ値として出力するセレクタを有する、請求項3に記載のロジックBIST回路。
- 演算器をテスト対象とする回路にパターン生成器から入力データを供給して、前記テスト対象回路から出力される応答結果から、前記テスト対象回路が故障しているか否かを判断するためのモジュロ回路であって、
前記入力データから前記応答結果の期待値モジュロ値を生成するモジュロ期待値生成回路と、
前記応答結果のモジュロ値を求める結果モジュロ生成回路と、
前記応答結果のモジュロ値と前記期待値モジュロ値とを比較する比較器と、
を有し、
前記テスト対象回路は、1つの入力パターンデータと固定値とに対して演算を施して、前記応答結果を出力する回路であり、
前記モジュロ期待値生成回路は、
前記入力パターンデータから入力モジュロ値を生成する入力モジュロ値生成回路と、
前記入力モジュロ値とモジュロ固定値とに対して前記テスト対象回路と同じ演算を施して、演算モジュロ値を出力するモジュロ演算器と、
を有することを特徴とするモジュロ回路。 - 前記演算モジュロ値を前記期待値モジュロ値として出力する出力手段を有する、請求項5に記載のモジュロ回路。
- 前記入力モジュロ生成回路と前記モジュロ演算器との間に挿入されて、前記入力モジュロ値を保持するモジュロ値持回り回路を更に有する、請求項5に記載のモジュロ回路。
- 前記演算モジュロ値と前記モジュロ値持回り回路で保持された前記入力モジュロ値とのどちらか一方を選択して、選択した値を前記期待値モジュロ値として出力するセレクタを有する、請求項7に記載のモジュロ回路。
- 演算器をテスト対象とする回路のロジックBIST方法であって、
前記テスト対象回路に入力データを供給するステップと、
前記入力データから前記テスト対象回路の応答結果の期待値モジュロ値を生成するステップと、
前記応答結果のモジュロ値を求めるステップと、
前記応答結果のモジュロ値と前記期待値モジュロ値とを比較するステップと、
を有し、
前記テスト対象回路は、1つの入力パターンデータと固定値とに対して演算を施して、前記応答結果を出力する回路であり、
前記期待値モジュロ値を生成するステップは、
前記入力パターンデータから入力モジュロ値を生成するステップと、
前記入力モジュロ値とモジュロ固定値とに対して前記テスト対象回路と同じ演算を施して、演算モジュロ値を出力するステップと、
を有することを特徴とするロジックBIST方法。 - 前記期待値モジュロ値を生成するステップは、前記演算モジュロ値を前記期待値モジュロ値として出力するステップを有する、請求項9に記載のロジックBIST方法。
- 前記期待値モジュロ値を生成するステップは、前記入力モジュロ値を生成するステップと前記演算モジュロ値を出力するステップとの間に挿入されて、前記入力モジュロ値を保持するステップを更に有する、請求項9に記載のロジックBIST方法。
- 前記期待値モジュロ値を生成するステップは、前記演算モジュロ値と前記保持された前記入力モジュロ値とのどちらか一方を選択して、選択した値を前記期待値モジュロ値として出力するステップを有する、請求項11に記載のロジックBIST方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006349394A JP4869911B2 (ja) | 2006-12-26 | 2006-12-26 | ロジックbist回路及びモジュロ回路 |
Applications Claiming Priority (1)
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JP2008157860A JP2008157860A (ja) | 2008-07-10 |
JP4869911B2 true JP4869911B2 (ja) | 2012-02-08 |
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JP (1) | JP4869911B2 (ja) |
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US11280831B2 (en) | 2019-09-02 | 2022-03-22 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit with self testing and method of testing |
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---|---|---|---|---|
JPH0786840B2 (ja) * | 1986-07-03 | 1995-09-20 | 日本電気株式会社 | モジュロw回路 |
JPH07294606A (ja) * | 1994-04-25 | 1995-11-10 | Nippondenso Co Ltd | 半導体集積回路の自己検査回路 |
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