JP6523006B2 - 半導体装置 - Google Patents
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- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
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Description
閾値電圧 :0.6ボルト
通常電源電圧:1.5ボルト
電源耐電圧 :4.0ボルト
であるとして説明する。
閾値電圧 :0.6ボルト
通常電源電圧:1.5ボルト
電源耐電圧 :4.0ボルト
であるとして説明する。
I:駆動電流
μ:キャリア移動度
Cox:出力トランジスタ(P5)のゲート容量
W:出力トランジスタ(P5)のゲート幅
L:出力トランジスタ(P5)のゲート長
Vgs:出力トランジスタ(P5)のゲート・ソース間電圧
Vt:出力トランジスタ(P5)の閾値電圧
20 内部回路
30 高電圧保護回路
D1〜D3 ダイオード
Q1〜Q3 トランジスタ
Claims (8)
- 電源電圧に基づいて前記電源電圧の電圧値よりも低い電圧値を有する内部電源電圧を生成し、自身の出力端から出力する電圧レギュレータと、
前記内部電源電圧の供給を受ける内部回路と、
ダーリントン接続された夫々PNP型の第1〜第N(Nは2以上の整数)のトランジスタを含み、前記第1〜第Nのトランジスタ各々のコレクタ端子に接地電位が印加されており、前記第1〜第Nのトランジスタのうちの第1のトランジスタのエミッタ端子が前記電圧レギュレータの前記出力端に接続されていると共に、前記第1〜第Nのトランジスタのうちの第Nのトランジスタのベース端子に前記接地電位が印加されている保護回路と、を有することを特徴とする半導体装置。 - 前記電圧レギュレータは、前記出力端の電圧を分圧した分圧電圧と基準電圧との差分値に対応した電圧を、前記内部電源電圧として出力するpチャネルMOS型の出力トランジスタを含み、
前記出力トランジスタのソース端子には前記電源電圧が印加されており、
前記出力トランジスタのゲート端子及び前記ソース端子間には前記出力トランジスタのゲート・ソース間電圧を前記電源電圧よりも低い所定の電圧値にクランプするクランプ回路が設けられていることを特徴とする請求項1記載の半導体装置。 - 前記所定の電圧値は前記出力トランジスタの閾値電圧よりも高いことを特徴とする請求項2記載の半導体装置。
- 前記クランプ回路は、前記出力トランジスタの前記ソース端子にアノード端子が接続された第1のダイオードと、前記出力トランジスタの前記ゲート端子にカソード端子が接続された第2のダイオードとを含む複数のダイオードが直列に接続された直列ダイオード群を有することを特徴とする請求項2又は3記載の半導体装置。
- 電源電圧の電圧値よりも低い電圧値を有する内部電源電圧をpチャネルMOS型の出力トランジスタのドレイン端子を介して出力する電圧レギュレータと、
前記内部電源電圧の供給を受ける内部回路と、
前記出力トランジスタのドレイン端子に接続されており、前記内部電源電圧の電圧増加を抑制する保護回路と、を有し、
前記出力トランジスタのソース端子には前記電源電圧が印加されており、
前記出力トランジスタのゲート端子及び前記ソース端子間には前記出力トランジスタのゲート・ソース間電圧を前記電源電圧よりも低い所定の電圧値にクランプするクランプ回路が設けられていることを特徴とする半導体装置。 - 前記保護回路は、ダーリントン接続された夫々PNP型の第1〜第N(Nは2以上の整数)のトランジスタを含み、
前記第1〜第Nのトランジスタ各々のコレクタ端子に接地電位が印加されており、前記第1〜第Nのトランジスタのうちの第1のトランジスタのエミッタ端子が前記出力トランジスタのドレイン端子に接続されていると共に、前記第1〜第Nのトランジスタのうちの第Nのトランジスタのベース端子に接地電位が印加されていることを特徴とする請求項5に記載の半導体装置。 - 前記所定の電圧値は前記出力トランジスタの閾値電圧よりも高いことを特徴とする請求項5又は6に記載の半導体装置。
- 前記クランプ回路は、前記出力トランジスタの前記ソース端子にアノード端子が接続された第1のダイオードと、前記出力トランジスタの前記ゲート端子にカソード端子が接続された第2のダイオードとを含む複数のダイオードが直列に接続された直列ダイオード群を有することを特徴とする請求項5〜7のいずれか1に記載の半導体装置。
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