JP7240075B2 - 定電圧回路 - Google Patents

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Description

本発明は、定電圧回路に関する。
図３に、従来の定電圧回路３００の回路図を示す。
従来の定電圧回路３００は、電源端子１０１と、接地端子１０２と、出力端子１０３と、ツェナーダイオード３１１と、抵抗３１２とを備えている。
定電圧回路３００は、電源端子１０１と接地端子１０２の間にツェナーダイオード３１１の降伏電圧以上の電圧を印加する。ツェナーダイオード３１１は、降伏してその両端に降伏電圧を発生する。抵抗３１２は、ツェナーダイオード３１１の電流が流れすぎないように調整する。
以上のように、従来の定電圧回路３００は、ツェナーダイオード３１１の降伏現象を利用し、出力端子１０３から電圧ＶＲＥＦを出力する。電圧ＶＲＥＦは、電源端子１０１の電圧ＶＤＤを基準として生成される（例えば、特許文献１参照）。
特開２００６―１１５５９４号公報
しかしながら、上記のような従来の定電圧回路３００の出力電圧は、使用する半導体プロセスによって用意されてたツェナーダイオード３１１の降伏電圧によって決定されてしまう。
本発明は、任意の定電圧を出力することが可能な定電圧回路を提供することを目的とする。
本発明の定電圧回路は、ドレインが第１電源端子に接続され、ゲートとソースが接続された第１導電型のデプレッショントランジスタと、前記第１電源端子と出力端子の間に接続された分圧回路と、ドレインが前記デプレッショントランジスタのソースに接続され、ソースが前記出力端子に接続され、ゲートが前記分圧回路の出力端子に接続された第１導電型の第１エンハンスメントトランジスタと、ソースが前記第１電源端子に接続され、ドレインが前記出力端子に接続され、ゲートが前記第１エンハンスメントトランジスタのドレインに接続された第２導電型の第２エンハンスメントトランジスタと、一端が前記出力端子に接続され、他端が第２電源端子に接続されたプルダウン素子と、を備え、前記出力端子に、前記第１電源端子を基準とし、前記分圧回路の分圧比に応じた定電圧を出力することを特徴とする。
本発明の定電圧回路によれば、分圧回路で構成した負帰還ループを備えたので、分圧回路の分圧比を調整することによって、任意の定電圧を出力することが可能となる。
本発明の実施形態の定電圧回路を示す回路図である。 本実施形態の定電圧回路の分圧回路の他の例を示す回路図である。 従来の定電圧回路を示す回路図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の実施形態の定電圧回路１００の回路図である。
本実施形態の定電圧回路１００は、電源端子１０１と、接地端子１０２と、出力端子１０３と、分圧回路１２０と、デプレッション型のＮＭＯＳトランジスタ１１１と、エンハンスメント型のＮＭＯＳトランジスタ１１２と、エンハンスメント型のＰＭＯＳトランジスタ１１３と、プルダウン素子１１４を備えている。分圧回路１２０は、直列に接続された抵抗１２１と抵抗１２２を備えている。
プルダウン素子１１４は、例えば、図示したように定電流回路である。
電源端子１０１は、電圧ＶＤＤが印加される。出力端子１０３は、電圧ＶＲＥＦを出力する。
抵抗１２１は、一端が電源端子１０１に接続され、他端が抵抗１２２の一端に接続されている。抵抗１２２の他端は、出力端子１０３に接続されている。ＮＭＯＳトランジスタ１１１は、ドレインが電源端子１０１に接続され、ゲートとソースがＮＭＯＳトランジスタ１１２のドレインとＰＭＯＳトランジスタ１１３のゲートに接続されている。ＮＭＯＳトランジスタ１１２は、ゲートが抵抗１２１と抵抗１２２の接続点（分圧回路１２０の出力端子）に接続され、ソースが出力端子１０３に接続されている。ＰＭＯＳトランジスタ１１３は、ソースが電源端子１０１に接続され、ドレインが出力端子１０３に接続されている。プルダウン素子１１４は、一端が出力端子１０３に接続され、他端が接地端子１０２に接続されている。
次に、上記のように構成された定電圧回路１００の動作について説明する。
分圧回路１２０は、電源端子１０１と出力端子１０３の端子間電圧を分圧し、分圧電圧をＮＭＯＳトランジスタ１１２のゲートに供給する。ＮＭＯＳトランジスタ１１１は、ゲートとソースが接続されているため定電流源として動作し、定電流をＮＭＯＳトランジスタ１１２に供給する。ＮＭＯＳトランジスタ１１２は、ゲートとソース間電圧が大きくなるとそのドレイン電圧が低くなり、逆にゲートとソース間電圧が小さくなるとそのドレイン電圧が高くなるように動作する。ＰＭＯＳトランジスタ１１３は、ＮＭＯＳトランジスタ１１２のドレイン電圧がゲートに入力される、ソース接地増幅回路である。プルダウン素子１１４は、分圧回路１２０とＮＭＯＳトランジスタ１１２、ＰＭＯＳトランジスタ１１３に最低限の電流を流すために設けられている。
定電圧回路１００は、このような回路構成によって負帰還ループが構成されるため、ＮＭＯＳトランジスタ１１２のゲートソース間の電圧が一定になるように動作して、電源端子１０１と出力端子１０３の間に一定の電圧ＶＲＥＦを生成することが出来る。
電圧ＶＲＥＦが所望の電圧よりも低下した場合、分圧回路１２０の２つの入力端子間の電位差が増加し、ＮＭＯＳトランジスタ１１２のゲートとソース間の電圧も大きくなる。このときＮＭＯＳトランジスタ１１２のドレイン電圧が低下するため、ＰＭＯＳトランジスタ１１３は、ゲート電圧が低下する。従って、ＰＭＯＳトランジスタ１１３のドレイン電流が増加するため、出力端子１０３の電圧ＶＲＥＦが上昇して、所望の値に負帰還制御される。
電圧ＶＲＥＦが所望の電圧よりも上昇した場合、分圧回路１２０の２つの入力端子間の電位差が低下し、ＮＭＯＳトランジスタ１１２のゲートとソース間の電圧も小さくなる。このときＮＭＯＳトランジスタ１１２のドレイン電圧が上昇するため、ＰＭＯＳトランジスタ１１３は、ゲート電圧が上昇する。従って、ＰＭＯＳトランジスタ１１３のドレイン電流が低下するため、出力端子１０３の電圧ＶＲＥＦが低下して、所望の値に負帰還制御される。
そして、電圧ＶＲＥＦは、電源電圧をＶＤＤ、分圧回路の分圧比をα、ＮＭＯＳトランジスタ１１２のゲートソース間の電圧をＶＧＳとすると、以下の式のように決定される。
ＶＲＥＦ＝ＶＤＤ－α＊ＶＧＳ
本実施形態の定電圧回路１００は、分圧比α、即ち、分圧回路１２０の抵抗１２１と抵抗１２２の抵抗値を変えることによって、任意の定電圧ＶＲＥＦを得ることが可能である。
なお、分圧回路１２０は、２つの抵抗で構成した例で説明したが、３つ以上の抵抗で構成しても良い。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能である。
例えば、分圧回路１２０は、直列に接続された抵抗１２１と抵抗１２２で説明したが、図２に示すように、直列に接続されたエンハンスメント型のＮＭＯＳトランジスタ１１３、１１４で構成しても良い。また、ＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。また、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを入れ替えて、反転した回路構成を用いることも可能である。また、プルダウン素子１１４は、プルダウン機能を有していれば良く、定電流回路に限定されない。
１００ 定電圧回路
１１１ デプレッション型ＮＭＯＳトランジスタ
１１２、２２１、２２２ エンハンスメント型ＮＭＯＳトランジスタ
１１３ エンハンスメント型ＰＭＯＳトランジスタ
１１４ プルダウン素子
１２０ 分圧回路
１２１、１２２ 抵抗

Claims (3)

  1. ドレインが第１電源端子に接続され、ゲートとソースが接続された第１導電型のデプレッショントランジスタと、
    前記第１電源端子と出力端子の間に接続された分圧回路と、
    ドレインが前記デプレッショントランジスタのソースに接続され、ソースが前記出力端子に接続され、ゲートが前記分圧回路の出力端子に接続された第１導電型の第１エンハンスメントトランジスタと、
    ソースが前記第１電源端子に接続され、ドレインが前記出力端子に接続され、ゲートが前記第１エンハンスメントトランジスタのドレインに接続された第２導電型の第２エンハンスメントトランジスタと、
    一端が前記出力端子に接続され、他端が第２電源端子に接続されたプルダウン素子と、を備え、
    前記出力端子に、前記第１電源端子を基準とし、前記分圧回路の分圧比に応じた定電圧を出力することを特徴とする定電圧回路。
  2. 前記分圧回路は、複数の抵抗で構成されたことを特徴とする請求項１に記載の定電圧回路。
  3. 前記分圧回路が複数のエンハンスメントトランジスタで構成されたことを特徴とする請求項１に記載の定電圧回路。
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