以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
<不揮発性メモリー>
図1は、本発明の一実施形態に係る半導体集積回路装置に内蔵された不揮発性メモリーの構成例を示すブロック図である。本発明の一実施形態に係る半導体集積回路装置は、フラッシュメモリーやEEPROM等の電気的に書き換え可能な不揮発性メモリーのみを内蔵しても良いし、不揮発性メモリーに加えて、所定の機能を有する回路ブロック又はCPU(中央演算装置)等の機能回路を内蔵しても良い。以下においては、不揮発性メモリーの一例として、フラッシュメモリーについて説明する。
図1に示すように、この不揮発性メモリーは、メモリーセルアレイ10と、電源回路20と、駆動電位生成回路30と、ワード線駆動回路40と、ソース線駆動回路50と、スイッチ回路60と、メモリー制御回路70とを含んでいる。メモリー制御回路70は、メモリーセルアレイ10に含まれている複数のメモリーセルに消去動作、書き込み動作、又は、読み出し動作を行わせるように、電源回路20〜スイッチ回路60を制御する。
メモリーセルアレイ10の複数のメモリーセルは、m行n列のマトリックス状に配置されている(m及びnは、2以上の整数)。例えば、メモリーセルアレイ10は、2048行のメモリーセルを含んでいる。また、1行のメモリーセルは、1024個のメモリーセルを含み、128個の8ビットデータを記憶することができる。
また、メモリーセルアレイ10は、複数のワード線WL0、WL1、・・・、WLmと、複数のソース線SL0、SL1、・・・、SLmと、複数のビット線BL0、BL1、・・・、BLnとを含んでいる。それらのワード線の各々は、それぞれの行に配置された複数のメモリーセルに接続されている。また、それらのビット線の各々は、それぞれの列に配置された複数のメモリーセルに接続されている。
電源回路20には、例えば、基準電源電位VSSと、データ消去及びデータ書き込み用の高電源電位VPPと、ロジック回路用のロジック電源電位VDDとが、外部から供給される。あるいは、電源回路20は、外部から供給される複数の電源電位の内の1つの電源電位を昇圧又は降圧することにより、他の電源電位を生成しても良い。
基準電源電位VSSは、他の電位に対して相対的な基準となる基準電位であり、以下においては、基準電源電位VSSが接地電位(0V)である場合について説明する。高電源電位VPPは、基準電源電位VSSよりも高い所定の電位であり、例えば、5V〜10V程度である。ロジック電源電位VDDは、基準電源電位VSSよりも高く高電源電位VPPよりも低い電位であり、例えば、1.2V〜1.8V程度である。ロジック電源電位VDDは、半導体集積回路装置において不揮発性メモリーと共に使用される機能回路の電源電位と共用されても良い。
電源回路20は、ロジック電源電位VDDをメモリー制御回路70に供給すると共に、メモリー制御回路70の制御の下で、高電源電位VPP及びロジック電源電位VDDを、必要に応じて不揮発性メモリーの各部に供給する。図1においては、電源回路20から駆動電位生成回路30に供給される電源電位がワード線電源電位VWLとして示されており、電源回路20からソース線駆動回路50に供給される電源電位がソース線電源電位VSLとして示されている。
例えば、メモリーセルを消去状態にする消去モードにおいて、電源回路20は、高電源電位VPPを駆動電位生成回路30及びソース線駆動回路50に供給する。駆動電位生成回路30は、高電源電位VPPをワード線駆動回路40に供給する。
メモリーセルにデータを書き込む書き込みモードにおいて、電源回路20は、高電源電位VPPを駆動電位生成回路30及びソース線駆動回路50に供給する。駆動電位生成回路30は、高電源電位VPPをワード線駆動回路40に供給する。
メモリーセルからデータを読み出す読み出しモードにおいて、電源回路20は、ロジック電源電位VDDを駆動電位生成回路30及びソース線駆動回路50に供給する。駆動電位生成回路30は、データ読み出し回路71に供給される高電位側の電源電位(ロジック電源電位VDD)よりも高い駆動電位(例えば、駆動電位VUP)を生成し、駆動電位をワード線駆動回路40に供給する。
メモリーセルのベリファイモードにおいて、電源回路20は、ロジック電源電位VDDを駆動電位生成回路30及びソース線駆動回路50に供給する。駆動電位生成回路30は、データ読み出し回路71に供給される高電位側の電源電位(ロジック電源電位VDD)よりも高い駆動電位(例えば、駆動電位VUP)を生成し、駆動電位をワード線駆動回路40に供給する。
リファレンスセルのベリファイモードにおいて、電源回路20は、高電源電位VPP及びロジック電源電位VDDを駆動電位生成回路30に供給すると共に、高電源電位VPPをソース線駆動回路50に供給する。駆動電位生成回路30は、高電源電位VPP及び駆動電位VUPをワード線駆動回路40に供給する。
ワード線駆動回路40は、複数のワード線WL0、WL1、・・・、WLmに接続されており、メモリー制御回路70によって選択されるメモリーセルに接続されたワード線を駆動する。ソース線駆動回路50は、複数のソース線SL1、SL2、・・・、SLmに接続されており、メモリー制御回路70によって選択されるメモリーセルに接続されたソース線を駆動する。
スイッチ回路60は、例えば、複数のビット線BL0、BL1、・・・、BLnの経路にそれぞれ接続された複数のトランジスターを含み、それらのトランジスターは、メモリー制御回路70の制御の下でオン又はオフする。メモリー制御回路70は、スイッチ回路60を介して、複数のビット線BL0、BL1、・・・、BLnに接続されたメモリーセルに接続可能となっている。
メモリー制御回路70は、例えば、組み合わせ回路及び順序回路を含む論理回路や、アナログ回路等で構成され、少なくとも1つのリファレンスセル(図1には、リファレンスセルRC1及びRC2を示す)と、データ読み出し回路71と、ベリファイ回路72とを含んでいる。メモリー制御回路70には、チップセレクト信号CS、モードセレクト信号MS、動作クロック信号CK、及び、アドレス信号ADが供給される。
メモリー制御回路70は、チップセレクト信号CSによって不揮発性メモリーが選択されたときに、モードセレクト信号MSに従って、不揮発性メモリーを、消去モード、書き込みモード、読み出しモード、メモリーセルのベリファイモード、又は、リファレンスセルのベリファイモードに設定する。
書き込みモード、読み出しモード、及び、メモリーセルのベリファイモードにおいて、メモリー制御回路70は、動作クロック信号CKに同期して、アドレス信号ADによって指定されたメモリーセルにアクセスするように不揮発性メモリーの各部を制御する。
書き込みモードにおいて、メモリー制御回路70は、書き込みデータを入力し、アドレス信号ADによって指定されたメモリーセルにデータを書き込むように不揮発性メモリーの各部を制御する。また、読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路70は、アドレス信号ADによって指定されたメモリーセルからデータを読み出すように不揮発性メモリーの各部を制御し、読み出しデータを出力する。
例えば、読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路70は、アドレス信号ADによって指定されたメモリーセルに接続されたスイッチ回路60のトランジスターをオンさせて、そのメモリーセルに流れる読み出し電流に基づいてデータを読み出す。
その際に、データ読み出し回路71は、少なくとも1つのリファレンスセルに流れる電流に基づいて判定電流を生成する。また、データ読み出し回路71は、アドレス信号ADによって指定されたメモリーセルに流れる電流を判定電流と比較することにより、指定されたメモリーセルに記憶されているデータが「0」であるか「1」であるかを判定する。
図2は、図1に示す駆動電位生成回路及びメモリーセルアレイ等の構成例を示す回路図である。
<駆動電位生成回路の第1の例>
図2には、駆動電位生成回路30に含まれている昇圧回路の構成例が示されている。第1の例においては、駆動電位生成回路30が、少なくとも書き込み状態のメモリーセルのベリファイモードにおいて、ブートストラップ動作を行うことにより、データ読み出し回路71に供給される電源電圧(VDD−VSS)を昇圧して駆動電位VUPを生成する昇圧回路を含んでいる。
図2に示すように、駆動電位生成回路30は、インバーター31と、PチャネルMOSトランジスターQP30と、インバーターを構成するPチャネルMOSトランジスターQP31及びNチャネルMOSトランジスターQN31と、キャパシターC0と、電源ラインSPL1とを含んでいる。
インバーター31は、ブートパルスイネーブル信号BPEを反転して、反転されたブートパルスイネーブル信号BPEを出力する。トランジスターQP30のゲートには、ブートパルスイネーブル信号BPEが印加される。トランジスターQP30のソースには、ワード線電源電位VWLが供給される。トランジスターQP30のドレインには、電源ラインSPL1が接続されている。
メモリー制御回路70は、消去モードにおいて、消去モード信号ERをハイレベルに活性化し、読み出しモード及びベリファイモードにおいて、消去モード信号ERをローレベルに非活性化する。読み出しモード及びベリファイモードにおいて、ブートパルスイネーブル信号BPEがローレベルに非活性化されているときに、トランジスターQP30がオンして、電源ラインSPL1にワード線電源電位VWLを供給する。ここで、ワード線電源電位VWLは、ロジック電源電圧VDDと同電位である。
インバーターを構成するトランジスターQP31のソースには、ワード線電源電位VWLが供給され、トランジスターQP31及びQN31のドレインはノードN1に接続され、トランジスターQN31のソースには、基準電源電位VSSが供給される。トランジスターQP31及びQN31のゲートには、反転されたブートパルスイネーブル信号BPEが印加される。キャパシターC0は、例えば、PチャネルMOSトランジスターで構成され、ノードN1と電源ラインSPL1との間に接続されている。
読み出しモード及びベリファイモードにおいて、ブートパルスイネーブル信号BPEがローレベルに非活性化されているときに、反転されたブートパルスイネーブル信号BPEがハイレベルになる。従って、トランジスターQP31がオフし、トランジスターQN31がオンして、ノードN1に基準電源電位VSSが供給される。
次に、ブートパルスイネーブル信号BPEがハイレベルに活性化されると、トランジスターQP30がオフになる。この時点で、電源ラインSPL1には、ワード線電源電位VWLが供給されている。また、トランジスターQP31がオンし、トランジスターQN31がオフして、ノードN1にワード線電源電位VWLが供給される。それにより、キャパシターC0が放電動作を行い、電源ラインSPL1の電位は、ワード線電源電位VWLの約2倍に上昇する。
<メモリーセルアレイ>
各々のメモリーセルMCは、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するNチャネルMOSトランジスターを含んでいる。メモリーセルMCのトランジスターは、フローティングゲートに蓄積される電荷に応じて1ビットのデータを記憶する。
ワード線WL0、WL1、・・・の各々は、それぞれの行に配置された複数のメモリーセルMCのトランジスターのコントロールゲートに接続されている。ソース線SL0、SL1、・・・の各々は、それぞれの行に配置された複数のメモリーセルMCのトランジスターのソースに接続されている。また、ビット線BL0、BL1、・・・の各々は、それぞれの列に配置された複数のメモリーセルMCのトランジスターのドレインに接続されている。
ワード線駆動回路40(図1)は、ワード線WL0、WL1、・・・に接続されたメモリーセルMCのトランジスターのコントロールゲートを駆動する複数のワード線ドライバー41と、複数のNチャネルMOSトランジスター42と、ワード線ドライバー41の高電位側電源を供給するインバーター43とを含んでいる。各々のワード線ドライバー41は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。各々のワード線ドライバー41には、インバーター43からワード線電源電位VWL又は駆動電位VUPが供給される。
複数のワード線ドライバー41の入力端子には、メモリーセルアレイを構成する複数のメモリーセルの内から1行又は複数行のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの行選択信号SW0、SW1、・・・が、メモリー制御回路70から入力される。ワード線ドライバー41は、行選択信号がアクティブであるときに、ワード線電源電位VWL又は駆動電位VUPをワード線に出力し、行選択信号がノンアクティブであるときに、基準電源電位VSSをワード線に出力する。
ソース線駆動回路50(図1)は、ソース線SL0、SL1、・・・に接続されたメモリーセルMCのトランジスターのソースを駆動するために、ソース線ドライバー51と、複数のトランスミッションゲートTGと、複数のインバーター52とを含んでいる。ソース線ドライバー51は、例えば、レベルシフター、バッファー回路、又は、インバーター等で構成される。複数のトランスミッションゲートTGは、ソース線ドライバー51の出力端子とソース線SL0、SL1、・・・との間に接続されている。
ソース線ドライバー51には、電源回路20(図1)からソース線電源電位VSLが供給される。ソース線ドライバー51の入力端子には、ソース線に高電源電位を印加する際にハイレベルに活性化されるハイアクティブのソース線駆動信号SSLが、メモリー制御回路70から入力される。ソース線ドライバー51は、ソース線駆動信号SSLがアクティブであるときに、ソース線電源電位VSLを出力し、ソース線駆動信号SSLがノンアクティブであるときに、基準電源電位VSSを出力する。
各々のトランスミッションゲートTGは、NチャネルMOSトランジスターと、PチャネルMOSトランジスターとで構成され、ソース線ドライバー51の出力端子とソース線との間の接続を開閉するスイッチ回路として機能する。トランスミッションゲートTGにおいて、NチャネルMOSトランジスターのゲートは、ワード線ドライバー41の出力端子に接続され、PチャネルMOSトランジスターのゲートは、インバーター52の出力端子に接続されている。
インバーター52には、ワード線駆動回路40(図1)からワード線電源電位VWL又はワード線昇圧電位VUPが供給される。インバーター52の入力端子には、行選択信号SW0〜SWmが入力される。インバーター52は、行選択信号SW0〜SWmを反転して、反転された信号をトランスミッションゲートTGのPチャネルMOSトランジスターのゲートに印加する。
スイッチ回路60は、ビット線BL0、BL1、・・・に接続されたメモリーセルMCのトランジスターのドレインとメモリー制御回路70との間に接続されたNチャネルMOSトランジスターQ0、Q1、・・・を含んでいる。トランジスターQ0、Q1、・・・のゲートには、メモリーセルアレイを構成する複数のメモリーセルの内から1列又は複数列のメモリーセルを選択する際にハイレベルに活性化されるハイアクティブの列選択信号SB0、SB1、・・・が、メモリー制御回路70から印加される。
書き込みモードにおいて、メモリー制御回路70は、アドレス信号によって指定されるメモリーセルMCに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号SSLをアクティブにする。以下においては、一例として、ワード線WL0及びビット線BL0が選択される場合について説明する。
インバーター43、ソース線ドライバー51、及び、インバーター52には、高電源電位VPPが供給される。ノンアクティブの消去モード信号ERが入力されるインバーター43によって、ワード線ドライバー41の高電位側電源端子に高電源電位VPPが供給される。アクティブの行選択信号SW0が入力されるワード線ドライバー41は、高電源電位VPPをワード線WL0に出力する。また、アクティブのソース線駆動信号SSLが入力されるソース線ドライバー51は、高電源電位VPPを出力する。
アクティブの行選択信号SW0が入力されるインバーター52は、高電源電位VPPを反転して、基準電源電位VSSをトランスミッションゲートTGのPチャネルMOSトランジスターのゲートに印加する。それにより、トランスミッションゲートTGがオンして、ソース線ドライバー51から出力される高電源電位VPPがソース線SL0に印加される。
また、アクティブの列選択信号SB0が入力されるスイッチ回路60のトランジスターQ0がオンして、メモリー制御回路70が、基準電源電位VSSをビット線BL0に印加する。このように、メモリー制御回路70は、アドレス信号によって指定されるメモリーセルMCのトランジスターのコントロールゲート及びソースに高電源電位VPPを印加するようにワード線駆動回路40(図1)及びソース線駆動回路50(図1)を制御すると共に、ドレインに基準電源電位VSSを印加する。
その結果、アドレス信号によって指定されるメモリーセルMCのトランジスターのソースからドレインに向けて電流が流れる。その電流によって発生したホットキャリア(本実施形態においては、電子)がフローティングゲートに注入されることにより、フローティングゲートに負の電荷が蓄積されるので、トランジスターの閾値電圧が上昇する。
一方、ノンアクティブの行選択信号SW1〜SWmが入力されるワード線ドライバー41は、基準電源電位VSSをワード線WL1〜WLmに出力する。ノンアクティブの行選択信号SW1〜SWmが入力されるインバーター52は、基準電源電位VSSを反転して、高電源電位VPPをトランスミッションゲートTGのPチャネルMOSトランジスターのゲートに印加する。従って、ワード線WL1〜WLmに接続されたトランスミッションゲートTGがオフする。また、ノンアクティブの列選択信号SB1〜SBnが入力されるスイッチ回路60のトランジスターQ1〜Qnがオフする。その結果、アドレス信号によって指定されていないメモリーセルMCのトランジスターのソース・ドレイン間には電流が流れないので、トランジスターの閾値電圧は変化しない。
消去モードにおいて、メモリー制御回路70は、アドレス信号によって指定されるメモリーセルMCに接続されたワード線を選択するために、対応する行選択信号をアクティブにし、それ以外の行選択信号をノンアクティブにすると共に、列選択信号SB0〜SBnをノンアクティブにし、ソース線駆動信号SSLをアクティブにする。以下においては、一例として、ワード線WL0が選択される場合について説明する。
インバーター43、ソース線ドライバー51、及び、インバーター52には、高電源電位VPPが供給される。アクティブの消去モード信号ERが入力されるインバーター43によって、ワード線ドライバー41の高電位側電源端子に基準電源電位VSSが印加される。アクティブの行選択信号SW0が入力されるワード線ドライバー41は活性化しないが、アクティブの消去モード信号ERがゲートに印加されるNチャネルMOSトランジスター42によって、基準電源電位VSSがワード線WL0に印加される。また、アクティブのソース線駆動信号SSLが入力されるソース線ドライバー51は、高電源電位VPPを出力する。
アクティブの行選択信号SW0が入力されるインバーター52は、高電源電位VPPを反転して、基準電源電位VSSをトランスミッションゲートTGのPチャネルMOSトランジスターのゲートに印加する。それにより、トランスミッションゲートTGのPチャネルMOSトランジスターがオンして、ソース線ドライバー51から出力される高電源電位VPPがソース線SL0に印加される。
また、ノンアクティブの列選択信号SB0〜SBnが入力されるスイッチ回路60のトランジスターQ0〜Qnがオフする。このように、メモリー制御回路70は、スイッチ回路60のトランジスターQ0〜QnをオフさせてメモリーセルMCのトランジスターのドレインをオープン状態(ハイ・インピーダンス状態)とし、コントロールゲートに基準電源電位VSSを印加するようにワード線駆動回路40(図1)を制御すると共に、ソースに高電源電位VPPを印加するようにソース線駆動回路50(図1)を制御する。その結果、メモリーセルMCのトランジスターのフローティングゲートに負の電荷が蓄積されている場合に、フローティングゲートに蓄積されている負の電荷がソースに放出されて、トランジスターの閾値電圧が低下する。
一方、ノンアクティブの行選択信号SW1〜SWmが入力されるインバーター52は、基準電源電位VSSを反転して、高電源電位VPPをトランスミッションゲートTGのPチャネルMOSトランジスターのゲートに印加する。従って、ワード線WL1〜WLmに接続されたトランスミッションゲートTGがオフする。その結果、アドレス信号によって指定されていないメモリーセルMCのトランジスターのフローティングゲートに蓄積されている負の電荷が放出されないので、トランジスターの閾値電圧は変化しない。
読み出しモード及びメモリーセルのベリファイモードにおいて、メモリー制御回路70は、アドレス信号によって指定されるメモリーセルに接続されたワード線及びビット線を選択するために、対応する行選択信号及び列選択信号をアクティブにし、それ以外の行選択信号及び列選択信号をノンアクティブにすると共に、ソース線駆動信号SSLをノンアクティブにする。以下においては、一例として、ワード線WL0及びビット線BL0が選択される場合について説明する。
インバーター43及びインバーター52には、ワード線昇圧電位VUPが供給され、ソース線ドライバー51には、ロジック電源電位VDDが供給される。ノンアクティブの消去モード信号ERが入力されるインバーター43によって、ワード線ドライバー41の高電位側電源端子にワード線昇圧電位VUPが供給される。アクティブの行選択信号SW0が入力されるワード線ドライバー41は、ワード線昇圧電位VUPをワード線WL0に出力する。また、ノンアクティブのソース線駆動信号SSLが入力されるソース線ドライバー51は、基準電源電位VSSを出力する。
ワード線ドライバー41から出力される駆動電位VUPは、ワード線WL0に接続されたトランスミッションゲートTGのNチャネルMOSトランジスターのゲートにも印加される。それにより、トランスミッションゲートTGのNチャネルMOSトランジスターがオンして、ソース線ドライバー51から出力される基準電源電位VSSがソース線SL0に印加される。
また、アクティブの列選択信号SB0が入力されるスイッチ回路60のトランジスターQ0がオンして、メモリー制御回路70が、ロジック電源電位VDDをビット線BL0に印加する。このように、メモリー制御回路70は、アドレス信号によって指定されるメモリーセルMCのトランジスターのコントロールゲートに駆動電位VUPを印加するようにワード線駆動回路40(図1)を制御すると共に、ソースに基準電源電位VSSを印加するようにソース線駆動回路50(図1)を制御し、スイッチ回路60のトランジスターQ0をオンさせてドレインにロジック電源電位VDDを印加する。
その結果、アドレス信号によって指定されるメモリーセルMCにおいて、メモリーセルMCのトランジスターのドレインからソースに向けてドレイン電流が流れる。ドレイン電流の大きさは、フローティングゲートに蓄積されている負の電荷の量によって異なるので、メモリー制御回路70は、ドレイン電流の大きさに基づいてメモリーセルMCからデータを読み出すことができる。
<駆動電位生成回路の第2の例>
図3は、図1に示す駆動電位生成回路に含まれている昇圧回路の別の構成例を示す回路図である。第2の例においては、駆動電位生成回路30が、少なくとも書き込み状態のメモリーセルのベリファイモードにおいて、チャージポンプ動作を行うことにより、データ読み出し回路71に供給される電源電圧(VDD−VSS)を昇圧して駆動電位VUPを生成する昇圧回路を含んでいる。ここでは、昇圧回路の昇圧比が2倍である場合について説明する。
図3に示すように、昇圧回路は、NチャネルMOSトランジスターQN32と、PチャネルMOSトランジスターQP33〜QP35と、キャパシターC1及びC2と、レベルシフター33及び34とを含んでいる。なお、昇圧回路が半導体集積回路装置に内蔵される場合には、キャパシターC1及びC2を半導体集積回路装置の外付けとしても良い。
ノードN1には基準電源電位VSSが供給され、ノードN2にはロジック電源電位VDDが供給される。昇圧回路は、メモリー制御回路70(図1)等によって生成される昇圧クロック信号CK1及びCK2に従ってチャージポンプ動作を行うことにより、ロジック電源電位VDDと基準電源電位VSSとの差をロジック電源電位VDDに加算して駆動電位VUPを生成し、駆動電位VUPをノードN3に出力する。
レベルシフター33及び34は、昇圧クロック信号CK1及びCK2のハイレベルをロジック電源電位VDDから駆動電位VUPにシフトすることにより、昇圧クロック信号CK4及びCK3をそれぞれ生成する。昇圧クロック信号CK1〜CK4のローレベルは、基準電源電位VSSである。
昇圧クロック信号CK1、CK3、CK4に従って、トランジスターQP33及びQP35がオンしてトランジスターQN32及びQP34がオフする動作と、トランジスターQP33及びQP35がオフしてトランジスターQN32及びQP34がオンする動作とを繰り返すことにより、キャパシターC1の充放電が繰り返される。
それに伴って電荷が移動して、チャージポンプ動作が行われる。その結果、トランジスターQP4のドレインからキャパシターC2に電荷が充電されて、ノードN3における駆動電位VUPが次第に立ち上がり、定常状態においてロジック電源電位VDDの約2倍に達する。
図4は、図3に示す昇圧回路における各部の電圧波形を示す波形図である。図4においては、定常状態に達した後の電圧波形が示されている。昇圧クロック信号CK1及びCK2は、互いに逆相の信号であり、基準電源電位VSS(0V)とロジック電源電位VDDとの間で変移する。レベルシフター33及び34が、昇圧クロック信号CK1及びCK2のハイレベルをシフトすることにより、基準電源電位VSS(0V)と駆動電位VUPとの間で偏移する昇圧クロック信号CK4及びCK3が得られる。
昇圧クロック信号CK1、CK3、CK4が、トランジスターQN32及びQP33〜QP35のゲートに印加されて、トランジスターQN32及びQP33〜QP35がスイッチング動作を行う。それにより、キャパシターC1の両端電位VP1及びVM1が、図4に示すように変化する。その結果、ノードN3において、ロジック電源電位VDDの約2倍の駆動電位VUPが得られる。
駆動電位生成回路の第1又は第2の例によれば、半導体集積回路装置に供給される電源電圧の種類を増加させることなく、データ読み出し回路71に供給される高電位側の電源電位よりも高い駆動電位を生成することができる。
<駆動電位生成回路の第3の例>
図5は、図1に示す駆動電位生成回路に含まれている降圧回路の構成例を示す回路図である。第3の例においては、駆動電位生成回路30が、少なくとも書き込み状態のメモリーセルのベリファイモードにおいて、データ読み出し回路71に供給される電源電圧(VDD−VSS)よりも大きい電源電圧を降圧して駆動電位を生成する降圧回路を含んでいる。
例えば、図1に示す電源回路20から駆動電位生成回路30に供給される高電源電位VPPに基づいて、データ読み出し回路71に供給される電源電圧(VDD−VSS)よりも大きい電源電圧が得られる。あるいは、半導体集積回路装置に内蔵されたアナログ回路にロジック電源電位VDDよりも高い電源電位(例えば、3V)が供給される場合に、それに基づいて、データ読み出し回路71に供給される電源電圧(VDD−VSS)よりも大きい電源電圧が得られる。
図5に示す降圧回路は、レギュレーターであり、オペアンプ35と、定電圧源36と、PチャネルMOSトランジスターQP36と、抵抗R1及びR2とを含んでいる。トランジスターQP36のソースは、降圧回路の入力端子に接続されており、ゲートは、オペアンプ35の出力端子に接続されており、ドレインは、降圧回路の出力端子に接続されている。トランジスターQP36のドレインと基準電源電位VSSの配線との間には、抵抗R1及びR2が直列に接続されている。
降圧回路の入力端子には、入力電位Vinが入力される。トランジスターQP36は、ゲートに印加される信号に従って、ソースからドレインに電流を流す。オペアンプ35の反転入力端子には、定電圧源36によって生成される参照電位Vrefが入力される。また、オペアンプ35の非反転入力端子には、降圧回路の出力端子の電圧を抵抗R1及びR2によって分圧して得られる帰還電位がフィードバックされる。オペアンプ35は、非反転入力端子に入力される帰還電位と反転入力端子に入力される参照電位Vrefとの差を増幅して、増幅された信号をトランジスターQP36のゲートに印加する。
従って、降圧回路の出力電位Voutは、参照電位Vrefを用いて次式で表される。
Vout=Vref(1+R1/R2)
ここで、Vout>VDDである。駆動電位生成回路の第3の例によれば、データ読み出し回路71に供給される高電位側の電源電位(ロジック電源電位VDD)よりも高い駆動電位を、参照電位に基づいて正確に生成することができる。
<データ読み出し回路>
図6は、図1に示すデータ読み出し回路及びその周辺の構成例を示す回路図である。この例においては、2つのリファレンスセルRC1及びRC2が用いられる。リファレンスセルRC1及びRC2の各々は、コントロールゲート、フローティングゲート、ソース、及び、ドレインを有するNチャネルMOSトランジスターを含んでいる。
リファレンスセルRC1のトランジスターは、第1の閾値電圧を有しており、リファレンスセルRC2のトランジスターは、第1の閾値電圧よりも大きい第2の閾値電圧を有している。即ち、リファレンスセルRC1は消去状態であり、リファレンスセルRC2は、書き込み状態である。
アドレス信号によって指定されるメモリーセルMCのトランジスターのコントロールゲートには、ワード線駆動回路40によって第1の駆動電位WLが供給される。また、リファレンスセルRC1及びRC2のトランジスターのコントロールゲートには、メモリー制御回路70によって第2の駆動電位RWLが供給される。
従来は、第1の駆動電位WL及び第2の駆動電位RWLが、読み出しモードにおいてロジック電源電位VDDよりも高い電位であり、ベリファイモードにおいてロジック電源電位VDDであった。本実施形態においては、少なくとも書き込み状態のメモリーセルのベリファイモードにおいて、第1の駆動電位WL及び第2の駆動電位RWLが、データ読み出し回路71に供給される高電位側の電源電位(ロジック電源電位VDD)よりも高い電位とされる。
以下においては、読み出しモード及びベリファイモードにおいて、第1の駆動電位WL及び第2の駆動電位RWLが駆動電位VUPである場合について説明する。メモリーセルMC、及び、リファレンスセルRC1及びRC2のトランジスターのソースには、基準電源電位VSSが供給される。
読み出しモードにおいて、データ読み出し回路71は、リファレンスセルRC1に流れる電流とリファレンスセルRC2に流れる電流とに基づいて判定電流を生成し、メモリーセルMCに流れる電流を判定電流と比較することにより、メモリーセルMCに記憶されているデータを読み出す。
メモリーセルのベリファイモードにおいて、データ読み出し回路71は、リファレンスセルRC1に流れる電流とリファレンスセルRC2に流れる電流との内の少なくとも一方に基づいて判定電流を生成し、メモリーセルMCに流れる電流を判定電流と比較することにより、メモリーセルMCに記憶されているデータを読み出す。
また、リファレンスセルのベリファイモードにおいて、データ読み出し回路71は、リファレンスセルRC2に流れる電流に比例する電流をリファレンスセルRC1に流れる電流に比例する電流と比較して、ベリファイ回路72が、リファレンスセルRC2の閾値電圧が適切であるか否かを確認しても良い。リファレンスセルRC2の閾値電圧が適切でなければ、ベリファイ回路72は、リファレンスセルRC2の閾値電圧を修正することができる。
例えば、図6に示すように、データ読み出し回路71は、PチャネルMOSトランジスターQP1〜QP8と、NチャネルMOSトランジスターQN1と、センスアンプ71aとを含んでいる。センスアンプ71aは、PチャネルMOSトランジスターQP11〜QP14と、NチャネルMOSトランジスターQN2〜QN4と、インバーターIN1及びIN2とを含んでおり、入力端子INと、出力端子OUTとを有している。
トランジスターQP1〜QP3のソースには、ロジック電源電位VDDが供給され、ゲートは、トランジスターQP1のドレイン、及び、リファレンスセルRC1のトランジスターのドレインに接続されている。ここで、トランジスターQP1〜QP3は、リファレンスセルRC1に流れる電流に比例する電流(図6においては、4種類の電流)を供給する第1のカレントミラー回路を構成している。
トランジスターQP2のドレインは、トランジスターQP4を介してセンスアンプ71aの入力端子INに接続されている。トランジスターQP3のドレインは、トランジスターQP5を介してセンスアンプ71aの入力端子INに接続されている。トランジスターQP4のゲートには、電流設定信号E0が印加され、トランジスターQP5のゲートには、電流設定信号E1が印加される。ここで、トランジスターQP4及びQP5は、電流設定信号E0及びE1に従って、第1のカレントミラー回路から供給される電流の大きさを選択するセレクター回路を構成している。
メモリー制御回路70は、読み出しモード、メモリーセルのベリファイモード、及び、リファレンスセルのベリファイモードに応じて、電流設定信号E0及びE1をローレベル(例えば、基準電源電位VSS)又はハイレベル(例えば、ロジック電源電位VDD)に設定する。
電流設定信号E0がローレベルに活性化されると、トランジスターQP4がオンして、トランジスターQP2のドレインから供給される電流をセンスアンプ71aの入力端子INに供給する。また、電流設定信号E1がローレベルに活性化されると、トランジスターQP5がオンして、トランジスターQP3のドレインから供給される電流をセンスアンプ71aの入力端子INに供給する。
トランジスターQP6及びQP7のソースには、ロジック電源電位VDDが供給され、ゲートは、トランジスターQP6のドレイン、及び、リファレンスセルRC2のトランジスターのドレインに接続されている。ここで、トランジスターQP6及びQP7は、リファレンスセルRC2に流れる電流に比例する電流を供給する第2のカレントミラー回路を構成している。
トランジスターQP7のドレインは、トランジスターQP8を介してセンスアンプ71aの入力端子INに接続されている。トランジスターQP8のゲートには、プログラム状態のリファレンスセルRC2の出力を無効にするプログラムセル無効信号P0が印加される。ここで、トランジスターQP8は、プログラムセル無効信号P0に従って、第2のカレントミラー回路を動作又は停止されるスイッチ回路を構成している。
例えば、メモリー制御回路70は、読み出しモード及び消去状態のメモリーセルのベリファイモードにおいて、プログラムセル無効信号P0をローレベルに設定する。それにより、トランジスターQP8がオンして、トランジスターQP7のドレインから供給される電流が、センスアンプ71aの入力端子INに供給される。
従って、データ読み出し回路71は、第1のカレントミラー回路から供給される電流と第2のカレントミラー回路から供給される電流とを足し合わせることによって判定電流を生成し、判定電流をセンスアンプ71aの入力端子INに供給する。それにより、データ読み出し回路71は、メモリーセルMCに記憶されているデータを読み出す際に比較の対象となる判定電流を、リファレンスセルRC1に流れる電流とリファレンスセルRC2に流れる電流とに基づいて適切に設定することができる。
一方、メモリー制御回路70は、書き込み状態のメモリーセルのベリファイモードにおいて、プログラムセル無効信号P0をハイレベルに設定する。それにより、トランジスターQP8がオフして、トランジスターQP7のドレインからセンスアンプ71aの入力端子INに電流が供給されない。
従って、データ読み出し回路71は、第1のカレントミラー回路から供給される電流をセンスアンプ71aの入力端子INに供給する。それにより、データ読み出し回路71は、読み出しモードと、書き込み状態のメモリーセルのベリファイモードとにおいて、判定電流を変更することができる。
センスアンプ71aの入力端子INには、トランジスターQN1のドレイン及びゲートが接続されており、トランジスターQN1のソースには、基準電源電位VSSが供給される。従って、センスアンプ71aの入力端子INに供給される電流は、トランジスターQN1に流れる。
<センスアンプ>
センスアンプ71aにおいて、トランジスターQN2のゲートが、入力端子INに接続されており、ソースには、基準電源電位VSSが供給される。トランジスターQN1及びトランジスターQN2は、カレントミラー回路を構成しており、第1のカレントミラー回路及び第2のカレントミラー回路で生成された判定電流が、トランジスターQN2に流れる。
トランジスターQP11及びQP12のソースには、ロジック電源電位VDDが供給され、ゲートは、トランジスターQP11のドレイン、及び、トランジスターQN2のドレインに接続されている。ここで、トランジスターQP11及びQP12は、同一のサイズを有しており、トランジスターQN2に流れる電流と略等しい電流を供給するカレントミラー回路を構成している。トランジスターQP12のドレインは、メモリーセルMCのトランジスターのドレイン、及び、トランジスターQN2のドレインに接続されている。
読み出しモード及び消去状態のメモリーセルのベリファイモードにおいては、メモリーセルMCのトランジスターに、第1の駆動電位WLに従って電流が流れ、トランジスターQN2に、リファレンスセルRC1に流れる電流とリファレンスセルRC2に流れる電流とに基づく判定電流が流れる。また、書き込み状態のメモリーセルのベリファイモードにおいては、メモリーセルMCのトランジスターに、第1の駆動電位WLに従って電流が流れ、トランジスターQN2に、リファレンスセルRC1に流れる電流に基づく判定電流が流れる。
トランジスターQP11及びQP12にも、上記の判定電流が流れる。従って、メモリーセルMCに流れる電流が判定電流よりも大きければ、トランジスターQP12のドレイン電位がトランジスターQP11のドレイン電位よりも低くなる。一方、メモリーセルMCに流れる電流が判定電流よりも小さければ、トランジスターQP12のドレイン電位がトランジスターQP11のドレイン電位よりも高くなる。
トランジスターQP13及びQP14のソースには、ロジック電源電位VDDが供給されており、ゲートは、トランジスターQP11のドレイン、及び、トランジスターQP12のドレインにそれぞれ接続されている。従って、トランジスターQP13及びQP14は、トランジスターQP11及びQP12のドレイン電位に従って、それぞれの電流を流す。
トランジスターQN3のドレインは、トランジスターQP13のドレインに接続されており、トランジスターQN4のドレインは、トランジスターQP14のドレインに接続されている。トランジスターQN3及びQN4のゲートは、トランジスターQP13のドレイン、及び、トランジスターQN3のドレインに接続されており、ソースには、基準電源電位VSSが供給される。ここで、トランジスターQN3及びQN4は、同一のサイズを有しており、トランジスターQP13に流れる電流と略等しい電流を供給するカレントミラー回路を構成している。
トランジスターQN4のドレインは、インバーターIN1の入力端子に接続されている。インバーターIN1の出力端子は、インバーターIN2の入力端子に接続されており、インバーターIN2の出力端子は、センスアンプの出力端子OUTに接続されている。従って、トランジスターQP12のドレイン電位がトランジスターQP11のドレイン電位よりも低くければ、出力端子OUTからハイレベルの判定信号Yが出力される。一方、トランジスターQP12のドレイン電位がトランジスターQP11のドレイン電位よりも高ければ、出力端子OUTからローレベルの判定信号Yが出力される。
このように、センスアンプ71aは、読み出しモード及び消去状態のメモリーセルのベリファイモードにおいて、メモリーセルMCに流れる電流を、第1のカレントミラー回路から供給される電流と第2のカレントミラー回路から供給される電流との和である判定電流と比較して、比較結果を表す判定信号Yを出力する。また、センスアンプ71aは、書き込み状態のメモリーセルのベリファイモードにおいて、メモリーセルMCに流れる電流を第1のカレントミラー回路から供給される電流である判定電流と比較して、比較結果を表す判定信号Yを出力する。例えば、センスアンプ71aは、メモリーセルMCに流れる電流が判定電流よりも大きい場合に、ハイレベルの判定信号Yを出力し、メモリーセルMCに流れる電流が判定電流よりも小さい場合に、ローレベルの判定信号Yを出力する。
<判定レベルの設定例>
図7は、非選択セルに流れるリーク電流が選択セルのデータの読み出しに与える影響を説明するための図である。従来は、メモリーセルのベリファイモードにおいて、選択されたメモリーセルのコントロールゲートに接続されたワード線にロジック電源電位VDDが印加され、それ以外のワード線には0Vが印加されていた。
また、選択されたメモリーセルのドレインに接続されたビット線にロジック電源電位VDDが印加され、それ以外のビット線はオープン状態(ハイ・インピーダンス状態:HiZ)にされていた。さらに、選択されたメモリーセルのソースに接続されたソース線に0Vが印加され、それ以外のソース線はオープン状態(ハイ・インピーダンス状態:HiZ)にされていた。
しかしながら、図7に破線で示すように、非選択のメモリーセルにリーク電流が流れて、そのリーク電流が、選択されたメモリーセルのドレイン電流に重畳されてしまう。従って、選択されたメモリーセル及びリファレンスセルに流れる電流が小さい状態でメモリーセルからデータを読み出すと、リーク電流の影響によって正常な判定ができなくなってしまう。
図8は、図6に示すデータ読み出し回路における判定レベルの設定例を示す図である。図8において、横軸は、駆動電位を表しており、縦軸は、リファレンスセル又はメモリーセルに流れる電流Icellを表している。実線(a)は、イレーズ(消去)状態のリファレンスセルRC1又はメモリーセルMCに流れる電流を表しており、実線(b)は、プログラム(書き込み)状態のリファレンスセルRC2又はメモリーセルMCに流れる電流を表している。
メモリーセルのベリファイモードにおいては、イレーズ状態のメモリーセルMCをベリファイするイレーズベリファイと、プログラム状態のメモリーセルMCをベリファイするプログラムベリファイとにおいて、異なる判定レベルを用いても良い。それにより、読み出しモードにおけるよりも判定レベルを厳しく設定して、メモリーセルMCに記憶されるデータの信頼性を高めることができる。
例えば、イレーズベリファイにおいては、メモリー制御回路70(図1)が、図6に示すプログラムセル無効信号P0をローレベルにすると共に、第1のカレントミラー回路から供給される電流をリファレンスセルRC1に流れる電流の約1/2倍に設定し、第2のカレントミラー回路から供給される電流をリファレンスセルRC2に流れる電流の約1倍に設定するように電流設定信号E0及びE1を生成する。それにより、第1のカレントミラー回路から供給される電流と第2のカレントミラー回路から供給される電流とが足し合わされて判定電流(判定レベル)が生成される。
一方、プログラムベリファイにおいては、メモリー制御回路70(図1)が、プログラムセル無効信号P0をハイレベルにすると共に、第1のカレントミラー回路から供給される電流をリファレンスセルRC1に流れる電流の所定の割合に設定するように電流設定信号E0及びE1を生成する。それにより、第1のカレントミラー回路から供給される電流によって判定電流(判定レベル)が生成される。
破線(c)及び(d)は、第1のカレントミラー回路から供給される電流を示している。プログラムベリファイにおいては、破線(c)又は(d)に示す判定レベルを用いて、選択されたメモリーセルMCに記憶されているデータが「1」であるか否かが判定される。図8に示す丸印は、プログラム状態のメモリーセルMCに流れる電流が判定レベルと等しくなる位置を表している。
破線(c)は、リファレンスセルRC1に流れる電流に対する第1のカレントミラー回路から供給される電流の比の値(以下においては、「ミラー比」ともいう)を小さくした場合を示している。ここで、駆動電位がロジック電源電位VDDに等しければ、プログラム状態のメモリーセルMCに流れる電流が判定レベルよりも小さいので、メモリーセルMCの動作が正常であると判定することができる。しかしながら、メモリーセルMC及びリファレンスセルRC1に流れる電流が小さいので、非選択のメモリーセルに流れるリーク電流の影響を受け易くなっている。
駆動電位をロジック電源電位VDDよりも高い電位(例えば、駆動電位VUP)に引き上げることにより、メモリーセルMC及びリファレンスセルRC1に流れる電流が増加する。しかしながら、それだけでは、プログラム状態のメモリーセルMCに流れる電流が判定レベルよりも大きくなってしまう。そこで、本実施形態においては、破線(d)に示すように、データ読み出し回路71が、従来よりもミラー比を大きくして駆動電位を高くする。それにより、プログラム状態のメモリーセルMCの動作が正常であるか否かの判定基準を従来と同等に又は従来よりも厳しくしながら、非選択のメモリーセルに流れるリーク電流の影響を低減することができる。
また、データ読み出し回路71は、書き込み状態のメモリーセルMCのベリファイモードにおいて、リファレンスセルRC1に流れる電流に対する判定電流の比の値を読み出しモードにおけるよりも大きくしても良い。それにより、書き込み状態のメモリーセルMCをベリファイする際に、リファレンスセルRC1に流れる電流に基づいて生成される判定電流を増加させて、非選択メモリーセルに流れるリーク電流の影響を低減することができる。ミラー比の変更は、メモリー制御回路70(図1)が、電流設定信号E0及びE1を変更することによって行われる。
また、読み出しモードにおいては、メモリー制御回路70(図1)が、プログラムセル無効信号P0をハイレベルに設定すると共に、第1のカレントミラー回路から供給される電流をリファレンスセルRC1に流れる電流の約1/3倍に設定すると共に、第2のカレントミラー回路から供給される電流をリファレンスセルRC2に流れる電流の約1倍に設定するように電流設定信号E0及びE1を生成しても良い。それにより、第1のカレントミラー回路から供給される電流と第2のカレントミラー回路から供給される電流とが足し合わされて判定電流が生成される。
本実施形態によれば、少なくとも書き込み状態のメモリーセルのベリファイモードにおいて、メモリーセルMC及びリファレンスセルRC1のトランジスターのコントロールゲートに、データ読み出し回路71に供給される高電位側の電源電位よりも高い駆動電位が共通に印加される。従って、メモリーセルMC及びリファレンスセルRC1に供給される駆動電位を別個に生成する必要がない。また、メモリーセルMC及びリファレンスセルRC1に流れる電流が大きくなるので、非選択メモリーセルに流れるリーク電流の影響を低減して、メモリーセルMCに記憶されているデータを正確に読み出すことができる。加えて、メモリーセルMCのベリファイにおいて、さらに厳しい判定基準を適用することも可能になる。
<電子機器>
次に、本発明の一実施形態に係る電子機器について、図9を参照しながら説明する。
図9は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。電子機器100は、本発明の一実施形態に係る半導体集積回路装置110と、CPU120と、操作部130と、ROM(リードオンリー・メモリー)140と、RAM(ランダムアクセス・メモリー)150と、通信部160と、表示部170と、音声出力部180とを含んでも良い。なお、図9に示す構成要素の一部を省略又は変更しても良いし、あるいは、図9に示す構成要素に他の構成要素を付加しても良い。
半導体集積回路装置110は、不揮発性メモリーを含んでおり、CPU120からのコマンドに応じて各種の処理を行う。例えば、半導体集積回路装置110は、不揮発性メモリーに記憶されているパラメーターに基づいて、入力されたデータを補正したり、データのフォーマットを変換したりする。
CPU120は、ROM140等に記憶されているプログラムに従って、半導体集積回路装置110から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、CPU120は、操作部130から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部160を制御したり、表示部170に各種の画像を表示させるための画像信号を生成したり、音声出力部180に各種の音声を出力させるための音声信号を生成したりする。
操作部130は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をCPU120に出力する。ROM140は、CPU120が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、RAM150は、CPU120の作業領域として用いられ、ROM140から読み出されたプログラムやデータ、操作部130を用いて入力されたデータ、又は、CPU120がプログラムに従って実行した演算結果等を一時的に記憶する。
通信部160は、例えば、アナログ回路及びデジタル回路で構成され、CPU120と外部装置との間のデータ通信を行う。表示部170は、例えば、LCD(液晶表示装置)等を含み、CPU120から供給される表示信号に基づいて各種の情報を表示する。また、音声出力部180は、例えば、スピーカー等を含み、CPU120から供給される音声信号に基づいて音声を出力する。
電子機器100としては、例えば、スマートカード、電卓、電子辞書、電子ゲーム機器、携帯電話機等の移動端末、デジタルスチルカメラ、デジタルムービー、テレビ、テレビ電話、防犯用テレビモニター、ヘッドマウント・ディスプレイ、パーソナルコンピューター、プリンター、ネットワーク機器、カーナビゲーション装置、測定機器、及び、医療機器(例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、及び、電子内視鏡)等が該当する。
本実施形態によれば、半導体集積回路装置110に内蔵された不揮発性メモリーにおいて、非選択メモリーセルに流れるリーク電流の影響を低減して、メモリーセルに記憶されているデータを正確に読み出すことができる電子機器を提供することができる。例えば、半導体集積回路装置110の不揮発性メモリーにプログラムを記憶させることによりROM140を省略したり、半導体集積回路装置110の不揮発性メモリーにデータを記憶させることによりRAM150を省略したりすることができる。
上記の実施形態においては、本発明をフラッシュメモリーに適用した場合について説明したが、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。