KR100725373B1

KR100725373B1 - 플래쉬 메모리 장치

Info

Publication number: KR100725373B1
Application number: KR1020060006451A
Authority: KR
Inventors: 최정운
Original assignee: 삼성전자주식회사
Priority date: 2006-01-20
Filing date: 2006-01-20
Publication date: 2007-06-07
Also published as: JP2007193936A; US7477543B2; US20070171727A1

Abstract

플래쉬 메모리 장치가 제공된다. 플래쉬 메모리 장치는 입력 데이터에 응답하여 프로그램 전류가 각각 흐르는 복수의 플래쉬 메모리 셀을 포함하는 플래쉬 메모리 셀 어레이, 입력 데이터에 응답하여, 프로그램 전류와 동일한 크기의 더미 프로그램 전류가 각각 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로, 및 복수의 더미 프로그램 전류를 합한 전류와 동일한 크기의 승압 전류를 제공하는 전류 미러 회로를 포함하고, 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 관계없이 복수의 프로그램 전류 및 승압 전류의 합이 일정하다.

플래쉬 메모리 장치, 더미 프로그램 전류, 승압 전압

Description

플래쉬 메모리 장치{Flash memory device}

도 1은 본 발명의 실시예들에 따른 플래쉬 메모리 장치를 설명하기 위한 블록도이다.

도 2는 도 1의 플래쉬 메모리 셀 어레이를 나타낸 회로도이다.

도 3은 도 1의 입력 드라이버를 설명하기 위한 회로도다.

도 4는 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 회로도이다.

도 5는 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 다른 회로도이다.

도 6은 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 또 다른 회로도이다.

도 7a 및 도 7b는 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 또 다른 회로도이다.

도 8은 제어 회로 및 제1 전류 미러 회로를 포함하는 플래쉬 메모리 장치를 구성하여, 동시에 프로그램되는 플래쉬 메모리 셀의 개수를 증가시키면서 승압 전압의 전압 레벨을 시뮬레이션한 결과이다.

(도면의 주요부분에 대한 부호의 설명)

1: 플래쉬 메모리 장치 10: 플래쉬 메모리 셀 어레이

20: 로우 디코더 및 워드 라인 드라이버

30: 소오스 디코더 및 소오스 라인 드라이버

40: 입력 드라이버 50: 승압 전압 생성 회로

60: 제어 회로 70: 제1 전류 미러 회로

WL1~WL2m: 복수의 워드 라인 SL1~SLm: 복수의 소오스 라인

BL1~BLn: 복수의 비트 라인

본 발명은 플래쉬 메모리 장치에 관한 것이다.

플래쉬 메모리 장치의 동작은 프로그램(program), 독출(read), 소거(erase) 등으로 구분될 수 있다. 이러한 3가지 동작을 수행하기 위해, 플래쉬 메모리 셀에 인가되는 바이어스 조건은 서로 다르다.

특히, 스플릿 게이트(split gate) 플래쉬 메모리 셀의 프로그램 바이어스 조건을 설명하면 다음과 같다. 스플릿 게이트 플래쉬 메모리 셀은 소오스 사이드 핫 캐리어 인젝션(source side hot carrier injection) 방식을 사용하기 때문에, 예를 들어, 프로그램되는 스플릿 게이트 플래쉬 메모리 셀의 게이트와 커플링된 워드 라인에는 문턱 전압(Vt) 정도의 전압(약 1V)이 인가되고, 드레인과 커플링된 비트 라인에는 소정 전압(약 0.4V)이 인가되고, 소오스와 커플링된 소오스 라인에는 승압 전압(Vpp)이 인가될 수 있다. 따라서, 프로그램시 소오스 라인에서 비트 라인으로 프로그램 전류가 흐르게 된다.

그런데, 동시에 프로그램되는 스플릿 게이트 플래쉬 메모리 셀의 개수가 많을 경우, 사용되는 전체 프로그램 전류가 증가되어 소오스 라인에 인가된 승압 전압의 레벨이 크게 떨어지며 이는 프로그램 효율 저하와 직결된다.

한편, 사용되는 전체 프로그램 전류를 고려하여 승압 전압의 전압 레벨을 높일 경우, 소오스 라인을 중심으로 마주보는 인접 스플릿 게이트 플래쉬 메모리 셀은 프로그램되지 않아야 할 경우에도 프로그램되는 간섭(disturb) 현상이 발생할 수 있다. 동시에 프로그램할 스플릿 게이트 플래쉬 메모리 셀의 개수가 적으면(예를 들어, 1~2개) 승압 전압의 감소분이 거의 없어, 높은 레벨의 승압 전압이 인접 스플릿 게이트 플래쉬 메모리 셀에 그대로 영향을 미칠 수 있기 때문이다.

즉, 동시에 프로그램되는 스플릿 플래쉬 메모리 셀의 개수에 무관하게, 안정적인 승압 전압의 전압 레벨을 유지하는 것이 플래쉬 메모리 장치의 안정적인 동작을 확보하는 방법이 된다.

본 발명이 이루고자 하는 기술적 과제는, 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 관계없이 안정적인 프로그램이 가능한 플래쉬 메모리 장치를 제공하는 것이다.

본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 플래쉬 메모리 장치는 입력 데이터에 응답하여 프로그램 전류가 각각 흐르는 복수의 플래쉬 메모리 셀을 포함하는 플래쉬 메모리 셀 어레이, 입력 데이터에 응답하여, 프로그램 전류와 동일한 크기의 더미 프로그램 전류가 각각 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로, 및 복수의 더미 프로그램 전류를 합한 전류와 동일한 크기의 승압 전류를 제공하는 전류 미러 회로를 포함하고, 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 관계없이 복수의 프로그램 전류 및 승압 전류의 합이 일정하다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 플래쉬 메모리 장치는 워드 라인, 소오스 라인 및 복수의 비트 라인이 교차하는 영역에 정의된 복수의 플래쉬 메모리 셀을 포함하여, 각 플래쉬 메모리 셀의 게이트는 워드 라인에 커플링되고 드레인은 비트 라인에 커플링되고 소오스는 소오스 라인에 커플링된 플래쉬 메모리 셀 어레이, 복수의 입력 데이터에 응답하여, 승압 전압이 인가된 소오스 라인에서 복수의 비트 라인으로 복수의 프로그램 전류를 흐르게 하는 프로그램 회로, 복수의 입력 데이터에 응답하여 복수의 더미 프로그램 전류가 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로, 및 승압 전압과 커플링되고, 복수의 더미 프로그램 전류를 합한 전류와 동일한 크기의 승압 전류가 흐르는 전류 미러 회로를 포함한다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 플래쉬 메모리 장치는 입력 데이터에 응답하여 프로그램 전류가 각각 흐르는 복수의 플래쉬 메모리 셀을 포함하는 플래쉬 메모리 셀 어레이, 및 입력 데이터에 응답하여, 프로그램 전류와 동일한 크기의 더미 프로그램 전류가 각각 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로를 구비하고, 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 관계없이 복수의 프로그램 전류 및 복수의 더미 프로그램 전류를 합한 전류가 일정하다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

도 1은 본 발명의 실시예들에 따른 플래쉬 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1의 플래쉬 메모리 셀 어레이를 나타낸 회로도이다.

우선 도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 플래쉬 메모리 장치(1)는, 플래쉬 메모리 셀 어레이(10), 로우 디코더 및 워드 라인 드라이버(20), 소오스 디코더 및 소오스 라인 드라이버(30), 입력 드라이버(40), 승압 전압 생성 회로(50), 제어 회로(60), 제1 전류 미러 회로(70)를 포함한다.

플래쉬 메모리 셀 어레이(10)는 복수의 워드 라인(WL1~WL2m), 복수의 소오스 라인(SL1~SLm), 복수의 비트 라인(BL1~BLn)이 교차하는 영역에 정의된 복수의 플래쉬 메모리 셀(11, 12)을 포함한다. 구체적으로, 각 플래쉬 메모리 셀(11, 12)의 게이트는 워드 라인(WL1~WL2m)과 커플링되고, 소오스는 소오스 라인(SL1~SLm)과 커플링되고, 드레인은 비트 라인(BL1~BLn)에 커플링된다.

특히, 서로 다른 워드 라인(예를 들어, WL1, WL2) 및 동일한 비트 라인(예를 들어, BL1)에 커플링되고 인접한 2개의 플래쉬 메모리 셀(즉, 도 2에서 상하로 배치된 플래쉬 메모리 셀)(11, 12)은 소오스를 공유할 수 있다.

또한, 본 발명의 실시예들에서 플래쉬 메모리 셀(11, 12)의 형태는 스플릿 게이트(split gate) 플래쉬 메모리 셀일 수 있으나, 이에 한정되는 것은 아니다. 즉, 스택(stack) 플래쉬 메모리 셀에도 적용될 수 있다.

프로그램 회로는 프로그램시 해당하는 복수의 플래쉬 메모리 셀(11, 12)에 각각 프로그램 전류(Ip)가 흐르도록 하는 회로 블록으로, 로우 디코더 및 워드 라인 드라이버(20), 소오스 디코더 및 입력 드라이버(40), 입력 드라이버(40) 등을 포함할 수 있다.

로우 디코더 및 워드 라인 드라이버(20)는 로우 어드레스(RA1~RAx)를 디코딩하여, 대응하는 워드 라인(WL1~WL2m)을 선택한다. 소오스 디코더 및 소오스 라인 드라이버(30)는 로우 어드레스(RA1~RAx) 중 최하위 1비트를 제외한 로우 어드레스(RA1~RAx-1)를 디코딩하여, 대응하는 소오스 라인(SL1~SLm)을 선택한다. 입력 드라 이버(40)는 프로그램시 복수의 입력 데이터(DIN1~DINn)에 응답하여 복수의 비트 라인(BL1~BLn) 각각의 전압 레벨을 조절한다.

표 1을 참조하면, 로우 디코더 및 워드 라인 드라이버(20)는 선택된 플래쉬 메모리 셀(11, 12)과 커플링된 워드 라인(WL1~WL2m)에 문턱 전압(Vt, 약 1.5V) 정도의 전압을 인가하고, 소오스 디코더 및 소오스 라인 드라이버(30)는 소오스 라인(SL1~SLm)에 승압 전압(Vpp, 약 10V)을 인가한다. 승압 전압(Vpp)은 예를 들어, 차지 펌프(charge pump)와 같은 승압 전압 생성 회로(50)에서 생성될 수 있다.

여기서, 입력 드라이버(40)는 입력 데이터(DIN1~DINn)가 하이 레벨이면 비트 라인(BL1~BLn)에 쓰기 금지 전압(Inhibit 전압, 전원전압(Vcc) 수준)을 인가하여 해당 플래쉬 메모리 셀(11, 12)이 프로그램되지 않도록 한다(데이터 1 기입). 입력 데이터(DIN1~DINn)가 로우 레벨이면 비트 라인(BL1~BLn)에 소정 전압(약 0.4V)을 인가하여 해당 플래쉬 메모리 셀이 프로그램되도록 하는데(데이터 0 기입), 이 때, 승압 전압(Vpp)이 인가된 소오스 라인(SL1~SLm)에서 소정 전압(약 0.4V)이 인가된 비트 라인(BL1~BLn)으로 프로그램 전류(Ip)가 흐르게 된다.

한편, 로우 디코더 및 워드 라인 드라이버(20)는 비선택된 워드 라인(WL1~WL2m)에 접지 전압(Vss)을 인가하고, 소오스 디코더 및 소오스 라인 드라이버(30)는 비선택된 소오스 라인(SL1~SLm)에 접지 전압(Vss)이 인가할 수 있다.

표 1에서 제시한 전압 레벨을 예시적인 것이며, 본 발명은 이에 한정되는 것은 아니다.

프로그램은 입력되는 복수의 입력 데이터(DIN1~DINn)에 따라 동시에 프로그램되는 플래쉬 메모리 셀의 개수가 다르다. 즉, 입력되는 복수의 입력 데이터(DIN1~DINn)가 모두 로우 레벨이면 선택된 모든 플래쉬 메모리 셀(11, 12)이 프로그램되고, 입력되는 복수의 입력 데이터(DIN1~DINn)가 모두 하이 레벨이면 선택된 모든 플래쉬 메모리 셀(11, 12)이 프로그램되지 않는다.

그런데, 동시에 프로그램할 플래쉬 메모리 셀(11, 12)의 개수가 많을 경우, 흐르게 되는 전체 프로그램 전류가 증가되어 소오스 라인(SL1~SLm)에 인가되는 승압 전압(Vpp)의 전압 레벨이 크게 떨어진다. 이와 같은 경우 프로그램 효율이 떨어질 수 있다.

한편, 프로그램시 흐를 수 있는 최대의 전체 프로그램 전류를 고려하여 승압 전압(Vpp)의 전압 레벨을 높일 경우, 소오스 라인(SL1~SLm)을 중심으로 마주보는 인접 스플릿 게이트 플래쉬 메모리 셀(11, 12)은 프로그램되지 않아야 할 경우에도 프로그램되는 간섭(disturb) 현상이 발생할 수 있다. 이는 동시에 프로그램할 플래쉬 메모리 셀(11, 12)의 개수가 적으면(예를 들어, 1~2개) 승압 전압(Vpp)의 감소분이 거의 없어, 높은 레벨의 승압 전압(Vpp)이 인접 스플릿 게이트 플래쉬 메모리 셀(11, 12)에 그대로 영향을 미칠 수 있기 때문이다.

본 발명에서는 이러한 현상을 방지하기 위해, 제어 회로(60)와 제1 전류 미러 회로(70)를 구비하여 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 무관하게 안정적인 승압 전압의 전압 레벨을 유지한다.

제어 회로(60)는 프로그램시 복수의 입력 데이터(DIN1~DINn)에 응답하여 더미 프로그램 전류가 각각 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함한다. 여기서, 하나의 더미 프로그램 전류 발생 소자가 흐르게 하는 더미 프로그램 전류는, 전술한 하나의 플래쉬 메모리 셀(11, 12)에서 흐르는 프로그램 전류(Ip)의 크기와 동일할 수 있다. 여기서, 복수의 더미 프로그램 전류 발생 소자의 개수는 복수의 입력 데이터(DIN1~DINn)의 개수와 동일할 수 있다.

예컨대, 표 2에 도시된 바와 같이, 복수의 입력 데이터(DIN1~DINn) 중 1개만이 로우 레벨인 경우(데이터 0이 1개), 플래쉬 메모리 셀 어레이(10)에서는 로우 레벨에 대응하는 1개의 플래쉬 메모리 셀(11, 12)에서만 1개의 프로그램 전류(Ip)가 흐르지만, 상보적으로 제어 회로(60)에서는 n-1개의 더미 프로그램 전류가 흐르게 된다. 복수의 입력 데이터(DIN1~DINn)가 모두 하이 레벨인 경우(모두 데이터 1), 플래쉬 메모리 셀 어레이(10)에서는 0개의 프로그램 전류(Ip)가 흐르지만, 상보적으로 제어 회로(60)에서는 n개의 더미 프로그램 전류가 흐른다. 복수의 입력 데이터(DIN1~DINn)가 모두 로우 레벨이 경우(모두 데이터 0), 플래쉬 메모리 셀 어레이(10)에서는 n개의 프로그램 전류(Ip)가 흐르지만, 상보적으로 제어 회로(60)에서는 0개의 더미 프로그램 전류가 흐른다.

또한, 제1 전류 미러 회로(70)에서는 복수의 더미 프로그램 전류를 합한 전류와 실질적으로 동일한 크기의 승압 전류가 흐르게 된다.

결과적으로, 프로그램시 플래쉬 메모리 셀 어레이(10)에서 흐르는 프로그램 전류(Ip)와 제1 전류 미러 회로(70)에서 흐르는 승압 전류의 합은 항상 일정하게 된다. 따라서, 동시에 프로그램되는 플래쉬 메모리 셀(11, 12)의 개수에 관계없이 승압 전압(Vpp)의 전압 레벨을 유지하게 된다.

또한, 프로그램시 승압 전압(Vpp) 레벨을 일정하게 유지할 수 있으므로, 승압 전압(Vpp)을 높임으로써 발생할 수 있는 간섭 현상, 즉 소오스 라인(SL1~SLm)을 중심으로 마주보는 인접 플래쉬 메모리 셀(11, 12)이 프로그램되지 않아야 할 때 프로그램되는 간섭(disturb) 현상이 줄어들게 된다.

이와 같은 제어 회로(60) 및 제1 전류 미러 회로(70)의 예시적 회로도에 대해서는 도 4 내지 도 6을 참조하여 후술한다.

도 3은 도 1의 입력 드라이버를 설명하기 위한 회로도다.

도 3을 참조하면, 입력 드라이버(40)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 직렬로 커플링된 풀업 소자(42), 풀다운 소자(44) 및 제1 부하 소자(46)를 포함한다.

구체적으로 풀업 소자(42)는 전원 전압(Vcc)과 제1 노드(N1) 사이에 커플링되고 입력 데이터(DINi)의 반전 신호에 응답하여 동작하는 PMOS 트랜지스터(MP1)이고, 풀다운 소자(44)는 제1 노드(N1)와 제2 노드(N2) 사이에 커플링되고 입력 데이터(DINi)의 반전 신호에 응답하여 동작하는 NMOS 트랜지스터(MN1)일 수 있다.

또한, 제1 부하 소자(46)는 제2 노드(N2)와 접지 전압(Vss) 사이에 커플링되고 소정의 바이어스 전압(VBIAS)이 게이트에 인가되는 NMOS 트랜지스터(MN2)일 수 있다. 바이어스 전압(VBIAS)의 크기에 따라 NMOS 트랜지스터(MN2)의 저항이 변화되고, 이에 따라 입력 드라이버(40)에 커플링된 플래쉬 메모리 셀에 흐르는 프로그램 전류의 크기가 조절된다.

입력 드라이버(40)의 동작을 설명하면, 외부에서 하이 레벨의 입력 데이터(DINi)가 인가되면, PMOS 트랜지스터(MP1)가 턴온되고 비트 라인(BLi)에는 전원 전압(Vcc)이 인가된다. 또한, 로우 레벨의 입력 데이터(DINi)가 인가되면, NMOS 트랜지스터(MN1)가 턴온되고 비트 라인(BLi)에는 바이어스 전압(VBIAS)에 대응하는 소정 전압(약 0.4V)이 인가된다.

도 4는 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 회로도다.

도 4를 참조하면, 제어 회로(60)는 제3 노드(N3)와 접지 전압(Vss) 사이에 커플링된 복수의 더미 프로그램 전류 발생 소자(62_1~62_n)와, 제3 노드(N3)의 전압 레벨에 의해 제어되는 제2 전류 미러 회로(68)를 포함한다.

더미 프로그램 전류 발생 소자(62_1~62_n)는 직렬로 커플링된 제2 부하 소자(64_1~64_n)와 스위칭 소자(66_1~66_n)를 포함한다.

구체적으로, 제2 부하 소자(64_1~64_n)는 제3 노드(N3)와 제4 노드(N41~N4n) 사이에 커플링되고, 소정의 바이어스 전압(VBIAS)이 게이트에 인가되는 NMOS 트랜지스터(MN31~MN3n)일 수 있다. 바이어스 전압(VBIAS)의 크기에 따라 NMOS 트랜지스터(MN31~MN3n)의 저항이 변화되고, 이에 따라 더미 프로그램 전류(Idp)의 크기가 조절된다. 한편, 더미 프로그램 전류(Idp)의 크기는 플래쉬 메모리 셀 어레이에서 프로그램되는 플래쉬 메모리 셀에서 흐르는 프로그램 전류와 크기가 동일하다. 바이어스 전압(VBIAS)은 입력 드라이버에서 사용되는 바이어스 전압과 반드시 같을 필요는 없으며, 더미 프로그램 전류(Idp)을 결정할 수 있는 수준의 바이어스 전압이면 가능하다. 또한 여기서, 제2 부하 소자(64_1~64_n)는 더미 프로그램 전류(Idp)의 크기를 결정할 수 있는 소자이면 무엇이든 가능하다. 예를 들어, 저항, 바이폴라 트랜지스터 등이 될 수 있다.

또한, 스위칭 소자(66_1~66_n)는 제4 노드(N41~N4n)와 접지 전압(Vss) 사이에 커플링되고, 입력 데이터(DIN1~DINn)에 응답하여 게이팅되는 NMOS 트랜지스터(MN41~MN4n)일 수 있다.

제2 전류 미러 회로(68)는 복수의 더미 프로그램 전류(Idp)를 합한 전류와 동일한 크기의 레퍼런스 전류(Ir)를 제공한다. 이러한 제2 전류 미러 회로(68)는 제3 노드(N3)의 전압에 응답하여 게이팅되는 2개의 PMOS 트랜지스터(MP2, MP3)를 포함한다.

제1 전류 미러 회로(70)는 레퍼런스 전류(Ir)와 동일한 크기의 승압 전류(Ipp)를 제공한다. 구체적으로, 제1 전류 미러 회로(70)는 제5 노드(N5)의 전압에 응답하여 게이팅되는 2개의 NMOS 트랜지스터(MN5, MN6)를 포함한다.

특히, NMOS 트랜지스터(MN6)는 승압 전압 발생 회로(도 1의 50)에서 발생된 승압 전압(Vpp)과 커플링되어 있으므로, 승압 전압(Vpp)에 의한 스트레스를 견디기 위해 고전압용 트랜지스터일 수 있다. 고전압용 트랜지스터는 통상의 트랜지스터에 비해 게이트 절연막이 두꺼울 수 있다.

나머지 트랜지스터(MN31~MN3n, MN41~MN4n, NN5, MP2, MP3)들은 승압 전압(Vpp)과 커플링되어 있지 않으므로, 통상의 트랜지스터를 사용할 수 있다. 따라서, 본 발명은 제1 전류 미러 회로(70)를 사용하지 않는 종래의 경우에 비해 트랜지스터들의 형성 면적이 줄어들게 된다.

예를 들어 로우 레벨의 입력 데이터(DIN1)가 1개이고, 하이 레벨의 입력 데이터(DIN2~DINn)가 n-1개인 동작을 설명하면 다음과 같다.

하이 레벨의 입력 데이터(DIN1~DINn)에 응답하여 대응하는 n-1개의 스위칭 소자(66_2~66_n)가 턴온된다. 따라서, 부하 소자(MN32~MN3n)를 통해서 n-1개의 더미 프로그램 전류(즉, (n-1) × Idp)가 흐르게 된다. 제2 전류 미러 회로(68)를 통해서 (n-1) × Idp와 크기가 같은 레퍼런스 전류(Ir)가 흐르게 된다. 이어서, 제1 전류 미러 회로(70)를 통해서 레퍼런스 전류(Ir)와 크기가 같은 승압 전류(Ipp)가 흐르게 된다.

도 5는 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 다른 회로도다. 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.

도 5를 참조하면, 제어 회로(60a)의 복수의 더미 프로그램 전류 발생 소자(62_1~62_n)는 별도의 전류 미러 회로(도 4의 68 참조)를 이용하지 않고 직접 제1 전류 미러 회로(70)에 커플링된다. 따라서, 복수의 더미 프로그램 전류 발생 소자(62_1~62_n)는 전원 전압(Vcc)과 제3 노드(N3) 사이에 커플링된다.

도 6은 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 또 다른 회로도다. 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.

도 6을 참조하면, 제어 회로(60b)의 각 스위칭 소자(66_1~66_k)는 입력 데이터(DIN1~DINn)의 연산 신호에 응답하여 턴온될 수 있다. 예를 들어, 2개의 입력 데이터(DIN1, DIN2 또는 DIN3, DIN4 또는 DINn-1, DINn)의 앤드 연산 신호가 각 스위칭 소자(66_1~66_k)에 입력될 수 있다. 여기서, 도 6에서는 앤드 연산 신호를 예로 들었으나, 이에 제한되는 것은 아니다.

이와 같은 경우, 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 관계없이 복수의 프로그램 전류 및 승압 전류의 합이 일정한 것은 아니다. 왜냐하면, 페어(pair)로 묶여 있는 입력 데이터(DIN1~DINn)가 동시에 하이 레벨인 경우에만 더미 프로그램 전류(Idp)가 흐르기 때문이다.

도 6에서는 스위칭 소자(66_1~66_k)가 2개의 입력 데이터의 연산 신호에 응답하여 턴온되는 경우만을 예로 들었으나, 3개 이상의 입력 데이터의 연산 신호에 응답하여 턴온될 수 있음은 자명하다.

도 7a 및 도 7b는 도 1의 제어 회로 및 제1 전류 미러 회로를 설명하기 위한 또 다른 회로도이다. 여기서, 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.

도 7a 및 도 7b를 참조하면, 제어 회로(60) 및/또는 제1 전류 미러 회로(70)는 프로그램시에만 동작될 수 있도록 구성된다.

도 7a를 참조하면, 프로그램 지시 회로(80)는 승압 전압 생성 회로(50)와 제1 전류 미러 회로(70) 사이에 커플링되어, 프로그램 인에이블 신호(PGM)에 응답하여 승압 전압(Vpp)을 선택적으로 제1 전류 미러 회로(70)에 전달한다.

구체적으로, 하이 레벨의 프로그램 인에이블 신호(PGM)가 인가되면 PMOS 트랜지스터(MP4)가 턴온되어 제1 전류 미러 회로(70)에 승압 전압(Vpp)을 전달하고, 로우 레벨의 프로그램 인에이블 신호(PGM)가 인가되면 NMOS 트랜지스터(MN7)가 턴온되어 제1 전류 미러 회로(70)에 접지 전압(Vss)을 전달한다.

도 7b를 참조하면, 제어 회로(60c)의 각 스위칭 소자(66_1~66_n)는 입력 데이터(DIN1~DINn)와 프로그램 인에이블 신호(PGM)의 앤드 연산 신호에 응답하여 턴온될 수 있다.

본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.

실험예

도 4에서와 같이 제어 회로 및 제1 전류 미러 회로를 포함하되 더미 프로그램 전류 발생 소자는 32개인 플래쉬 메모리 장치를 구성하여, 동시에 프로그램되는 플래쉬 메모리 셀의 개수를 증가시키면서 승압 전압의 전압 레벨을 HSPICE를 이용하여 시뮬레이션하였다.

비교 실험예

제어 회로 및 제1 전류 미러 회로를 포함하지 않는 플래쉬 메모리 장치를 구성하여, 동시에 프로그램되는 플래쉬 메모리 셀의 개수를 증가시키면서 승압 전압의 전압 레벨을 HSPICE를 이용하여 시뮬레이션하였다.

아울러, 실험예와 비교 실험예를 도 8에 동시에 도시하였다.

도 8을 참조하면, x축은 동시에 프로그램되는 플래쉬 메모리 셀의 개수이고, y축은 승압 전압(Vpp)의 전압 레벨을 나타낸다.

비교 실험예의 경우(도면 부호 a 참조)에는 프로그램되는 플래쉬 메모리 셀의 개수가 증가함에 따라 소오스 라인에 인가되는 승압 전압의 전압 레벨이 점점 낮아짐을 알 수 있다. 구체적으로, 프로그램되는 플래쉬 메모리 셀의 개수가 0개일 때는 약 9.6V이고, 프로그램되는 플래쉬 메모리 셀의 개수가 32개일 때는 약 9.0V가 되어, 약 0.6V의 차이가 남을 알 수 있다.

한편, 실험예의 경우(도면 부호 b 참조)에는 프로그램되는 플래쉬 메모리 셀의 개수와 관계없이 소오스 라인에 인가되는 승압 전압의 전압 레벨이 일정함을 알 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상기한 바와 같은 플래쉬 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.

첫째, 제1 전류 미러 회로를 사용하여 제어 회로와 승압 전압 발생 회로를 커플링하기 때문에, 제어 회로를 통상의 트랜지스터로 형성할 수 있다. 따라서, 제1 전류 미러 회로를 사용하지 않는 경우에 비해 트랜지스터들의 형성 면적이 줄어들게 된다.

둘째, 프로그램시 플래쉬 메모리 셀 어레이에서 흐르는 프로그램 전류와 제1 전류 미러 회로에서 흐르는 승압 전류의 합은 항상 일정하게 된다. 즉, 프로그램시 소모되는 프로그램 전류의 양이 일정하게 된다. 따라서, 동시에 프로그램되는 플래쉬 메모리 셀의 개수에 관계없이 승압 전압의 전압 레벨이 일정하게 된다.

셋째, 프로그램시 승압 전압 레벨을 일정하게 유지할 수 있으므로, 승압 전압을 높음으로써 발생할 수 있는 간섭(disturb) 현상이 줄어들게 된다.

Claims

입력 데이터에 응답하여 프로그램 전류가 각각 흐르는 복수의 플래쉬 메모리 셀을 포함하는 플래쉬 메모리 셀 어레이;

상기 입력 데이터에 응답하여, 상기 프로그램 전류와 동일한 크기의 더미 프로그램 전류가 각각 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로; 및

상기 복수의 더미 프로그램 전류를 합한 전류와 실질적으로 동일한 크기의 승압 전류를 제공하는 전류 미러 회로를 포함하고,

동시에 프로그램되는 상기 플래쉬 메모리 셀의 개수에 관계없이 상기 복수의 프로그램 전류 및 상기 승압 전류의 합이 일정한 플래쉬 메모리 장치.
제 1항에 있어서,

상기 더미 프로그램 전류 발생 소자는 직렬로 커플링된 부하 소자와 스위칭 소자를 포함하고, 상기 부하 소자는 소정 크기의 상기 더미 프로그램 전류의 크기를 결정하고 상기 스위칭 소자는 상기 입력 데이터에 응답하여 동작하는 플래쉬 메모리 장치.
제 2항에 있어서,

상기 부하 소자는 소정의 바이어스 전압이 게이트에 인가되는 NMOS 트랜지스 터인 플래쉬 메모리 장치.
제 1항에 있어서,

상기 전류 미러 회로는 상기 복수의 더미 프로그램 전류를 합한 전류가 흐르는 노드에 게이트가 공통으로 커플링된 제1 및 제2 NMOS 트랜지스터를 포함하며, 상기 제1 NMOS 트랜지스터에는 상기 복수의 더미 프로그램 전류를 합한 전류가 흐르고 상기 제2 NMOS 트랜지스터에는 상기 승압 전류가 흐르는 플래쉬 메모리 장치.
제 4항에 있어서,

상기 제2 NMOS 트랜지스터는 고전압용 트랜지스터인 플래쉬 메모리 장치.
제 1항에 있어서,

상기 제어 회로 또는 전류 미러 회로는 프로그램 동작시에만 인에이블되는 플래쉬 메모리 장치.
제 1항에 있어서,

상기 플래쉬 메모리 셀은 스플릿 게이트(split gate) 플래쉬 메모리 셀인 플래쉬 메모리 장치.
워드 라인, 소오스 라인 및 복수의 비트 라인이 교차하는 영역에 정의된 복 수의 플래쉬 메모리 셀을 포함하여, 각 플래쉬 메모리 셀의 게이트는 상기 워드 라인에 커플링되고 드레인은 상기 비트 라인에 커플링되고 소오스는 상기 소오스 라인에 커플링된 플래쉬 메모리 셀 어레이;

복수의 입력 데이터에 응답하여, 승압 전압이 인가된 상기 소오스 라인에서 상기 복수의 비트 라인으로 복수의 프로그램 전류를 흐르게 하는 프로그램 회로;

상기 복수의 입력 데이터에 응답하여 복수의 더미 프로그램 전류가 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로; 및

상기 승압 전압과 커플링되고, 상기 복수의 더미 프로그램 전류를 합한 전류와 실질적으로 동일한 크기의 승압 전류가 흐르는 전류 미러 회로를 포함하는 플래쉬 메모리 장치.
제 8항에 있어서,

상기 플래쉬 메모리 장치는 동시에 프로그램되는 상기 플래쉬 메모리 셀의 개수에 관계없이 상기 복수의 프로그램 전류 및 상기 승압 전류의 합이 일정한 플래쉬 메모리 장치.
제 8항에 있어서,

상기 더미 프로그램 전류의 크기는 상기 프로그램 전류의 크기와 실질적으로 동일한 플래쉬 메모리 장치.
제 8항에 있어서,

상기 프로그램 회로는 상기 복수의 입력 데이터에 응답하여 상기 복수의 비트 라인 각각의 전압 레벨을 조절하는 입력 드라이버를 포함하는 플래쉬 반도체 장치.
제 11항에 있어서,

상기 입력 드라이버는 전원 전압과 접지 전압 사이에 직렬로 커플링된 풀업 소자, 풀다운 소자 및 제1 부하 소자를 포함하고, 상기 풀업 소자 및 풀다운 소자는 입력 데이터에 응답하여 동작하고, 상기 제1 부하 소자는 상기 프로그램 전류의 크기를 결정하는 플래쉬 반도체 장치.
제 12항에 있어서,

상기 제1 부하 소자는 소정의 바이어스 전압이 게이트에 인가되는 NMOS 트랜지스터인 플래쉬 반도체 장치.
제 8항에 있어서,

상기 더미 프로그램 전류 발생 소자는 직렬로 커플링된 제2 부하 소자와 스위칭 소자를 포함하고, 상기 제2 부하 소자는 소정 크기의 상기 더미 프로그램 전류의 크기를 결정하고 상기 스위칭 소자는 상기 입력 데이터에 응답하여 동작되는 플래쉬 메모리 장치.
제 14항에 있어서,

상기 스위칭 소자는 상기 입력 데이터의 연산 신호에 응답하여 동작하는 플래쉬 메모리 장치.
제 14항 또는 제 15항에 있어서,

상기 제2 부하 소자는 소정의 바이어스 전압이 게이트에 인가되는 NMOS 트랜지스터인 플래쉬 메모리 장치.
제 8항에 있어서,

상기 복수의 더미 프로그램 전류 발생 소자의 개수는 상기 복수의 입력 데이터의 개수와 실질적으로 동일한 플래쉬 메모리 장치.
제 8항에 있어서,

상기 전류 미러 회로는 상기 복수의 더미 프로그램 전류를 합한 전류가 흐르는 노드에 게이트가 공통으로 커플링된 제1 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 NMOS 트랜지스터에는 상기 복수의 더미 프로그램 전류를 합한 전류가 흐르고 상기 제2 NMOS 트랜지스터에는 상기 승압 전류가 흐르는 플래쉬 메모리 장치.
제 18항에 있어서,

상기 제2 NMOS 트랜지스터는 고전압용 트랜지스터인 플래쉬 메모리 장치.
제 8항에 있어서,

상기 제어 회로 및/또는 전류 미러 회로는 프로그램 동작시에만 인에이블되는 플래쉬 메모리 장치.
제 8항에 있어서,

프로그램시 상기 소오스 라인에 인가되는 승압 전압을 생성하는 승압 전압 생성 회로를 더 포함하는 플래쉬 메모리 장치.
제 8항에 있어서,

상기 플래쉬 메모리 셀은 스플릿 게이트(split gate) 플래쉬 메모리 셀인 플래쉬 메모리 장치.
입력 데이터에 응답하여 프로그램 전류가 각각 흐르는 복수의 플래쉬 메모리 셀을 포함하는 플래쉬 메모리 셀 어레이; 및

상기 입력 데이터에 응답하여, 상기 프로그램 전류와 동일한 크기의 더미 프로그램 전류가 각각 흐르는 복수의 더미 프로그램 전류 발생 소자를 포함하는 제어 회로를 구비하고,

동시에 프로그램되는 상기 플래쉬 메모리 셀의 개수에 관계없이 상기 복수의 프로그램 전류 및 상기 복수의 더미 프로그램 전류를 합한 전류가 일정한 플래쉬 메모리 장치.
제 23항에 있어서,

상기 더미 프로그램 전류 발생 소자는 직렬로 커플링된 부하 소자와 스위칭 소자를 포함하고, 상기 부하 소자는 상기 더미 프로그램 전류를 흐르게 하고 상기 스위칭 소자는 상기 입력 데이터에 응답하여 동작하는 플래쉬 메모리 장치.
제 24항에 있어서,

상기 부하 소자는 소정의 바이어스 전압이 게이트에 인가되는 NMOS 트랜지스터인 플래쉬 메모리 장치.
제 23항에 있어서,

상기 제어 회로는 프로그램 동작시에만 인에이블되는 플래쉬 메모리 장치.
제 23항에 있어서,

상기 플래쉬 메모리 셀는 스플릿 게이트(split gate) 플래쉬 메모리 셀인 플래쉬 메모리 장치.