JP6487412B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関する。
情報化技術が発達するにつれて、ユーザーと情報との間の接続媒体である表示装置の市場が拡大している。これにより、有機発光ダイオード表示装置（Organic Light Emitting Display：ＯＬＥＤ）、液晶表示装置（Liquid Crystal Display：ＬＣＤ）とプラズマ表示装置（Plasma Display Panel：ＰＤＰ）などのような表示装置の使用が増加している。
その中で、有機発光ダイオード表示装置は、自発光素子であるため、バックライトが必要な液晶表示装置に比べて消費電力が低く、さらに薄く作ることができる。また、有機発光ダイオード表示装置は、視野角が広く、応答速度が速いという長所がある。有機発光ダイオード表示装置は、大画面の量産技術レベルまでプロセス技術が発展して液晶表示装置と競争しながら、市場を拡大している。
有機発光ダイオード表示装置の画素は、自発光素子である有機発光ダイオード（Organic Light Emitting Diode：以下、「ＯＬＥＤ」と称する）を含む。有機発光ダイオード表示装置は、発光材料の種類、発光方式、発光構造、駆動方式などに沿って多様に分けることができる。有機発光ダイオード表示装置は、発光方式に沿って、蛍光発光、燐光発光に分かれることができ、発光構造に沿って、前面発光（Top Emission）の構造と背面発光（Bottom Emission）構造に分けることができる。また、有機発光ダイオード表示装置は、駆動方式に沿って、ＰＭＯＬＥＤ（Passive Matrix ＯＬＥＤ）とＡＭＯＬＥＤ（Active Matrix ＯＬＥＤ）に分けることができる。
表示装置は、表示パネルのデータラインにデータ信号を供給し、データ信号に同期するゲート信号を供給する駆動ＩＣ（integrated circuit）を含む。ＩＣを表示パネルに接続する方式で、ＩＣが実装された軟性フィルムを表示パネルに接合するＣＯＦ（Chip on film）方式、ＩＣを基板上に直接実装するＣＯＧ（Chip On Glass）方式などが知られている。
表示パネルにＩＣを接続するためには、まず異方性導電フィルム（Anisotropic Conductive Film）を間に置いて、表示パネルに備えられたパッドと軟性フィルムに備えられたバンプを整列させる。以降、対応するパッドとバンプが電気的に接続されるように、タップ（Tap）ボンディング（bonding）工程を実行して、表示パネルのパッド部と軟性フィルムを互に圧着させる。
タップボンディング工程時、異方性導電フィルムを構成する導電ボールは、流動性を有するため、パッドとバンプ間に位置せず、外側に移動することができる。これにより、対応するパッドとバンプが電気的に接続されない不良が発生することができる。また、タップボンディング工程時に提供される熱によって軟性フィルムに変形が発生することができ、軟性フィルムの変形によりバンプの位置がシフトすることができる。この場合、バンプが決まった位置に配列することができないので、対応するパッドとバンプが電気的に接続されない不良が発生することができる。
本発明の目的は、パッドとバンプ間のアラインメントが容易な表示装置を提供することにある。
前記目的を達成するために、本発明の表示装置は、基板と回路素子を含む。基板は、表示領域とパッド部を有する。表示領域は、入力映像を実現する。パッド部は表示領域の外側に定義される。パッド部には、段差を有するように、互いに交互に設けられる凸部と凹部が定義される。回路素子は、パッド部に接合され、凹部に引き込まれるバンプを有する。パッド部は下部パッド電極、第１絶縁層、及び上部パッド電極を含む。下部パッド電極は、表示領域から延長された信号ラインと電気的に接続される。第１絶縁層は、下部パッド電極上、凸部に配置される。上部パッド電極は、第１絶縁層上で、第１絶縁層を貫通する第１コンタクトホールを介して下部パッド電極と接続され、凹部の少なくとも一部にまで延長配置される。
本発明に係る表示装置は、基板と回路素子を含む。基板は、表示領域とパッド部を有する。表示領域は、入力映像を実現する。パッド部は表示領域の外側に定義される。パッド部には、段差を有するように、互いに交互に設けられる凸部と凹部が定義される。回路素子は、パッド部に接合され、凹部に引き込まれるバンプを有する。パッド部は下部パッド電極、第１絶縁層、上部パッド電極、及び第２絶縁層を含む。下部パッド電極は、表示領域から延長された信号ラインと電気的に接続される。第１絶縁層は、下部パッド電極を覆う。上部パッド電極は、第１絶縁層上で、第１絶縁層を貫通する第１コンタクトホールを介して下部パッド電極と接続され、凹部の少なくとも一部にまで延長配置される。第２絶縁層は、上部パッド電極上で、 凸部に配置され、凹部で上部パッド電極を露出させる。
本発明は、パッド部にバンプが引き込まれることができる凹部を備えることにより、パッドとバンプのアライメントが容易であり、外部環境の変化に起因したコンタクト不良を防止することができる表示装置を提供する。また、本発明は、パッドとバンプ間のコンタクト不良を防止することにより、製品の信頼性と安定性を確保することができる表示装置を提供する。
有機発光表示装置の概略的なブロック図である。 サブピクセルの回路構成を示した第１例示図である。 サブピクセルの回路構成を示した第２例示図である。 本発明に係る有機発光表示装置を示す平面図である。 第１実施の形態に係る有機発光表示装置のサブピクセルを示す断面図である。 第１実施の形態に係るゲートパッド部を拡大した平面図である。 図６の切取り線Ｉ−Ｉ’に沿って切り取った断面図である。 図６の切取り線ＩＩ−ＩＩ’に沿って切り取った断面図である。 第１実施の形態に係るデータパッド部を拡大した平面図である。 図９の切取り線ＩＩＩ−ＩＩＩ’に沿って切り取った断面図である。 図９の切取り線ＩＶ−ＩＶ’に沿って切り取った断面図である。 第２実施の形態に係る有機発光表示装置のサブピクセルを示す断面図である。 第２実施の形態に係るゲートパッド部を示す断面図である。 第２実施の形態に係るデータパッド部を示す断面図である。 パッド部の断面形状を説明するための断面図である。
以下、添付した図面を参照して、本発明の好ましい実施の形態を説明する。明細書全体にわたって同じ参照番号は、実質的に同一の構成要素を意味する。以下の説明において、本発明に関する公知技術や構成に対する具体的な説明が本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明を省略する。また、以下の説明で使用される構成要素の名称は、明細書作成の容易さを考慮して選択されたものであり、実際の製品の部品名称とは異なることがある。複数の実施の形態を説明する際、実質的に同一の構成要素については、冒頭で代表的に説明し、他の実施の形態においては、省略する。
本発明の表示装置は、液晶表示装置（Liquid Crystal Display、ＬＣＤ）、電界放出表示装置（Field Emission Display：ＦＥＤ）、プラズマディスプレイパネル（Plasma Display Panel、ＰＤＰ）、有機発光ダイオード表示装置（Organic Light Emitting Display、ＯＬＥＤ Ｄｉｓｐｌａｙ）、電気泳動表示素子（Electrophoresis、ＥＰＤ）などの表示装置として実現することができる。以下、本発明においては、説明の便宜のために表示装置が有機発光ダイオード素子を含む場合を例に挙げて説明する。
有機発光表示装置は、アノードである第１電極とカソードである第２電極との間に有機物からなる発光層を含む。したがって、第１電極から供給を受ける正孔と第２電極から供給を受ける電子が発光層内で結合して正孔−電子対である励起子（exciton）を形成し、励起子が基底状態に戻りながら発生するエネルギーにより発光する自発光表示装置である。しかし、本発明に係る有機発光表示装置は、プラスチック基板のほか、ガラス基板に形成することもできる。
以下、添付した図面を参照して、本発明の実施の形態を説明する。
図１は、有機発光表示装置の概略的なブロック図である。図２は、サブピクセルの回路構成を示した第１例示図である。図３は、サブピクセルの回路構成を示した第２例示図である。図４は、本発明に係る有機発光表示装置を示す平面図である。
図１を参照すると、有機発光表示装置は、映像処理部１０、タイミング制御部２０、データ駆動部３０、ゲート駆動部４０と表示パネル５０を含む。
映像処理部１０は、外部から供給されたデータ信号（ＤＡＴＡ）に加え、データイネーブル信号（ＤＥ）などを出力する。映像処理部１０は、データイネーブル信号（ＤＥ）のほか、垂直同期信号、水平同期信号及びクロック信号の内、いずれか１つ以上を出力することができるが、この信号は、説明の便宜上省略して示す。映像処理部１０は、システム回路基板にＩＣ（Integrated Circuit）の形態で形成される。
タイミング制御部２０は、映像処理部１０からのデータイネーブル信号（ＤＥ）または垂直同期信号、水平同期信号及びクロック信号などを含む駆動信号と共に、データ信号（ＤＡＴＡ）の供給を受ける。
タイミング制御部２０は、駆動信号に基づいて、ゲート駆動部４０の動作タイミングを制御するためのゲートタイミング制御信号（ＧＤＣ）とデータ駆動部３０の動作タイミングを制御するためのデータタイミング制御信号（ＤＤＣ）を出力する。タイミング制御部２０は、制御回路基板にＩＣの形で形成される。
データ駆動部３０は、タイミング制御部２０から供給されたデータのタイミング制御信号（ＤＤＣ）に応答して、タイミング制御部２０から供給されるデータ信号（ＤＡＴＡ）をサンプリングし、ラッチしてガンマ基準電圧に変換して出力する。データ駆動部３０は、データライン（ＤＬ１〜ＤＬｎ）を介してデータ信号（ＤＡＴＡ）を出力する。データ駆動部３０は、基板上にＩＣ形で取り付けられる。
ゲート駆動部４０は、タイミング制御部２０から供給されたゲートタイミング制御信号（ＧＤＣ）に応答して、ゲート電圧のレベルをシフトさせながらゲート信号を出力する。ゲート駆動部４０は、ゲートライン（ＧＬ１〜ＧＬｍ）を介してゲート信号を出力する。ゲート駆動部４０は、ゲート回路基板にＩＣの形で形成されるか、または表示パネル５０にゲートインパネル（Gate In Panel）方式で形成される。
表示パネル５０は、データ駆動部３０とゲート駆動部４０から供給されたデータ信号（ＤＡＴＡ）とゲート信号に対応して映像を表示する。表示パネル５０は、映像を表示するサブピクセル（ＳＰ）を含む。
図２を参照すると、一つのサブピクセルは、スイッチングトランジスタ（ＳＷ）、駆動トランジスタ（ＤＲ）、補償回路（ＣＣ）と有機発光ダイオード（ＯＬＥＤ）を含む。有機発光ダイオード（ＯＬＥＤ）は、駆動トランジスタ（ＤＲ）によって形成された駆動電流に沿って光を発光するように動作する。
スイッチングトランジスタ（ＳＷ）は、第１ゲートライン（ＧＬ１）を介して供給されたゲート信号に応答して、第１データライン（ＤＬ１）を介して供給されるデータ信号がキャパシターにデータ電圧で貯蔵されるようにスイッチング動作する。駆動トランジスタ（ＤＲ）は、キャパシターに格納されたデータ電圧に沿って高電位電源ライン（ＶＤＤ）と低電位電源ライン（ＧＮＤ）の間に駆動電流が流れるように動作する。補償回路（ＣＣ）は、駆動トランジスタ（ＤＲ）のしきい電圧などを補償するための回路である。また、スイッチングトランジスタ（ＳＷ）や駆動トランジスタ（ＤＲ）に接続されたキャパシターは、補償回路（ＣＣ）の内部に位置することができる。
補償回路（ＣＣ）は、複数の薄膜トランジスタとキャパシターで構成される。補償回路（ＣＣ）の構成は、補償方法に沿って、非常に多様するところ、これに対する具体的な例示と説明は省略する。
また、図３に示すように、補償回路（ＣＣ）が含まれた場合、サブピクセルには、補償薄膜トランジスタを駆動するとともに、特定の信号や電力を供給するための信号ラインと電源ラインなどがさらに含まされる。追加された信号ラインは、サブピクセルに含まれた補償薄膜トランジスタを駆動するための第１−２ゲートライン（ＧＬ１ｂ）として定義することができる。そして追加された電源ラインは、サブピクセルの特定のノードを特定電圧に初期化するための初期化電源ライン（ＩＮＩＴ）で定義することができる。しかし、これは一つの例示であるだけで、これに限定されない。
一方、図２及び図３では、１つのサブピクセルに補償回路（ＣＣ）が含まれていることを一例とした。しかし、補償の主体が、データ駆動部３０などのように、サブピクセルの外部に位置する場合、補償回路（ＣＣ）は省略することもできる。即ち、１つのサブピクセルは、基本的にスイッチングトランジスタ（ＳＷ）、駆動トランジスタ（ＤＲ）、キャパシター及び有機発光ダイオード（ＯＬＥＤ）を含む２Ｔ（Transistor）１Ｃ（CapacＩＴＯr）構造で構成されるが、補償回路（ＣＣ）が追加された場合３Ｔ１Ｃ、４Ｔ２Ｃ、５Ｔ２Ｃ、６Ｔ２Ｃ、７Ｔ２Ｃなどで多様に構成することもできる。
また、図２及び図３においては、補償回路（ＣＣ）がスイッチングトランジスタ（ＳＷ）と駆動トランジスタ（ＤＲ）の間に位置するもので示したが、駆動トランジスタ（ＤＲ）と有機発光ダイオード（ＯＬＥＤ）の間にもさらに位置することもできる。補償回路（ＣＣ）の位置と構造は、図２と図３に限定されない。
図４を参照すると、有機発光表示装置は、基板（ＰＩ）と回路素子（ＣＯ）を含む。基板（ＰＩ）は、表示領域（ＡＡ）と表示領域（ＡＡ）の外側に定義されたパッド部（ＧＰ、ＤＰ）を含む。表示領域（ＡＡ）は、複数のサブピクセル（ＳＰ）が配置される。サブピクセル（ＳＰ）は、表示領域（ＡＡ）内で、Ｒ（red）、Ｇ（green）、Ｂ（blue）またはＲ、Ｇ、Ｂ、Ｗ（white）方式で配列されてフルカラーを実現する。サブピクセル（ＳＰ）は、互いに交差するゲートラインとデータラインによって区画されることができる。
ゲートパッド部（ＧＰ）は、表示領域（ＡＡ）の一側、例えば、右側または左側に配置される。ゲートパッド部（ＧＰ）は、複数のゲートパッドを含む。ゲートパッドは、表示領域（ＡＡ）から延長されるゲート信号ライン（ＧＳＬ）と電気的に接続される。
データパッド部（ＤＰ）は、表示領域（ＡＡ）の一側、例えば下側に配置される。データパッド部（ＤＰ）は、複数のデータパッドを含む。データパッドは、表示領域（ＡＡ）から延長されるデータ信号ライン（ＤＳＬ）と電気的に接続される。
回路素子（ＣＯ）は、バンプ（bump）（または、バンプ（terminal））を含む。回路素子（ＣＯ）のバンプは、異方性導電フィルム（Anisotropic Conductive Film）を介してパッド部のパッドにそれぞれ接合される。回路素子（ＣＯ）は、駆動ＩＣ（ＩＣ）が軟性フィルムに実装されたチップオンフィルム（chip on film、ＣＯＦ）で有り得る（図４の（ａ））。回路素子（ＣＯ）は、チップオングラス（Chip on glass）工程で、基板上で直接パッドに接合されるＣＯＧタイプＩＣ（ＣＯＧＩＣ）で有り得る（図４の（ｂ））。また、回路素子（ＣＯ）は、ＦＦＣ（Flexible Flat Cable）またはＦＰＣ（Flexible Printed Circuit）のような軟性回路で有り得る。以下の実施の形態で、回路素子（ＣＯ）の一例として、チップオンフィルムを中心に説明するが、本発明はこれに限定されない。
ゲート信号ライン（ＧＳＬ）は、ゲートパッド部（ＧＰ）に接合された回路素子（ＣＯ）を介して印加されたゲート信号を表示領域（ＡＡ）のゲートラインに供給する。データ信号ライン（ＤＳＬ）は、データパッド部（ＤＰ）に接合された回路素子（ＣＯ）を介して印加されたデータ信号を表示領域（ＡＡ）のデータラインに供給する。
＜第１実施の形態＞
図５は、第１実施の形態に係る有機発光表示装置のサブピクセルを示す断面図である。図６は、第１実施の形態に係るゲートパッド部を拡大した平面図である。図７は、図６の切取り線Ｉ−Ｉ’に沿って切り取った断面図である。図８は、図６の切取り線ＩＩ−ＩＩ’に 沿って切り取った断面図である。図９は、第１実施の形態に係るデータパッド部を拡大した平面図である。図１０は、図９の切取り線ＩＩＩ−ＩＩＩ’に沿って、切り取った断面図である。図１１は、図９の切取り線ＩＶ−ＩＶ’ に沿って切り取った断面図である。
図５を参照すると、本発明の一実施の形態に係る有機発光表示装置は、基板（ＰＩ）を含む。基板（ＰＩ）は、プラスチック材質からなることができる。例えば、基板（ＰＩ）は、ＰＩ（Polyimide）、ＰＥＴ（polyethylene terephthalate）、ＰＥＮ（polyethylene naphthalate）、ＰＣ（polycarbonate）、ＰＥＳ（polyethersulfone）、ＰＡＲ（polyarylate）、ＰＳＦ（polysulfone）、ＣＯＣ（ciclic-olefin copolymer）の内、少なくとも一つを含むことができる。
図示されていないが、基板（ＰＩ）上にはバッファ層とシールド層がさらに備えられる。例えば、バッファ層は、第１バッファ層及び第２バッファ層を含むことができ、シールド層は、第１バッファ層と第２バッファ層との間に介在することができる。第１バッファ層は、基板（ＰＩ）で流出されるアルカリイオンなどのような不純物から後続工程で形成される薄膜トランジスタを保護する役割をする。第１バッファ層は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはこれらの多重層で有り得る。シールド層は、ポリイミド基板を使用することにより、発生することができるパネル駆動電流が減少することを防止する役割をする。第２バッファ層は、シールド層で流出されるアルカリイオンなどのような不純物から後続工程で形成される薄膜トランジスタを保護する役割をする。第２バッファ層は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはこれらの多重層で有り得る。
基板（ＰＩ）上には、半導体層（ＡＣＴ）が位置する。半導体層（ＡＣＴ）は、シリコン半導体や酸化物半導体からなることができる。シリコン半導体は、非晶質シリコンまたは結晶化された多結晶シリコンを含むことができる。ここで、多結晶シリコンは、移動度が高く（１００ｃｍ２／Ｖｓ以上）、エネルギー消費電力が低く、信頼性に優れて、駆動素子のゲートドライバ及び/またはマルチプレクサ（ＭＵＸ）に適用したり、画素内駆動ＴＦＴに適用したりすることができる。一方、酸化物半導体は、オフ−電流が低いので、オン（Ｏｎ）時間が短く、オフ（Ｏｆｆ）時間を長く維持するスイッチングＴＦＴに適合である。また、オフ電流が小さいので画素の電圧を維持する期間が長くて低速駆動及び/または低消費電力を要求する表示装置に適合である。また、半導体層（ＡＣＴ）は、ｐ型またはｎ型の不純物を含むドレイン領域とソース領域を含み、これらの間にチャネルを含む。
半導体層（ＡＣＴ）上には、ゲート絶縁膜（ＧＩ）が位置する。ゲート絶縁膜（ＧＩ）は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはこれらの多重層で有り得る。ゲート絶縁膜（ＧＩ）上には、ゲート電極（ＧＡ）が位置する。ゲート電極（ＧＡ）は、半導体層（ＡＣＴ）のチャンネルと対応する位置に位置する。ゲート電極（ＧＡ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）からなる群から選択されたいずれか１つ、またはこれらの合金で形成される。また、ゲート電極（ＧＡ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群で選択されたいずれか１つ、またはこれらの合金からなる多重層で有り得る。例えば、ゲート電極（ＧＡ）は、モリブデン／アルミニウム−ネオジムまたはモリブデン/アルミニウムの２重層で有り得る。示しないが、ゲート絶縁膜（ＧＩ）とゲート電極（ＧＡ）は、一つのマスクを介してパターンされて、同じ面積を有するように形成することができる。
ゲート電極（ＧＡ）上には、ゲート電極（ＧＡ）を絶縁させる層間絶縁膜（ＩＬＤ）が位置する。層間絶縁膜（ＩＬＤ）は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらの多重層で有り得る。層間絶縁膜（ＩＬＤ）とゲート絶縁膜（ＧＩ）の一部の領域に半導体層（ＡＣＴ）の一部を露出させるコンタクトホール（ＣＨ）が位置する。
層間絶縁膜（ＩＬＤ）上に、ドレイン電極（ＤＥ）とソース電極（ＳＥ）が位置する。ドレイン電極（ＤＥ）は、半導体層（ＡＣＴ）のドレイン領域を露出するコンタクトホール（ＣＨ）を介して半導体層（ＡＣＴ）に接続されて、ソース電極（ＳＥ）は、半導体層（ＡＣＴ）のソース領域を露出するコンタクトホール（ＣＨ）を介して半導体層（ＡＣＴ）に接続される。ソース電極（ＳＥ）及びドレイン電極（ＤＥ）は、単一層または多重層からなることができ、前記ソース電極（ＳＥ）及びドレイン電極（ＤＥ）が、単一層で場合には、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群から選択されたいずれか１つ、またはこれらの合金からなることができる。また、前記ソース電極（ＳＥ）及びドレイン電極（ＤＥ）が、多重層で場合には、モリブデン／アルミニウム−ネオジムの２重層、チタン／アルミニウム／チタン、モリブデン／アルミニウム/モリブデンまたはモリブデン／アルミニウム−ネオジム/モリブデンの３重層からなることができる。これにより、半導体層（ＡＣＴ）、ゲート電極（ＧＡ）、ドレイン電極（ＤＥ）及びソース電極（ＳＥ）を含む薄膜トランジスタ（ＴＦＴ）が完成される。
薄膜トランジスタ（ＴＦＴ）を含む基板（ＰＩ）上に保護層（ＰＡＳ）が位置する。保護層（ＰＡＳ）は、下部の素子を保護する絶縁膜として、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらの多重層で有り得る。保護層（ＰＡＳ）上にオーバーコート層（ＯＣ）が位置する。オーバーコート層（ＯＣ）は、下部構造の段差を緩和させるための平坦化膜で有り得、ポリイミド（polyimide）、ベンゾシクロブテン系樹脂（benzocyclobutene series resin）、アクリル酸（acrylate）などの有機物からなることができる。オーバーコート層（ＯＣ）は、前記有機物を液状形態でコーティングした後、硬化させるＳＯＧ（sＰＩn on glass）のような方法で形成することができる。
オーバーコート層（ＯＣ）の一部の領域には、ドレイン電極（ＤＥ）を露出させるビアホール（ＶＩＡ）が位置する。オーバーコート層（ＯＣ）上に有機発光ダイオード（ＯＬＥＤ）が位置する。さらに詳細には、オーバーコート層（ＯＣ）上に第１電極（ＡＮＯ）が位置する。第１電極（ＡＮＯ）は、画素電極として作用し、ビアホール（ＶＩＡ）を介して薄膜トランジスタ（ＴＦＴ）のドレイン電極（ＤＥ）に接続される。第１電極（ＡＮＯ）は、アノードで有り得る。 第１電極（ＡＮＯ）はＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電物質からなることができる。第１電極（ＡＮＯ）が反射電極である場合、第１電極（ＡＮＯ）は反射層をさらに含む。反射層は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）またはこれらの合金からなることができ、好ましくは、ＡＰＣ（銀／パラジウム／銅合金）からなることができる。
第１電極（ＡＮＯ）を含む基板（ＰＩ）上には、画素を区画するバンク層（ＢＮＫ）が位置する。バンク層（ＢＮＫ）は、ポリイミド（polyimide）、ベンゾシクロブテン系樹脂（benzocyclobutene series resin）、アクリル酸（acrylate）などの有機物からなる。バンク層（ＢＮＫ）は、第１電極（ＡＮＯ）の一部を露出させる。バンク層（ＢＮＫ）によって露出された第１電極（ＡＮＯ）上には、発光層（ＥＭＬ）が位置する。発光層（ＥＭＬ）は、電子と正孔が結合して発光する層で、発光層（ＥＭＬ）と、第１電極（ＡＮＯ）の間に正孔注入層及び／または正孔輸送層を含むことができ、発光層（ＥＭＬ）上に電子輸送層及び／または電子注入層を含むことができる。
発光層（ＥＭＬ）上には、第２電極（ＣＡＴ）が位置する。第２電極（ＣＡＴ）は、表示領域部（Ａ/Ａ）の前面に位置することができる。第２電極（ＣＡＴ）は、カソード電極として仕事関数が低いマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、アルミニウム（Ａｌ）、銀（Ａｇ）、またはこれらの合金からなることができる。第２電極（ＣＡＴ）が透過電極である場合、光が透過することができるほど薄い厚さでなり、反射電極である場合、光が反射されることができるほど厚い厚さでなることができる。
図６を参照すると、本発明の第１実施の形態に係る表示装置は、基板（ＰＩ）上に定義されたゲートパッド部（ＧＰ）を含む。ゲートパッド部（ＧＰ）は、凸部（ＳＥ１）と凹部（ＳＥ２）が定義される。 凸部（ＳＥ１）は、凸状に突出した断面形状を有する。凹部（ＳＥ２）は、凹に陥没した断面形状を有する。凸部（ＳＥ１）と凹部（ＳＥ２）は、互いに交互され、その境界で段差を有する。
凸部（ＳＥ１）と凹部（ＳＥ２）は、少なくとも一つの絶縁層がパターンされることによって実現することができる。即ち、基板（ＰＩ）上に配置された少なくとも一つの絶縁層には、シンク溝（ＳＨ）が備えられることができる。この時、シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）で定義することができる。シンク溝（ＳＨ）の外側で、パターンされた少なくとも一つの絶縁層が残留する領域は、凸部（ＳＥ１）で定義することができる。前記絶縁層のパターンは、凸部（ＳＥ１）と凹部（ＳＥ２）との間に十分な段差を有するようにする機能をする。
凹部（ＳＥ２）には、回路素子（ＣＯ）のバンプ（ＣＳＬ）が位置する。即ち、ゲートパッド部（ＧＰ）には、複数の凹部（ＳＥ２）が形成され、各凹部（ＳＥ２）ごとに対応される１つのバンプ（ＣＳＬ）が引き込みすることができる。凹部（ＳＥ２）は、バンプ（ＣＳＬ）が収容されることができる内部空間を有する。
ゲートパッド部（ＧＰ）は、複数のゲートパッドを含む。ゲートパッドそれぞれは、下部ゲートパッド電極（ＳＭＬ）と上部ゲートパッド電極（ＰＥＬ）を含む。
下部ゲートパッド電極（ＳＭＬ）は、ゲート信号ライン（ＧＳＬ）に接続される。下部ゲートパッド電極（ＳＭＬ）と、ゲート信号ライン（ＧＳＬ）は、その間に介在された少なくとも一つの絶縁層を間に置いて、少なくとも一つの絶縁層を貫通する第１コンタクトホール（ＰＣＮＴ１）を介して電気的に接続される。
隣接する下部ゲートパッド電極（ＳＭＬ）は、所定の間隔離隔配置される。下部ゲートパッド電極（ＳＭＬ）は、ゲート信号ライン（ＧＳＬ）に比べて相対的に広い面積を有することができる。これにより、本発明は、下部ゲートパッド電極（ＳＭＬ）と上部ゲートパッド電極（ＰＥＬ）が互に接触することができる十分なコンタクト面積を確保することができ、コンタクト不良を最小化にすることができるという利点を有する。
上部ゲートパッド電極（ＰＥＬ）は、下部ゲートパッド電極（ＳＭＬ）と接続される。上部ゲートパッド電極（ＰＥＬ）と下部ゲートパッド電極（ＳＭＬ）は、その間に介在された少なくとも一つの絶縁層を間に置いて、少なくとも一つの絶縁層を貫通する第２コンタクトホール（ＰＣＮＴ２）を介して電気的に接続される。上部ゲートパッド電極（ＰＥＬ）は、下部ゲートパッド電極（ＳＭＬ）、ゲート信号ライン（ＧＳＬ）、及び表示領域（ＡＡ）のゲートラインと電気的に接続されて、回路素子（ＣＯ）を介して供給されたゲート信号を表示領域（ＡＡ）のサブピクセルに伝達する。
隣接する上部ゲートパッド電極（ＰＥＬ）は、所定の間隔離隔配置される。上部ゲートパッド電極（ＰＥＬ）は、ゲート信号ライン（ＧＳＬ）に比べて相対的に広い面積を有することができる。これにより、本発明は、下部ゲートパッド電極（ＳＭＬ）と上部ゲートパッド電極（ＰＥＬ）が互に接触することができる十分なコンタクト面積を確保することができ、コンタクト不良を最小化することができるという利点を有する。
上部ゲートパッド電極（ＰＥＬ）は、凸部（ＳＥ１）と重畳され、凹部（ＳＥ２）の少なくとも一部にまで延長配置される。さらに具体的には、ゲートパッド部（ＧＰ）は、順次定義された第１凸部（ＳＥ１＿１）、第１凹部（ＳＥ２＿１）、第２凸部（ＳＥ１＿２）、第２凹部（ＳＥ２＿２）を含む。上部ゲートパッド電極（ＰＥＬ）は、隣接する第１上部ゲートパッド電極（ＰＥＬ１）と、第２上部ゲートパッド電極（ＰＥＬ２）を含む。第１上部ゲートパッド電極（ＰＥＬ１）は、第１凸部（ＳＥ１＿１）と、第１凹部（ＳＥ２＿１）に対応して位置する。第２上部ゲートパッド電極（ＰＥＬ２）は、第２凸部（ＳＥ１＿２）と第２凹部（ＳＥ２＿２）に対応して位置する。これは、第１及び第２の上部ゲートパッド電極（ＰＥＬ１、ＰＥＬ２）が一つの凹部（ＳＥ２）に同時に位置しないことを意味する。
平面上で見るときに、上部ゲートパッド電極（ＰＥＬ）は、隣接する凸部（ＳＥ１）と凹部（ＳＥ２）上に位置することができるように、下部ゲートパッド電極（ＳＭＬ）の上部から１つの方向にシフト（shift）された形状を有することができる。すべての上部ゲートパッド電極（ＰＥＬ）がシフトされる方向は同じである。
図７及び図８をさらに参照すると、ゲートパッド部（ＧＰ）の基板（ＰＩ）上には、ゲート絶縁膜（ＧＩ）が位置する。ゲート絶縁膜（ＧＩ）上には、ゲート信号ライン（ＧＳＬ）が位置する。ゲート信号ライン（ＧＳＬ）は、表示領域（ＡＡ）のゲートラインから延長された信号ラインを意味する。
ゲート信号ライン（ＧＳＬ）上には、層間絶縁膜（ＩＬＤ）が位置する。層間絶縁膜（ＩＬＤ）には、、第１コンタクトホール（ＰＣＮＴ１）が備えられる。第１コンタクトホール（ＰＣＮＴ１）は、層間絶縁膜（ＩＬＤ）を貫通して、ゲート信号ライン（ＧＳＬ）の一部を露出させる。
第１コンタクトホール（ＰＣＮＴ１）を有する層間絶縁膜（ＩＬＤ）上には、下部ゲートパッド電極（ＳＭＬ）が位置する。下部ゲートパッド電極（ＳＭＬ）は、第１コンタクトホール（ＰＣＮＴ１）を介してゲート信号ライン（ＧＳＬ）に接続される。下部ゲートパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極及びドレイン電極と同じ工程中で共に形成されたパターンで有り得る。したがって、下部ゲートパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極及びドレイン電極と同じ層に形成され、同一の物質を含むことができる。
下部ゲートパッド電極（ＳＭＬ）上に、保護層（ＰＡＳ）が位置する。保護層（ＰＡＳ）上には、オーバーコート層（ＯＣ）が位置する。オーバーコート層（ＯＣ）は、隣接する下部ゲートパッド電極（ＳＭＬ）の間に備えられるシンク溝（ＳＨ）を含む。シンク溝（ＳＨ）は、オーバーコート層（ＯＣ）を貫通して保護層（ＰＡＳ）の少なくとも一部を露出させる。シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）である。シンク溝（ＳＨ）の外側は、凸部（ＳＥ１）である。シンク溝（ＳＨ）は、回路素子（ＣＯ）のバンプ（ＣＳＬ）を収容するのに十分な内部空間を有するように形成される。別の例として、示していないが、シンク溝（ＳＨ）は、隣接する下部ゲートパッド電極（ＳＭＬ）の間で、オーバーコート層（ＯＣ）と保護層（ＰＡＳ）を貫通して層間絶縁膜（ＩＬＤ）の一部を露出させるすることができる。
オーバーコート層（ＯＣ）と保護層（ＰＡＳ）は、第２コンタクトホール（ＰＣＮＴ２）を含む。第２コンタクトホール（ＰＣＮＴ２）は、オーバーコート層（ＯＣ）と保護層（ＰＡＳ）を貫通して、下部ゲートパッド電極（ＳＭＬ）の一部を露出させる。
第２コンタクトホール（ＰＣＮＴ２）とシンク溝（ＳＨ）を有するオーバーコート層（ＯＣ）上には、上部ゲートパッド電極（ＰＥＬ）が位置する。上部ゲートパッド電極（ＰＥＬ）は、第２コンタクトホール（ＰＣＮＴ２）を介して下部ゲートパッド電極（ＳＭＬ）に接続される。上部ゲートパッド電極（ＰＥＬ）は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電物質からなることができる。上部ゲートパッド電極（ＰＥＬ）は、表示領域（ＡＡ）の第１電極（ＡＮＯ、図５）と同じ工程中に共に形成されたパターンで有り得る。したがって、上部ゲートパッド電極（ＰＥＬ）は、表示領域（ＡＡ）の第１電極（ＡＮＯ、図５）と同じ層に形成され、同一の物質を含むことができる。対応する上部ゲートパッド電極（ＰＥＬ）、下部ゲートパッド電極（ＳＭＬ）、ゲート信号線（ＧＳＬ）は、互に接続されて１つの信号伝送経路を形成する。
上部ゲートパッド電極（ＰＥＬ）は、凹部（ＳＥ２）と凸部（ＳＥ１）との間の段差に沿って形成されて凹部（ＳＥ２）の内側に延長される。さらに具体的には、凹部（ＳＥ２）の形状は、平坦面（ＦＦ）と平坦面（ＦＦ）の両側辺から延長される２傾斜面（ＩＦ１、ＩＦ２）によって定義される。この時、上部パッド電極は、２傾斜面（ＩＦ１、ＩＦ２）の内、いずれか１つを覆って、平坦面（ＦＦ）の少なくとも一部を覆う。
回路素子（ＣＯ）は、軟性フィルム（ＳＦ）に備えられたバンプ（ＣＳＬ）を含む。異方性導電フィルム（ＡＣＦ）は、複数の導電ボールが接着樹脂に分散されて配置されたもので、基板（ＰＩ）と回路素子（ＣＯ）を接着しながらパッドとバンプ（ＣＳＬ）を電気的に接続させる。異方性導電フィルム（ＡＣＦ）の導電ボールは、凹部（ＳＥ２）内に収容され、上部ゲートパッド電極（ＰＥＬ）とバンプ（ＣＳＬ）との間に位置してこれらを電気的に接続させる。導電ボールは凹部（ＳＥ２）内に収容される。
凹部（ＳＥ２）は、導電ボールを収容して、導電ボールの離脱を防止する。したがって、ボンディング工程中に提供される加圧動作により、導電ボールがバンプ（ＣＳＬ）と上部ゲートパッド電極（ＰＥＬ）との間に位置しなく散乱し、バンプ（ＣＳＬ）とパッドが電気的に接続されない不良を防止することができる。
バンプ（ＣＳＬ）は凸部（ＳＥ１）と凹部（ＳＥ２）の境界に形成された段差によってその動きが拘束、制限される。これにより、提供された外力によって、バンプ（ＣＳＬ）が凹部（ＳＥ２）の外側に離脱されたり、所定の位置で過度にシフトされたりすることを防止することができる。これは、バンプ（ＣＳＬ）と上部ゲートパッド電極（ＰＥＬ）との間のコンタクト不良を最小化することができることを意味する。
回路素子（ＣＯ）をパッド部に接合させるためのボンディング工程を実行する場合、軟性フィルムの熱変形によってバンプ（ＣＳＬ）が過度にシフトすることができる。この場合にも、本発明は、バンプ（ＣＳＬ）を凹部（ＳＥ２）内に拘束することにより、誤整列（misalign）を防止することができる。
回路素子（ＣＯ）とゲートパッド部（ＧＰ）を接合させるためにバンプ（ＣＳＬ）とゲートパッドを整列する場合、バンプ（ＣＳＬ）は凹部（ＳＥ２）の形状により凹部（ＳＥ２）の内側にガイドされる。これにより、バンプ（ＣＳＬ）は自己整列（self-align）されて、既に設定され位置に正確に配置される。本発明は、バンプ（ＣＳＬ）とパッドを容易に整列することができる利点を有する。
図９を参照すると、本発明の第１実施の形態に係る表示装置は、基板（ＰＩ）上に定義されたデータパッド部（ＤＰ）を含む。データパッド部（ＤＰ）には、凸部（ＳＥ１）と凹部（ＳＥ２）が定義される。凸部（ＳＥ１）は、凸状に突出した断面形状を有する。凹部（ＳＥ２）は、凹に陥没した断面形状を有する。凸部（ＳＥ１）と凹部（ＳＥ２）は、互いに交互に設けられ、その境界で段差を有する。
凸部（ＳＥ１）と凹部（ＳＥ２）は、少なくとも一つの絶縁層がパターンされることによって実現することができる。即ち、基板（ＰＩ）上に配置された少なくとも一つの絶縁層には、シンク溝（ＳＨ）が備えられることができる。この時、シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）で定義することができる。シンク溝（ＳＨ）の外側で、パターンされた少なくとも一つの絶縁層が残留する領域は、凸部（ＳＥ１）で定義することができる。前記絶縁層のパターンは、凸部（ＳＥ１）と凹部（ＳＥ２）との間に十分な段差を有するようにする機能をする。
凹部（ＳＥ２）には、回路素子（ＣＯ）のバンプ（ＣＳＬ）が位置する。即ち、データパッド部（ＤＰ）には、複数の凹部（ＳＥ２）が形成され、各凹部（ＳＥ２）ごとに対応される１つのバンプ（ＣＳＬ）が引き込みすることができる。凹部（ＳＥ２）は、バンプ（ＣＳＬ）が収容されることができる内部空間を有する。
データパッド部（ＤＰ）は、複数のデータパッドを含む。データパッドそれぞれは、下部データパッド電極（ＳＭＬ）と上部データパッド電極（ＰＥＬ）を含む。
下部データパッド電極（ＳＭＬ）は、データ信号ライン（ＤＳＬ）に接続される。下部データパッド電極（ＳＭＬ）は、データ信号ライン（ＤＳＬ）と同じ層に配置されて、データ信号ライン（ＤＳＬ）と電気的に接続される。下部データパッド電極（ＳＭＬ）は、データ信号ライン（ＤＳＬ）と１つのボディに形成することができる。
隣接する下部データパッド電極（ＳＭＬ）は、所定の間隔が離隔配置される。下部データパッド電極（ＳＭＬ）は、データ信号ライン（ＤＳＬ）に比べて相対的に広い面積を有することができる。これにより、本発明は、下部データパッド電極（ＳＭＬ）と上部データパッド電極（ＰＥＬ）が互に接触することができる十分なコンタクト面積を確保することができ、コンタクト不良を最小化する利点を有する。
上部データパッド電極（ＰＥＬ）は、下部データパッド電極（ＳＭＬ）に接続される。上部データパッド電極（ＰＥＬ）と下部データパッド電極（ＳＭＬ）は、その間に介在された少なくとも一つの絶縁層を間に置いて、少なくとも一つの絶縁層を貫通する第３コンタクトホール（ＰＣＮＴ３）を介して電気的に接続される。上部データパッド電極（ＰＥＬ）は、下部データパッド電極（ＳＭＬ）とデータ信号ライン（ＤＳＬ）及び表示領域（ＡＡ）のデータラインと電気的に接続されて、回路素子（ＣＯ）を介して供給されたデータ信号を表示領域（ＡＡ）のサブピクセルに伝達する。
隣接する上部データパッド電極（ＰＥＬ）は、所定の間隔離隔して配置される。上部データパッド電極（ＰＥＬ）は、データ信号ライン（ＤＳＬ）に比べて相対的に広い面積を有することができる。これにより、本発明は、下部データパッド電極（ＳＭＬ）と上部データパッド電極（ＰＥＬ）が互に接触することができる十分なコンタクト面積を確保することができ、コンタクト不良を最小化することができる利点を有する。
上部データパッド電極（ＰＥＬ）は、凸部（ＳＥ１）と重畳され、凹部（ＳＥ２）の少なくとも一部にまで延長配置される。さらに具体的には、データパッド部（ＤＰ）は、順次定義された第１凸部（ＳＥ１＿１）、第１凹部（ＳＥ２＿１）、第２凸部（ＳＥ１＿２）、第２凹部（ＳＥ２＿２）を含む。上部データパッド電極（ＰＥＬ）は、隣接する第１上部データパッド電極（ＰＥＬ１）と、第２上部データパッド電極（ＰＥＬ２）を含む。第１上部データパッド電極（ＰＥＬ１）は、第１凸部（ＳＥ１＿１）と、第１凹部（ＳＥ２＿１）に対応して位置する。第２上部データパッド電極（ＰＥＬ２）は、第２凸部（ＳＥ１＿２）と第２凹部（ＳＥ２＿２）に対応して位置する。これは、第１及び第２上部のデータパッド電極（ＰＥＬ１、ＰＥＬ２）が一つの凹部（ＳＥ２）に同時に位置しないことを意味する。
平面上で見るときに、上部データパッド電極（ＰＥＬ）は、隣接する凸部（ＳＥ１）と凹部（ＳＥ２）上に位置するように、下部データパッド電極（ＳＭＬ）の上部から１つの方向にシフト（shift）された形状を有することができる。すべての上部データパッド電極（ＰＥＬ）がシフトされる方向は同じである。
図１０及び図１１をさらに参照すると、データパッド部（ＤＰ）の基板（ＰＩ）上には、ゲート絶縁膜（ＧＩ）と層間絶縁膜（ＩＬＤ）が位置する。層間絶縁膜（ＩＬＤ）上には、下部データパッド電極（ＳＭＬ）が位置する。下部データパッド電極（ＳＭＬ）は、データ信号ライン（ＤＳＬ）に接続される。データ信号ライン（ＤＳＬ）は、表示領域（ＡＡ）のデータラインから延長された信号ラインを意味する。
下部データパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極とドレイン電極と同じ工程中で共に形成されたパターンで有り得る。したがって、下部データパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極及びドレイン電極と同じ層に形成され、同一の物質を含むことができる。
下部データパッド電極（ＳＭＬ）上には、保護層（ＰＡＳ）が位置する。保護層（ＰＡＳ）上には、オーバーコート層（ＯＣ）が位置する。オーバーコート層（ＯＣ）は、隣接する下部データパッド電極（ＳＭＬ）の間に備えられるシンク溝（ＳＨ）を含む。シンク溝（ＳＨ）は、オーバーコート層（ＯＣ）を貫通して保護層（ＰＡＳ）の少なくとも一部を露出させる。シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）である。シンク溝（ＳＨ）の外側は、凸部（ＳＥ１）である。シンク溝（ＳＨ）は、回路素子（ＣＯ）のバンプ（ＣＳＬ）を収容するのに十分な内部空間を有するように形成される。別の例として、示していないが、シンク溝（ＳＨ）は、オーバーコート層（ＯＣ）と保護層（ＰＡＳ）を貫通して層間絶縁膜（ＩＬＤ）の一部を露出させることができる。
オーバーコート層（ＯＣ）と保護層（ＰＡＳ）は、第３コンタクトホール（ＰＣＮＴ３）を含む。第３コンタクトホール（ＰＣＮＴ３）は、オーバーコート層（ＯＣ）と保護層（ＰＡＳ）を貫通して、下部データパッド電極（ＳＭＬ）の一部を露出させる。
第３コンタクトホール（ＰＣＮＴ３）とシンク溝（ＳＨ）を有するオーバーコート層（ＯＣ）上に、上部データパッド電極（ＰＥＬ）が位置する。上部データパッド電極（ＰＥＬ）は、第３コンタクトホール（ＰＣＮＴ３）を介して下部データパッド電極（ＳＭＬ）に接続される。上部データパッド電極（ＰＥＬ）は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電物質からなることができる。上部データパッド電極（ＰＥＬ）は、表示領域（ＡＡ）の第１電極と同じ工程中で共に形成されたパターンで有り得る。したがって、上部データパッド電極（ＰＥＬ）は、表示領域（ＡＡ）の第１電極と同じ層に形成され、同一の物質を含むことができる。これにより、上部データパッド電極（ＰＥＬ）、下部データパッド電極（ＳＭＬ）、データ信号ライン（ＤＳＬ）に接続される信号経路が形成される。
上部データパッド電極（ＰＥＬ）は、凹部（ＳＥ２）と凸部（ＳＥ１）との間の段差に沿って形成されて凹部（ＳＥ２）の内側に延長される。さらに具体的には、凹部（ＳＥ２）の形状は、平坦面（ＦＦ）と平坦面（ＦＦ）両側辺から延長される２傾斜面（ＩＦ１、ＩＦ２）によって定義される。この時、上部パッド電極は、２つの傾斜面（ＩＦ１、ＩＦ２）の内、いずれか１つを覆って平坦面（ＦＦ）の少なくとも一部を覆う。
回路素子（ＣＯ）は、軟性フィルム（ＳＦ）に備えられたバンプ（ＣＳＬ）を含む。異方性導電フィルム（ＡＣＦ）は、複数の導電ボールが接着樹脂に分散されて配置されたもので、基板（ＰＩ）と回路素子（ＣＯ）を接着しながらパッドとバンプ（ＣＳＬ）を電気的に接続させる。異方性導電フィルム（ＡＣＦ）の導電ボールは、凹部（ＳＥ２）内に収容され、上部データパッド電極（ＰＥＬ）とバンプ（ＣＳＬ）との間に位置してこれらを電気的に接続させる。導電ボールは凹部（ＳＥ２）内に収容される。
凹部（ＳＥ２）は、導電ボールを収容して、導電ボールの離脱を防止する。したがって、ボンディング工程中に提供される加圧動作により、導電ボールがバンプ（ＣＳＬ）と上部ゲートパッド電極（ＰＥＬ）との間に位置しなく散乱し、バンプ（ＣＳＬ）とパッドが電気的に接続されない不良を防止することができる。
バンプ（ＣＳＬ）は凸部（ＳＥ１）と凹部（ＳＥ２）の境界に形成された段差によってその動きが拘束、制限される。これにより、提供された外力によって、バンプ（ＣＳＬ）が凹部（ＳＥ２）の外側に離脱されたり、所定の位置で過度にシフトされることを防止することができる。これは、バンプ（ＣＳＬ）と上部データパッド電極（ＰＥＬ）との間のコンタクト不良を最小化することができることを意味する。
回路素子（ＣＯ）をパッド部に接合させるためのボンディング工程を実行する場合、軟性フィルムの熱変形によってバンプ（ＣＳＬ）が過度にシフトすることができる。この場合にも、本発明は、バンプ（ＣＳＬ）を凹部（ＳＥ２）内に拘束することにより、誤整列を防止することができる。
回路素子（ＣＯ）とデータパッド部（ＤＰ）を接合させるためにバンプ（ＣＳＬ）とデータパッドを整列する場合は、バンプ（ＣＳＬ）は凹部（ＳＥ２）の形状により凹部（ＳＥ２）の内側にガイドされる。これにより、バンプ（ＣＳＬ）は自己整列されて、既設定の位置に正確に整列される。本発明は、バンプ（ＣＳＬ）とパッドを容易に整列することができる利点を有する。
以下、図１５をさらに参照し、パッド部の断面形状と上部パッド電極の位置関係を詳細に説明する。図１５は、パッド部の断面形状を説明するための断面図である。図１５は、凹部と凸部の形状、及び凹部と凸部上に位置する上部パッド電極とバンプの位置を説明するためのもので、これ以外の構成要素は省略して図示した。
パッド部（ＧＰ、ＤＰ）は、順次定義された第１凸部（ＳＥ１＿１）、第１凹部（ＳＥ２＿１）、第２凸部（ＳＥ１＿２）、第２凹部（ＳＥ２＿２）を含む。上部パッド電極は、隣接する第１上部パッド電極（ＰＥＬ１）及び第２上部パッド電極（ＰＥＬ２）を含む。回路素子（ＣＯ）のバンプは、隣接する第１バンプ（ＣＳＬ１）及び第２バンプ（ＣＳＬ２）を含む。第１上部パッド電極（ＰＥＬ１）は、第１バンプ（ＣＳＬ１）と対応される。第２上部パッド電極（ＰＥＬ２）は、第２バンプ（ＣＳＬ２）と対応される。
第１凸部（ＳＥ１＿１）の形状は、第１傾斜面（Ｉ１）、第１傾斜面（Ｉ１）の側辺に接続された第１平坦面（Ｆ１）、第１平坦面（Ｆ１）の側辺に接続された第２傾斜面（Ｉ２）によって定義される。第１凹部（ＳＥ２＿１）の形状は、第２傾斜面（Ｉ２）、第２傾斜面（Ｉ２）の側辺に接続された第２平坦面（Ｆ２）、第２平坦面（Ｆ２）の側辺に接続された第３傾斜面（Ｉ３）によって定義される。第２凸部（ＳＥ１＿２）の形状は、第３傾斜面（Ｉ３）、第３傾斜面（Ｉ３）の側辺に接続された第３平坦面（Ｆ３）、第３平坦面（Ｆ３）の側辺に接続された第４傾斜面（Ｉ４）によって定義される。第２凹部（ＳＥ２＿２）の形状は、第４傾斜面（Ｉ４）、第４傾斜面（Ｉ４）の側辺に接続された第４平坦面（Ｆ４）、第４平坦面（Ｆ４）の側辺に接続された第５傾斜面（Ｉ５）によって定義される。
第１上部パッド電極（ＰＥＬ１）は、第１平坦面（Ｆ１）の少なくとも一部と、第２傾斜面（Ｉ２）と、第２平坦面（Ｆ２）の少なくとも一部を覆う。回路素子（ＣＯ）の第１バンプ（ＣＳＬ１）は、第１凹部（ＳＥ２＿１）に引き込みされる。回路素子（ＣＯ）の第１バンプ（ＣＳＬ１）は、第２平坦面（Ｆ２）に対応する位置で、第１上部パッド電極（ＰＥＬ１）との間に介在された異方性導電フィルムを介して接続することができる。回路素子（ＣＯ）の第１バンプ（ＣＳＬ１）は、第２傾斜面（Ｉ２）に対応する位置で、第１上部パッド電極（ＰＥＬ１）との間に介在された異方性導電フィルムを介して接続することができる。これは、第１バンプ（ＣＳＬ１）と、第１上部パッド電極（ＰＥＬ１）との間の広いコンタクト面積を確保することができることを意味する。
第２上部パッド電極（ＰＥＬ２）は、第３平坦面（Ｆ３）の少なくとも一部と、第４傾斜面（Ｉ４）と、第４平坦面（Ｆ４）の少なくとも一部を覆う。回路素子（ＣＯ）の第２バンプ（ＣＳＬ２）は、第２凹部（ＳＥ２＿２）に引き込みされる。回路素子（ＣＯ）の第２バンプ（ＣＳＬ２）は、第４平坦面（Ｆ４）に対応する位置で、第２上部パッド電極（ＰＥＬ２）との間に介在された異方性導電フィルムを介して接続することができる。回路素子（ＣＯ）の第２バンプ（ＣＳＬ２）は、第４傾斜面（Ｉ４）に対応する位置で、第２上部パッド電極（ＰＥＬ２）との間に介在された異方性導電フィルムを介して接続することができる。これは、第２バンプ（ＣＳＬ２）と第２上部パッド電極（ＰＥＬ２）との間の広いコンタクト面積を確保することができることを意味する。
第１及び第２上部パッド電極（ＰＥＬ１、ＰＥＬ２）は、第３傾斜面（Ｉ３）に位置しない。これにより、第１及び第２上部パッド電極（ＰＥＬ１、ＰＥＬ２）との間の離隔距離を十分に確保することができ、第１及び第２上部パッド電極（ＰＥＬ１、ＰＥＬ２）との間のコンタクト不良を防止することができる。
第２上部パッド電極（ＰＥＬ２）は、第３平坦面（Ｆ３）の一部にのみ位置することが望ましい。これにより、互いに対応されない第２上部パッド電極（ＰＥＬ２）と第１バンプ（ＣＳＬ１）が互いに接続される不良を未然に防止することができる。
第２平坦面（Ｆ２）での第１上部パッド電極（ＰＥＬ１）の位置及び第４平坦面（Ｆ４）での第２上部パッド電極（ＰＥＬ２）の位置は、それぞれ第１バンプ（ＣＳＬ１）及び第２バンプ（ＣＳＬ２）とのコンタクト面積を考慮して適宜選択することができる。ただし、前記位置は、コンタクト不良を防止するための第１及び第２上部パッド電極（ＰＥＬ１、ＰＥＬ２）との間の離隔距離を考慮して選択されることが望ましい。
＜第２実施の形態＞
図１２は、第２実施の形態に係る有機発光表示装置のサブピクセルを示す断面図である。図１３は、第２実施の形態に係るゲートパッド部を示す断面図である。図１４は、第２実施の形態に係るデータパッド部を示す断面図である。図１３の断面図は、図６に切取り線ＩＩ−ＩＩ’に沿って切り取った断面図と対応することができる。図１４の断面図は、図９で切取り線ＩＶ−ＩＶ’に沿って切り取った断面図である。
図１２を参照すると、本発明の一実施の形態に係る有機発光表示装置は、基板（ＰＩ）を含む。基板（ＰＩ）は、プラスチック材質からなることができる。例えば、基板（ＰＩ）は、ＰＩ（Polyimide）、ＰＥＴ（polyethylene terephthalate）、ＰＥＮ（polyethylene naphthalate）、ＰＣ（polycarbonate）、ＰＥＳ（polyethersulfone）、ＰＡＲ（polyarylate）、ＰＳＦ（polysulfone）、ＣＯＣ（ciclic- olefin copolymer）の内、少なくとも一つを含むことができる。
図示されていないが、基板（ＰＩ）上にバッファ層とシールド層がさらに備えられる。例えば、バッファ層は、第１バッファ層及び第２バッファ層を含むことができ、シールド層は、第１バッファ層と第２バッファ層との間に介在することができる。第１バッファ層は、基板（ＰＩ）で流出されるアルカリイオンなどのような不純物から後続工程で形成される薄膜トランジスタを保護する役割をする。第１バッファ層は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはこれらの多重層で有り得る。シールド層は、ポリイミド基板を使用することにより、発生することができるパネル駆動電流が減少することを防止する役割をする。第２バッファ層は、シールド層で流出されるアルカリイオンなどのような不純物から後続工程で形成される薄膜トランジスタを保護する役割をする。第２バッファ層は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはこれらの多重層で有り得る。
基板（ＰＩ）上には、半導体層（ＡＣＴ）が位置する。半導体層（ＡＣＴ）は、シリコン半導体や酸化物半導体からなることができる。シリコン半導体は、非晶質シリコンまたは結晶化された多結晶シリコンを含むことができる。ここで、多結晶シリコンは、移動度が高くて（１００ｃｍ２／Ｖｓ以上）、エネルギー消費電力が低く、信頼性に優れて、駆動素子のゲートドライバおよび/またはマルチプレクサ（ＭＵＸ）に適用したり、画素内駆動ＴＦＴに適用したりすることができる。一方、酸化物半導体は、オフ−電流が低いので、オン（On）時間が短く、オフ（Off）時間を長く維持するスイッチングＴＦＴに適合である。また、オフ電流が小さいので画素の電圧の維持期間が長くて低速駆動及び/または低消費電力を要求する表示装置に適合である。また、半導体層（ＡＣＴ）は、ｐ型またはｎ型の不純物を含むドレイン領域とソース領域を含み、これらの間にチャネルを含む。
半導体層（ＡＣＴ）上には、ゲート絶縁膜（ＧＩ）が位置する。ゲート絶縁膜（ＧＩ）とゲート電極（ＧＡ）は、一つのマスクを介してパターンされて、同じ面積を有するように形成することができる。ただし、これに限定されるものではなく、ゲート絶縁膜（ＧＩ）は、ゲート電極（ＧＡ）を覆うように基板（ＰＩ）の前面に形成することができる。ゲート絶縁膜（ＧＩ）は、シリコン酸化物（ＳｉＯｘ）、シリコン窒化物（ＳｉＮｘ）またはこれらの多重層で有り得る。ゲート絶縁膜（ＧＩ）上には、ゲート電極（ＧＡ）が位置する。ゲート電極（ＧＡ）は、半導体層（ＡＣＴ）のチャンネルと対応する位置に位置する。ゲート電極（ＧＡ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）からなる群から選択されたいずれか１つ、またはこれらの合金で形成される。また、ゲート電極（ＧＡ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）、銅（Ｃｕ）からなる群で選択されたいずれか１つ、またはこれらの合金からなる多重層で有り得る。例えば、ゲート電極（ＧＡ）は、モリブデン／アルミニウム−ネオジムまたはモリブデン／アルミニウムの２重層で有り得る。
ゲート電極（ＧＡ）上には、ゲート電極（ＧＡ）を絶縁させる層間絶縁膜（ＩＬＤ）が位置する。層間絶縁膜（ＩＬＤ）は、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらの多重層で有り得る。層間絶縁膜（ＩＬＤ）とゲート絶縁膜（ＧＩ）の一部の領域に半導体層（ＡＣＴ）の一部を露出させるコンタクトホール（ＣＨ）が位置する。
層間絶縁膜（ＩＬＤ）上には、ドレイン電極（ＤＥ）とソース電極（ＳＥ）が位置する。ドレイン電極（ＤＥ）は、半導体層（ＡＣＴ）のドレイン領域を露出するドレインコンタクトホール（ＣＨ）を介して半導体層（ＡＣＴ）に接続され、ソース電極（ＳＥ）は、半導体層（ＡＣＴ）のソース領域を露出するソースコンタクトホール（ＣＨ）を介して半導体層（ＡＣＴ）に接続される。ソース電極（ＳＥ）及びドレイン電極（ＤＥ）は、単一層または多重層からなることができる。たとえば、ソース電極（ＳＥ）及びドレイン電極（ＤＥ）は、透明導電物質と金属物質を連続的に積層された二重層で形成することができる。透明導電物質は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電性物質などを含むことができる。
一方、層間絶縁膜（ＩＬＤ）上には、第１ストレージキャパシタ電極（ＳＧ１）が位置する。有機発光表示装置が下部発光型（bottom emission type）で実現される場合、第１ストレージキャパシタ電極（ＳＧ１）は、透明導電物質で形成することができる。例えば、ハーフトーンマスクを用いて、ソース電極（ＳＥ）及びドレイン電極（ＤＥ）は、透明導電性物質（ＩＴＯ）と金属物質（ＭＥ）が積層された二重層で形成し、第１ストレージキャパシタ電極（ＳＧ１）は、透明導電性物質（ＩＴＯ）を含む単一層で形成することができる。ただし、これに限定されるものではなく、有機発光表示装置が上部発光型（top emission type）で実現される場合、第１ストレージキャパシタ電極（ＳＧ１）が不透明導電物質で形成されることができるのが、もちろんである。これにより、半導体層（ＡＣＴ）、ゲート電極（ＧＡ）、ドレイン電極（ＤＥ）及びソース電極（ＳＥ）を含む薄膜トランジスタ（ＴＦＴ）が完成される。
薄膜トランジスタ（ＴＦＴ）を含む基板（ＰＩ）上に保護層（ＰＡＳ）が位置する。保護層（ＰＡＳ）は、下部の素子を保護する絶縁膜として、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）またはこれらの多重層で有り得る。保護層（ＰＡＳ）の一部の領域には、ドレイン電極（ＤＥ）の一部を露出させる補助コンタクトホール（ＳＧＨ）が位置する。
保護層（ＰＡＳ）上には、第２ストレージキャパシタ電極（ＳＧ２）が位置する。第２ストレージキャパシタ電極（ＳＧ２）は、ドレイン電極（ＤＥ）の一部を露出する補助コンタクトホール（ＳＧＨ）を介してドレイン電極（ＤＥ）と電気的に接続される。有機発光表示装置が下部発光型で実現される場合、第２ストレージキャパシタ電極（ＳＧ２）は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）のような透明導電性物質を含むことができる。ただし、これに限定されるものではなく、有機発光表示装置が上部発光型で実現される場合、第２ストレージキャパシタ電極（ＳＧ２）が不透明導電物質で形成されることができることはもちろんである。
下部発光型において、ストレージキャパシタ電極（ＳＧ１、ＳＧ２）を透明導電物質で形成する場合、発光層（ＥＭＬ）から放出された光が、ストレージキャパシタ電極（ＳＧ１、ＳＧ２）を透過することができますので、ストレージキャパシタ電極（ＳＧ１、ＳＧ２）を、非発光領域はもちろん、発光領域にまで広く形成することができる。これにより、限られた面積の中で、十分なストレージ容量（capacitance）を確保することができる。
第２ストレージキャパシタ電極（ＳＧ２）上には、オーバーコート層（ＯＣ）が位置する。オーバーコート層（ＯＣ）は、下部構造の段差を緩和させるための平坦化膜で有り得、ポリイミド（polyimide）、ベンゾシクロブテン系樹脂（benzocyclobutene series resin）、アクリル酸（acrylate）などの有機物からなることができる。オーバーコート層（ＯＣ）は、前記有機物を液状形態でコーティングした後、硬化させるＳＯＧ（spin on glass）のような方法で形成することができる。
オーバーコート層（ＯＣ）の一部の領域には、第２ストレージキャパシタ電極（ＳＧ２）を露出させるビアホール（ＶＩＡ）が位置する。オーバーコート層（ＯＣ）上に有機発光ダイオード（ＯＬＥＤ）が位置する。さらに詳しくは、オーバーコート層（ＯＣ）上に第１電極（ＡＮＯ）が位置する。第１電極（ＡＮＯ）は、画素電極として作用し、ビアホール（ＶＩＡ）を介して第２ストレージキャパシタ電極（ＳＧ２）に接続される。第１電極（ＡＮＯ）は、第２ストレージキャパシタ電極（ＳＧ２）を介して薄膜トランジスタ（ＴＦＴ）のドレイン電極（ＤＥ）と電気的に接続される。第１電極（ＡＮＯ）は、アノードにＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電物質からなることができる。有機発光表示装置が上部発光型で実現される場合、第１電極（ＡＮＯ）は反射層をさらに含むことができる。反射層は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）またはこれらの合金からなることができ、好ましくは、ＡＰＣ（銀／パラジウム／銅合金）からなることができる。
第１電極（ＡＮＯ）を含む基板（ＰＩ）上には、画素を区画するバンク層（ＢＮＫ）が位置する。バンク層（ＢＮＫ）は、ポリイミド（polyimide）、ベンゾシクロブテン系樹脂（benzocyclobutene series resin）、アクリル酸（acrylate）などの有機物からなる。バンク層（ＢＮＫ）は、第１電極（ＡＮＯ）の一部を露出させる。バンク層（ＢＮＫ）によって露出された第１電極（ＡＮＯ）上には、発光層（ＥＭＬ）が位置する。発光層（ＥＭＬ）は、電子と正孔が結合して発光する層で、発光層（ＥＭＬ）と、第１電極（ＡＮＯ）の間に正孔注入層及び／または正孔輸送層を含むことができ、発光層（ＥＭＬ）上に電子輸送層及び／または電子注入層を含むことができる。
発光層（ＥＭＬ）上には、第２電極（ＣＡＴ）が位置する。第２電極（ＣＡＴ）は、表示領域部（Ａ/Ａ）の前面に位置することができる。第２電極（ＣＡＴ）は、カソード電極として仕事関数が低いマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、アルミニウム（Ａｌ）、銀（Ａｇ）、またはこれらの合金からなることができる。有機発光表示装置が上部発光型で実現される場合、第２電極（ＣＡＴ）は、光が透過されることができるように、前記物質が薄い厚さでなるか、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ （Zinc Oxide）などの透明導電物質からなることができる。
図１３を参照すると、本発明の第２実施の形態に係る表示装置は、基板（ＰＩ）上に定義されたゲートパッド部（ＧＰ）を含む。ゲートパッド部（ＧＰ）には、凸部（ＳＥ１）と凹部（ＳＥ２）が定義される。凸部（ＳＥ１）は、凸状に突出した断面形状を有する。凹部（ＳＥ２）は、凹部に陥没した断面形状を有する。凸部（ＳＥ１）と凹部（ＳＥ２）は、互いに交互され、その境界で段差を有する。
凸部（ＳＥ１）と凹部（ＳＥ２）は、少なくとも一つの絶縁層がパターンされることによって実現することができる。即ち、基板（ＰＩ）上に配置された少なくとも一つの絶縁層には、シンク溝（ＳＨ）が備えられることができる。この時、シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）で定義することができる。シンク溝（ＳＨ）の外側で、パターンされた少なくとも一つの絶縁層が残留する領域は、凸部（ＳＥ１）で定義することができる。前記絶縁層のパターンは、凸部（ＳＥ１）と凹部（ＳＥ２）との間に十分な段差を有するようにする機能をする。
凹部（ＳＥ２）には、回路素子（ＣＯ）のバンプ（ＣＳＬ）が位置する。即ち、ゲートパッド部（ＧＰ）には、複数の凹部（ＳＥ２）が形成され、各凹部（ＳＥ２）ごとに対応される１つのバンプ（ＣＳＬ）が引き込みすることができる。凹部（ＳＥ２）は、バンプ（ＣＳＬ）が収容されることができる内部空間を有する。
ゲートパッド部（ＧＰ）は、複数のゲートパッドを含む。ゲートパッドのそれぞれは、下部ゲートパッド電極（ＳＭＬ）と上部ゲートパッド電極（ＰＥＬ）を含む。
下部ゲートパッド電極（ＳＭＬ）は、ゲート信号ライン（ＧＳＬ）と接続される。下部ゲートパッド電極（ＳＭＬ）と、ゲート信号ライン（ＧＳＬ）は、その間に介在された少なくとも一つの絶縁層を間に置いて、少なくとも一つの絶縁層を貫通するコンタクトホールを介して電気的に接続される。
上部ゲートパッド電極（ＰＥＬ）は、下部ゲートパッド電極（ＳＭＬ）に接続される。上部ゲートパッド電極（ＰＥＬ）と下部ゲートパッド電極（ＳＭＬ）は、その間に介在された少なくとも一つの絶縁層を間に置いて、少なくとも一つの絶縁層を貫通する第２コンタクトホール（ＰＣＮＴ２）を介して電気的に接続される。上部ゲートパッド電極（ＰＥＬ）は、下部ゲートパッド電極（ＳＭＬ）、ゲート信号ライン（ＧＳＬ）、及び表示領域（ＡＡ）のゲートラインと電気的に接続されて、回路素子（ＣＯ）を介して供給されたゲート信号を表示領域（ＡＡ）のサブピクセルに伝達する。上部ゲートパッド電極（ＰＥＬ）は、凸部（ＳＥ１）と、重畳され、凹部（ＳＥ２）の少なくとも一部にまで延長配置される。
第１実施の形態においては、凸部（ＳＥ１）と凹部（ＳＥ２）を実現する絶縁層パターン（言い換えると、シンク溝（ＳＨ）を有する絶縁層パターン）が下部ゲートパッド電極（ＳＭＬ）と上部ゲートパッド電極（ＰＥＬ）との間に配置される。これとは異なり、第２実施の形態においては、凸部（ＳＥ１）と凹部（ＳＥ２）を実現する絶縁層パターンが上部ゲートパッド電極（ＰＥＬ）の上に配置される。したがって、第２実施の形態における絶縁層パターンは、凸部（ＳＥ１）から上部ゲートパッド電極（ＰＥＬ）を覆うように配置され、凹部（ＳＥ２）で上部ゲートパッド電極（ＰＥＬ）を露出させる。凹部（ＳＥ２）で、露出された上部ゲートパッド電極（ＰＥＬ）は、バンプ（ＣＳＬ）と異方性導電フィルム（ＡＣＦ）を介して電気的に接続される。
さらに具体的には、ゲートパッド部（ＧＰ）の基板（ＰＩ）上には、ゲート絶縁膜（ＧＩ）が位置する。ゲート絶縁膜（ＧＩ）上には、ゲート信号ライン（ＧＳＬ）が位置する。ゲート信号ライン（ＧＳＬ）は、表示領域（ＡＡ）のゲートラインから延長された信号ラインを意味する。
ゲート信号ライン（ＧＳＬ）上には、層間絶縁膜（ＩＬＤ）が位置する。層間絶縁膜（ＩＬＤ）上には、下部ゲートパッド電極（ＳＭＬ）が位置する。下部ゲートパッド電極（ＳＭＬ）は、層間絶縁膜（ＩＬＤ）を貫通するコンタクトホールを介してゲート信号ライン（ＧＳＬ）に接続される。下部ゲートパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極及びドレイン電極と同じ工程中で共に形成されたパターンで有り得る。したがって、下部ゲートパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極及びドレイン電極と同じ層に形成され、同一の物質を含むことができる。
下部ゲートパッド電極（ＳＭＬ）上には、保護層（ＰＡＳ）が位置する。保護層（ＰＡＳ）は、第２コンタクトホール（ＰＣＮＴ２）を含む。第２コンタクトホール（ＰＣＮＴ２）は、保護層（ＰＡＳ）を貫通して、下部ゲートパッド電極（ＳＭＬ）の一部を露出させる。
第２コンタクトホール（ＰＣＮＴ２）を有する保護層（ＰＡＳ）上には、上部ゲートパッド電極（ＰＥＬ）が位置する。上部ゲートパッド電極（ＰＥＬ）は、第２コンタクトホール（ＰＣＮＴ２）を介して下部ゲートパッド電極（ＳＭＬ）に接続される。
上部ゲートパッド電極（ＰＥＬ）は、表示領域（ＡＡ）のソース／ドレイン電極（ＳＥ、ＤＥ、図１２）及び／または第２ストレージキャパシタ電極（ＳＧ２、図１２）と同じ工程中に共に形成されたパターンで有り得る。したがって、上部ゲートパッド電極（ＰＥＬ）は、表示領域（ＡＡ）のソース／ドレイン電極（ＳＥ、ＤＥ、図１２）及び／または第２ストレージキャパシタ電極（ＳＧ２、図１２）と同じ層に形成され、同じ物質を含むことができる。
表示装置が下部発光型で実現される場合、第２ストレージキャパシタ電極（ＳＧ２、図１２）と上部ゲートパッド電極（ＰＥＬ）は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電物質からなることができる。表示装置が上部発光型で実現される場合、第２ストレージキャパシタ電極（ＳＧ２、図１２）と上部ゲートパッド電極（ＰＥＬ）は、不透明導電物質からなることができる。
上部ゲートパッド電極（ＰＥＬ）は、凸部（ＳＥ１）から下部ゲートパッド電極（ＳＭＬ）と接続され、凹部（ＳＥ２）の内側に延長される。上部ゲートパッド電極（ＰＥＬ）は、凸部（ＳＥ１）と凹部（ＳＥ２）に対応して位置する。これにより、上部ゲートパッド電極（ＰＥＬ）、下部ゲートパッド電極（ＳＭＬ）、ゲート信号ライン（ＧＳＬ）に接続される信号経路が形成される。
上部ゲートパッド電極（ＰＥＬ）上には、オーバーコート層（ＯＣ）が位置する。オーバーコート層（ＯＣ）は、隣接する下部ゲートパッド電極（ＳＭＬ）の間に備えられるシンク溝（ＳＨ）を含む。シンク溝（ＳＨ）は、オーバーコート層（ＯＣ）を貫通して、上部ゲートパッド電極（ＰＥＬ）の一部を露出させる。シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）である。シンク溝（ＳＨ）の外側は、凸部（ＳＥ１）である。シンク溝（ＳＨ）は、回路素子（ＣＯ）のバンプ（ＣＳＬ）を収容するのに十分な内部空間を有するように形成される
回路素子（ＣＯ）は、軟性フィルム（ＳＦ）に備えられたバンプ（ＣＳＬ）を含む。異方性導電フィルム（ＡＣＦ）は、複数の導電ボールが接着樹脂に分散されて配置されたもので、基板（ＰＩ）と回路素子（ＣＯ）を接着しながらパッドとバンプ（ＣＳＬ）を電気的に接続させる。異方性導電フィルム（ＡＣＦ）の導電ボールは、凹部（ＳＥ２）内に収容され、上部ゲートパッド電極（ＰＥＬ）とバンプ（ＣＳＬ）との間に位置してこれらを電気的に接続させる。導電ボールは凹部（ＳＥ２）内に収容される。
本発明の第２実施の形態は、第１実施の形態とは異なり、凹部（ＳＥ２）でのみ上部ゲートパッド電極（ＰＥＬ）が露出される。隣接する凹部（ＳＥ２）の間には、凸部（ＳＥ１）が位置するので、隣接する凹部（ＳＥ２）において外部に露出されている上部ゲートパッド電極（ＰＥＬ）は十分に離隔することができる。これは、コンタクト不良を最小化することができることを意味する。
図１４を参照すると、本発明の第２実施の形態に係る表示装置は、基板（ＰＩ）上に定義されたデータパッド部（ＤＰ）を含む。データパッド部（ＤＰ）には、凸部（ＳＥ１）と凹部（ＳＥ２）が定義される。凸部（ＳＥ１）は、凸状に突出した断面形状を有する。凹部（ＳＥ２）は、凹に陥没した断面形状を有する。凸部（ＳＥ１）と凹部（ＳＥ２）は、互いに交互され、その境界で段差を有する。
凸部（ＳＥ１）と凹部（ＳＥ２）は、少なくとも一つの絶縁層がパターンされることによって実現することができる。即ち、基板（ＰＩ）上に配置された少なくとも一つの絶縁層には、シンク溝（ＳＨ）が備えられることができる。この時、シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）で定義することができる。シンク溝（ＳＨ）の外側で、パターンされた少なくとも一つの絶縁層が残留する領域は、凸部（ＳＥ１）で定義することができる。前記絶縁層のパターンは、凸部（ＳＥ１）と凹部（ＳＥ２）との間に十分な段差を有するようにする機能をする。
凹部（ＳＥ２）には、回路素子（ＣＯ）のバンプ（ＣＳＬ）が位置する。即ち、データパッド部（ＤＰ）には、複数の凹部（ＳＥ２）が形成され、各凹部（ＳＥ２）ごとに対応される１つのバンプ（ＣＳＬ）が引き込みすることができる。凹部（ＳＥ２）は、バンプ（ＣＳＬ）が収容されることができる内部空間を有する。
データパッド部（ＤＰ）は、複数のデータパッドを含む。データパッドのそれぞれは、下部データパッド電極（ＳＭＬ）と上部データパッド電極（ＰＥＬ）を含む。
下部データパッド電極（ＳＭＬ）は、データ信号ラインに接続される。下部データパッド電極（ＳＭＬ）とデータ信号ラインは、同じ層で一ボディで形成することができる。
上部データパッド電極（ＰＥＬ）は、下部データパッド電極（ＳＭＬ）に接続される。上部データパッド電極（ＰＥＬ）と下部データパッド電極（ＳＭＬ）は、その間に介在された少なくとも一つの絶縁層を間に置いて、少なくとも一つの絶縁層を貫通する第３コンタクトホール（ＰＣＮＴ３）を介して電気的に接続される。上部データパッド電極（ＰＥＬ）は、下部データパッド電極（ＳＭＬ）、データ信号ライン、及び表示領域（ＡＡ）のデータラインと電気的に接続されて、回路素子（ＣＯ）を介して供給されたデータ信号を表示領域（ＡＡ）のサブピクセルに伝達する。上部データパッド電極（ＰＥＬ）は、凸部（ＳＥ１）と、重畳され、凹部（ＳＥ２）の少なくとも一部にまで延長して配置される。
第１実施の形態においては、凸部（ＳＥ１）と凹部（ＳＥ２）を実現する絶縁層パターン（言い換えると、シンク溝（ＳＨ）を有する絶縁層パターン）が下部データパッド電極（ＳＭＬ）と上部データパッド電極（ＰＥＬ）との間に配置される。これとは異なり、第２実施の形態においては、凸部（ＳＥ１）と凹部（ＳＥ２）を実現する絶縁層パターンが上部データパッド電極（ＰＥＬ）の上に配置される。したがって、第２実施の形態における絶縁層パターンは、凸部（ＳＥ１）で上部データパッド電極（ＰＥＬ）を覆うように配置され、凹部（ＳＥ２）で上部データパッド電極（ＰＥＬ）を露出させる。凹部（ＳＥ２）で、露出された上部データパッド電極（ＰＥＬ）は、バンプ（ＣＳＬ）と異方性導電フィルム（ＡＣＦ）を介して電気的に接続される。
さらに具体的には、データパッド部（ＤＰ）の基板（ＰＩ）上には、データ絶縁膜（ＧＩ）と層間絶縁膜（ＩＬＤ）が位置する。層間絶縁膜（ＩＬＤ）上には、下部データパッド電極（ＳＭＬ）が位置する。下部データパッド電極（ＳＭＬ）は、データ信号ラインに接続される。下部データパッド電極（ＳＭＬ）とデータ信号ラインは、一ボディに形成することができる。データ信号ラインは、表示領域（ＡＡ）のデータラインから延長された信号ラインを意味する。
下部データパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極とドレイン電極と同じ工程中に共に形成されたパターンで有り得る。したがって、下部データパッド電極（ＳＭＬ）は、表示領域（ＡＡ）のソース電極とドレイン電極と同じ層で形成され、同一の物質を含むことができる。
下部データパッド電極（ＳＭＬ）上には、保護層（ＰＡＳ）が位置する。保護層（ＰＡＳ）は、第３コンタクトホール（ＰＣＮＴ３）を含む。第３コンタクトホール（ＰＣＮＴ３）は、保護層（ＰＡＳ）を貫通して、下部データパッド電極（ＳＭＬ）の一部を露出させる。
第３コンタクトホール（ＰＣＮＴ３）を有する保護層（ＰＡＳ）上には、上部データパッド電極（ＰＥＬ）が位置する。上部データパッド電極（ＰＥＬ）は、第３コンタクトホール（ＰＣＮＴ３）を介して下部データパッド電極（ＳＭＬ）に接続される。
上部データパッド電極（ＰＥＬ）は、表示領域（ＡＡ）のソース／ドレイン電極（ＳＥ、ＤＥ、図１２）及び／または第２ストレージキャパシタ電極（ＳＧ２、図１２）と同じ工程中に共に形成されたパターンで有り得る。したがって、上部データパッド電極（ＰＥＬ）は、表示領域（ＡＡ）のソース／ドレイン電極（ＳＥ、ＤＥ、図１２）及び／または第２ストレージキャパシタ電極（ＳＧ２、図１２）と同じ層に形成され、同じ物質を含むことができる。
表示装置が下部発光型で実現される場合、第２ストレージキャパシタ電極（ＳＧ２、図１２）と上部データパッド電極（ＰＥＬ）は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（ Zinc Oxide）などの透明導電物質からなることができる。表示装置が上部発光型で実現される場合、第２ストレージキャパシタ電極（ＳＧ２、図１２）と上部データパッド電極（ＰＥＬ）は、不透明導電物質からなることができる。
上部データパッド電極（ＰＥＬ）は、凸部（ＳＥ１）から下部データパッド電極（ＳＭＬ）と接続され、凹部（ＳＥ２）の内側に延長される。上部データパッド電極（ＰＥＬ）は、凸部（ＳＥ１）と凹部（ＳＥ２）に対応して位置する。これにより、上部データパッド電極（ＰＥＬ）、下部データパッド電極（ＳＭＬ）、データ信号ラインに接続される信号経路が形成される。
上部データパッド電極（ＰＥＬ）上には、オーバーコート層（ＯＣ）が位置する。オーバーコート層（ＯＣ）は、隣接する下部データパッド電極（ＳＭＬ）の間に備えられるシンク溝（ＳＨ）を含む。シンク溝（ＳＨ）は、オーバーコート層（ＯＣ）を貫通して上部データパッド電極（ＰＥＬ）の一部を露出させる。シンク溝（ＳＨ）が形成された領域は、凹部（ＳＥ２）である。シンク溝（ＳＨ）の外側は、凸部（ＳＥ１）である。シンク溝（ＳＨ）は、回路素子（ＣＯ）のバンプ（ＣＳＬ）を収容するのに十分な内部空間を有するように形成される。
回路素子（ＣＯ）は、軟性フィルム（ＳＦ）に備えられたバンプ（ＣＳＬ）を含む。異方性導電フィルム（ＡＣＦ）は、複数の導電ボールが接着樹脂に分散されて配置されたもので、基板（ＰＩ）と回路素子（ＣＯ）を接着しながらパッドとバンプ（ＣＳＬ）を電気的に接続させる。異方性導電フィルム（ＡＣＦ）の導電ボールは、凹部（ＳＥ２）内に収容され、上部データパッド電極（ＰＥＬ）とバンプ（ＣＳＬ）との間に位置してこれらを電気的に接続させる。導電ボールは凹部（ＳＥ２）内に収容される。
本発明の第２実施の形態は、第１実施の形態とは異なり、凹部（ＳＥ２）でのみ上部データパッド電極（ＰＥＬ）が露出される。隣接する凹部（ＳＥ２）の間には、凸部（ＳＥ１）が位置するので、隣接する凹部（ＳＥ２）において外部に露出されている上部データパッド電極（ＰＥＬ）は十分に離隔することができる。これは、コンタクト不良を最小化することができることを意味する。
図示されていないが、上部パッド電極（ＰＥＬ）が不透明導電物質で形成された場合、外部に露出された上部パッド電極（ＰＥＬ）が外部に露出して酸化されるなどの不良が発生することができる。これを防止するためには、外部に露出された上部パッド電極（ＰＥＬ）を覆う補助パッド電極がさらに備えられる。
補助パッド電極は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）またはＺｎＯ（Zinc Oxide）などの透明導電性物質を含むことができる。補助パッド電極は、第１電極（ＡＮＯ、図１２）と同じ工程中に同一層に形成された電極パターンで有り得る。したがって、補助パッド電極は、第１電極（ＡＮＯ、図１２）と同一の物質を含むことができる。
以上説明した内容を介して当業者であれば、本発明の技術思想を逸脱しない範囲で様々な変更及び修正することができる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定められるべきである。

Claims (18)

  1. 入力映像を実現する表示領域と、前記表示領域の外側で段差を有するように互いに交互に設けられる凸部と凹部が定義されたパッド部を有する基板と、
    前記パッド部に接合され、前記凹部に引き込まれるバンプを有する回路素子を含み、
    前記パッド部は、
    前記表示領域から延長された信号ラインと電気的に接続される下部パッド電極と
    前記下部パッド電極上で、前記凸部に配置される第１絶縁層と、
    前記第１絶縁層上で、前記第１絶縁層を貫通する第１コンタクトホールを介して前記下部パッド電極と接続され、前記凹部の少なくとも一部にまで延長配置される上部パッド電極を含み、
    前記凹部の形状は、
    平坦面及び前記平坦面の両側辺から延長される２傾斜面によって定義され、
    前記上部パッド電極は、
    前記２傾斜面の内、いずれか１つを覆って、
    前記平坦面の少なくとも一部を覆う、表示装置。
  2. 前記パッド部と前記回路素子との間に介在される異方性導電フィルムをさらに含み、
    前記上部パッド電極は、
    前記凹部で、前記異方性導電フィルムを介して前記バンプと接続される、請求項１に記載の表示装置。
  3. 前記異方性導電フィルムは、
    接着樹脂と前記接着樹脂に分散されて配置された複数の導電ボールを含み、
    前記導電ボールは、
    前記凹部に収容される、請求項２に記載の表示装置。
  4. 前記パッド部は、
    順次定義された第１凸部、第１凹部、第２凸部、第２凹部を含み、
    前記上部パッド電極は、
    隣接する第１上部パッド電極、第２上部パッド電極を含み、
    前記第１凸部の形状は、
    第１傾斜面、前記第１傾斜面の側辺に接続された第１平坦面、前記第１平坦面の側辺に接続された第２傾斜面によって定義され、
    前記第１凹部の形状は、
    前記第２傾斜面、前記第２傾斜面の側辺に接続された第２平坦面、前記第２平坦面の側辺に接続された第３傾斜面によって定義され、
    前記第２凸部の形状は、
    前記第３傾斜面、前記第３傾斜面の側辺に接続された第３平坦面、前記第３平坦面の側辺に接続された第４傾斜面によって定義され、
    前記第２凹部の形状は、
    前記第４傾斜面、前記第４傾斜面の側辺に接続された第４平坦面、前記第４平坦面の側辺に接続された第５傾斜面によって定義され、
    前記第１上部パッド電極は、
    前記第１平坦面の少なくとも一部と、前記第２傾斜面と、前記第２平坦面の少なくとも一部を覆って、
    前記第２上部パッド電極は、
    前記第３平坦面の少なくとも一部と、前記第４傾斜面と、前記第４平坦面の少なくとも一部を覆う、請求項１に記載の表示装置。
  5. 前記パッド部は、
    前記下部パッド電極と前記第１絶縁層との間に配置される第２絶縁層をさらに含む、請求項１に記載の表示装置。
  6. 前記第２絶縁層は、
    前記パッド部において、前記凸部のみに配置される、請求項５に記載の表示装置。
  7. 前記信号ラインは、
    第３絶縁層を挟んで前記下部パッド電極の下に配置され、前記第３絶縁層を貫通する第３コンタクトホールを介して前記下部パッド電極と接続され、
    前記表示領域のゲートラインと接続される、請求項１に記載の表示装置。
  8. 前記信号ラインは、
    前記下部パッド電極と同じ層に配置されて、前記下部パッド電極と接続され、
    前記表示領域のデータラインと接続される、請求項１に記載の表示装置。
  9. 前記表示領域は、複数のサブピクセルを含み、
    前記サブピクセルは、
    前記基板上に位置する半導体層と、
    ゲート絶縁膜を挟んで前記半導体層上に位置し、前記半導体層と一部重畳されたゲート電極と、
    前記ゲート電極を覆う層間絶縁膜上において、前記層間絶縁膜を貫通するソースコンタクトホールとドレインコンタクトホールを介して前記半導体層の一側と他側にそれぞれ接続されたソース電極と及びドレイン電極と、
    前記ソース電極と前記ドレイン電極を覆う保護層及びオーバーコート層上で、前記保護層及び前記オーバーコート層を貫通するビアホールを介して前記ドレイン電極に接続された第１電極を含み、
    前記上部パッド電極は、
    前記第１電極と同一層に配置され、同一の物質を含む、請求項１に記載の表示装置。
  10. 入力映像を実現する表示領域と、前記表示領域の外側で段差を有するように互いに交互に設けられる凸部と凹部が定義されているパッド部を有する基板と、
    前記パッド部に接合され、前記凹部に引き込まれるバンプを有する回路素子を含み、
    前記パッド部は、
    前記表示領域から延長された信号ラインと電気的に接続される下部パッド電極と、
    前記下部パッド電極を覆う第１絶縁層と、
    前記第１絶縁層上で、前記第１絶縁層を貫通する第１コンタクトホールを介して前記下部パッド電極と接続され、前記凹部の少なくとも一部にまで延長配置される上部パッド電極と、
    前記上部パッド電極上で、前記凸部に配置され、前記凹部で前記上部パッド電極を露出させる第２絶縁層を含み、
    前記パッド部は、
    順次定義された第１凸部、第１凹部、第２凸部、第２凹部を含み、
    前記上部パッド電極は、
    隣接する第１上部パッド電極、第２上部パッド電極を含み、
    前記下部パッド電極は、
    隣接する第１下部パッド電極、第２下部パッド電極を含み、
    前記第１上部パッド電極は、
    前記第１凸部と第１凹部に対応して位置し、
    前記第２上部パッド電極は、
    前記第２凸部と前記第２凹部に対応して位置し、
    前記第１上部パッド電極は、前記第１下部パッド電極に対して一方向にシフトされ、
    前記第２上部パッド電極は、前記第２下部パッド電極に対して前記一方向にシフトされている、
    表示装置。
  11. 前記パッド部と前記回路素子との間に介在される異方性導電フィルムをさらに含み、
    前記上部パッド電極は、
    前記凹部で、前記異方性導電フィルムを介して前記バンプと接続される、請求項１０に記載の表示装置。
  12. 前記異方性導電フィルムは、
    接着樹脂と前記接着樹脂に分散されて配置された複数の導電ボールを含み、
    前記導電ボールは、
    前記凹部に収容される、請求項１１に記載の表示装置。
  13. 前記凹部の形状は、
    平坦面及び前記平坦面の両側辺から延長される２傾斜面によって定義され、
    前記上部パッド電極は、
    前記２傾斜面の内、いずれか１つを覆って、
    前記平坦面の少なくとも一部を覆う、請求項１０に記載の表示装置。
  14. 前記信号ラインは、
    第３絶縁層を挟んで前記下部パッド電極の下に配置されて、前記第３絶縁層を貫通する第３コンタクトホールを介して前記下部パッド電極と接続され、
    前記表示領域のゲートラインと電気的に接続される、請求項１０に記載の表示装置。
  15. 前記信号ラインは、
    前記下部パッド電極と同じ層に配置されて、前記下部パッド電極と接続され、
    前記表示領域のデータラインと接続される、請求項１０に記載の表示装置。
  16. 前記表示領域は、複数のサブピクセルを含み、
    前記サブピクセルは、
    前記基板上に位置する半導体層と、
    ゲート絶縁膜を挟んで前記半導体層上に位置し、前記半導体層と一部の重畳されたゲート電極と、
    前記ゲート電極を覆う層間絶縁膜上において、前記層間絶縁膜を貫通するソースコンタクトホールとドレインコンタクトホールを介して前記半導体層の一側と他側にそれぞれ接続されるソース電極及びドレイン電極と、
    前記層間絶縁膜上に位置する第１ストレージキャパシタ電極と、
    前記ソース電極及び前記ドレイン電極を覆う保護層上で、前記第１ストレージキャパシタ電極と重畳され、前記保護層を貫通する補助コンタクトホールを介して前記ドレイン電極と接続される第２ストレージキャパシタ電極と、
    前記第１ストレージキャパシタ電極を覆うオーバーコート層上で、前記オーバーコート層を貫通するビアホールを介して前記ドレイン電極に接続された第１電極を含み、
    前記上部パッド電極は、
    前記第２ストレージキャパシタ電極と同じ層に配置され、同一の物質を含む、請求項１０に記載の表示装置。
  17. 露出された前記上部パッド電極を覆う補助パッド電極をさらに含み、
    前記補助パッド電極は、
    前記第１電極と同一層に配置され、同一の物質を含む、請求項１６に記載の表示装置。
  18. 前記第１及び第２ストレージキャパシタ電極は、透明導電性物質を含む、請求項１６に記載の表示装置。
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