JP6482566B2

JP6482566B2 - 低ドロップアウト電圧レギュレータ回路

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Publication number: JP6482566B2
Application number: JP2016553380A
Authority: JP
Inventors: アガワルナイティン; マララスレシュ
Original assignee: 日本テキサス・インスツルメンツ合同会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2014-02-19
Filing date: 2015-02-19
Publication date: 2019-03-13
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Description

本願は、概して電子回路に関し、更に特定して言えば低ドロップアウト電圧レギュレータに関連する。

電圧レギュレータは、入力電圧及び負荷電流の変動に関係なく、レギュレートされた出力電圧を電子デバイスに提供するように構成される。携帯電話などの種々のポータブル電子デバイスが、電子デバイスの電力消費を低減するために低ドロップアウト電圧を備えた電圧レギュレータを用いる。このような電圧レギュレータは、本明細書では低ドロップアウト（ＬＤＯ）レギュレータと称する。これらの電圧レギュレータは、低負荷電流での低静止電流、及び負荷電流範囲にわたる正確な電圧出力を達成するという目的を備えて設計される。幾つかの使用シナリオにおいて、電圧レギュレータからの電力を用いる電子的構成要素により提供される負荷は継続的に変化する。例えば、スタンバイモードの間電子的構成要素における電流消費（例えば、負荷電流）は、標準モードにおける電流消費より少ない。このようなシナリオにおいて、システムオンチップ（ＳｏＣ）がスタンバイモードＬＤＯに切り替える。このようなスタンバイモードＬＤＯレギュレータは、出力電圧の不充分なレギュレーションを提供する。例えば、スタンバイモードＬＤＯは、負荷の変動と共に一定ではない出力電圧を提供する。電圧レギュレータにおける低電力消費を達成する潜在的な利点を考慮すると、負荷電流範囲にわたって正確なＬＤＯ出力電圧を保つことが重要である。

記載される例において、回路が、レギュレートされた出力電圧を提供するように構成される。少なくとも一つの実施例において、回路が、スイッチ、第１のフィードバック回路、及び第２のフィードバック回路を含む。スイッチは、第１の端子、第２の端子、及び第３の端子を含む。スイッチは、第１の端子において入力信号を及び第２の端子においてエラー信号を受け取るように構成される。スイッチはまた、入力信号及びエラー信号に応答して第３の端子において出力信号を生成するように構成される。第１のフィードバック回路は、エラー信号を制御するために第１のトランジスタ及び第２のトランジスタを含む。第１のトランジスタは、第１のノード、第２のノード、及び第３のノードを含む。第２のトランジスタは、第４のノード、第５のノード、及び第６のノードを含む。第１のノード及び第２のノードはスイッチの第３の端子に結合され、そのため、第１及び第２のノードの各々が出力信号を受け取るように配置される。第５のノードは基準信号を受け取るように配置され、第４のノードは第２の端子に結合され、そのため、第４のノードはエラー信号を制御するように配置される。第３のノード及び第６のノードは互いに結合される。第１のトランジスタ及び第２のトランジスタは、出力信号と基準信号との間の差に応答してスイッチの第２の端子においてエラー信号を制御するように構成される。第２のフィードバック回路は、エラー信号を感知するように、及び、それぞれ、第１のトランジスタ及び第２のトランジスタにおいて実質的に等しい電流を維持するために第２のノード及び第４のノードにおいてテール電流を生成するように構成され、それにより、出力信号の電圧を、基準信号の電圧に実質的に等しくする。

別の実施例において、回路が、スイッチ、第１のフィードバック回路、及び第２のフィードバック回路を含む。スイッチは、第１の端子、第２の端子、及び第３の端子を含む。スイッチは、第１の端子において入力信号を及び第２の端子においてエラー信号を受け取るように構成される。スイッチはまた、入力信号及びエラー信号に応答して第３の端子において出力信号を生成するように構成される。第１のフィードバック回路は、エラー信号を制御するために第１のトランジスタ及び第２のトランジスタを含む。第１のトランジスタは、第１のノード、第２のノード、及び第３のノードを含む。第２のトランジスタは、第４のノード、第５のノード、及び第６のノードを含む。第１のノード及び第２のノードは、スイッチの第３の端子に結合され、そのため、第１及び第２のノードの各々が出力信号を受け取るように配置される。第５のノードは基準信号を受け取るように配置され、第４のノードは第２の端子に結合され、そのため、第４のノードはエラー信号を制御するように配置される。第３のノード及び第６のノードは互いに結合される。第１のトランジスタ及び第２のトランジスタは、出力信号と基準信号との間の差に応答してスイッチの第２の端子においてエラー信号を制御するように構成される。回路はまた、第７のノード及び第８のノードを含むトランジスタベースのダイオードを含む。第７のノードは入力信号を受け取るように配置され、第８のノードは、第４のノード及び第２の端子に結合される。

少なくとも一つの実施例において、第２のフィードバック回路は、エラー信号を感知するように、及び、それぞれ、第１のトランジスタ及び第２のトランジスタにおいて実質的に等しい電流を維持するために第２のノード及び第４のノードにおいてテール電流を生成するように構成され、それにより、出力信号の電圧を、基準信号の電圧に実質的に等しくする。回路はまた、第２のフィードバック回路に結合される適合フィルタを含む。適合フィルタは、第２のフィードバック回路の利得を、閾値周波数より大きい動作周波数での第１のフィードバック回路の利得より小さく低減するように構成される。

例示のシナリオに従った例示の低ドロップアウト電圧レギュレータの回路図である。

一実施例に従った電圧レギュレータの回路図である。

別の実施例に従った電圧レギュレータの回路図である。

低ドロップアウト電圧レギュレータ１００の例示の回路表現を図１に示す。低ドロップアウト電圧レギュレータ１００は、電圧レギュレータの一例である。電圧レギュレータ１００はスイッチ１０２を含み、スイッチ１０２は、入力信号１０８（スイッチ１０２の第１の端子へのＶｉｎとして示される）を受信し、入力信号１０８に応答して出力信号１０６（スイッチ１０２の第２の端子からのＶｏｕｔとして示される）を提供する。この例では、電圧レギュレータ１００は、スイッチ１０２の出力信号１０６を制御するエラー信号を（スイッチ１０２の第３の端子において）提供するように構成されるフィードバック回路１０４を含む。入力信号１０８は、レギュレートされていない入力電圧であり、Ｖｏｕｔはレギュレートされた出力電圧である。図１に示すように、フィードバック回路１０４は、Ｖｏｕｔを受け取るように構成される第１のトランジスタ１１２と、基準電圧１１０（Ｖｒｅｆとして示される）を受け取るように構成される第２のトランジスタ１１４とを含む差動増幅器回路である。一例において、フィードバック回路１０４は、Ｖｏｕｔ及びＶｒｅｆ間の差に基づいてノード１１５における信号（以降では「エラー信号」と称する）を制御するように構成される。スイッチ１０２（スイッチ１０２のゲートなど）に提供されるノード１１５におけるエラー信号は、ＶｏｕｔをＶｒｅｆに実質的に等しくなるようにレギュレートする。図１に示すように、電圧レギュレータ１００はまた、スイッチ１０２の第３の端子と入力信号１０８との間に結合される衰退（degeneration）抵抗器１２０を備えたダイオード１１８を含む。ダイオード１１８は、スイッチ１０２に関連付けられる極（pole）を、電圧レギュレータ１００の動作周波数以外の周波数に移すように構成される。電圧レギュレータ１００は、バイアス回路１１６（電流シンクなど）とバイアス回路１２４（電流源など）とを含み、バイアス回路１２４は、実質的に等しいバイアス電流を第１のトランジスタ１１２及び第２のトランジスタ１１４に提供するように構成される。例えば、バイアス回路１２４は一定の電流Ｉｂ／２を提供し、バイアス回路１１６は一定の電流Ｉｂを引き出す。

出力信号（Ｖｏｕｔ）１０６は負荷（図示せず）に提供される。幾つかの例示のシナリオにおいて、負荷の異なるモードに基づいて負荷電流が変化し得る。例えば、負荷は、アクティブモード、パワーダウンモード、及びスタンバイモードなど、異なるオペレーションモードを有するデバイスであり得る。従って、負荷の電流要件は、負荷の異なるオペレーションモード毎に変化し得る。負荷電流におけるこのような変化は、Ｖｏｕｔ１０６の増大／低減を引き起こし、それにより粗悪なＤＣ負荷レギュレーションにつながる。例えば、回路１００における負荷電流が増大又は減少するので、第１のトランジスタ１１２を介して流れる電流（Ｉ１など）及び第２のトランジスタ１１４を介して流れる電流（Ｉ２など）に差が存在する。電流Ｉ１及びＩ２におけるこのような差は、固定電流Ｉｂに起因する。

例えば、負荷電流が増大する場合、ダイオード１１８における電流が、増大し、電流Ｉ１を電流Ｉ２より小さくする。電流Ｉ１が電流Ｉ２より小さくなるので、Ｖｏｕｔ１０６が減少する。負荷電流の変動に応じたＶｏｕｔ１０６の減少のこのような現象は、例示の電圧レギュレータ１００において粗悪なＤＣ負荷レギュレーションを提供する。一例において、Ｉ１及びＩ２の合計はＩｂに等しい。良好なＤＣ負荷レギュレーション（Ｖｒｅｆ＝Ｖｏｕｔ）では、Ｉ１はＩ２に等しくなるべきであり、そのため、Ｉ１＝Ｉ２＝Ｉｂ／２である。ここでは、Ｉ１は第１のトランジスタ１１２における電流であり、Ｉ２は第２のトランジスタ１１４における電流であり、Ｉｂはバイアス回路（電流シンク）１１６を流れる電流であり、Ｉｂ／２はバイアス回路（電流源）１２４を流れる電流である。更に、電流Ｉ２は、Ｉｂ／２（バイアス回路（電流源）１２４における電流）及びＩＴ３（ダイオード１１８を流れる電流）の合計に等しい。従って、Ｉ１がＩｂ／２に等しくなるには、ＩＴ３はゼロ電流に等しくなるべきである。所与の負荷電流Ｉｌｏａｄでは、ＩＴ３＝ＩＴ４／Ｎであり（Ｎは、ダイオード１１８の抵抗器衰退、及びダイオード１１８とスイッチ１０２との間の比に因る）、ここで、ＩＴ３はダイオード１１８における電流であり、ＩＴ４はスイッチ１０２における電流である。電流ＩＴ３及びＩＴ４は下記式によって定義され得る。
ＩＴ４＝（Ｉｌｏａｄ＋Ｉｂ／２−Ｉｅｒｒｏｒ）
ＩＴ３＝（Ｉｌｏａｄ＋Ｉｂ／２−Ｉｅｒｒｏｒ）／Ｎ
Ｉｅｒｒｏｒ＝（Ｉｌｏａｄ＋Ｉｂ／２）／（Ｎ＋ｌ）
ここで、Ｉｅｒｒｏｒはダイオード１１８を介する電流である。

Ｎがおよそ１０００など非常に大きい場合、ＩＴ３は、Ｉｌｏａｄ／Ｎに実質的に等しい。従って、負荷電流（Ｉｌｏａｄ）における増大と共に、ＩＴ３が増大する。Ｉ２はＩＴ３とＩｂ／２の合計であるため、ＩＴ３が増大するにつれてＩ２も増大し、Ｉ１は、電流Ｉｂを維持するため低減する。Ｉ１の低減など、Ｉ１及びＩ２におけるこのようなミスマッチはＶｏｕｔを低減させ、それにより、回路１００における粗悪なＤＣ負荷レギュレーションを起こす。

種々の実施例が、現在利用可能な利点を提供することに加えて、上述の制約及び他の制約を克服するために負荷電流の変化に関係なく出力電圧をレギュレートすることが可能な解決策を提供する。種々の実施例を、図２及び図３に関連して本明細書に開示する。

図２は、一実施例に従った電圧レギュレータ回路２００の回路図である。回路２００は、スイッチ２５０などのスイッチを含む。スイッチ２５０の一例は、図１を参照して説明したスイッチ１０２である。一実施例において、スイッチ２５０は、端子２５２（第１の端子）において入力信号１０８（Ｖｉｎ参照）を、及び端子２５４（第２の端子）においてエラー信号を受信し、入力信号１０８及びスイッチ２５０の端子２５４に接続されるノード２１５において受信されるエラー信号に応答して、スイッチ２５０の端子２５６（第３の端子）において出力信号２５５（Ｖｏｕｔとして示される）を提供する。スイッチ２５０を流れる電流が、スイッチ２５０の端子２５４にフィードされるエラー信号により制御される。例示の一実施例において、スイッチ２５０は、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタなどの、ＭＯＳトランジスタであり得る。代替の実施例において、スイッチ２５０は、他の電界効果トランジスタ（ＦＥＴ）及びバイポーラ接合トランジスタ（ＢＪＴ）として構成され得る。

例示の実施例において、電圧レギュレータ２００は、エラー信号を制御するために第１のフィードバック回路２０２を含む。この例示の実施例において、第１のフィードバック回路２０２は、トランジスタ２６０（第１のトランジスタ）及びトランジスタ２７０（第２のトランジスタ）によって形成される差動増幅器を含む。例示の一実施例において、トランジスタ２６０及び２７０は、スイッチ２５０の構成に応じて、ＮＭＯＳ又はＰＭＯＳトランジスタとし得る。図２に示すように、トランジスタ２６０は、ノード２６２、２６４、及び２６６を含み、トランジスタ２７０は、ノード２７２、２７４、及び２７６を含む。

ノード２６２（第１のノード）及びノード２６４（第２のノード）は、出力信号２５５を受け取るためスイッチ２５０の端子２５６に結合される。トランジスタ２７０のノード２７４（第５のノード）が、基準信号１１０（Ｖｒｅｆとして示される）を受け取るように構成される。ノード２７２（第４のノード）が、エラー信号を制御するため第２の端子２５４（又はノード２１５）に結合される。ノード２６６（第３のノード）及びノード２７６（第６のノード）が、互いに結合され（ノード２７７参照）、第１のバイアス回路２７８を介して接地と結合される。トランジスタ２６０及び２７０は、Ｖｏｕｔ及びＶｒｅｆ間の差に応答して、スイッチ２５０の第２の端子２５４においてエラー信号を制御するように構成される。

一実施例において、回路２００は、第１のバイアス回路２７８、第２のバイアス回路２１６、及びトランジスタベースのダイオード２８０（後述では、ダイオード２８０と称する）を含む。一実施例において、第１のバイアス回路２７８はノード２７７及び接地間に結合され、第１のバイアス回路２７８は、バイアス電流をトランジスタ２６０及び２７０に提供するように構成される。一実施例において、第１のバイアス回路２７８は、トランジスタ２６０及び２７０を流れる一定の総電流を維持するように、及びトランジスタ２６０及び２７０において一定のＤＣバイアスを維持するように構成される。ここでは、第１のバイアス回路２７８を、トランジスタ２６０及び２７０から一定の電流をシンクする電流シンク回路として示す。しかし、第１のバイアス回路２７８は、特定の回路要素（トランジスタなど）又は回路要素の組合せ（増幅器、ダイオード、抵抗器、及びトランジスタなど）を用いることによるなど、種々の方式で構成され得る。一実施例において、ダイオード２８０は、スイッチ２５０の第１のノード２５２と第２のノード２５４との間に結合される。ダイオード２８０は、入力信号１０８（Ｖｉｎ参照）を受け取るように配置されるノード２８２（第７のノード）、及びノード２７２（第４のノード）及び端子２５４に結合されるノード２８４（第８のノード）を含む。一実施例において、ダイオード２８０は、回路２００の伝達関数における極を補償するように構成される。例えば、スイッチ２５０は、一層高い負荷条件で回路２００を不安定にする回路伝達関数において極を導入する。一実施例において、ダイオード２８０は、スイッチ２５０に関連付けられる極を、高負荷電流で回路２００を安定にするために回路１００の動作周波数以外の周波数に移すように構成される。この実施例において、ダイオード２８０は、共に結び付けられた２つの端子を備えたトランジスタにより実装される。一実施例において、スイッチ２５０は、幾何学的にダイオード２８０の寸法のＮ倍の寸法とされ、スイッチ２５０を流れる電流はダイオード２８０を流れる電流のＮ倍である。

回路１００は、スイッチ２５０の端子２５２とトランジスタ２７０のノード２７２との間に結合される第２のバイアス回路２１６を含む。一実施例において、負荷電流が低であるとき、ダイオード２８０が、オフにされ、第１のフィードバック回路２０２におけるトランジスタ２６０及び２７０に対して実質的にゼロバイアス電流を提供する。この実施例において、第２のバイアス回路２１６は、非負荷条件下でトランジスタ２６０及び２７０における電流をバイアスするように構成される。例えば、非常に低い負荷電流では、スイッチ２５０に接続されるダイオード２８０はオフ状態に入り、トランジスタ２６０及び２７０を流れるバイアス電流はない。従って、ダイオード２８０及び電流シンク（第１のバイアス回路２７８）に並列の電流源（第２のバイアス回路２１６）が、ゼロ負荷電流で良好なＤＣ負荷レギュレーションを維持するようにトランジスタ２６０及び２７０のテールとして付加される。一実施例において、第２のバイアス回路２１６における電流が、固定であり、ゼロ負荷電流におけるＤＣ負荷レギュレーションを維持するように第１のバイアス回路２７８により引き出されるバイアス電流の半分を提供する。回路２００は、トランジスタ２６０のノード２６４と接地との間に結合されるキャパシタ２２２を含む。キャパシタ２２２は、負荷遷移（図示せず）の間、負荷にフィードされる出力信号２５５を保持するように構成される。

この例示の実施例において、電圧レギュレータ回路２００は、トランジスタ２６０及び２７０において実質的に等しい電流（それぞれ、Ｉ１及びＩ２）を維持するように構成される第２のフィードバック回路２０４を含む。これらの電流は、別の状況では負荷電流における変動を有する回路１００において等しくない。従って、電圧レギュレータ回路２００は良好なＤＣ負荷レギュレーションを提供する。第２のフィードバック回路２０４の例示の実施例を図２に示す。

一実施例において、第２のフィードバック回路２０４は、スイッチ２５０の第２のノード２５４とノード２７７との間に結合される。一実施例において、第２のフィードバック回路２０４は、負荷電流における増大／低減に起因するダイオード２８０を介する電流を補償するように構成され、そのため、トランジスタ２６０及び２７０における電流が等しくなり、それにより、出力電圧２５５がレギュレートされる。

一実施例において、第２のフィードバック回路２０４は、スイッチ２５０のノード２５４にフィードされるエラー信号を感知するように構成される。このエラー信号は、負荷電流の増大／減少に比例する。例えば、負荷電流が増大又は減少するとき、トランジスタ２６０及び２７０における電流（それぞれ、Ｉ１及びＩ２）が変化し、そのため、エラー信号も変化し、従って、第２のフィードバック回路２０４により感知される電流も変化する。一実施例において、（ａ）第２のフィードバック回路２０４は電流ミラー回路２０６を含み、及び（ｂ）トランジスタ２０８（第３のトランジスタ）が、ダイオード２８０とともに別の電流ミラー回路を形成する。

例示の一実施例において、トランジスタ２０８及びダイオード２８０は、電流ミラー回路を形成する。電流ミラー回路２０６は、トランジスタ２１０（第４のトランジスタ）及びトランジスタ２１２（第５のトランジスタ）を含み、これらは、負荷電流における変化を補償するような幾何学的寸法とされる。トランジスタ２１０はトランジスタ２０８に結合され、トランジスタ２１２は、トランジスタ２６０及び２７０からテール電流をシンクするように第３のノード２６６及び第６のノード２７６（ノード２６６及び２７６に結合されるノード２７７など）に結合される。トランジスタ２１０は、トランジスタ２０８から電流をソースするように構成され、トランジスタ２１２は、トランジスタ２１０を介する電流の実質的に２倍の（トランジスタ２６０及び２７０の）テール電流としてトランジスタ２１０における電流をミラーするように構成される。この実施例において、トランジスタ２１２は、トランジスタ２１０の寸法の２倍であり、トランジスタ２０８は、感知された電流（エラー信号に起因してノード２１５から感知された電流など）を受け取るように構成される。ダイオード２８０を流れる電流の２倍が、トランジスタ２１２においてテール電流として引き出される。これは、ダイオード２８０における電流がトランジスタ２０８においてミラーされ、トランジスタ２０８を流れる電流の２倍がトランジスタ２１２においてミラーされるためである。この実施例において、テール電流（２×ＩＴ３など）は、トランジスタ２６０及び２７０を流れる電流における増大／減少を補償し、それにより、負荷電流変動に関係なくＶｏｕｔをレギュレートする。

図３は、一実施例に従った低ドロップアウト電圧レギュレータ回路３００の回路図である。図３は集積回路の一部であり得る回路３００を表す。図３に示すように、回路３００は、スイッチ２５０、差動増幅器回路（第１のフィードバック回路２０２など）、第１のバイアス回路２７８、トランジスタベースのダイオード２８０、及び第２のバイアス回路３５０を含む。スイッチ２５０、第１のフィードバック回路２０２、第１のバイアス回路２７８、及びダイオード２８０は、既に図２を参照して説明されている。この例では、スイッチ２５０は、図２に示すような入力信号（Ｖｉｎ）１０８の代わりに電力供給入力（ＶＤＤ）３２５を受け取り、基準信号１１０に応答して出力信号３５５がレギュレートされる。

回路３００は第２のフィードバック回路３５０を含み、これは、第２のフィードバック回路２０６における回路要素、及び付加的な回路要素を含む。例えば、第２のフィードバック回路３５０は、トランジスタ（第３のトランジスタ２０８など）、電流ミラー回路（トランジスタ２１０及び２１２によって形成される電流ミラー回路２０６など）、及び適合フィルタ３０２を含む。一実施例において、適合フィルタ３０２は、高い動作周波数での回路３００の安定性を改善するためトランジスタ２１０と２１２のゲート端子間に結合される。第１のフィードバック回路２０２によって提供される負のフィードバックループ利得は、一層高い動作周波数で回路３００を安定に維持するために第２のフィードバック回路３５０によって提供される正のフィードバックループ利得より大きくすべきである。一実施例において、適合フィルタ３０２は、（ノード２１５からの感知された電流の）感知された信号に関連付けられる高周波数信号を減衰させるローパスフィルタであり、高い動作周波数でトランジスタ２０８を介してミラーされる。高い動作周波数での感知された信号のこのような減衰は、第２のフィードバック回路３５０の正のフィードバックループ利得を低減し、高い動作周波数で回路３００を安定にする。一実施例において、適合フィルタ３０２は、負荷電流における変化に適合し、適合フィルタ３０２のカットオフ周波数は、負荷電流とともに変化する。

この実施例において、適合フィルタ３０２は、トランジスタ３０４、第１の抵抗器３０６（ＭＯＳトランジスタとして構成される）、第２の抵抗器３０８（ＭＯＳトランジスタとして構成される）、及びキャパシタ２１４を含む。一実施例において、トランジスタ３０４は、（トランジスタ２０８を介してスイッチ２５０の第２のノード２５４からの）感知された電流を受け取るように、及び抵抗器３０６及び３０８の両端の感知された電流に関連付けられる電圧を提供するように構成される。抵抗器３０６及び３０８は例示の目的のために示されており、回路３００は、適合フィルタ３０２におけるより少ない又はより多い抵抗器を含む。この実施例において、抵抗器３０６及び３０８はＮＭＯＳトランジスタとして実装される。代替として、抵抗器３０６及び３０８は、ＰＭＯＳトランジスタ、又はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの組合せを用いて実装され得る。適合フィルタ３０２はまた、特定の回路要素、又は、抵抗器、キャパシタ、増幅器、トランジスタ、及びダイオードなどの回路要素の組み合わせを用いて、種々の方式で実装され得る。

図３に示すように、回路３００は、スイッチ２５０のノード２５２と２５４との間に結合されるフィルタ回路３１０を含む。一実施例において、フィルタ回路３１０は、スイッチ２５０に結合されるダイオード２８０に関連付けられる極を、回路３００のユニティゲイン帯域幅より高い周波数にシフトするように構成されるトランジスタ３１２、３１４、及びキャパシタ３１６を含む。図３に示すフィルタ回路３１０は単なる例であり、特定の回路要素又は回路要素の組み合わせ（抵抗器、キャパシタ、増幅器、トランジスタ、及びダイオードなど）を用いて種々の方式で構成され得る。

一実施例において、回路３００の伝達関数は次のように表され得る。
ここで、
である。この実施例において、ｇｍｐは、ダイオード２８０及びトランジスタ２０８のトランスコンダクタンスである。スイッチ２５０はダイオード２８０の「Ｎ」倍の寸法とされ、スイッチ２５０のトランスコンダクタンスはＮ×ｇｍｐである。トランジスタ２７０のトランスコンダクタンスはｇｍ1であり、ｇｍｔは、下記により与えられる、電流ミラー回路２０６及び適合フィルタ回路３０２の総トランスコンダクタンスである。
ここで、ｇｍ２は、電流ミラー回路２０６におけるトランジスタ２１０のトランスコンダクタンスであり、Ｒ_ｘは、ローパスフィルタとして構成される適合フィルタ回路３０２において抵抗器３０６及び３０８により提供される抵抗であり、ｇ_Ｌは負荷（図示せず）により提供されるトランスコンダクタンスである。一実施例において、Ｃ_Ｌ及びＣ_Ｘは、それぞれ、キャパシタ２２２（負荷キャパシタ）及びキャパシタ２１４（フィルタ静電容量）の静電容量である。一実施例において、第１のフィードバック回路２０２によって提供される負のフィードバックループ利得は、回路３００を安定に維持するために第２のフィードバック回路３５０によって提供される正のフィードバックループ利得より大きい。ωｚがＬＨＰにあるようにするため又は一層良好な位相マージン（回路３００の安定性）のための条件は下記式により与えられ、
これは、ｇｍｔ及びＣ_ｘの値、及びその他の値の選択によって達成され得る。

一つ又は複数の例示の実施例が、負荷電流における変動と共に良好なＤＣ負荷レギュレーションを提供することが可能な回路を提供する。この回路は、静止電流の増大なしに一層高い負荷電流までスケーリング可能である。第２のフィードバック回路は、負荷電流の増大と共に静止電流を適合的に増大させる。第２のフィードバック回路はまた、出力電圧が、レギュレートされ、負荷電流変化にわたって正確であることを確実にする。回路の安定性は、第１のフィルタ回路及び適合フィルタ回路を用いることにより著しく増大される。第１のフィルタ回路は、スイッチに結合されたダイオードに関連付けられる極を、回路の動作周波数以外の周波数へ移すように構成される。適合フィルタ回路は、第２のフィードバック回路に関連付けられる回路の正のフィードバックループ利得が常に、第１のフィードバック回路に関連付けられる負のフィードバックループ利得より低いことを確実にし、それにより、回路を安定に維持し、一層高い動作周波数及び増大された負荷電流でリンギングを取り除く。

本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得、その他の実施例が可能である。

Claims

レギュレートされた出力電圧を提供するための回路であって、
第１の端子と第２の端子と第３の端子とを含むスイッチであって、前記第１の端子において入力信号を受け取り、前記第２の端子においてエラー信号を受け取るように構成され、前記入力信号と前記エラー信号とに応答して前記第３の端子において出力信号を生成するように更に構成される、前記スイッチと、
第１のトランジスタと第２のトランジスタとを含む第１のフィードバック回路であって、前記第１のトランジスタが第１のノードと第２のノードと第３のノードとを含み、前記第２のトランジスタが第４のノードと第５のノードと第６のノードとを含み、前記第１のノードと前記第２のノードとが前記出力信号を受け取るように配置されるように、前記第１のノードと前記第２のノードとが前記スイッチの前記第３の端子に結合され、前記第１のフィードバック回路が前記エラー信号を制御するように構成されるように、前記第５のノードが基準信号を受け取るように配置されて前記第４のノードが前記第２の端子に結合され、前記第３のノードと前記第６のノードとが互いに結合され、前記第１のトランジスタと前記第２のトランジスタとが、前記出力信号と前記基準信号との間の差に応答して前記スイッチの前記第２の端子において前記エラー信号を制御するように構成される、前記第１のフィードバック回路と、
前記エラー信号を感知するように構成され、それぞれ前記第１のトランジスタと前記第２のトランジスタとにおいて実質的に等しい電流を維持するために前記第２のノードと前記第４のノードとにおいてテール電流を生成するように構成され、それにより、前記出力信号の電圧を前記基準信号の電圧に実質的に等しくする、第２のフィードバック回路と、
を含む、回路。
請求項１に記載の回路であって、
第７のノードと第８のノードとを含むトランジスタベースダイオードであって、前記第７のノードが前記入力信号を受け取るように配置され、前記第８のノードが前記第４のノードと前記第２の端子とに結合される、前記トランジスタベースダイオードを更に含む、回路。
請求項２に記載の回路であって、
前記第２のフィードバック回路が、
前記スイッチの前記第２の端子に結合される第３のトランジスタであって、前記トランジスタベースダイオードの電流をミラーするように構成される、前記第３のトランジスタと、
第４のトランジスタと第５のトランジスタとを含む電流ミラー回路であって、前記第４のトランジスタが前記第３のトランジスタに結合され、前記第５のトランジスタが前記第３のノードと前記第６のノードとに結合され、それにより、前記第１のトランジスタと前記第２のトランジスタとからテール電流をシンクし、前記第４のトランジスタが、前記第３のトランジスタから電流をソースするように構成され、前記第５のトランジスタが、前記第４のトランジスタにおいて前記第３のトランジスタからソースされる前記電流の実質的に２倍である前記第５のトランジスタにおける前記テール電流として、前記第５のトランジスタにおいて電流をミラーするように構成される、前記電流ミラー回路と、
を含む、回路。
請求項３に記載の回路であって、
前記第５のトランジスタが前記第４のトランジスタの幾何学的寸法の実質的に２倍の幾何学的寸法を有する、回路。
請求項３に記載の回路であって、
前記スイッチが金属酸化物半導体（ＭＯＳ）トランジスタである、回路。
請求項５に記載の回路であって、
前記トランジスタベースダイオードが前記スイッチより小さな幾何学的な寸法とされる、回路。
請求項３に記載の回路であって、
前記第５のトランジスタにおける前記テール電流が前記トランジスタベースダイオードを流れる電流の２倍である、回路。
請求項２に記載の回路であって、
前記第３のノードと前記第６のノードとを接地に結合する第１のバイアス回路であって、前記第１のトランジスタと前記第２のトランジスタとから第１のテール電流をシンクするように構成される、前記第１のバイアス回路を更に含む、回路。
請求項８に記載の回路であって、
前記第２のトランジスタにおいてバイアス電流を提供するように構成される第２のバイアス回路を更に含む、回路。
請求項９に記載の回路であって、
前記第１のテール電流が前記バイアス電流の約２倍である、回路。
レギュレートされた出力電圧を提供するための回路であって、
第１の端子と第２の端子と第３の端子とを含むスイッチであって、前記第１の端子において電力供給入力を受け取り、前記第２の端子においてエラー信号を受け取るように構成され、前記電力供給入力と前記エラー信号とに応答して前記第３の端子において出力信号を生成するように更に構成される、前記スイッチと、
第１のトランジスタと第２のトランジスタとを含み、前記エラー信号を制御する第１のフィードバック回路であって、前記第１のトランジスタが第１のノードと第２のノードと第３のノードとを含み、前記第２のトランジスタが第４のノードと第５のノードと第６のノードとを含み、前記第１のノードと前記第２のノードとが前記出力信号を受け取るように配置されるように前記第１のノードと前記第２のノードとが前記スイッチの前記第３の端子に結合され、前記第１のフィードバック回路が前記エラー信号を制御するように構成されるように前記第５のノードが基準信号を受け取るように構成されて前記第４のノードが前記第２の端子に結合され、前記第３のノードと前記第６のノードとが互いに結合され、前記第１のトランジスタと前記第２のトランジスタとが、前記出力信号と前記基準信号との間の差に応答して前記スイッチの前記第２の端子において前記エラー信号を制御するように構成される、前記第１のフィードバック回路と、
第７のノードと第８のノードとを含むトランジスタベースダイオードであって、前記第７のノードが前記入力信号を受け取るように配置され、前記第８のノードが前記第４のノードと前記第２の端子とに結合される、前記トランジスタベースダイオードと、
前記エラー信号を感知するように構成され、それぞれ前記第１のトランジスタと前記第２のトランジスタとにおいて実質的に等しい電流を維持するために前記第２のノードと前記第４のノードとにおいてテール電流を生成するように構成され、それにより、前記出力信号の電圧を前記基準信号の電圧に実質的に等しくする、第２のフィードバック回路と、
前記第２のフィードバック回路に結合される適合フィルタであって、前記第２のフィードバック回路の利得を、閾値周波数より大きい動作周波数での前記第１のフィードバック回路の利得より小さく低減するように構成される、前記適合フィルタと、
を含む、回路。
請求項１１に記載の回路であって、
前記第２の端子に結合されるフィルタ回路であって、前記トランジスタベースダイオードに関連付けられる極を、前記回路のユニティゲイン帯域幅の外に移すように構成される、前記フィルタ回路を更に含む、回路。
請求項１１に記載の回路であって、
前記適合フィルタが少なくとも１つの抵抗器とキャパシタとを含む、回路。
請求項１１に記載の回路であって、
前記第２のフィードバック回路が、
前記スイッチの前記第２の端子に結合される第３のトランジスタであって、前記トランジスタベースダイオードの電流をミラーするように構成される、前記第３のトランジスタと、
第４のトランジスタと第５のトランジスタとを含む電流ミラー回路であって、前記第４のトランジスタが前記第３のトランジスタに結合され、前記第５のトランジスタが前記第３のノードと前記第６のノードとに結合され、それにより、前記第１のトランジスタと前記第２のトランジスタとからテール電流をシンクし、前記第４のトランジスタが、前記第３のトランジスタから電流をソースするように構成され、前記第５のトランジスタが、前記第４のトランジスタにおいて前記第３のトランジスタからソースされる前記電流の実質的に２倍である前記第５のトランジスタにおける前記テール電流として、前記第５のトランジスタにおいて電流をミラーするように構成される、前記電流ミラー回路と、
を含む、回路。
請求項１４に記載の回路であって、
前記第５のトランジスタが前記第４のトランジスタの幾何学的寸法の実質的に２倍の幾何学的寸法を有する、回路。
請求項１４に記載の回路であって、
前記スイッチが金属酸化物半導体（ＭＯＳ）トランジスタである、回路。
請求項１６に記載の回路であって、
前記トランジスタベースダイオードが前記スイッチより小さな幾何学的寸法とされる、回路。
請求項１４に記載の回路であって、
前記第５のトランジスタにおける前記テール電流が、前記トランジスタベースダイオードにおいて流れる電流の２倍である、回路。
請求項１４に記載の回路であって、
前記第３のノードと前記第６のノードとを接地サプライに結合する第１のバイアス回路であって、前記第１のトランジスタと前記第２のトランジスタとから第１のテール電流をシンクするように構成される、前記第１のバイアス回路を更に含む、回路。
請求項１９に記載の回路であって、
前記第２のトランジスタにおいてバイアス電流を提供するように構成される第２のバイアス回路を更に含む、回路。