JP6451689B2 - 高周波ノイズ対策回路 - Google Patents

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Description

本発明は、高周波ノイズ対策回路に関する。
近年、例えば、スマートフォンに代表される携帯端末などの電子機器では、高性能化、多機能化に伴い、低電圧・大電流による高速駆動化が進んでいる。高速駆動化に伴い、ＩＣなどの電子部品では、スイッチング素子による高速のスイッチングなどにより高周波ノイズが発生する。ノイズは電子機器の動作に悪影響を及ぼすので、ノイズ対策が必要となる。
例えば、特許文献１には、プリント基板上に敷設されたプリントパターンと、このプリントパターンの近傍に貼り付けられた磁性体とを備えるインダクタンス素子であって、磁性体の一部を切削してプリントパターンのインダクタンスを減じる方向に調整することで、インダクタンスを連続的に精度良く調整できることが開示されている。特許文献１には、このインダクタンス素子を電子回路に用いることで、調整精度の良いローパスフィルタが得られることが開示されている。
また、特許文献２には、フェライトシートの内部に導体を配設した積層型ビーズチップインダクタが開示されている。また、高周波ノイズ対策としては、積層コイル形状の高周波用インダクタを用いた対策もある。
特開平１０−１６３０２７号公報 実願昭５９−１５２８７６号（実開昭６１−６６９１１号）のマイクロフィルム
ところで、特許文献１に開示のインダクタンス素子では、インダクタンスを微調整するために、磁性体をプリント基板に貼り付ける必要がある。このようなノイズ対策部品を基板に貼り付ける場合、例えば、人が手で貼り付けたりしなければならない。そのため、基板への実装性が低下する。
また、特許文献２に開示の積層型ビーズチップインダクタでは、フェライトの内部に導体でパターンが形成されている。このような内部にパターンが設けられた部品でノイズ対策を行う場合、部品の内部のパターンと外部電極との間やパターン間で浮遊容量が発生し、この浮遊容量によりノイズに対する高周波特性が低下する。そのため、高周波数帯（例えば、１０ＧＨｚ以上の周波数帯）のノイズの伝導を抑制できないおそれがある。
また、上述した高周波インダクタを用いて高周波のノイズ対策を行う場合、ノイズの伝導を抑制することはできるが、インダクタでノイズを反射してしまうおそれがある。この反射されたノイズは、二次的に放射され、周辺の部品に対して悪影響を及ぼす。
本発明は、上記問題点を解消する為になされたものであり、実装性に優れ、高周波ノイズの伝導及び反射を抑制することが可能な高周波ノイズ対策回路を提供することを目的とする。
本発明に係る高周波ノイズ対策回路は、集積回路が電気的に接続された配線パターンを有する配線基板と、配線基板の実装面に設けられた一対のランドと、直方体形状の磁性体からなる本体部と本体部の両端部に設けられた一対の外部電極とを有するチップ部品と、を備え、一対の外部電極は、一対のランドに接続され、本体部は、実装面に対して垂直な方向から見た場合に配線パターン上に配置されることを特徴とする。
本発明に係る高周波ノイズ対策回路では、配線パターンにノイズ（電流）が流れると配線パターンの周囲に磁界が発生するが、その配線パターン上に磁性体からなるチップ部品（本体部）が配置されているので、この磁性体により磁界エネルギを吸収することができる。これにより、配線パターンでのノイズの伝導を抑制することができると共に、チップ部品でのノイズの反射を抑制することができる。特に、チップ部品では、磁性体からなる本体部の内部に導体パターンが形成されていないので、外部電極との間に浮遊容量が発生しない。そのため、本発明に係る高周波ノイズ対策回路では、ノイズに対する高周波特性（例えば、透過特性、反射特性）が優れており、高周波数帯でのノイズの伝導及び反射を抑制することができる。また、本発明に係る高周波ノイズ対策回路では、配線基板の実装面に一対のランドが設けられ、チップ部品に一対の外部電極が設けられているので、このチップ部品を配線基板に実装されている他のチップ部品を実装するための実装機を用いて実装することができる。このように、本発明に係る高周波ノイズ対策回路によれば、実装性に優れ、高周波ノイズの伝導及び反射を抑制することが可能となる。
本発明に係る高周波ノイズ対策回路では、磁性体は、フェライトであることが好ましい。フェライトを用いることで、高周波ノイズによって発生する磁界エネルギの吸収率が高い。
本発明に係る高周波ノイズ対策回路では、フェライトは、六方晶フェライトであることが好ましい。この六方晶フェライトは、高周波帯において透磁率が下がることがない。そのため、この六方晶フェライトを用いることで、他のフェライトと比べてノイズの吸収量が多くなり、高い周波数のノイズも吸収することができる。
本発明に係る高周波ノイズ対策回路では、配線パターンは実装面に設けられ、本体部は配線パターンの一部を覆う箇所に配置されることが好ましい。このように構成することで、配線パターンの直近に配置されるチップ部品の本体部（磁性体）により、配線パターンを伝導する高周波ノイズによって発生する磁界エネルギを効率良く吸収することができる。
本発明に係る高周波ノイズ対策回路では、配線基板は多層配線基板であり、配線パターンは配線基板の内部に設けられ、本体部は内部に設けられた配線パターン上に配置されることが好ましい。このように構成することで、チップ部品の本体部（磁性体）により基板内部の配線パターンを伝導する高周波ノイズによって発生する磁界エネルギを吸収することができ、基板内部の配線パターンでの高周波ノイズの伝導及び反射を抑制することができる。
本発明に係る高周波ノイズ対策回路では、ランドは、配線パターンに接続されていないことが好ましい。このようにすることで、配線パターンを伝導する高周波ノイズによって発生する磁界がランド（金属物）で遮られないので、チップ部品での磁界エネルギの吸収率が高い。
本発明によれば、実装性に優れ、高周波ノイズの伝導及び反射を抑制することが可能となる。
実施形態に係る高周波ノイズ対策回路の構成を示す平面図である。 図１のＩＩ−ＩＩ線に沿った断面図である。 配線パターンを伝導するノイズに対する透過特性の比較例を示す図である。 配線パターンを伝導するノイズに対する反射特性の比較例を示す図である。 実施形態に係るチップ部品の他の配置例を示す図であり、（ａ）が平面図であり、（ｂ）が図５（ａ）のＩＩＩ−ＩＩＩ線に沿った断面図である。 実施形態に係る配線パターンが配線基板の内部に配置される場合の構成を示す図であり、（ａ）が平面図であり、（ｂ）が図６（ａ）のＩＶ−ＩＶ線に沿った断面図である。
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、図中、同一又は相当部分には同一符号を用いることとする。また、各図において、同一要素には同一符号を付して重複する説明を省略する。
図１及び図２を参照して、実施形態に係る高周波ノイズ対策回路１について説明する。図１は、実施形態に係る高周波ノイズ対策回路１の構成を示す平面図である。図２は、図１のＩＩ−ＩＩ線に沿った断面図である。
高周波ノイズ対策回路１は、高周波数帯のノイズ（高周波ノイズ）の伝導及び反射を抑制する回路である。実施形態では、この抑制対象のノイズの高周波数帯は、１０ＧＨｚ以上の周波数帯である。高周波ノイズ対策回路１は、配線基板１０に構成される。配線基板１０の実装面１０ａ（上面又は下面）には、ＩＣ１１（特許請求の範囲に記載の集積回路に相当）、チップ部品２０などの電子部品が表面実装されている。配線基板１０の実装面１０ａには、配線パターン３０が設けられている。配線基板１０は、例えば、多層配線基板である。なお、図１、図２には配線基板１０に実装されたＩＣ１１とチップ部品２０のみを示しているが、配線基板１０に実装された各種チップ部品などの他の電子部品については図示を省略している。また、図１、図２には配線基板１０に設けられた配線パターン３０のみを示しているが、配線基板１０に設けられたグランドパターンなどの他のパターンについては図示を省略している。
ＩＣ１１は、実装面１０ａに実装されている。ＩＣ１１は、配線パターン３０に電気的に接続されている。ＩＣ１１は、例えば、ＣＰＵ、ベースバンドＩＣ、ＰＭＩＣ（パワーマネージメントＩＣ（電源を作るＩＣ））、メモリである。ＩＣ１１では、例えば、スイッチング素子で高速スイッチングを行うことで、高周波数帯のノイズを発生する。したがって、ＩＣ１１が接続される配線パターン３０には、ＩＣ１１で発生した高周波数帯のノイズ（電流）が流れる。
チップ部品２０は、実装面１０ａに実装されている。チップ部品２０は、高周波ノイズ対策部品であり、配線基板１０において実装面１０に対して垂直な方向から見た場合（平面視した場合）に高周波ノイズの伝導経路（配線パターン３０）上に配置されている。チップ部品２０は、本体部２１と、一対の外部電極２２，２３と、を有している。チップ部品２０は、配線基板１０に実装される他のチップ部品と同様の略直方体形状である。チップ部品２０のサイズは、配線基板１０に実装される他のチップ部品と同様のサイズを有しており、例えば、１．０ｍｍ×０．５ｍｍ×０．５ｍｍである。
本体部２１は、直方体形状である。本体部２１は、フェライト材料で形成されている。フェライトは、酸化鉄を主成分とし、磁性を示すセラミックスであり、磁性体の一種である。フェライトとしては、例えば、ＭｎＺｎ系のフェライト、ＮｉＺｎ系のフェライトがある。本体部２１に用いるファライトの種類により、対策対象のノイズを吸収できるように周波数帯を調整することができる。また、本体部２１のサイズを大きくすることで、高周波ノイズの吸収量を多くすることができる。
特に、本体部２１に用いるフェライトは、六方晶フェライトが好ましい。六方晶フェライトは、フェライトを構成する分子の粒の並び方を六方晶型結晶構造に変えてフェライト材料として生成されている。六方晶フェライトは、高周波帯において透磁率が下がることがない。そのため、この六方晶フェライトを用いることにより、他の構造のフェライトを用いた場合と比べてノイズの吸収量が多くなり、高い周波数のノイズも吸収することができる。
一対の外部電極２２，２３は、本体部２１に設けられている。一方の外部電極２２は、本体部２１の長手方向において対向する一方の端部に設けられている（少なくとも端面であり、側面の一部や主面の一部に設けられてもよい）。外部電極２３は、本体部２１の長手方向において対向する他方の端部に設けられている。外部電極２２，２３は、例えば、Ｃｕ電極と、Ｃｕ電極を覆うように形成されたメッキ層（例えば、ニッケルメッキ層とこのニッケルメッキ層を覆うスズメッキ層）と、を有している。
配線パターン３０は、配線基板１０の実装面１０ａに設けられている。配線パターン３０は、例えば、電源パターン、信号パターンである。配線パターン３０は、例えば、銅箔などからなるプリント配線パターンである。配線パターン３０には、ＩＣ１１が電気的に接続されている。配線パターン３０には、ランド４０，４１が設けられている。
ランド４０，４１は、配線基板１０の実装面１０ａに設けられ、配線基板１０にチップ部品２０を実装するためのランドである。ランド４０，４１は、ＩＣ１１に近い箇所に配置されるのと好ましい。ランド４０，４１は、配線パターン３０の所定の各箇所に配置される。ランド４０とランド４１との間隔は、チップ部品２０の外部電極２２と外部電極２３との間隔に基づいて決められる。ランド４０，４１の形状や大きさは、外部電極２２，２３の形状や大きさなどに基づいて決められる。
チップ部品２０の一方の外部電極２２は、一方のランド４０にはんだ付けなどで接合され、接続される。また、チップ部品２０の他方の外部電極２３は、他方のランド４１にはんだ付けなどで接合され、接続される。これにより、チップ部品２０は、配線基板１０に実装される。チップ部品２０を実装する場合、配線基板１０に実装される他のチップ部品と同じ実装機が用いられる。配線基板１０に実装されたチップ部品２０（本体部２１）は、配線パターン３０の一部を覆うように配置されている。チップ部品２０の長手方向は、配線パターン３０の方向と略並行である。
この配線基板１０に実装されたチップ部品２０の作用について説明する。ＩＣ１１で高周波ノイズが発生すると、この高周波ノイズ（電流）が配線パターン３０を流れる。配線パターン３０に高周波ノイズ（電流）が流れると、配線パターン３０の周りに磁界（磁束）が発生する。この配線パターン３０上にはフェライトからなるチップ部品２０（本体部２１）が配置されているので、フェライトにより磁界エネルギが吸収される。これにより、配線パターン３０におけるチップ部品２０の下流側への高周波ノイズの伝導が抑制される。また、高周波ノイズのチップ部品２０での反射が抑制される。なお、チップ部品２０（本体部２１）が配線パターン３０を覆っている部分が多いほど、磁界エネルギを多く吸収することができる。
特に、チップ部品２０の本体部２１の内部には、導体のパターン（例えば、コイルパターン）が形成されていない。そのため、チップ部品２０では、外部電極２２，２３との間に浮遊容量が発生しない。その結果、チップ部品２０は、ノイズに対する高周波帯域での特性（透過特性、反射特性）が優れている。これにより、チップ部品２０では、１０ＧＨｚ以上の高い周波数帯のノイズの伝導を抑制することができると共に、ノイズの反射を抑制することができる。
図３及び図４を参照して、配線パターンを伝導するノイズに対する周波数特性（透過特性、反射特性）の比較例を説明する。この比較例では、ノイズ対策部品として実施形態に係るチップ部品２０を用いた場合と、従来のノイズ対策部品を用いた場合と、ノイズ対策部品を用いない場合とを比較する。従来のノイズ対策部品としては、２種類のチップフェライトビーズ（フェライトビーズインダクタをチップ形状にしたもの）と高周波用のチップインダクタである。透過や反射の周波数特性は、例えば、ネットワークアナライザを用いて測定される。
まず、図３を参照して、配線パターンを伝導するノイズに対する透過特性の比較例を説明する。図３は、配線パターンを伝導するノイズに対する透過特性の比較例を示す図である。図３では、横軸が周波数（１０ＭＨｚ以上）であり、縦軸がＳ２１（透過係数）である。このＳ２１（透過係数）は、ノイズ対策部品の入力端から出力端へのノイズ（電流）の透過特性を示し、値が小さいほどノイズが透過し難いことを示す。図３では、破線（刻み幅が大）Ｐ１で示すグラフが一方のチップフェライトビーズを用いた場合の透過特性を示しており、破線（刻み幅が小）Ｐ２で示すグラフが他方のチップフェライトビーズを用いた場合の透過特性を示しており、一点鎖線Ｐ３で示すグラフが高周波用のチップインダクタを用いた場合の透過特性を示しており、二点鎖線Ｐ４で示すグラフがノイズ対策部品を用いていない場合の透過特性を示しており、実線Ｐ５で示すグラフが実施形態に係るチップ部品２０を用いた場合の透過特性を示している。
各チップフェライトビーズを用いた場合、透過特性Ｐ１，Ｐ２で示すように、１０ＧＨｚ以上の周波数帯では小さいＳ２１が得られず、１０ＧＨｚ以上の高周波ノイズを透過し易い。高周波用のチップインダクタを用いた場合、透過特性Ｐ３で示すように、１０ＧＨｚ以上の周波数帯では小さいＳ２１が得られず、１０ＧＨｚ以上の高周波ノイズを透過し易い。実施形態に係るチップ部品２０を用いた場合、透過特性Ｐ５で示すように、１０ＧＨｚ以上の周波数帯ではＳ２１が小さくなっており、１０ＧＨｚ以上の高周波ノイズを透過し難い（１０ＧＨｚ以上の高周波数帯のノイズに対して透過特性が優れている）。なお、ノイズ対策部品を用いていない場合、１０ＧＨｚ以上の周波数帯でＳ２１が小さくなっているが、実施形態に係るチップ部品２０を用いた場合よりはＳ２１が大きく、実施形態に係るチップ部品２０よりも１０ＧＨｚ以上の高周波数帯での透過特性が劣る。
次に、図４を参照して、配線パターンを伝導するノイズに対する反射特性の比較例を説明する。図４は、配線パターンを伝導するノイズに対する反射特性の比較例を示す図である。図４では、横軸が周波数（１０ＭＨｚ以上）であり、縦軸がＳ１１（反射係数）である。このＳ１１（反射係数）は、ノイズ対策部品の入力端でのノイズ（電流）の反射特性を示し、値が小さいほどノイズが反射し難いことを示す。図４では、破線（刻み幅が大）Ｒ１で示すグラフが一方のチップフェライトビーズを用いた場合の反射特性を示しており、破線（刻み幅が小）Ｒ２で示すグラフが他方のチップフェライトビーズを用いた場合の反射特性を示しており、一点鎖線Ｒ３で示すグラフが高周波用のチップインダクタを用いた場合の反射特性を示しており、二点鎖線Ｒ４で示すグラフがノイズ対策部品を用いていない場合の反射特性を示しており、実線Ｒ５で示すグラフがチップ部品２０を用いた場合の反射特性を示している。
各チップフェライトビーズを用いた場合、反射特性Ｒ１，Ｒ２で示すように、Ｓ１１が大きく、ノイズを反射する。高周波用のチップインダクタを用いた場合、反射特性Ｒ３で示すように、１０ＧＨｚ以上の周波数帯では小さいＳ１１が得られず、１０ＧＨｚ以上の高周波ノイズを反射し易い。実施形態に係るチップ部品２０を用いた場合、反射特性Ｒ５で示すように、１０ＧＨｚ以上の周波数帯ではＳ１１が小さくなっており、１０ＧＨｚ以上の高周波ノイズを反射し難い（１０ＧＨｚ以上の高周波数帯のノイズに対して反射特性が優れている）。なお、ノイズ対策部品を用いていない場合、１０ＧＨｚ以上の周波数帯でＳ１１が小さくなっているが、実施形態に係るチップ部品２０を用いた場合よりはＳ１１が大きく、実施形態に係るチップ部品２０よりも１０ＧＨｚ以上の高周波数帯での反射特性が劣る。
この透過特性及び反射特性からも判るように、実施形態に係るチップ部品２０を用いた場合、１０ＧＨｚ以上の高周波ノイズを透過し難くかつ反射し難い。そのため、配線パターン３０におけるチップ部品２０の下流側への高周波ノイズの伝導を抑制することができる。また、チップ部品２０で高周波ノイズが上流側に反射され難いので、高周波ノイズが二次的に放射されるのも抑制することができる。
なお、実施形態に係るチップ部品２０を用いた場合、透過特性Ｐ５、反射特性Ｒ５の各例で示すように、１０ＧＨｚ以上の周波数帯においてＳ２１、Ｓ１１が非常に低くなっている各周波数がある。この各周波数は、チップ部品２０に用いるフェライトの種類などにより調整可能である。
実施形態に係る高周波ノイズ対策回路１によれば、フェライトからなるチップ部品２０（本体部２１）を実装面１０ａに対して垂直な方向から見た場合に配線パターン３０上に配置させることで、配線パターン３０での高周波ノイズの伝導及び反射を抑制することができる。なお、チップ部品２０は、フェライトからなる本体部２１内に導体パターンが形成されていないので、外部電極２２，２３との間に浮遊容量が発生せず、ノイズに対する高周波数帯での特性（透過特性、反射特性）が優れている。
実施形態に係る高周波ノイズ対策回路１によれば、実装面１０ａに一対のランド４０，４１が設けられ、チップ部品２０に一対の外部電極２２，２３が設けられているので、このチップ部品２０を配線基板１０に実装されている他のチップ部品を実装するための実装機を用いて実装でき、実装性に優れている。これにより、高周波ノイズ対策部品としてチップ部品２０を実装する場合、実装に要する時間やコストなどを抑えることができる。
実施形態に係る高周波ノイズ対策回路１によれば、チップ部品２０の本体部２１にフェライトを用いているので、チップ部品での磁界エネルギの吸収率が高い。また、実施形態に係る高周波ノイズ対策回路１によれば、チップ部品２０の本体部２１に六方晶フェライトを用いた場合、より高い周波数帯の高周波ノイズを吸収することができる。
実施形態に係る高周波ノイズ対策回路１によれば、高周波ノイズが伝導する配線パターン３０が配線基板１０の実装面１０ａに設けられ、チップ部品２０の本体部２１がその実装面１０ａの配線パターン３０の一部を覆う箇所に配置されているので、配線パターン３０の直近に配置されたチップ部品２０により高周波ノイズで発生する磁界エネルギを効率良く吸収することができる。
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に限定されるものではなく種々の変形が可能である。例えば、上記実施形態ではチップ部品２０の本体部２１をフェライトを用いて形成したが、フェライト以外の磁性体も適用することができる。
上記実施形態では高周波ノイズが伝導する配線パターン３０に一対のランド４０，４１が一体で設けられる構成としたが、一対のランド４０，４１が配線パターン３０に接続されていない構成としてもよい。このように構成した場合でも、チップ部品２０の本体部２１のフェライトにより、高周波ノイズによって発生する磁界エネルギを吸収でき、高周波ノイズの伝導及び反射を抑制することができる。
上記実施形態では配線パターン３０上に高周波ノイズ対策部品であるチップ部品２０を１個設ける構成としたが、チップ部品２０を複数個設けてもよい。このように、チップ部品２０を複数個設けることで、フェライトで配線パターン３０を覆っている部分が多くなり、磁界エネルギをより多く吸収することができる。
上記実施形態では高周波ノイズが伝導する配線パターン３０の方向に対して並行に高周波ノイズ対策部品であるチップ部品２０を配置する構成としたが、配線パターン３０の方向に対してチップ部品２０（長手方向）を交差するように配置してもよい。例えば、図５を参照して、チップ部品２０の他の方向での配置の一例を説明する。図５は、実施形態に係るチップ部品２０の他の配置例を示す図であり、（ａ）が平面図であり、（ｂ）が図５（ａ）のＩＩＩ−ＩＩＩ線に沿った断面図である。この図５に示す高周波ノイズ対策回路２では、配線基板１０の実装面１０ａに一対のランド４２，４３が設けられ、この一対のランド４２，４３が配線パターン３０を挟んで配置されている。チップ部品２０の一方の外部電極２２は、一方のランド４２に接続される。また、チップ部品２０の他方の外部電極２３は、他方のランド４３に接続される。これにより、チップ部品２０は、配線基板１０に実装され、配線パターン３０に対して交差（略直交）するように配置される。この高周波ノイズ対策回路２の場合、配線パターン３０を伝導する高周波ノイズによって発生する磁界（磁束）がランド４２，４３（金属物）で遮られないので、チップ部品２０での磁界エネルギの吸収率が高い。
上記実施形態では高周波ノイズが伝導する配線パターン３０が配線基板１０の実装面１０ａ（基板表面）に設けられ、チップ部品２０が実装面１０ａに実装される構成としたが、基板内部に配線パターンが設けられている場合でも適用できる。例えば、図６を参照して、配線基板１２の内部に配線パターン３１が設けられている場合の一例を説明する。図６は、実施形態に係る配線パターン３１が配線基板１２の内部に配置される場合の構成を示す図であり、（ａ）が平面図であり、（ｂ）が図６（ａ）のＩＶ−ＩＶ線に沿った断面図である。
この高周波ノイズ対策回路３の場合、高周波ノイズが伝導する配線パターン３１が配線基板１２（多層配線基板）の内部に設けられている。ＩＣ１１は、絶縁層１２ｂを厚み方向に貫通するように形成された層間貫通ビア３２を介して、配線パターン３１に電気的に接続されている。ランド４４，４５は、配線基板１２の実装面１２ａに設けられ、実装面１２ａに対して垂直な方向において配線パターン３１の上方に配置されている。ランド４４、４５は、配線パターン３１との間に絶縁層１２ｂのみが存在し、配線パターン３１との間に金属物（例えば、グランドパターン）がない箇所に配置されている。チップ部品２０の一方の外部電極２２は、一方のランド４４に接続される。また、チップ部品２０の他方の外部電極２３は、他方のランド４５に接続される。
これにより、チップ部品２０は、配線基板１２に実装され、絶縁層１２ｂを介して配線パターン３１の上方かつ配線パターン３１に並行に配置される。この高周波ノイズ対策回路３の場合、チップ部品２０の本体部２１（フェライト）により基板内部の配線パターン３１を伝導する高周波ノイズによって発生する磁界エネルギを吸収でき、基板内部の配線パターン３１での高周波ノイズの伝導及び反射を抑制することができる。但し、チップ部品２０（本体部２１）が、配線パターン３１を中心に発生している磁界内に存在する場合である。なお、図６に示す例では、基板内部の配線パターン３１に並行にチップ部品２０を配置させたが、配線パターン３１に交差するようにチップ部品２０を配置させてもよい。
１，２，３ 高周波ノイズ対策回路
１０，１２ 配線基板
１０ａ，１２ａ 実装面
１１ ＩＣ（集積回路）
２０ チップ部品
２１ 本体部
２２，２３ 外部電極
３０，３１ 配線パターン
４０，４１，４２，４３，４４，４５ ランド

Claims (5)

  1. 集積回路が電気的に接続された配線パターンを有する配線基板と、
    前記配線基板の実装面に設けられた一対のランドと、
    直方体形状の磁性体からなる本体部と前記本体部の両端部に設けられた一対の外部電極とを有するチップ部品と、
    を備え、
    前記一対のランドそれぞれは、前記配線パターンに接続され、
    前記一対の外部電極は、前記一対のランドに接続され、
    前記チップ部品は、前記実装面に対して垂直な方向から見た場合に、前記配線パターン上に、かつ、前記配線パターンと略並行に配置されることを特徴とする高周波ノイズ対策回路。
  2. 前記磁性体は、フェライトであることを特徴とする請求項１に記載の高周波ノイズ対策回路。
  3. 前記フェライトは、六方晶フェライトであることを特徴とする請求項２に記載の高周波ノイズ対策回路。
  4. 前記配線パターンは、前記実装面に設けられ、
    前記チップ部品は、前記配線パターンの一部を覆う箇所に配置されることを特徴とする請求項１〜請求項３の何れか一項に記載の高周波ノイズ対策回路。
  5. 前記配線基板は、多層配線基板であり、
    前記配線パターンは、前記配線基板の内部に設けられ、
    前記チップ部品は、前記内部に設けられた前記配線パターン上に配置されることを特徴とする請求項１〜請求項４の何れか一項に記載の高周波ノイズ対策回路。
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* Cited by examiner, † Cited by third party
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CN217216514U (zh) * 2019-12-13 2022-08-16 株式会社村田制作所 电路装置以及滤波器电路

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0314023Y2 (ja) 1984-10-09 1991-03-28
JPH0567896A (ja) * 1991-09-09 1993-03-19 Canon Inc フイルタ装置
JPH09331185A (ja) * 1996-06-10 1997-12-22 Murata Mfg Co Ltd ノイズ対策した電子部品
JPH10163027A (ja) 1996-12-03 1998-06-19 Matsushita Electric Ind Co Ltd インダクタンス素子とこれを用いた電子回路
KR100562490B1 (ko) * 2000-04-28 2006-03-21 티디케이가부시기가이샤 자성 페라이트 분말, 자성 페라이트 소결체, 적층형페라이트 부품 및 적층형 페라이트 부품의 제조방법
JP2003115691A (ja) * 2001-10-04 2003-04-18 Tdk Corp フィルム状ｅｍｉフィルタ
JP4524454B2 (ja) * 2004-11-19 2010-08-18 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
US7145217B2 (en) * 2005-01-25 2006-12-05 Kyocera Corporation Chip-type noise filter, manufacturing method thereof, and semiconductor package
JP2010171290A (ja) * 2009-01-26 2010-08-05 Tdk Corp 電子回路モジュール
JP2010219210A (ja) * 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013115053A (ja) * 2011-11-24 2013-06-10 Murata Mfg Co Ltd ノイズ対策電子部品の回路基板への実装構造

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