JP6406021B2 - Semiconductor device - Google Patents

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Description

本発明は、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）として機能するＩＧＢＴ動作領域を備えたＭＯＳＦＥＴを有する半導体装置に関する。   The present invention relates to a semiconductor device having a MOSFET having an IGBT operating region that functions as an insulated gate bipolar transistor (hereinafter referred to as an IGBT (Insulated Gate Bipolar Transistor)).

従来より、半導体パワー素子を構成するユニポーラデバイスとして、スーパージャンクション（ＳＪ）構造のＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳという）やＤＭＯＳ（Double-Diffused MOSFET）、ＳｉＣ（炭化珪素）にて構成されるＳｉＣ−ＭＯＳが知られている。これらはいずれも、低電流時に電圧に対してリニアに電流が流れることから、ＩＧＢＴに比べて定常運転時の損失が低いという特徴を有している。   Conventionally, as a unipolar device constituting a semiconductor power element, a super junction (SJ) structure MOSFET (hereinafter referred to as SJ-MOS), a DMOS (Double-Diffused MOSFET), SiC (silicon carbide) SiC— MOS is known. All of these are characterized in that the current flows linearly with respect to the voltage when the current is low, so that the loss during steady operation is lower than that of the IGBT.

しかしながら、ユニポーラデバイスであることから、ＩＧＢＴに比べて、大電流域での損失が大きいし、温度特性が大きく高温で高抵抗となる。   However, since it is a unipolar device, the loss in a large current region is large and the temperature characteristics are large and the resistance is high at high temperatures as compared with the IGBT.

具体的には、図１７に示すように、ＳＪ−ＭＯＳでは、ドレイン−ソース間電圧Ｖｄｓに対して電流密度が正比例の関係で大きくなる。ＤＭＯＳおよびＳｉＣ−ＭＯＳも同様の特性となる。これに対して、ＩＧＢＴでは小電流域ではコレクタ−エミッタ間電圧Ｖｃｅに対して電流密度の上昇が小さいが、大電流域では指数関数的に増大する。このため、ユニポーラデバイスは、ＩＧＢＴに比べて大電流域での損失が大きくなる。また、図１７に示したように、温度変化に伴う特性変動ついても、ユニポーラデバイスの方がＩＧＢＴよりも大きい。このため、温度特性が大きく高温で高抵抗になる。   Specifically, as shown in FIG. 17, in the SJ-MOS, the current density increases in a directly proportional relationship with the drain-source voltage Vds. DMOS and SiC-MOS have similar characteristics. On the other hand, in the IGBT, the increase in current density is small with respect to the collector-emitter voltage Vce in the small current region, but increases exponentially in the large current region. For this reason, the unipolar device has a larger loss in a large current region than the IGBT. Also, as shown in FIG. 17, the unipolar device is larger than the IGBT even with respect to the characteristic fluctuation accompanying the temperature change. For this reason, the temperature characteristics are large and the resistance becomes high at high temperatures.

また、ＳＪ−ＭＯＳでは、容量変化が大きく、オフ時にキャリアが排斥されてしまい、電流変化率ｄＩ／ｄｔが大きくなって、電流が振動する。このため、電圧の跳ね上がりが大きくなって素子破壊に至ったり、振動に起因するノイズが発生するというＳＪ−ＭＯＳとしての問題がある。   Further, in the SJ-MOS, the capacitance change is large, and carriers are rejected at the time of off, and the current change rate dI / dt increases, and the current vibrates. For this reason, there is a problem as the SJ-MOS in which the voltage jump increases to cause element destruction or noise due to vibration occurs.

これらの問題に対して、ＩＧＢＴを外付けしてＤＭＯＳなどに並列接続したり、特許文献１に示すように、ＤＭＯＳなどが形成される半導体基板の裏面側にコレクタ領域として機能するｐ型層を形成する構造が提案されている。これにより、大電流領域での問題やＳＪ−ＭＯＳとしての問題を解決することができる。   With respect to these problems, an IGBT is externally connected and connected in parallel to a DMOS or the like. As shown in Patent Document 1, a p-type layer functioning as a collector region is provided on the back side of a semiconductor substrate on which a DMOS or the like is formed. The structure to be formed has been proposed. Thereby, the problem in a large electric current area | region and the problem as SJ-MOS can be solved.

特開２０１３−１０２１１１号公報JP2013-102111A

しかしながら、ＩＧＢＴを外付けする場合には、２つの素子が別々に必要になることから、２つのチップが必要になる。また、各チップの素子の外周に、外周耐圧構造が構成される外周領域が形成され、トランジスタ動作しない無効領域となるため、個々のチップサイズが大きくなる。さらに、ＩＧＢＴを並列接続しているため、ノイズの問題や電圧の跳ね上がりの問題は僅かに解決するものの、個々のチップとしてみるとＳＪ−ＭＯＳとしての動作をするためにＳＪ−ＭＯＳとしての問題は解決できない。   However, when an IGBT is externally attached, two elements are required separately, so two chips are required. In addition, since an outer peripheral region in which the outer peripheral withstand voltage structure is formed is formed on the outer periphery of the element of each chip and becomes an ineffective region where the transistor does not operate, an individual chip size is increased. Further, since the IGBTs are connected in parallel, the noise problem and the voltage jumping problem are slightly solved. However, when the individual chips are viewed as SJ-MOS, the problem with the SJ-MOS is as follows. It cannot be solved.

一方、半導体基板の裏面にコレクタ領域として機能するｐ型層を形成する場合、１チップ化できるが、半導体基板の裏面側において、ＭＯＳＦＥＴ形成領域に加えてＩＧＢＴとして動作するＩＧＢＴ動作領域分の面積が増加することになる。このため、チップサイズが大型化し、ひいては半導体装置の製造コストの増加を招くことになる。   On the other hand, when the p-type layer functioning as a collector region is formed on the back surface of the semiconductor substrate, it can be made into one chip. Will increase. For this reason, the chip size increases, and as a result, the manufacturing cost of the semiconductor device increases.

本発明は上記点に鑑みて、１チップ化しつつ、チップサイズの大型化を抑制できる構造の半導体装置を提供することを目的とする。さらに、ＳＪ−ＭＯＳを有する半導体装置においては、ノイズの問題や電圧の跳ね上がりの問題を解決することも目的とする。   In view of the above-described points, an object of the present invention is to provide a semiconductor device having a structure capable of suppressing an increase in chip size while reducing the size to one chip. Another object of the semiconductor device having an SJ-MOS is to solve the noise problem and the voltage jump problem.

上記目的を達成するため、請求項１に記載の発明では、半導体基板（３）のうちのセル領域には、ドリフト層（２）の表層部に形成された第２導電型のベース領域（４）と、ベース領域の表層部に形成され、ドリフト層よりも高不純物濃度とされた第１導電型領域（５）と、ベース領域のうち第１導電型領域とドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、ゲート絶縁膜の上に形成されたゲート電極（７）と、ベース領域および第１導電型領域に電気的に接続された表面電極（９）と、半導体層（１）に電気的に接続された裏面電極（１０）と、を有し、ゲート電極への電圧印加によってチャネル領域にチャネルを形成し、表面電極および裏面電極の間に電流を流す半導体素子が形成され、半導体基板のうちセル領域を囲む外周領域には、ドリフト層の表層部に形成された第２導電型領域（１１）と、第２導電型領域の上に形成され、第２導電型領域に電気的に接続されると共に裏面電極とも電気的に接続された外周電極（１２）と、を有する外周耐圧構造が形成されていることを特徴としている。   In order to achieve the above object, according to the first aspect of the present invention, the base region (4) of the second conductivity type formed in the surface layer portion of the drift layer (2) is formed in the cell region of the semiconductor substrate (3). ), A first conductivity type region (5) formed in the surface layer portion of the base region and having a higher impurity concentration than the drift layer, and a portion of the base region located between the first conductivity type region and the drift layer As a channel region, a gate insulating film (6) formed on the channel region, a gate electrode (7) formed on the gate insulating film, a base region and a first conductivity type region are electrically connected A surface electrode (9) connected to the semiconductor layer (1) and a back electrode (10) electrically connected to the semiconductor layer (1), and a channel is formed in the channel region by applying a voltage to the gate electrode. Semiconductor that allows current to flow between the electrode and back electrode An element is formed, and an outer peripheral region surrounding the cell region of the semiconductor substrate is formed on the second conductivity type region (11) formed in the surface layer portion of the drift layer and the second conductivity type region, An outer peripheral withstand voltage structure having an outer peripheral electrode (12) electrically connected to the conductive type region and also electrically connected to the back electrode is formed.

このように、外周領域におけるドリフト層の表層部に第２導電型領域を形成すると共に、第２導電型領域を外周電極に電気的に接続し、外周電極を裏面電極と電気的に接続している。一般的に、ドリフト層の表層部において、外周電極と電気的に接続される領域は第１導電型領域とされるが、ここでは第２導電型領域としている。このため、外周電極を裏面電極と電気的に接続することにより、第２導電型領域をコレクタとして機能させることが可能となる。したがって、ソース領域となるとなる第１導電型領域がエミッタ領域としても機能し、縦型ＭＯＳＦＥＴのうちのドリフト層より上に形成された各構成と第２導電型領域や外周電極によってＩＧＢＴ動作を行わせることが可能となる。   In this way, the second conductivity type region is formed in the surface layer portion of the drift layer in the outer peripheral region, the second conductivity type region is electrically connected to the outer peripheral electrode, and the outer peripheral electrode is electrically connected to the back electrode. Yes. Generally, in the surface layer portion of the drift layer, a region electrically connected to the outer peripheral electrode is a first conductivity type region, but here, a second conductivity type region is used. For this reason, the second conductivity type region can function as a collector by electrically connecting the outer peripheral electrode to the back electrode. Therefore, the first conductivity type region that becomes the source region also functions as the emitter region, and the IGBT operation is performed by each configuration formed above the drift layer of the vertical MOSFET and the second conductivity type region and the outer peripheral electrode. It becomes possible to make it.

このように、第２導電型領域や外周電極によってＩＧＢＴ動作を行わせることで、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。   As described above, by performing the IGBT operation by the second conductivity type region or the outer peripheral electrode, it is possible to reduce the resistance in the large current region and to reduce the loss. Further, when the IGBT is turned off from the state in which it is operated, minority carriers (holes) can be left inside, and the current change rate dI / dt can be reduced. Therefore, it is possible to suppress element destruction and noise generation due to voltage jumps caused by current vibration.

これにより、１チップ内に縦型ＭＯＳＦＥＴとＩＧＢＴ動作領域とを形成することが可能となる。そして、ＩＧＢＴ動作領域を半導体基板の裏面側にではなく、半導体基板の表面側における外周領域に形成している。このため、ＩＧＢＴ動作領域を半導体基板の裏面側におけるセル領域に構成する場合のようにＩＧＢＴ動作領域分の面積の増加を抑制することが可能となり、チップサイズの大型化を抑制できて、半導体装置の製造コストの増加を抑制できる。   Thereby, it is possible to form the vertical MOSFET and the IGBT operation region in one chip. The IGBT operation region is formed not on the back surface side of the semiconductor substrate but on the outer peripheral region on the front surface side of the semiconductor substrate. For this reason, it is possible to suppress an increase in the area corresponding to the IGBT operation region as in the case where the IGBT operation region is formed in the cell region on the back surface side of the semiconductor substrate, and the increase in the chip size can be suppressed. The increase in manufacturing cost can be suppressed.

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each said means shows an example of a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態にかかる半導体装置の上面レイアウト図である。1 is a top layout view of a semiconductor device according to a first embodiment of the present invention. 図１に示す半導体装置のII−II断面図である。It is II-II sectional drawing of the semiconductor device shown in FIG. 本発明の第２実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 2nd Embodiment of this invention. 本発明の第３実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 3rd Embodiment of this invention. 本発明の第４実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 4th Embodiment of this invention. 本発明の第５実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 5th Embodiment of this invention. 本発明の第６実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 6th Embodiment of this invention. 本発明の第７実施形態にかかる半導体装置の断面図である。It is sectional drawing of the semiconductor device concerning 7th Embodiment of this invention. 本発明の第８実施形態にかかる半導体装置の上面レイアウト図である。It is a top surface layout diagram of the semiconductor device concerning an 8th embodiment of the present invention. 図９の破線で囲んだ領域Ｒ１の拡大図である。FIG. 10 is an enlarged view of a region R1 surrounded by a broken line in FIG. 第８実施形態の他の例であって、図９の破線で囲んだ領域Ｒ１と対応する部分の拡大図である。It is another example of 8th Embodiment, Comprising: It is an enlarged view of the part corresponding to area | region R1 enclosed with the broken line of FIG. 本発明の第９実施形態にかかる半導体装置の上面レイアウト図である。It is a top surface layout diagram of a semiconductor device concerning a 9th embodiment of the present invention. 図１２に示す半導体装置のXIII−XIII断面図である。It is XIII-XIII sectional drawing of the semiconductor device shown in FIG. 参考形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated with a reference form. 参考形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated with a reference form. 参考形態で説明する半導体装置の断面図である。It is sectional drawing of the semiconductor device demonstrated with a reference form. ＳＪ−ＭＯＳのドレイン−ソース間電圧Ｖｄｓに対する電流密度とＩＧＢＴのコレクタ−エミッタ間電圧Ｖｃｅに対する電流密度の特性を温度別に示した図である。It is the figure which showed the characteristic of the current density with respect to the drain-source voltage Vds of SJ-MOS, and the current density with respect to the collector-emitter voltage Vce of IGBT according to temperature.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、ＤＭＯＳやＳｉＣ−ＭＯＳＦＥＴに対して本発明の一実施形態を適用した場合について説明する。なお、ＤＭＯＳは半導体材料としてシリコン、ＳｉＣ−ＭＯＳは半導体材料としてＳｉＣを用いているが、基本構造については共通している。 (First embodiment)
A first embodiment of the present invention will be described. In the present embodiment, a case where one embodiment of the present invention is applied to a DMOS or SiC-MOSFET will be described. The DMOS uses silicon as the semiconductor material, and the SiC-MOS uses SiC as the semiconductor material, but the basic structure is common.

図１に示されるように、半導体装置は、縦型ＭＯＳＦＥＴが配置されるセル領域と、セル領域の外周を囲むように配置された外周耐圧構造を構成する外周領域とを備えた構成とされる。   As shown in FIG. 1, the semiconductor device includes a cell region in which a vertical MOSFET is disposed, and an outer peripheral region that forms an outer peripheral withstand voltage structure disposed so as to surround the outer periphery of the cell region. .

図２に示すように、ｎ+型領域１の上にｎ+型領域１よりも低不純物濃度のドリフト層となるｎ-型領域２が備えられた半導体基板３を用いてＤＭＯＳもしくはＳｉＣ−ＭＯＳが形成されている。半導体基板３は、単結晶シリコンもしくはＳｉＣで構成されている。半導体基板３は、ｎ+型領域１を構成するｎ+型基板の上にエピタキシャル成長などによってｎ-型領域２を形成したものであっても良いし、ｎ-型領域２を構成するｎ-型基板の裏面側にイオン注入などによってｎ+型領域１を形成したものであっても良い。この半導体基板３の中央部をＤＭＯＳもしくはＳｉＣ−ＭＯＳが構成されるセル領域とし、セル領域を囲む外周耐圧構造が形成される領域を外周領域としている。 As shown in FIG. 2, than n + -type region 1 on the n + -type region 1 a drift layer of a low impurity concentration n - -type region 2 by using the semiconductor substrate 3 which is provided DMOS or SiC-MOS Is formed. The semiconductor substrate 3 is made of single crystal silicon or SiC. The semiconductor substrate 3 may be one in which the n − type region 2 is formed by epitaxial growth or the like on the n + type substrate constituting the n + type region 1, or the n − type constituting the n − type region 2. The n + -type region 1 may be formed on the back side of the substrate by ion implantation or the like. The central portion of the semiconductor substrate 3 is a cell region composed of a DMOS or SiC-MOS, and a region where an outer peripheral breakdown voltage structure surrounding the cell region is formed is an outer peripheral region.

図２に示すように、セル領域では、プレーナ型の縦型ＭＯＳＦＥＴの各部が形成されている。具体的には、ｎ-型領域２の表層部にｐ型ベース領域４が形成されている。このｐ型ベース領域４の表層部には、ｎ-型領域２よりも高不純物濃度とされたソース領域となるｎ+型領域５が形成されていると共に、ｐ型ベース領域４よりも高不純物濃度とされたｐ+型コンタクト領域４ａが形成されている。 As shown in FIG. 2, each part of the planar type vertical MOSFET is formed in the cell region. Specifically, p-type base region 4 is formed in the surface layer portion of n − -type region 2. An n + type region 5 serving as a source region having a higher impurity concentration than the n − type region 2 is formed in the surface layer portion of the p type base region 4, and a higher impurity than the p type base region 4. A p + -type contact region 4a having a concentration is formed.

また、半導体基板３の表面側において、ｎ+型領域５とｎ-型領域２との間に位置するｐ型ベース領域４の表面をチャネル領域として、チャネル領域上には酸化膜などで構成されたゲート絶縁膜６が形成されている。また、このゲート絶縁膜６の上には不純物がドープされたゲート電極７が形成されている。ゲート電極７は、一方向、例えば図１の紙面左右方向（図２の紙面垂直方向）に延設されており、複数本が平行に並べられて設けられている。なお、各ゲート電極７は、ゲートフィンガと呼ばれるセル領域の内部に突き出した串状の引出部１５において連結されており、電圧印加時に各ゲート電極７への電圧印加タイミングのズレを抑制して遅延時間が発生することを抑制できるようにしてある。 Further, on the surface side of the semiconductor substrate 3, the surface of the p-type base region 4 located between the n + -type region 5 and the n − -type region 2 is used as a channel region, and an oxide film or the like is formed on the channel region. A gate insulating film 6 is formed. A gate electrode 7 doped with impurities is formed on the gate insulating film 6. The gate electrode 7 extends in one direction, for example, the left-right direction in FIG. 1 (vertical direction in FIG. 2), and a plurality of gate electrodes 7 are arranged in parallel. Each gate electrode 7 is connected by a skew-shaped lead portion 15 protruding inside a cell region called a gate finger, and delays by suppressing a deviation in voltage application timing to each gate electrode 7 when a voltage is applied. The generation of time can be suppressed.

また、ゲート電極７を覆うように酸化膜などで構成された層間絶縁膜８が形成されており、この層間絶縁膜８に形成されたコンタクトホールを通じてソース電極となる表面電極９が形成されている。そして、ドレイン領域となるｎ+型領域１の裏面にドレイン電極となる裏面電極１０が形成され、縦型ＭＯＳＦＥＴが構成されている。 An interlayer insulating film 8 made of an oxide film or the like is formed so as to cover the gate electrode 7, and a surface electrode 9 serving as a source electrode is formed through a contact hole formed in the interlayer insulating film 8. . A back surface electrode 10 serving as a drain electrode is formed on the back surface of the n + type region 1 serving as a drain region, and a vertical MOSFET is configured.

なお、本実施形態では、セル領域を四角形としており、そのうちも一角部にパッド部１６を形成してある。このパッド部１６にボンディングワイヤ１７を接続することで、図示しないゲート配線と外部との電気的接続が行われている。   In the present embodiment, the cell region has a quadrangular shape, and a pad portion 16 is formed at one corner. By connecting a bonding wire 17 to the pad portion 16, a gate wiring (not shown) is electrically connected to the outside.

一方、外周領域では、ｎ-型領域２の表面を覆うように層間絶縁膜８が延設されている。そして、セル領域を囲むように、ｎ-型領域２の表層部に枠体形状のｐ+型領域１１が形成されており、このｐ+型領域１１の少なくとも一部を露出させるように層間絶縁膜８にコンタクトホールが形成されている。このコンタクトホールを通じてｐ+型領域１１と電気的に接続されるように等電位リング（ＥＱＲ：Equipotential Ring）を構成する環状電極１２が形成されている。環状電極１２は、層間絶縁膜８の上にまで形成されており、ｐ+型領域１１よりもセル領域側まで張り出すように延設されている。環状電極１２は、配線部１３を通じて裏面電極１０に電気的に接続されることでドレイン電位と同電位にされている。このような構成により、外周領域における外周耐圧構造が構成されている。 On the other hand, in the outer peripheral region, an interlayer insulating film 8 is extended so as to cover the surface of n − type region 2. A frame-shaped p + type region 11 is formed in the surface layer portion of the n − type region 2 so as to surround the cell region, and interlayer insulation is performed so that at least a part of the p + type region 11 is exposed. Contact holes are formed in the film 8. An annular electrode 12 constituting an equipotential ring (EQR) is formed so as to be electrically connected to the p + type region 11 through the contact hole. The annular electrode 12 is formed up to the interlayer insulating film 8 and extends so as to protrude from the p + type region 11 to the cell region side. The annular electrode 12 is set to the same potential as the drain potential by being electrically connected to the back electrode 10 through the wiring portion 13. With such a configuration, an outer peripheral pressure resistant structure in the outer peripheral region is configured.

このようにして、本実施形態にかかる縦型ＭＯＳＦＥＴを備えたＤＭＯＳもしくはＳｉＣ−ＭＯＳを構成する半導体装置が形成されている。このような構造の半導体装置は、ゲート電極７に対してゲート電圧を印加すると、ゲート絶縁膜６の接しているｐ型ベース領域４の表層部が反転させられることでチャネル領域にチャネルが形成され、表面電極９と裏面電極１０との間に電流を流すという動作を行う。   In this manner, a semiconductor device constituting a DMOS or SiC-MOS including the vertical MOSFET according to the present embodiment is formed. In the semiconductor device having such a structure, when a gate voltage is applied to the gate electrode 7, the surface layer portion of the p-type base region 4 in contact with the gate insulating film 6 is inverted to form a channel in the channel region. Then, an operation of passing a current between the front electrode 9 and the back electrode 10 is performed.

このような半導体装置において、上記したように環状電極１２を裏面電極１０と電気的に接続している。一般的に、ドリフト層を構成するｎ-型領域２の表層部において、環状電極１２と電気的に接続される領域はｎ型とされるが、本実施形態ではｐ+型領域１１としている。このため、環状電極１２を裏面電極１０と電気的に接続することにより、ｐ+型領域１１をコレクタとして機能させることが可能となる。したがって、ソース領域となるとなるｎ+型領域５がエミッタ領域としても機能し、縦型ＭＯＳＦＥＴのうちのｎ-型領域２より上に形成された各構成とｐ+型領域１１や環状電極１２によってＩＧＢＴ動作を行わせることが可能となる。 In such a semiconductor device, the annular electrode 12 is electrically connected to the back electrode 10 as described above. In general, in the surface layer portion of the n − type region 2 constituting the drift layer, a region electrically connected to the annular electrode 12 is an n type, but in the present embodiment, it is a p + type region 11. For this reason, by electrically connecting the annular electrode 12 to the back electrode 10, the p + -type region 11 can function as a collector. Therefore, the n + -type region 5 to be the source region also functions as an emitter region, and each component formed above the n − -type region 2 of the vertical MOSFET and the p + -type region 11 and the annular electrode 12 are used. An IGBT operation can be performed.

このように、ｐ+型領域１１や環状電極１２によってＩＧＢＴ動作を行わせることで、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。 Thus, by performing the IGBT operation by the p + -type region 11 and the annular electrode 12, it is possible to reduce resistance in a large current region and to reduce loss. Further, when the IGBT is turned off from the state in which it is operated, minority carriers (holes) can be left inside, and the current change rate dI / dt can be reduced. Therefore, it is possible to suppress element destruction and noise generation due to voltage jumps caused by current vibration.

これにより、１チップ内に縦型ＭＯＳＦＥＴとＩＧＢＴ動作領域とを形成することが可能となる。そして、ＩＧＢＴ動作領域を半導体基板３の裏面側にではなく、半導体基板３の表面側における外周領域に形成している。このため、ＩＧＢＴ動作領域を半導体基板３の裏面側におけるセル領域に構成する場合と比べて、ＩＧＢＴ動作領域分の面積の増加を抑制することが可能となり、チップサイズの大型化を抑制できて、半導体装置の製造コストの増加を抑制できる。   Thereby, it is possible to form the vertical MOSFET and the IGBT operation region in one chip. The IGBT operation region is not formed on the back surface side of the semiconductor substrate 3 but on the outer peripheral region on the front surface side of the semiconductor substrate 3. For this reason, compared with the case where the IGBT operation region is configured in the cell region on the back surface side of the semiconductor substrate 3, it is possible to suppress an increase in area for the IGBT operation region, and it is possible to suppress an increase in chip size. An increase in manufacturing cost of the semiconductor device can be suppressed.

さらに、環状電極１２をｐ+型領域１１よりもセル領域側まで張り出すように延設している。つまり、ｎ-型領域２のうち環状電極１２と対向する位置においてドレイン電位の影響で等電位線が伸びることを抑制できる。このため、空乏層がｐ+型領域１１に到達することを抑制することが可能となり、耐圧を保持することが可能となる。一般的なＥＱＲのように、環状電極１２に電気的に接続される領域がｎ型である場合には空乏層が到達してきても問題ないが、ｐ型とされる場合にはパンチスルーが起きて耐圧低下の要因になる。したがって、環状電極１２をｐ+型領域１１よりもセル領域側まで張り出すように延設することによって、ｐ+型領域１１を備えることによるパンチスルーを抑制でき、耐圧低下を抑制することが可能となる。 Further, the annular electrode 12 is extended so as to protrude from the p + type region 11 to the cell region side. That is, it is possible to suppress the equipotential lines from being extended due to the influence of the drain potential at the position facing the annular electrode 12 in the n − type region 2. For this reason, it is possible to suppress the depletion layer from reaching the p + -type region 11 and to maintain the breakdown voltage. If the region electrically connected to the annular electrode 12 is n-type as in general EQR, there is no problem even if the depletion layer reaches, but if it is p-type, punch-through occurs. This will cause a decrease in pressure resistance. Therefore, by extending the annular electrode 12 so as to protrude from the p + type region 11 to the cell region side, punch-through due to the provision of the p + type region 11 can be suppressed, and a decrease in breakdown voltage can be suppressed. It becomes.

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、ＳＪ−ＭＯＳを構成する半導体装置に対して本発明の一実施形態を適用したものである。 (Second Embodiment)
A second embodiment of the present invention will be described. In the present embodiment, one embodiment of the present invention is applied to a semiconductor device constituting an SJ-MOS.

図３を参照して、本実施形態の半導体装置について説明する。この図に示すように、本実施形態の半導体装置も、縦型ＭＯＳＦＥＴが配置されるセル領域と、セル領域の外周を囲むように配置された外周耐圧構造を構成する外周領域とを備えた構成とされる。   With reference to FIG. 3, the semiconductor device of this embodiment will be described. As shown in this figure, the semiconductor device of this embodiment also includes a cell region in which the vertical MOSFET is disposed, and an outer peripheral region that constitutes an outer peripheral withstand voltage structure disposed so as to surround the outer periphery of the cell region. It is said.

図３に示すように、単結晶シリコンで構成されたｎ+型基板２１を半導体基板として用いてＳＪ−ＭＯＳが形成されている。 As shown in FIG. 3, an SJ-MOS is formed using an n + type substrate 21 made of single crystal silicon as a semiconductor substrate.

具体的には、セル領域では、半導体基板の主表面上にｎ-型領域２２が形成されており、ｎ-型領域２２が部分的に除去されてｐ型の不純物層が埋め込まれることでｐ-型領域２３が構成されている。若しくは、ｐ型不純物がイオン注入されることやイオン注入とエピが繰り返されることでｐ-型領域２３が構成されている。これらｎ-型領域２２とｐ-型領域２３をそれぞれｎ型カラムとｐ型カラムとして、ｎ型カラムとｐ型カラムが基板表面と平行な一方向において交互に繰り返し形成されたＳＪ構造が形成されている。 Specifically, in the cell region, an n − type region 22 is formed on the main surface of the semiconductor substrate, and the n − type region 22 is partially removed and a p type impurity layer is buried, thereby forming p. A mold area 23 is formed. Alternatively, the p − -type region 23 is configured by ion implantation of p-type impurities or repetition of ion implantation and epi. Using these n − -type region 22 and p − -type region 23 as an n-type column and a p-type column, respectively, an SJ structure is formed in which the n-type column and the p-type column are alternately and repeatedly formed in one direction parallel to the substrate surface. ing.

さらに、セル領域では、ＳＪ構造のｎ-型領域２２およびｐ-型領域２３の表層部にトレンチゲート構造で構成される縦型ＭＯＳＦＥＴの各部が形成されている。 Further, in the cell region, each part of the vertical MOSFET configured by the trench gate structure is formed in the surface layer portion of the n − type region 22 and the p − type region 23 of the SJ structure.

具体的には、ｎ-型領域２２およびｐ-型領域２３の上にドリフト層を構成するｎ-型層２４が形成されており、このｎ-型層２４の表層部にｐ型ベース領域２５が形成されている。また、ｐ型ベース領域２５の表層部には、ｎ-型領域２２よりも高不純物濃度とされたソース領域となるｎ+型領域２６が形成されていると共に、ｐ型ベース領域２５よりも高不純物濃度とされたコンタクト領域として機能するｐ+型領域２５ａが形成されている。 Specifically, an n − type layer 24 constituting a drift layer is formed on the n − type region 22 and the p − type region 23, and a p type base region 25 is formed on the surface layer portion of the n − type layer 24. Is formed. In addition, an n + type region 26 serving as a source region having a higher impurity concentration than the n − type region 22 is formed in the surface layer portion of the p type base region 25, and is higher than the p type base region 25. A p + -type region 25a that functions as a contact region having an impurity concentration is formed.

また、ｎ+型領域２６およびｐ型ベース領域２５を貫通してｎ-型領域２２に達するようにトレンチ２７が形成されていると共に、トレンチ２７の表面を覆うようにゲート絶縁膜２８が形成されており、さらにゲート絶縁膜２８の表面にトレンチ２７を埋め込むようにゲート電極２９が形成されることでトレンチゲート構造が構成されている。トレンチゲート構造を構成するためのトレンチ２７は、ＳＪ構造を構成するｎ-型領域２２と対応した上面レイアウト、つまり紙面垂直方向を長手方向とするストライプ状のレイアウトとされている。 A trench 27 is formed so as to pass through n + -type region 26 and p-type base region 25 and reach n − -type region 22, and a gate insulating film 28 is formed so as to cover the surface of trench 27. Furthermore, a gate electrode 29 is formed so as to fill the trench 27 in the surface of the gate insulating film 28, thereby forming a trench gate structure. The trench 27 for forming the trench gate structure has a top layout corresponding to the n − -type region 22 forming the SJ structure, that is, a stripe layout with the vertical direction in the drawing as the longitudinal direction.

また、トレンチゲート構造の上方にはゲート電極２９を覆うように酸化膜などで構成された層間絶縁膜３０が形成されており、この層間絶縁膜３０に形成されたコンタクトホールを通じてソース電極となる表面電極３１が形成されている。そして、ドレイン領域となるｎ+型基板２１の裏面にドレイン電極となる裏面電極３２が形成され、縦型ＭＯＳＦＥＴが構成されている。 Further, an interlayer insulating film 30 made of an oxide film or the like is formed above the trench gate structure so as to cover the gate electrode 29, and a surface serving as a source electrode through a contact hole formed in the interlayer insulating film 30 An electrode 31 is formed. Then, a back surface electrode 32 serving as a drain electrode is formed on the back surface of the n + type substrate 21 serving as a drain region, and a vertical MOSFET is configured.

一方、外周領域では、部分的にｐ-型領域２３が形成されていても良いが、基本的にはｐ-型領域２３が形成されておらず、ｎ-型領域２２のみが形成されている。外周領域におけるｎ-型領域２２の上にもｎ-型層２４が形成されており、このｎ-型層２４の表層部においてセル領域を囲むようにｐ+型領域３３が形成されている。そして、このｐ+型領域３３の少なくとも一部を露出させるように層間絶縁膜３０にコンタクトホールが形成されている。このコンタクトホールを通じてｐ+型領域３３と電気的に接続されるように等電位リング（ＥＱＲ）を構成する環状電極３４が形成されている。環状電極３４は、層間絶縁膜３０の上にまで形成されており、ｐ+型領域３３よりもセル領域側に張り出すように延設されている。環状電極３４は、配線部３５を通じて裏面電極３２に電気的に接続されることでドレイン電位と同電位にされている。 On the other hand, the p − type region 23 may be partially formed in the outer peripheral region, but basically the p − type region 23 is not formed, and only the n − type region 22 is formed. . An n − type layer 24 is also formed on the n − type region 22 in the outer peripheral region, and a p + type region 33 is formed so as to surround the cell region in the surface layer portion of the n − type layer 24. A contact hole is formed in the interlayer insulating film 30 so that at least a part of the p + -type region 33 is exposed. An annular electrode 34 constituting an equipotential ring (EQR) is formed so as to be electrically connected to the p + type region 33 through the contact hole. The annular electrode 34 is formed up to the interlayer insulating film 30 and extends so as to protrude from the p + -type region 33 to the cell region side. The annular electrode 34 is set to the same potential as the drain potential by being electrically connected to the back electrode 32 through the wiring portion 35.

このようにして、本実施形態にかかるＳＪ−ＭＯＳを構成する半導体装置が形成されている。このような構造の半導体装置も、ゲート電極２９に対してゲート電圧を印加すると、ゲート絶縁膜２８の接しているｐ型ベース領域２５の表層部が反転させられることでチャネル領域にチャネルが形成され、表面電極３１と裏面電極３２との間に電流を流すという動作を行う。そして、ＳＪ構造を有していることから、高耐圧を確保しつつ、オン抵抗の低減を図ることが可能となる。   In this manner, the semiconductor device constituting the SJ-MOS according to the present embodiment is formed. Also in the semiconductor device having such a structure, when a gate voltage is applied to the gate electrode 29, the surface layer portion of the p-type base region 25 in contact with the gate insulating film 28 is inverted so that a channel is formed in the channel region. Then, an operation of passing a current between the front electrode 31 and the back electrode 32 is performed. And since it has SJ structure, it becomes possible to aim at reduction of on-resistance, ensuring a high proof pressure.

このような半導体装置において、上記したように環状電極３４を裏面電極３２と電気的に接続している。一般的に、ドリフト層を構成するｎ-型層２４の表層部において、環状電極３４と電気的に接続される領域はｎ型とされるが、本実施形態ではｐ+型領域３３としている。このため、環状電極３４を裏面電極３２と電気的に接続することにより、ｐ+型領域３４をコレクタとして機能させることが可能となる。したがって、ソース領域となるとなるｎ+型領域２６がエミッタ領域としても機能し、縦型ＭＯＳＦＥＴのうちのｎ-型領域２２およびｐ-型領域２３より上に形成された各構成とｐ+型領域３３や環状電極３４によってＩＧＢＴ動作を行わせることが可能となる。 In such a semiconductor device, the annular electrode 34 is electrically connected to the back electrode 32 as described above. In general, in the surface layer portion of the n − -type layer 24 constituting the drift layer, a region electrically connected to the annular electrode 34 is an n-type, but in this embodiment is a p + -type region 33. For this reason, by electrically connecting the annular electrode 34 to the back electrode 32, the p + -type region 34 can function as a collector. Therefore, the n + -type region 26 to be the source region also functions as an emitter region, and each configuration formed above the n − -type region 22 and the p − -type region 23 of the vertical MOSFET and the p + -type region. The IGBT operation can be performed by the 33 or the annular electrode 34.

このように、ｐ+型領域３３や環状電極３４によってＩＧＢＴ動作を行わせることで、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。特に、ＳＪ−ＭＯＳでは、ノイズの問題や電圧の跳ね上がりの問題が顕著となるが、これらの問題を解決することが可能となる。 As described above, by performing the IGBT operation by the p + -type region 33 and the annular electrode 34, it is possible to reduce resistance in a large current region and to reduce loss. Further, when the IGBT is turned off from the state in which it is operated, minority carriers (holes) can be left inside, and the current change rate dI / dt can be reduced. Therefore, it is possible to suppress element destruction and noise generation due to voltage jumps caused by current vibration. In particular, in SJ-MOS, the problem of noise and the problem of voltage jumping become prominent, but these problems can be solved.

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して各部の寸法を規定したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment of the present invention will be described. The semiconductor device of this embodiment defines the dimensions of each part with respect to the first embodiment, and the other parts are the same as those of the first embodiment. Therefore, only the parts different from the first embodiment will be described.

本実施形態の半導体装置は、基本構造を第１実施形態と同様としつつ、ドリフト層を構成するｎ-型領域２の厚みとｐ+型領域１１の形成位置との関係を規定したものである。具体的には、図４に示すように、ｎ-型領域２の厚みをｔ１とし、セル領域の最も外周側に位置するｐ型ベース領域４からｐ+型領域１１までの距離をＬ１とすると、ｔ１＞Ｌ１を満たすようにしている。 The semiconductor device of this embodiment defines the relationship between the thickness of the n − -type region 2 constituting the drift layer and the formation position of the p + -type region 11 while having the same basic structure as that of the first embodiment. . Specifically, as shown in FIG. 4, when the thickness of the n − -type region 2 is t1, and the distance from the p-type base region 4 located on the outermost peripheral side of the cell region to the p + -type region 11 is L1. , T1> L1 is satisfied.

ドリフト層を構成するｎ-型領域２の厚みｔ１は、セル領域においてｐ型ベース領域４のうちのチャネルの出口からｎ+型領域１に達するまでの距離に相当する。また、セル領域の最も外周側に位置するｐ型ベース領域４からｐ+型領域１１までの距離Ｌ１は、セル領域の最も外周側におけるチャネルの出口からｐ+型領域１１までの距離である。厚みｔ１よりも距離Ｌ１を短くすることで、ｐ型ベース領域４とｐ+型領域１１との間での等電位線の間隔が短くなり、より電界強度が上がって、環状電極１２の下方での電圧が上がり易くなるようにできる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第１実施形態に示した効果を得ることが可能となる。 The thickness t1 of the n − type region 2 constituting the drift layer corresponds to the distance from the outlet of the channel in the p type base region 4 to the n + type region 1 in the cell region. The distance L1 from the p-type base region 4 located on the outermost peripheral side of the cell region to the p + -type region 11 is the distance from the channel outlet to the p + -type region 11 on the outermost peripheral side of the cell region. By making the distance L1 shorter than the thickness t1, the interval between equipotential lines between the p-type base region 4 and the p + -type region 11 is shortened, and the electric field strength is further increased. The voltage can be increased easily. Thereby, it is possible to make the IGBT operation easier. Therefore, it is possible to obtain the effects shown in the first embodiment.

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して各部の寸法を規定したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described. The semiconductor device of this embodiment defines the dimensions of each part with respect to the second embodiment, and the other parts are the same as those of the second embodiment, so only the parts different from the second embodiment will be described.

本実施形態の半導体装置は、基本構造を第２実施形態と同様としつつ、ｎ-型領域２２およびドリフト層を構成するｎ-型層２４の厚みとｐ+型領域３３の形成位置との関係を規定したものである。具体的には、図５に示すように、ｎ-型領域２２およびドリフト層を構成するｎ-型層２４の厚みをｔ２とし、セル領域の最も外周側に位置するトレンチ２７の側面からｐ+型領域３３までの距離をＬ２とすると、ｔ２＞Ｌ２を満たすようにしている。 The semiconductor device of this embodiment, while the same manner as in the second embodiment the basic structure, n - constitutes -type region 22 and the drift layer n - relationship between the formation position of the thickness and the p + -type region 33 of the mold layer 24 Is specified. Specifically, as shown in FIG. 5, the thickness of the n − -type region 22 and the n − -type layer 24 constituting the drift layer is t2, and p + from the side surface of the trench 27 located on the outermost peripheral side of the cell region. When the distance to the mold region 33 is L2, t2> L2 is satisfied.

ｎ-型領域２２およびドリフト層を構成するｎ-型層２４の厚みｔ２は、ｐ型ベース領域２５のうちのチャネルの出口からｎ+型基板２１に達するまでの距離、つまりセル領域においてｐ型ベース領域２５のうちのチャネルの出口からｎ+型基板２１に達するまでの距離に相当する。また、セル領域の最も外周側に位置するトレンチ２７の側面からｐ+型領域３３までの距離Ｌ２は、セル領域の最も外周側におけるチャネルの出口からｐ+型領域３３までの距離である。厚みｔ２よりも距離Ｌ２を短くすることで、ｐ型ベース領域２５とｐ+型領域３３との間での等電位線の間隔が短くなり、より電界強度が上がって、環状電極３４の下方での電圧が上がり易くなるようにできる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第２実施形態に示した効果を得ることが可能となる。 The thickness t2 of the n − type region 22 and the n − type layer 24 constituting the drift layer is the distance from the channel outlet of the p type base region 25 to the n + type substrate 21, that is, the p type in the cell region. This corresponds to the distance from the outlet of the channel in the base region 25 to the n + type substrate 21. The distance L2 from the side surface of the trench 27 located on the outermost peripheral side of the cell region to the p + type region 33 is the distance from the channel outlet to the p + type region 33 on the outermost peripheral side of the cell region. By making the distance L2 shorter than the thickness t2, the interval between equipotential lines between the p-type base region 25 and the p + -type region 33 is shortened, and the electric field strength is further increased. The voltage can be increased easily. Thereby, it is possible to make the IGBT operation easier. Therefore, it is possible to obtain the effects shown in the second embodiment.

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１、第３実施形態に対して外周領域の構成を変更したものであり、その他に関しては第１、第３実施形態と同様であるため、第１、第３実施形態と異なる部分についてのみ説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described. The semiconductor device according to the present embodiment is obtained by changing the configuration of the outer peripheral region with respect to the first and third embodiments, and is otherwise the same as the first and third embodiments. Only portions different from the embodiment will be described.

図６に示すように、本実施形態の半導体装置は、基本構造を第１、第３実施形態と同様としつつ、外周領域におけるｐ+型領域１１よりも外周側にｎ+型領域１４を備えたものである。ｎ+型領域１４は、コンタクトホールを通じて少なくとも一部が層間絶縁膜８から露出させられており、この露出部分が環状電極１２に電気的に接続されている。 As shown in FIG. 6, the semiconductor device of this embodiment includes an n + -type region 14 on the outer peripheral side of the outer peripheral region with respect to the p + -type region 11 with the basic structure similar to that of the first and third embodiments. It is a thing. The n + -type region 14 is at least partially exposed from the interlayer insulating film 8 through the contact hole, and this exposed portion is electrically connected to the annular electrode 12.

このように構成された半導体装置では、表面電極９と裏面電極１０との間に電流が流れるのに加えて、図中矢印（１）で示したように、チャネル側からＥＱＲを構成する環状電極１２の下方に位置するｎ+型領域１４に向かって電子ｅによる電子電流が流れる。このため、環状電極１２の下方のｐ+型領域１１の下を電子電流が流れるときの抵抗Ｒによってバイアスを受ける。そして、ドレイン電圧を上げていくと電子電流値が上がり、図中矢印（２）で示したように、ｐ+型領域１１からホールｈが注入されて、ＩＧＢＴがオンし易くなる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第１、第３実施形態に示した効果を得ることが可能となる。 In the semiconductor device configured as described above, in addition to the current flowing between the front surface electrode 9 and the back surface electrode 10, as shown by the arrow (1) in the figure, the annular electrode configuring the EQR from the channel side An electron current due to the electrons e flows toward the n + -type region 14 located below 12. For this reason, a bias is received by the resistance R when an electron current flows under the p + -type region 11 below the annular electrode 12. As the drain voltage is raised, the electron current value rises, and as shown by the arrow (2) in the figure, holes h are injected from the p + -type region 11 and the IGBT is easily turned on. Thereby, it is possible to make the IGBT operation easier. Therefore, the effects shown in the first and third embodiments can be obtained.

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第２、第４実施形態に対して外周領域の構成を変更したものであり、その他に関しては第２、第４実施形態と同様であるため、第２、第４実施形態と異なる部分についてのみ説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the configuration of the outer peripheral region with respect to the second and fourth embodiments, and is otherwise the same as the second and fourth embodiments. Only portions different from the embodiment will be described.

図７に示すように、本実施形態の半導体装置は、基本構造を第２、第４実施形態と同様としつつ、外周領域におけるｐ+型領域３３よりも外周側にｎ+型領域３６を備えたものである。ｎ+型領域３６は、コンタクトホールを通じて少なくとも一部が層間絶縁膜３０から露出させられており、この露出部分が環状電極３４に電気的に接続されている。 As shown in FIG. 7, the semiconductor device of this embodiment includes an n + -type region 36 on the outer peripheral side of the p + -type region 33 in the outer peripheral region while having the basic structure similar to that of the second and fourth embodiments. It is a thing. The n + -type region 36 is at least partially exposed from the interlayer insulating film 30 through the contact hole, and this exposed portion is electrically connected to the annular electrode 34.

このように構成された半導体装置では、表面電極３１と裏面電極３２との間に電流が流れるのに加えて、図中矢印（１）で示したように、チャネル側からＥＱＲを構成する環状電極３４の下方に位置するｎ+型領域３６に向かって電子ｅによる電子電流が流れる。このため、環状電極３４の下方のｐ+型領域３３の下を電子電流が流れるときの抵抗Ｒによってバイアスを受ける。そして、ドレイン電圧を上げていくと電子電流値が上がり、図中矢印（２）で示したように、ｐ+型領域３３からホールｈが注入されて、ＩＧＢＴがオンし易くなる。これにより、よりＩＧＢＴ動作をさせ易くすることが可能となる。したがって、より第２．第４実施形態に示した効果を得ることが可能となる。 In the semiconductor device configured as described above, in addition to the current flowing between the front surface electrode 31 and the back surface electrode 32, as shown by the arrow (1) in the figure, the annular electrode that configures the EQR from the channel side An electron current due to electrons e flows toward the n + -type region 36 located below 34. Therefore, a bias is received by the resistance R when an electron current flows under the p + type region 33 below the annular electrode 34. Then, as the drain voltage is increased, the electron current value increases, and as indicated by the arrow (2) in the figure, holes h are injected from the p + -type region 33 and the IGBT is easily turned on. Thereby, it is possible to make the IGBT operation easier. Therefore, the second. The effects shown in the fourth embodiment can be obtained.

（第７実施形態）
本発明の第７実施形態について説明する。本実施形態の半導体装置は、第６実施形態に対してＳＪ構造の構成を変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described. The semiconductor device according to the present embodiment is obtained by changing the configuration of the SJ structure with respect to the sixth embodiment, and is otherwise the same as the sixth embodiment. Therefore, only the parts different from the sixth embodiment will be described. .

図８に示すように、本実施形態では、ＥＱＲを構成する環状電極３４の下方に至るまで、具体的にはｐ+型領域３３よりもセル領域の外周側に至るまで、ｐ-型領域２３を形成することでＳＪ構造を外周領域に延設している。 As shown in FIG. 8, in the present embodiment, the p − type region 23 extends below the annular electrode 34 constituting the EQR, specifically, to the outer peripheral side of the cell region from the p + type region 33. By forming the SJ structure, the SJ structure is extended to the outer peripheral region.

このような構成とすれば、環状電極３４の下方のｐ+型領域３３の下を電子電流が流れるときの抵抗Ｒの下方において、ｐ-型領域２３に挟まれたｎ-型領域２２のみに電流の流路を狭くすることが可能となる。これにより、電流の流路での抵抗（ピンチ抵抗）が高くなり、よりＩＧＢＴ動作をさせ易くすることが可能となる。 With such a configuration, only the n − type region 22 sandwiched between the p − type regions 23 below the resistance R when the electron current flows under the p + type region 33 below the annular electrode 34. The current flow path can be narrowed. As a result, the resistance (pinch resistance) in the current flow path is increased, and the IGBT operation can be made easier.

（第８実施形態）
本発明の第８実施形態について説明する。本実施形態の半導体装置は、第１〜第７実施形態に対してｐ+型領域１１やｐ+型領域３３の構成を変更したものであり、その他に関しては第１〜第７実施形態と同様であるため、第１〜第７実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態などにおけるｐ+型領域１１の構成を変更した場合を例に挙げて説明するが、第２実施形態などにおけるｐ+型領域３３の構成を変更する場合も同様の構成を適用できる。 (Eighth embodiment)
An eighth embodiment of the present invention will be described. The semiconductor device of the present embodiment is obtained by changing the configuration of the p + type region 11 and the p + type region 33 with respect to the first to seventh embodiments, and is otherwise the same as the first to seventh embodiments. Therefore, only different parts from the first to seventh embodiments will be described. Here, the case where the configuration of the p + type region 11 in the first embodiment or the like is changed will be described as an example, but the same applies to the case where the configuration of the p + type region 33 in the second embodiment or the like is changed. Configuration can be applied.

図９に示すように、本実施形態では、ｐ+型領域１１を、セル領域を囲む線状の枠体形状部１１ａを有した構成としつつ、図１０に示すように、枠体形状部１１ａから部分的にセル側に突出する複数の突起部１１ｂも設けた構造としている。つまり、本実施形態では、ｐ+型領域１１を単なる線状に構成される枠体形状部１１ａのみとするのではなく、枠体形状部１１ａの線幅を部分的に変化させることで、ＩＧＢＴ動作する部分の面積を増やしている。 As shown in FIG. 9, in this embodiment, the p + -type region 11 has a linear frame-shaped portion 11a surrounding the cell region, and as shown in FIG. 10, the frame-shaped portion 11a. A plurality of projecting portions 11b that partially project from the cell side are also provided. In other words, in the present embodiment, the p + -type region 11 is not limited to the frame-shaped portion 11a configured in a simple line shape, but is changed by partially changing the line width of the frame-shaped portion 11a. The area of the operating part is increased.

このように、ＩＧＢＴ動作する部分の面積を増やすことで、大電流域での抵抗を低くすることが可能となる。なお、単にＩＧＢＴ動作する部分の面積を多くするのであれば、ｐ+型領域１１の全域において線幅を広くすれば良い。しかしながら、単にｐ+型領域１１の全域において線幅を広くしてＩＧＢＴ動作する部分の面積を増加させたのでは、ＩＧＢＴ動作する部分のキャリアの量が多くなり、スイッチング時にテール電流が大きくなってスイッチング損失が大きくなる。このため、本実施形態のように、基本的には、ｐ+型領域１１の線幅をある程度の広さにしておき、部分的にｐ+型領域１１の線幅を広くすることで、テール電流の増大を抑制できる。 Thus, by increasing the area of the portion where the IGBT operates, the resistance in the large current region can be lowered. If the area of the portion where the IGBT operates is simply increased, the line width may be increased over the entire p + -type region 11. However, if the area of the IGBT operating portion is increased by simply increasing the line width in the entire p + -type region 11, the amount of carriers in the IGBT operating portion increases and the tail current increases during switching. Switching loss increases. For this reason, as in the present embodiment, basically, the line width of the p + type region 11 is set to a certain extent, and the line width of the p + type region 11 is partially increased, so that the tail An increase in current can be suppressed.

したがって、本実施形態のような構造とすることで、大電流域での抵抗を低くしつつ、スイッチング損失を低減することも可能となる。   Therefore, with the structure as in this embodiment, it is possible to reduce the switching loss while reducing the resistance in the large current region.

なお、ここではＩＧＢＴ動作する部分の面積を増やすために、ｐ+型領域１１を枠体形状部１１ａが備えられた構造としつつ、複数の突起部１１ｂを備えた構造とした。これに対して、図１１に示すように、ｐ+型領域１１の全域において線幅を広くしつつ、ｐ+型領域１１を複数に分断した破線状とすることもできる。このような構成としても、ｐ+型領域１１を枠体形状としつつ全域線幅を広くする場合と比較して、ｐ+型領域１１の面積を減らすことができるため、大電流域での抵抗を低くしつつ、テール電流の影響も抑えることが可能となる。 Here, in order to increase the area of the portion where the IGBT operates, the p + -type region 11 has a structure including the frame body-shaped portion 11a and a structure including a plurality of protrusions 11b. In contrast, as shown in FIG. 11, while widening the line width in the entire region of the p + -type region 11 may be a p + -type region 11 divided into a plurality dashed form. Even in such a configuration, since the area of the p + -type region 11 can be reduced as compared with the case where the entire line width is widened while making the p + -type region 11 into a frame shape, the resistance in a large current region can be reduced. It is possible to suppress the influence of the tail current while lowering.

（第９実施形態）
本発明の第９実施形態について説明する。本実施形態の半導体装置は、第１〜第８実施形態に対してゲートフィンガにもｐ+型領域１１やｐ+型領域３３と同様の構成を備えたものであり、その他に関しては第１〜第８実施形態と同様であるため、第１〜第８実施形態と異なる部分についてのみ説明する。なお、ここではＳＪ−ＭＯＳに本実施形態の構成を適用する場合を例に挙げて説明するが、ＤＭＯＳやＳｉＣ−ＭＯＳの場合も同様の構成を適用できる。 (Ninth embodiment)
A ninth embodiment of the present invention will be described. In the semiconductor device of this embodiment, the gate finger also has the same configuration as the p + type region 11 and the p + type region 33 in the first to eighth embodiments. Since it is the same as that of 8th Embodiment, only a different part from 1st-8th embodiment is demonstrated. Here, the case where the configuration of the present embodiment is applied to the SJ-MOS will be described as an example, but the same configuration can also be applied to a DMOS or SiC-MOS.

図１２および図１３に示すように、ゲート電極２９のうちゲートフィンガと呼ばれる串状の引出部２９ａにも、ｐ+型領域３３および環状電極３４に接続される引出電極３４ａを形成している。 As shown in FIGS. 12 and 13, an extraction electrode 34 a connected to the p + -type region 33 and the annular electrode 34 is also formed in a skew-shaped extraction portion 29 a called a gate finger in the gate electrode 29.

このように、串状の引出部２９ａにもＩＧＢＴ動作する部分を設けることにより、素子が形成されない無効領域をＩＧＢＴ動作させることが可能となる。これにより、外周領域にのみＩＧＢＴ動作する部分を設ける場合と比較して、引出部２９ａにもＩＧＢＴ動作する部分を設けた分、ＩＧＢＴ動作する部分の面積を広げることができる。そして、外周領域に加えてセル領域の内側にもＩＧＢＴ動作する部分を増やせることから、基板面内での均一動作化を実現できる。したがって、基板面内での動作不均一により生じる局所的な耐量の低下を抑制できる。また、ＳＪ−ＭＯＳにおいては、動作不均一により、局所的なリカバリ破壊やノイズの発生の問題が生じ得るが、本実施形態の構造とすることで、そのような問題を抑制することが可能となる。   As described above, by providing a portion that performs the IGBT operation also in the skew-shaped lead-out portion 29a, it is possible to perform the IGBT operation in the ineffective region where no element is formed. Thereby, compared with the case where the portion where the IGBT operation is provided only in the outer peripheral region, the area of the IGBT operation portion can be increased by the amount that the IGBT operation portion is provided in the lead-out portion 29a. And since the part which carries out IGBT operation | movement can be increased also inside a cell area | region in addition to an outer peripheral area | region, uniform operation within a substrate surface is realizable. Therefore, it is possible to suppress a local reduction in the tolerance due to non-uniform operation within the substrate surface. Further, in the SJ-MOS, problems such as local recovery destruction and noise generation may occur due to non-uniform operation, but the structure of this embodiment can suppress such problems. Become.

（参考形態）
本発明の参考形態について説明する。本参考形態の半導体装置は、第１実施形態などのＤＭＯＳやＳｉＣ−ＭＯＳを備える半導体装置において、ｐ+型領域１１の形成場所を基板裏面側としたものである。 (Reference form)
A reference embodiment of the present invention will be described. The semiconductor device of the present embodiment is a semiconductor device including a DMOS or SiC-MOS as in the first embodiment, and the p + -type region 11 is formed on the back side of the substrate.

図１４に示すように、本参考形態では、外周領域における半導体基板３の裏面の一部をｐ+型領域１１としている。このｐ+型領域１１は、ｎ+型領域１と共に裏面電極１０に対して電気的に接続されている。また、外周領域における半導体基板３の表面側には、ｎ+型領域１８を形成し、ｎ+型領域１８がＥＱＲを構成する環状電極１２と電気的に接続されるようにしてある。 As shown in FIG. 14, in this reference embodiment, a part of the back surface of the semiconductor substrate 3 in the outer peripheral region is a p + type region 11. The p + type region 11 is electrically connected to the back electrode 10 together with the n + type region 1. An n + type region 18 is formed on the surface side of the semiconductor substrate 3 in the outer peripheral region, and the n + type region 18 is electrically connected to the annular electrode 12 constituting the EQR.

このように、外周領域にｎ+型領域１８を備えることで、電流が引き抜かれる経路を設けることができる。これにより、ｐ+型領域１１の上部の抵抗Ｒによってバイアスされるようにでき、コレクタからのキャリアの注入を促進することができ、ＩＧＢＴ動作をさせ易くすることが可能となる。これにより、大電流域での抵抗を低減でき、損失低減を図ることが可能となる。また、ＩＧＢＴ動作させた状態からオフするときには、内部に少数キャリア（正孔）を残すことができ、電流変化率ｄＩ／ｄｔを小さくすることが可能となる。したがって、電流の振動に起因する電圧の跳ね上がりによる素子破壊やノイズの発生を抑制することが可能となる。 Thus, by providing the n + -type region 18 in the outer peripheral region, a path through which current is drawn can be provided. As a result, it can be biased by the resistance R above the p + -type region 11, the carrier injection from the collector can be promoted, and the IGBT operation can be facilitated. Thereby, resistance in a large current region can be reduced, and loss can be reduced. Further, when the IGBT is turned off from the state in which it is operated, minority carriers (holes) can be left inside, and the current change rate dI / dt can be reduced. Therefore, it is possible to suppress element destruction and noise generation due to voltage jumps caused by current vibration.

なお、ここではＤＭＯＳやＳｉＣ−ＭＯＳを備えた半導体装置において、基板裏面にｐ+型領域１１を形成する構造を挙げたが、図１５に示すように、ＳＪ−ＭＯＳを備えた半導体装置においても同様の構造を適用できる。この場合、外周領域における半導体基板の裏面の一部をｐ+型領域３３とし、ｎ+型基板２１と共に裏面電極３２に対して電気的に接続させる。また、外周領域における半導体基板の表面側に、ｎ+型領域３７を形成し、ｎ+型領域３７がＥＱＲを構成する環状電極３４と電気的に接続されるようにする。 Here, in the semiconductor device provided with the DMOS or SiC-MOS, the structure in which the p + -type region 11 is formed on the back surface of the substrate is described. However, as shown in FIG. A similar structure can be applied. In this case, a part of the back surface of the semiconductor substrate in the outer peripheral region is a p + type region 33 and is electrically connected to the back electrode 32 together with the n + type substrate 21. Further, an n + type region 37 is formed on the surface side of the semiconductor substrate in the outer peripheral region so that the n + type region 37 is electrically connected to the annular electrode 34 constituting the EQR.

また、このようにＳＪ−ＭＯＳを備えた半導体装置に適用する場合、図１６に示すように、第７実施形態と同様、ＥＱＲを構成する環状電極３４の下方に至るまで、ｐ-型領域２３を形成することでＳＪ構造を外周領域に延設しても良い。このような構成とすれば、第７実施形態で示した効果も得られる。 Further, when applied to a semiconductor device provided with an SJ-MOS in this way, as shown in FIG. 16, as in the seventh embodiment, the p − -type region 23 extends below the annular electrode 34 constituting the EQR. The SJ structure may be extended to the outer peripheral region by forming. With such a configuration, the effects shown in the seventh embodiment can also be obtained.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the embodiment described above, and can be appropriately changed within the scope described in the claims.

例えば、上記第１実施形態などでは、セル領域に形成されるＤＭＯＳやＳｉＣ−ＭＯＳＦＥＴとしてプレーナ型のものを例に挙げて説明したが、トレンチゲート構造を有するＭＯＳＦＥＴであっても良い。逆に、第２実施形態などでは、セル領域に形成されるＳＪ−ＭＯＳとしてトレンチゲート構造のものを例に挙げて説明したが、プレーナ型のＭＯＳＦＥＴであっても良い。   For example, in the first embodiment and the like, the DMOS or SiC-MOSFET formed in the cell region has been described as an example of a planar type, but a MOSFET having a trench gate structure may be used. Conversely, in the second embodiment and the like, the SJ-MOS formed in the cell region has been described by taking a trench gate structure as an example, but a planar MOSFET may also be used.

また、上記各実施形態では、外周領域に配置される外周電極として、セル領域を１周囲むように形成された環状電極１２を例に挙げ、ｐ+型領域１１も同様にセル領域を１周囲むように設けた例を挙げた。しかしながら、これらは必ずしもセル領域を１周囲むように形成されている必要はなく、外周領域に部分的に配置されるだけであっても良い。 Further, in each of the above embodiments, the annular electrode 12 formed so as to surround the cell region is taken as an example of the peripheral electrode arranged in the peripheral region, and the p + type region 11 is provided so as to surround the cell region as well. An example was given. However, they do not necessarily have to be formed so as to surround the cell region, but may be only partially disposed in the outer peripheral region.

また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。   In each of the above-described embodiments, an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. The present invention can also be applied to a channel type MOSFET.

１ ｎ+領域
２ ｎ-型領域
３ 半導体基板
４ ｐ型ベース領域
５ ｎ+領域
７ ゲート電極
９ 表面電極
１０ 裏面電極
１１ ｐ+型領域
１２ 環状電極
１３ 配線部 DESCRIPTION OF SYMBOLS 1 n + area | region 2 n - type area | region 3 Semiconductor substrate 4 p-type base area | region 5 n + area | region 7 Gate electrode 9 Surface electrode 10 Back surface electrode 11 p + type | mold area | region 12 Ring electrode 13 Wiring part

Claims (15)

第１導電型のドレイン領域を構成する半導体層（１）の上に、前記半導体層よりも低不純物濃度とされたドリフト層（２）が形成された半導体基板（３）に形成され、
前記半導体基板のうちのセル領域には、
前記ドリフト層の表層部に形成された第２導電型のベース領域（４）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（５）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、
前記ゲート絶縁膜の上に形成されたゲート電極（７）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（９）と、
前記半導体層に電気的に接続された裏面電極（１０）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域には、
前記ドリフト層の表層部に形成された第２導電型領域（１１）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（１２）と、を有する外周耐圧構造が形成され、
前記セル領域には、前記ゲート電極が一方向に延設されたものが複数本平行に並べられて設けられていて、該複数本のゲート電極が該セル領域の内部に突き出した串状の引出部（１５）に電気的に接続されており、該セル領域のうち前記引出部が形成された領域にも、前記第２導電型領域が形成されていると共に、前記外周電極に電気的に接続される引出電極が形成されていることを特徴とする半導体装置。 Formed on a semiconductor substrate (3) in which a drift layer (2) having a lower impurity concentration than the semiconductor layer is formed on the semiconductor layer (1) constituting the drain region of the first conductivity type;
In the cell region of the semiconductor substrate,
A base region (4) of the second conductivity type formed in the surface layer portion of the drift layer;
A first conductivity type region (5) formed in a surface layer portion of the base region and having a higher impurity concentration than the drift layer;
A gate insulating film (6) formed on the channel region with a surface of a portion of the base region located between the first conductivity type region and the drift layer as a channel region;
A gate electrode (7) formed on the gate insulating film;
A surface electrode (9) electrically connected to the base region and the first conductivity type region;
A back electrode (10) electrically connected to the semiconductor layer, forming a channel in the channel region by applying a voltage to the gate electrode, and supplying a current between the front electrode and the back electrode A flowing semiconductor element is formed,
In the outer peripheral region surrounding the cell region of the semiconductor substrate,
A second conductivity type region (11) formed in the surface layer portion of the drift layer;
An outer peripheral breakdown voltage structure formed on the second conductivity type region and having an outer peripheral electrode (12) electrically connected to the second conductivity type region and also electrically connected to the back electrode is formed. It is,
In the cell region, a plurality of gate electrodes extending in one direction are arranged in parallel, and the plurality of gate electrodes protrudes into the cell region. The second conductivity type region is also formed in the region of the cell region where the lead-out portion is formed, and is electrically connected to the outer peripheral electrode. A semiconductor device characterized in that a drawn electrode is formed. 前記第２導電型領域は、前記セル領域を囲む破線状に囲んでいることを特徴とする請求項１に記載の半導体装置。The semiconductor device according to claim 1, wherein the second conductivity type region is surrounded by a broken line surrounding the cell region. 前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部（１１ａ）と、前記枠体形状部の線幅を部分的に増加させた突起部（１１ｂ）とを有していることを特徴とする請求項１に記載の半導体装置。The second conductivity type region has a linear frame-shaped portion (11a) surrounding the cell region, and a protrusion (11b) in which the line width of the frame-shaped portion is partially increased. The semiconductor device according to claim 1, wherein: 第１導電型のドレイン領域を構成する半導体層（１）の上に、前記半導体層よりも低不純物濃度とされたドリフト層（２）が形成された半導体基板（３）に形成され、Formed on a semiconductor substrate (3) in which a drift layer (2) having a lower impurity concentration than the semiconductor layer is formed on the semiconductor layer (1) constituting the drain region of the first conductivity type;
前記半導体基板のうちのセル領域には、In the cell region of the semiconductor substrate,
前記ドリフト層の表層部に形成された第２導電型のベース領域（４）と、A base region (4) of the second conductivity type formed in the surface layer portion of the drift layer;
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（５）と、A first conductivity type region (5) formed in a surface layer portion of the base region and having a higher impurity concentration than the drift layer;
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（６）と、A gate insulating film (6) formed on the channel region with a surface of a portion of the base region located between the first conductivity type region and the drift layer as a channel region;
前記ゲート絶縁膜の上に形成されたゲート電極（７）と、A gate electrode (7) formed on the gate insulating film;
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（９）と、A surface electrode (9) electrically connected to the base region and the first conductivity type region;
前記半導体層に電気的に接続された裏面電極（１０）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、A back electrode (10) electrically connected to the semiconductor layer, forming a channel in the channel region by applying a voltage to the gate electrode, and supplying a current between the front electrode and the back electrode A flowing semiconductor element is formed,
前記半導体基板のうち前記セル領域を囲む外周領域には、In the outer peripheral region surrounding the cell region of the semiconductor substrate,
前記ドリフト層の表層部に形成された第２導電型領域（１１）と、A second conductivity type region (11) formed in the surface layer portion of the drift layer;
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（１２）と、を有する外周耐圧構造が形成され、An outer peripheral breakdown voltage structure formed on the second conductivity type region and having an outer peripheral electrode (12) electrically connected to the second conductivity type region and also electrically connected to the back electrode is formed. And
前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部（１１ａ）と、前記枠体形状部の線幅を部分的に増加させた突起部（１１ｂ）とを有していることを特徴とする半導体装置。The second conductivity type region has a linear frame-shaped portion (11a) surrounding the cell region, and a protrusion (11b) in which the line width of the frame-shaped portion is partially increased. A semiconductor device characterized by comprising: 前記外周電極は、前記第２導電型領域よりも前記セル領域側に張り出すように延設されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 The peripheral electrode is a semiconductor device according to any one of claims 1 to 4, characterized in that is extended so as to protrude in the cell region side of the second conductivity type region. 前記ベース領域のうちの前記チャネルの出口から前記半導体層までの厚みをｔ１とし、前記セル領域の最も外周側に位置する前記ベース領域のうちの前記チャネルの出口から前記第２導電型領域までの距離をＬ１とすると、ｔ１＞Ｌ１を満たしていることを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置。 The thickness from the outlet of the channel to the semiconductor layer in the base region is t1, and the outlet from the channel to the second conductivity type region in the base region located on the outermost peripheral side of the cell region. When the distance is referred to as L1, semiconductor device according to any one of claims 1 to 5, characterized in that meets the t1> L1. 前記外周領域における前記ドリフト層の表層部のうち前記第２導電型領域よりも前記セル領域の外周側に、前記ドリフト層よりも高不純物濃度とされ、かつ、前記外周電極に電気的に接続された第１導電型層（１４）が形成されていることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。 Of the surface layer portion of the drift layer in the outer peripheral region, the impurity concentration is higher than that of the drift layer on the outer peripheral side of the cell region than the second conductivity type region, and is electrically connected to the outer peripheral electrode. a semiconductor device according to any one of claims 1 to 6, characterized in that the first conductivity type layer (14) is formed. 主表面および裏面を有する第１導電型の半導体基板に形成され、
前記半導体基板のうちのセル領域には、
前記半導体基板の表面側に、第１導電型カラム（２２）および第２導電型カラム（２３）が前記半導体基板の表面と平行な一方向において交互に繰り返されることで形成されたスーパージャンクション構造と、
前記スーパージャンクション構造の上に形成された第１導電型のドリフト層（２４）と、
前記ドリフト層の表層部に形成された第２導電型のベース領域（２５）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（２６）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（２８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（２９）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（３１）と、
前記半導体基板に電気的に接続された裏面電極（３２）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域にも、
前記半導体基板の表面側に形成された前記第１導電型カラム（２２）と、
前記半導体基板の上に形成された第１導電型のドリフト層（２４）とを備え、
さらに、前記ドリフト層の表層部に形成された第２導電型領域（３３）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（３４）と、を有する外周耐圧構造が形成されており、
前記外周領域における前記ドリフト層の表層部のうち前記第２導電型領域よりも前記セル領域の外周側に、前記ドリフト層よりも高不純物濃度とされ、かつ、前記外周電極に電気的に接続された第１導電型層（３６）が形成されていることを特徴とする半導体装置。 Formed on a first conductivity type semiconductor substrate having a main surface and a back surface;
In the cell region of the semiconductor substrate,
A super junction structure formed by alternately repeating a first conductivity type column (22) and a second conductivity type column (23 ) on a surface side of the semiconductor substrate in one direction parallel to the surface of the semiconductor substrate; ,
A first conductivity type drift layer (24) formed on the super junction structure;
A base region (25) of a second conductivity type formed in a surface layer portion of the drift layer;
A first conductivity type region (26) formed in a surface layer portion of the base region and having a higher impurity concentration than the drift layer;
A gate insulating film (28) formed on the channel region with a surface of a portion of the base region located between the first conductivity type region and the drift layer as a channel region;
A gate electrode (29) formed on the gate insulating film;
A surface electrode (31) electrically connected to the base region and the first conductivity type region;
A back electrode (32) electrically connected to the semiconductor substrate, forming a channel in the channel region by applying a voltage to the gate electrode, and supplying a current between the front electrode and the back electrode A flowing semiconductor element is formed,
Also in the outer peripheral region surrounding the cell region of the semiconductor substrate,
The first conductivity type column (22) formed on the surface side of the semiconductor substrate;
A first conductivity type drift layer (24) formed on the semiconductor substrate ;
A second conductivity type region (33) formed in the surface layer of the drift layer;
An outer peripheral breakdown voltage structure formed on the second conductivity type region and having an outer peripheral electrode (34) electrically connected to the second conductivity type region and also electrically connected to the back electrode is formed. Has been
Of the surface layer portion of the drift layer in the outer peripheral region, the impurity concentration is higher than that of the drift layer on the outer peripheral side of the cell region than the second conductivity type region, and is electrically connected to the outer peripheral electrode. A semiconductor device characterized in that a first conductivity type layer (36) is formed . 前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部と、前記枠体形状部の線幅を部分的に増加させた突起部とを有していることを特徴とする請求項８に記載の半導体装置。 The second conductivity type region has a linear frame-shaped portion surrounding the cell region, and a protrusion that partially increases the line width of the frame-shaped portion. The semiconductor device according to claim 8 . 主表面および裏面を有する第１導電型の半導体基板に形成され、
前記半導体基板のうちのセル領域には、
前記半導体基板の表面側に、第１導電型カラム（２２）および第２導電型カラム（２３）が前記半導体基板の表面と平行な一方向において交互に繰り返されることで形成されたスーパージャンクション構造と、
前記スーパージャンクション構造の上に形成された第１導電型のドリフト層（２４）と、
前記ドリフト層の表層部に形成された第２導電型のベース領域（２５）と、
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（２６）と、
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（２８）と、
前記ゲート絶縁膜の上に形成されたゲート電極（２９）と、
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（３１）と、
前記半導体基板に電気的に接続された裏面電極（３２）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、
前記半導体基板のうち前記セル領域を囲む外周領域にも、
前記半導体基板の表面側に形成された前記第１導電型カラム（２２）と、
前記半導体基板の上に形成された第１導電型のドリフト層（２４）とを備え、
さらに、前記ドリフト層の表層部に形成された第２導電型領域（３３）と、
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（３４）と、を有する外周耐圧構造が形成されており、
前記第２導電型領域は、前記セル領域を囲む線状の枠体形状部と、前記枠体形状部の線幅を部分的に増加させた突起部とを有していることを特徴とする半導体装置。 Formed on a first conductivity type semiconductor substrate having a main surface and a back surface;
In the cell region of the semiconductor substrate,
A super junction structure formed by alternately repeating a first conductivity type column (22) and a second conductivity type column (23) in one direction parallel to the surface of the semiconductor substrate on the surface side of the semiconductor substrate; ,
A first conductivity type drift layer (24) formed on the super junction structure;
A base region (25) of a second conductivity type formed in a surface layer portion of the drift layer;
A first conductivity type region (26) formed in a surface layer portion of the base region and having a higher impurity concentration than the drift layer;
A gate insulating film (28) formed on the channel region with a surface of a portion of the base region located between the first conductivity type region and the drift layer as a channel region;
A gate electrode (29) formed on the gate insulating film;
A surface electrode (31) electrically connected to the base region and the first conductivity type region;
A back electrode (32) electrically connected to the semiconductor substrate, forming a channel in the channel region by applying a voltage to the gate electrode, and supplying a current between the front electrode and the back electrode A flowing semiconductor element is formed,
Also in the outer peripheral region surrounding the cell region of the semiconductor substrate,
The first conductivity type column (22) formed on the surface side of the semiconductor substrate;
A first conductivity type drift layer (24) formed on the semiconductor substrate;
A second conductivity type region (33) formed in the surface layer of the drift layer;
An outer peripheral breakdown voltage structure formed on the second conductivity type region and having an outer peripheral electrode (34) electrically connected to the second conductivity type region and also electrically connected to the back electrode is formed. Has been
The second conductivity type region has a linear frame-shaped portion surrounding the cell region, and a protrusion that partially increases the line width of the frame-shaped portion. that semi conductor device. 前記セル領域には、前記ゲート電極が一方向に延設されたものが複数本平行に並べられて設けられていて、該複数本のゲート電極が該セル領域の内部に突き出した串状の引出部（２９ａ）に電気的に接続されており、該セル領域のうち前記引出部が形成された領域にも、前記第２導電型領域が形成されていると共に、前記外周電極に電気的に接続される引出電極（３４ａ）が形成されていることを特徴とする請求項８ないし１０のいずれか１つに記載の半導体装置。 In the cell region, a plurality of gate electrodes extending in one direction are arranged in parallel, and the plurality of gate electrodes protrudes into the cell region. The second conductivity type region is also formed in the region of the cell region where the lead-out portion is formed, and is electrically connected to the outer peripheral electrode. the semiconductor device according to any one of claims 8 to 10, characterized in that the extraction electrode (34a) is formed to be. 主表面および裏面を有する第１導電型の半導体基板に形成され、Formed on a first conductivity type semiconductor substrate having a main surface and a back surface;
前記半導体基板のうちのセル領域には、In the cell region of the semiconductor substrate,
前記半導体基板の表面側に、第１導電型カラム（２２）および第２導電型カラム（２３）が前記半導体基板の表面と平行な一方向において交互に繰り返されることで形成されたスーパージャンクション構造と、A super junction structure formed by alternately repeating a first conductivity type column (22) and a second conductivity type column (23) in one direction parallel to the surface of the semiconductor substrate on the surface side of the semiconductor substrate; ,
前記スーパージャンクション構造の上に形成された第１導電型のドリフト層（２４）と、A first conductivity type drift layer (24) formed on the super junction structure;
前記ドリフト層の表層部に形成された第２導電型のベース領域（２５）と、A base region (25) of a second conductivity type formed in a surface layer portion of the drift layer;
前記ベース領域の表層部に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型領域（２６）と、A first conductivity type region (26) formed in a surface layer portion of the base region and having a higher impurity concentration than the drift layer;
前記ベース領域のうち前記第１導電型領域と前記ドリフト層の間に位置する部分の表面をチャネル領域として、該チャネル領域上に形成されたゲート絶縁膜（２８）と、A gate insulating film (28) formed on the channel region with a surface of a portion of the base region located between the first conductivity type region and the drift layer as a channel region;
前記ゲート絶縁膜の上に形成されたゲート電極（２９）と、A gate electrode (29) formed on the gate insulating film;
前記ベース領域および前記第１導電型領域に電気的に接続された表面電極（３１）と、A surface electrode (31) electrically connected to the base region and the first conductivity type region;
前記半導体基板に電気的に接続された裏面電極（３２）と、を有し、前記ゲート電極への電圧印加によって前記チャネル領域にチャネルを形成し、前記表面電極および前記裏面電極の間に電流を流す半導体素子が形成され、A back electrode (32) electrically connected to the semiconductor substrate, forming a channel in the channel region by applying a voltage to the gate electrode, and supplying a current between the front electrode and the back electrode A flowing semiconductor element is formed,
前記半導体基板のうち前記セル領域を囲む外周領域にも、Also in the outer peripheral region surrounding the cell region of the semiconductor substrate,
前記半導体基板の表面側に形成された前記第１導電型カラム（２２）と、The first conductivity type column (22) formed on the surface side of the semiconductor substrate;
前記半導体基板の上に形成された第１導電型のドリフト層（２４）とを備え、A first conductivity type drift layer (24) formed on the semiconductor substrate;
さらに、前記ドリフト層の表層部に形成された第２導電型領域（３３）と、A second conductivity type region (33) formed in the surface layer of the drift layer;
前記第２導電型領域の上に形成され、前記第２導電型領域に電気的に接続されると共に前記裏面電極とも電気的に接続された外周電極（３４）と、を有する外周耐圧構造が形成されており、An outer peripheral breakdown voltage structure formed on the second conductivity type region and having an outer peripheral electrode (34) electrically connected to the second conductivity type region and also electrically connected to the back electrode is formed. Has been
前記セル領域には、前記ゲート電極が一方向に延設されたものが複数本平行に並べられて設けられていて、該複数本のゲート電極が該セル領域の内部に突き出した串状の引出部（２９ａ）に電気的に接続されており、該セル領域のうち前記引出部が形成された領域にも、前記第２導電型領域が形成されていると共に、前記外周電極に電気的に接続される引出電極（３４ａ）が形成されていることを特徴とする半導体装置。In the cell region, a plurality of gate electrodes extending in one direction are arranged in parallel, and the plurality of gate electrodes protrudes into the cell region. The second conductivity type region is also formed in the region of the cell region where the lead-out portion is formed, and is electrically connected to the outer peripheral electrode. A semiconductor device characterized in that an extraction electrode (34a) is formed. 前記外周電極は、前記第２導電型領域よりも前記セル領域側に張り出すように延設されていることを特徴とする請求項８ないし１２のいずれか１つに記載の半導体装置。 13. The semiconductor device according to claim 8 , wherein the outer peripheral electrode is extended so as to protrude toward the cell region side than the second conductivity type region. 前記ベース領域のうちの前記チャネルの出口から前記半導体基板までの厚みをｔ２とし、前記セル領域の最も外周側に位置する前記ベース領域のうちの前記チャネルの出口から前記第２導電型領域までの距離をＬ２とすると、ｔ２＞Ｌ２を満たしていることを特徴とする請求項８ないし１３のいずれか１つに記載の半導体装置。 The thickness from the outlet of the channel to the semiconductor substrate in the base region is t2, and the outlet from the channel to the second conductivity type region in the base region located on the outermost peripheral side of the cell region. 14. The semiconductor device according to claim 8 , wherein t2> L2 is satisfied when the distance is L2. 前記第２導電型領域は、前記セル領域を囲む破線状に囲んでいることを特徴とする請求項８ないし１４のいずれか１つに記載の半導体装置。 The second conductivity type region, the semiconductor device according to any one of claims 8 to 14, characterized in that the enclosing like a dashed line surrounding the cell region.
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