JP2014112625A - Power semiconductor element and method for manufacturing the same - Google Patents
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Abstract
Description
本発明は、半導体素子およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ；Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）とは、ゲートをＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）を用いて製作し、後面にｐ型のコレクター層を形成させることによってバイポーラ（ｂｉｐｏｌａｒ）を有するトランジスタを意味する。 Insulated Gate Bipolar Transistor (IGBT) means a transistor having a bipolar by manufacturing a gate using MOS (Metal Oxide Silicon) and forming a p-type collector layer on the rear surface. To do.
従来の電力用ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｍｉｔｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が開発された後、ＭＯＳＦＥＴは高速のスイッチング特性が求められる領域において用いられてきた。 After the conventional power MOSFET (Metal Oxide Field Emission Transistor) has been developed, the MOSFET has been used in a region where high-speed switching characteristics are required.
しかし、ＭＯＳＦＥＴは構造的な限界があるため、高い電圧が求められる領域においてはバイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、サイリスタ（ｔｈｙｒｉｓｔｏｒ）、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−ｏｆｆ Ｔｈｙｒｉｓｔｏｒｓ）などが用いられてきた。 However, since MOSFETs have structural limitations, bipolar transistors, thyristors, GTOs (Gate Turn-off Thyristors), and the like have been used in regions where high voltages are required.
ＩＧＢＴは、低い順方向損失と迅速なスイッチングスピードを特徴とし、従来のサイリスタ（ｔｈｙｒｉｓｔｏｒ）、バイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ Ｆｉｅｌｄ Ｅｍｉｔｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）などでは実現が不可能であった分野を対象にその適用が拡大している傾向である。 IGBTs are characterized by low forward loss and fast switching speed. Fields that could not be realized with conventional thyristors, bipolar transistors, and MOSFETs (Metal Oxide Silicon Field Emitter Transistors). Its application is expanding to the target.
ＩＧＢＴの動作原理を説明すると、ＩＧＢＴ素子がオン（ｏｎ）になった場合、陽極（ａｎｏｄｅ）に陰極（ｃａｔｈｏｄｅ）より高い電圧が印加され、ゲート電極に素子の閾値電圧より高い電圧が印加されると、上記ゲート電極の下端に位置するｐ型のボディー領域の表面の極性が逆転して、ｎ型のチャンネル（ｃｈａｎｎｅｌ）が形成される。 The operation principle of the IGBT will be described. When the IGBT element is turned on, a voltage higher than the cathode is applied to the anode and a voltage higher than the threshold voltage of the element is applied to the gate electrode. Then, the polarity of the surface of the p-type body region located at the lower end of the gate electrode is reversed to form an n-type channel.
チャンネル（ｃｈａｎｎｅｌ）を通してドリフト（ｄｒｉｆｔ）領域に注入された電子電流は、バイポーラトランジスタ（ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ）のベース（ｂａｓｅ）電流と同様に、ＩＧＢＴ素子の下部に位置する高濃度のｐ型のコレクター層から正孔（ｈｏｌｅ）電流の注入を誘導する。 Similar to the base current of a bipolar transistor, the electron current injected into the drift region through the channel is from a high-concentration p-type collector layer located below the IGBT device. Inducing the injection of hole current.
このような少数キャリア（ｃａｒｒｉｅｒ）の高濃度注入により、ドリフト（ｄｒｉｆｔ）領域における伝導度が数十から数百倍増加する伝導度変調（ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ）が発生するようになる。 Due to such a high concentration injection of minority carriers, conductivity modulation in which the conductivity in the drift region is increased by several tens to several hundred times is generated.
ＭＯＳＦＥＴとは異なり、伝導度変調によってドリフト領域における抵抗成分が非常に小さくなるため、非常に大きい高圧での応用が可能である。 Unlike a MOSFET, the resistance component in the drift region becomes very small due to conductivity modulation, so that it can be applied at a very large high voltage.
陰極に流れる電流は、チャンネルを通して流れる電子電流と、ｐ型のボディーとｎ型のドリフト領域の接合を通して流れる正孔電流とに分けられる。 The current flowing through the cathode is divided into an electron current flowing through the channel and a hole current flowing through the junction of the p-type body and the n-type drift region.
ＩＧＢＴは、基板の構造上、陽極と陰極間のｐｎｐ構造であるため、ＭＯＳＦＥＴとは異なりダイオード（ｄｉｏｄｅ）が内蔵されていないため、別のダイオードを逆並列に接続させなければならない。 The IGBT has a pnp structure between the anode and the cathode because of the structure of the substrate. Unlike the MOSFET, the IGBT does not have a built-in diode, so another diode must be connected in antiparallel.
したがって、このような別のダイオードを接続することなく、ＭＯＳＦＥＴと同様にＩＧＢＴ素子内にダイオード（ｄｉｏｄｅ）が内蔵されたＩＧＢＴを開発する研究が活発に進行している。 Therefore, research for developing an IGBT in which a diode is built in an IGBT element in the same manner as a MOSFET without connecting such another diode is actively progressing.
このようなダイオードが内蔵されたＩＧＢＴをＲＣ−ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ−Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）という。 An IGBT including such a diode is referred to as RC-IGBT (Reverse Conducting-Insulated Gate Bipolar Transistor).
ＲＣ−ＩＧＢＴの場合、ＩＧＢＴとダイオードの実装面積を画期的に減少させることにより、電力半導体モジュールの小型化および高集積化に寄与するようになる。 In the case of the RC-IGBT, the mounting area of the IGBT and the diode is dramatically reduced, thereby contributing to the miniaturization and high integration of the power semiconductor module.
これにより、電力半導体モジュールを含むインバータシステムの小型化および高集積化を果たすことができるようになる。 As a result, the inverter system including the power semiconductor module can be miniaturized and highly integrated.
従来は、底面にｎ領域とｐ領域が一定パターンを有するようにして、ダイオード領域を実現した。 Conventionally, a diode region has been realized by making the n region and p region have a constant pattern on the bottom surface.
このような構造のＲＣ−ＩＧＢＴの場合、底面へのパターン形成およびイオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）などの新規工程が追加されるため、素子の製作工程費の上昇と工程が複雑になるという問題がある。 In the case of the RC-IGBT having such a structure, since new processes such as pattern formation on the bottom surface and ion implantation (Ion implantation) are added, there is a problem that the manufacturing process cost of the element increases and the process becomes complicated. .
本発明で提案する電力半導体素子の場合、上記従来のＲＣ−ＩＧＢＴとは全く相違する構造を提示し、従来のＩＧＢＴ製作工程をそのまま活用することができるため、素子の製作工程が単純であり、製作単価の増加もほぼない。 In the case of the power semiconductor device proposed in the present invention, a structure completely different from the conventional RC-IGBT is presented, and the conventional IGBT manufacturing process can be utilized as it is, so that the device manufacturing process is simple. There is almost no increase in production unit price.
下記の先行技術文献に記載されている特許文献１は、ダイオードが内蔵された電力用素子に関する発明である。 Patent Document 1 described in the following prior art document is an invention related to a power element having a built-in diode.
特許文献１は、ダイオードが内蔵されたＩＧＢＴを製作するために、上部にコレクター領域および陰極を位置させて、素子のオフ（ｏｆｆ）時に残留するホールを除去するものであり、本願発明とは解決しようとする方法と発明の構造などに差がある。 In order to manufacture an IGBT with a built-in diode, Patent Document 1 positions a collector region and a cathode on the top to remove holes remaining when the device is turned off. There is a difference between the method to be attempted and the structure of the invention.
さらに、特許文献１に記載された発明は、従来のＩＧＢＴの工程だけでは製作することができず、上部にコレクター領域および陰極を位置させる工程がさらに必要であるため、本発明とは差がある。 Furthermore, the invention described in Patent Document 1 cannot be manufactured only by the conventional IGBT process, and further requires a process of positioning the collector region and the cathode on the upper part, and is thus different from the present invention. .
そこで、本明細書は、前述した問題点を解決する方案を提供することを目的とする。 Therefore, the present specification aims to provide a method for solving the above-described problems.
具体的には、本明細書は、ダイオード領域とトランジスタ領域とに区分される電力半導体素子を提供しようとする。 Specifically, the present specification seeks to provide a power semiconductor device that is divided into a diode region and a transistor region.
また、本明細書のダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さい電力半導体素子を提供しようとする。 It is also an object of the present invention to provide a power semiconductor device in which the distance d1 between the trench gates in the diode region is smaller than the distance d2 between the trench gates in the transistor region.
本発明の一実施形態による電力半導体素子は、第１導電型のドリフト層と、上記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、上記ドリフト層と等しい不純物濃度を有する第１導電型のダイオード領域と、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を含むトランジスタ領域と、を含み、上記ダイオード領域と上記トランジスタ領域は交互に形成され、上記ダイオード領域のトレンチゲートの間の距離ｄ１が上記トランジスタ領域のトレンチゲートの間の距離ｄ２に比べて小さくてもよい。 A power semiconductor device according to an embodiment of the present invention includes a first conductivity type drift layer, a plurality of trench gates formed by etching an upper portion of the drift layer, and an adjacent gate among the plurality of trench gates. Formed between the first conductivity type diode region having an impurity concentration equal to that of the drift layer and the adjacent gates of the plurality of trench gates, and the second conductivity type well and the high concentration first region. A transistor region including an emitter layer of one conductivity type, wherein the diode region and the transistor region are alternately formed, and a distance d1 between the trench gates of the diode region is a distance between the trench gates of the transistor region. It may be smaller than d2.
上記ダイオード領域の不純物濃度が上記ドリフト層の濃度より低くてもよい。 The impurity concentration of the diode region may be lower than the concentration of the drift layer.
上記ドリフト層の下部に接して形成される第２導電型のコレクター層を含んでもよい。 A collector layer of a second conductivity type formed in contact with the lower portion of the drift layer may be included.
本発明の一実施形態による半導体素子は、上記トレンチゲートの上部に形成されるゲート絶縁層と、上記ゲート絶縁層と上記ドリフト層の上部に形成されるエミッタ金属層と、上記コレクター層の下部に形成されるコレクター金属層と、をさらに含んでもよい。 A semiconductor device according to an embodiment of the present invention includes a gate insulating layer formed on the trench gate, an emitter metal layer formed on the gate insulating layer and the drift layer, and a collector layer. And a collector metal layer to be formed.
上記ドリフト層の下部に形成され、上記コレクター層の上部と接する高濃度の第１導電型のバッファ層を含んでもよい。 A high-concentration first conductivity type buffer layer formed under the drift layer and in contact with the upper portion of the collector layer may be included.
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。 The first conductivity type may be n-type, and the second conductivity type may be p-type.
本発明の他の実施形態による電力半導体素子は、第１導電型のドリフト層と、上記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、上記ドリフト層と等しい濃度を有する第１導電型のダイオード領域と、上記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を含むトランジスタ領域と、を含み、上記トランジスタ領域は２以上の領域が連続して形成され、上記ダイオード領域のゲートの間の距離ｄ１が上記トランジスタ領域のゲートの間の距離ｄ２に比べて小さくてもよい。 A power semiconductor device according to another embodiment of the present invention includes a first conductivity type drift layer, a plurality of trench gates formed by etching an upper portion of the drift layer, and an adjacent gate among the plurality of trench gates. Formed between the first conductivity type diode region having the same concentration as the drift layer and the adjacent gates of the plurality of trench gates, and the second conductivity type well and the high concentration first region. A transistor region including an emitter layer of one conductivity type, wherein two or more regions are continuously formed in the transistor region, and a distance d1 between gates of the diode regions is a distance between gates of the transistor regions. It may be smaller than d2.
上記ダイオード領域の濃度が上記ドリフト層の濃度より低くてもよい。 The concentration of the diode region may be lower than the concentration of the drift layer.
上記ドリフト層の下部に接して形成される第２導電型のコレクター層を含んでもよい。 A collector layer of a second conductivity type formed in contact with the lower portion of the drift layer may be included.
本発明の他の実施形態による電力半導体素子は、上記トレンチゲートの上部に形成されるゲート絶縁層と、上記ゲート絶縁層と上記ドリフト層の上部に形成されるエミッタ金属層と、上記コレクター層の下部に形成されるコレクター金属層と、をさらに含んでもよい。 A power semiconductor device according to another embodiment of the present invention includes a gate insulating layer formed on the trench gate, an emitter metal layer formed on the gate insulating layer and the drift layer, and a collector layer. And a collector metal layer formed at a lower portion.
上記ドリフト層の下部に形成され、上記コレクター層の上部と接する高濃度の第１導電型のバッファ層を含んでもよい。 A high-concentration first conductivity type buffer layer formed under the drift layer and in contact with the upper portion of the collector layer may be included.
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。 The first conductivity type may be n-type, and the second conductivity type may be p-type.
本発明の一実施形態による電力半導体素子の製造方法は、ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さくなるように、上記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、上記トレンチゲートの内部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、上記トランジスタ領域に第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を形成するステップと、を含んでもよい。 According to an embodiment of the present invention, there is provided a method of manufacturing a power semiconductor device by etching the drift layer so that the distance d1 between the trench gates in the diode region is smaller than the distance d2 between the trench gates in the transistor region. Forming a trench gate, forming a gate insulating film in the trench gate, forming polysilicon or metal in the trench gate in which the gate insulating film is formed, and the transistor region Forming a second conductivity type well and a high concentration first conductivity type emitter layer.
上記ウェルおよび上記エミッタ層は、イオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成されてもよい。 The well and the emitter layer may be formed using ion implantation.
本発明の一実施形態による電力半導体素子の製造方法は、上記エミッタ層を形成するステップを行った後、上記トレンチゲートの上部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜と上記ドリフト層の上部にエミッタ金属層を形成するステップと、上記ドリフト層の下部の一部を除去するステップと、上記ドリフト層の下部に不純物を注入して第２導電型のコレクター層を形成するステップと、上記コレクター層の下部にコレクター金属層を形成するステップと、をさらに含んでもよい。 A method for manufacturing a power semiconductor device according to an embodiment of the present invention includes a step of forming a gate insulating film on the trench gate after performing the step of forming the emitter layer, and the gate insulating film and the drift layer. Forming an emitter metal layer on top of the substrate, removing a portion of the lower portion of the drift layer, implanting impurities into the lower portion of the drift layer, and forming a collector layer of the second conductivity type; Forming a collector metal layer below the collector layer.
上記ドリフト層の下部の一部を除去するステップを行った後、上記ドリフト層の下部に不純物を注入して高濃度の第１導電型のバッファ層を形成するステップをさらに含んでもよい。 After performing the step of removing a part of the lower portion of the drift layer, an impurity may be implanted into the lower portion of the drift layer to form a high-concentration first conductivity type buffer layer.
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。 The first conductivity type may be n-type, and the second conductivity type may be p-type.
本発明の他の実施形態による電力半導体素子の製造方法は、ドリフト層を用意するステップと、ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さく、２以上の上記トランジスタ領域が連続するように、上記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、上記トレンチゲートの内部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、上記トランジスタ領域に第２導電型のウェルおよび高濃度の第１導電型のエミッタ層を形成するステップと、を含んでもよい。 According to another embodiment of the present invention, there is provided a method of manufacturing a power semiconductor device, wherein the step of preparing a drift layer and the distance d1 between the trench gate in the diode region is smaller than the distance d2 between the trench gates in the transistor region. Etching the drift layer to form a plurality of trench gates, forming a gate insulating film inside the trench gate, and forming the gate insulating film so that the transistor regions are continuous Forming polysilicon or metal inside the trench gate and forming a second conductivity type well and a high concentration first conductivity type emitter layer in the transistor region may be included.
上記ウェルおよび上記エミッタ層は、イオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成されてもよい。 The well and the emitter layer may be formed using ion implantation.
本発明の他の実施形態による電力半導体素子の製造方法は、上記エミッタ層を形成するステップを行った後、上記トレンチゲートの上部にゲート絶縁膜を形成するステップと、上記ゲート絶縁膜と上記ドリフト層の上部にエミッタ金属層を形成するステップと、上記ドリフト層の下部の一部を除去するステップと、上記ドリフト層の下部に不純物を注入して第２導電型のコレクター層を形成するステップと、上記コレクター層の下部にコレクター金属層を形成するステップと、をさらに含んでもよい。 A method of manufacturing a power semiconductor device according to another embodiment of the present invention includes a step of forming a gate insulating film on the trench gate after performing the step of forming the emitter layer, and the gate insulating film and the drift. Forming an emitter metal layer on top of the layer; removing a portion of the bottom of the drift layer; and implanting impurities into the bottom of the drift layer to form a collector layer of the second conductivity type; And a step of forming a collector metal layer under the collector layer.
上記ドリフト層の下部の一部を除去するステップを行った後、上記ドリフト層の下部に不純物を注入して高濃度の第１導電型のバッファ層を形成するステップを含んでもよい。 After performing the step of removing a part of the lower portion of the drift layer, an impurity may be implanted into the lower portion of the drift layer to form a high-concentration first conductivity type buffer layer.
上記第１導電型はｎ型であり、上記第２導電型はｐ型であってもよい。 The first conductivity type may be n-type, and the second conductivity type may be p-type.
本明細書の開示により、前述した従来技術の問題点が解決される。 By disclosing the present specification, the above-described problems of the prior art are solved.
具体的には、本明細書の開示により、別の追加工程を行うことなく、ダイオード領域が内蔵された電力半導体素子を提供することができる。 Specifically, according to the disclosure of the present specification, a power semiconductor element including a diode region can be provided without performing another additional process.
また、本明細書の開示により、ＩＧＢＴとダイオードの実装面積を画期的に減少させることによって、電力半導体モジュールの小型化および高集積化に寄与することができる。 Further, according to the disclosure of the present specification, it is possible to contribute to downsizing and high integration of the power semiconductor module by dramatically reducing the mounting area of the IGBT and the diode.
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。 Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention can be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. In addition, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art. Accordingly, the shape and size of elements in the drawings may be exaggerated for a clearer description.
電力用スイッチは、電力用ＭＯＳＦＥＴ、ＩＧＢＴ、様々な形態のサイリスタ、およびそれと類似するもののうちいずれか一つによって実現することができる。ここに開示された新規の技術の大半はＩＧＢＴを基準に説明する。但し、ここに開示された本発明の様々な実施形態は、ＩＧＢＴに限定されるものではなく、例えば、ダイオードの他にも、電力用ＭＯＳＦＥＴと様々な形態のサイリスタを含む他の形態の電力用スイッチ技術にも殆ど適用することができる。さらに、本発明の様々な実施形態は、特定のｐ型およびｎ型領域を含むものとして描写される。しかし、ここに開示される色々な領域の導電型が反対の素子に対しても同様に適用されてもよい。 The power switch can be realized by any one of a power MOSFET, an IGBT, various types of thyristors, and the like. Most of the novel techniques disclosed herein will be described with reference to IGBTs. However, the various embodiments of the present invention disclosed herein are not limited to IGBTs. For example, in addition to diodes, other embodiments include power MOSFETs and various forms of thyristors. It can be almost applied to switch technology. Further, various embodiments of the invention are depicted as including specific p-type and n-type regions. However, the various types of regions disclosed herein may be similarly applied to elements having opposite conductivity types.
また、ここに用いられるｎ型、ｐ型は、第１導電型または第２導電型と定義することができる。一方、第１導電型、第２導電型は、相違する導電型を意味する。 The n-type and p-type used here can be defined as the first conductivity type or the second conductivity type. On the other hand, the first conductivity type and the second conductivity type mean different conductivity types.
また、一般的に、「＋」は高濃度でドープされた状態を意味し、「−」は低濃度でドープされた状態を意味する。 In general, “+” means a highly doped state, and “−” means a lightly doped state.
図１は、本発明の一実施形態による電力半導体素子の概略的な断面図である。 FIG. 1 is a schematic cross-sectional view of a power semiconductor device according to an embodiment of the present invention.
図１を参照すると、本発明の一実施形態による電力半導体素子は、ｎ型のドリフト層１０と、上記ドリフト層１０の上部をエッチングして形成された複数のトレンチゲート２０と、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、上記ドリフト層１０と等しい不純物濃度を有するｎ型のダイオード領域Ｄと、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、ｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を含むトランジスタ領域Ｔと、を含み、上記ダイオード領域Ｄと上記トランジスタ領域Ｔは交互に形成され、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成される。
Referring to FIG. 1, a power semiconductor device according to an embodiment of the present invention includes an n-
上記ドリフト層１０はｎ型の不純物の濃度が低濃度であってもよい。
The
ＩＧＢＴの主な特性のうち一つである耐圧は、基本的にドリフト層１０の厚さと不純物濃度によって決定される。
The breakdown voltage, which is one of the main characteristics of the IGBT, is basically determined by the thickness of the
耐圧を向上させるためには、厚さを増加させ、不純物の濃度を減少させなければならないが、この場合は、ＩＧＢＴのＶｃｅ（ｓａｔ）が増加するので、条件の適正化が必要である。 In order to improve the withstand voltage, the thickness must be increased and the impurity concentration must be decreased. In this case, the Vce (sat) of the IGBT is increased, and thus the conditions must be optimized.
また、チップ端部における電界集中を緩和して原資材による耐圧を維持するための処理が必要であるため、本発明の一実施形態による電力半導体素子は、電界制限リング（不図示）を含んでもよい。 In addition, since a process for relaxing the electric field concentration at the chip end and maintaining the breakdown voltage due to the raw material is necessary, the power semiconductor device according to the embodiment of the present invention may include an electric field limiting ring (not shown). Good.
上記トレンチゲート２０は、フォトレジストを用いて形成することができる。
The
上記トレンチゲート２０は、ドリフト層１０と接する面にゲート絶縁層２１を形成することができる。
In the
上記トレンチゲート２０の内部には、ポリシリコンまたは金属を充填することができる。
The
ＩＧＢＴは、ゲートの形態がＭＯＳの形態を取っており、ゲートに電圧が印加される場合、ウェルにチャンネルが形成されることによって作動するようになる。 In the IGBT, the gate is in the form of MOS, and when a voltage is applied to the gate, the IGBT is activated by forming a channel in the well.
すなわち、ゲート内部のポリシリコンまたは金属と電気的に接続されたゲート電極（不図示）に素子の閾値電圧より高い電圧が印加されると、電極下端のｐ型ウェルの表面に極性が逆転してｎ型のチャンネルが形成され、これにより、トランジスタとして作動するようになる。 That is, when a voltage higher than the threshold voltage of the element is applied to a gate electrode (not shown) electrically connected to polysilicon or metal inside the gate, the polarity is reversed to the surface of the p-type well at the lower end of the electrode. An n-type channel is formed, thereby operating as a transistor.
本発明の一実施形態による電力半導体素子は、上記ドリフト層の下部に接して形成されるｐ型のコレクター層５０をさらに含むことができる。
The power semiconductor device according to an embodiment of the present invention may further include a p-
上記コレクター層５０は、素子のオン（ｏｎ）動作時にｐ型のウェル３０に形成されたチャンネルを通して注入された電子電流が、上記ｐ型のコレクター層５０からの正孔（ｈｏｌｅ）電流の注入を誘導して、少数キャリア（ｃａｒｒｉｅｒ）の高濃度注入が発生するため、ドリフト層１０の伝導度が数十から数百倍増加する伝導度変調（ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ）が発生する。
In the
したがって、上記伝導度変調によってドリフト層１０における抵抗成分が非常に小さくなって、高圧での応用が可能となる。
Therefore, the resistance modulation in the
本発明の一実施形態による半導体素子は、上記トレンチゲート２０の上部に形成されるゲート絶縁層２２と、上記ゲート絶縁層２２と上記ドリフト層１０の上部に形成されるエミッタ金属層６０と、上記コレクター層５０の下部に形成される上記ドリフト層１０の下部に接して形成される第２導電型のコレクター層５０と、をさらに含むことができる。
A semiconductor device according to an embodiment of the present invention includes a
上記ドリフト層１０の下部に形成され、上記コレクター層５０の上部と接する高濃度の第１導電型のバッファ層１１をさらに含むことができる。
A high-concentration first conductivity
上記バッファ層１１は、フィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ）機能を提供することができる。よって、本実施形態による電力半導体素子は、バッファ層１１がない場合に比べ、同じ耐圧条件でドリフト層１０を薄く形成することができる。
The
本発明の一実施形態による電力半導体素子は、ドリフト層１０と等しい不純物濃度を有するｎ型のダイオード領域Ｄと、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、ｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を含むトランジスタ領域Ｔと、を含み、上記ダイオード領域Ｄと上記トランジスタ領域Ｔは交互に形成され、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成される。
A power semiconductor device according to an embodiment of the present invention is formed between an n-type diode region D having an impurity concentration equal to that of the
上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成されることにより、ゲート電極のオン（ｏｎ）およびオフ（ｏｆｆ）に応じて各領域がダイオード領域Ｄとトランジスタ領域Ｔとして機能することができる。 The distance d1 between the trench gates of the diode region D is formed smaller than the distance d2 between the trench gates of the transistor region T, so that the gate electrode is turned on and off. Each region can function as a diode region D and a transistor region T.
図２および図３を参照して、各領域がダイオード領域Ｄとトランジスタ領域Ｔとして機能する原理について説明する。 With reference to FIG. 2 and FIG. 3, the principle that each region functions as a diode region D and a transistor region T will be described.
図２は、本発明の一実施形態による電力半導体素子のオン（ｏｎ）動作時の電流流れおよび空乏層を示す概略的な断面図である。 FIG. 2 is a schematic cross-sectional view illustrating a current flow and a depletion layer during an on operation of a power semiconductor device according to an embodiment of the present invention.
図３を参照すると、素子のオン（ｏｎ）動作時にゲート電極にバイアス（ｂｉａｓ）が印加されることにより、トランジスタ領域Ｔに形成されたｐ型のウェル３０に、図２でトランジスタ領域Ｔに点線で示したような伝導チャンネル（ｃｏｎｄｕｃｔｉｎｇ ｃｈａｎｎｅｌ）が形成される。 Referring to FIG. 3, when a bias is applied to the gate electrode when the device is turned on, the p-type well 30 formed in the transistor region T is connected to the transistor region T in FIG. A conducting channel as shown in FIG. 2 is formed.
したがって、トランジスタ領域Ｔは、素子がオン（ｏｎ）動作することにより、図２のトランジスタ領域Ｔに図示された矢印のように電流が流れる。 Therefore, a current flows in the transistor region T as indicated by an arrow illustrated in the transistor region T of FIG. 2 when the element is turned on.
これに対し、ダイオード領域Ｄにはドリフト層１０と同等であるかそれより低い濃度の不純物が注入されているため、素子のオン（ｏｎ）動作時にゲート電極にバイアス（ｂｉａｓ）が印加されることにより、図２でダイオード領域Ｄに点線で図示したような空乏層（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）が発生する。
On the other hand, since an impurity having a concentration equal to or lower than that of the
これにより、ダイオード領域Ｄは、図２でダイオード領域Ｄに図示された矢印のように電流が流れる経路が遮断されて、電流が流れなくなる。 Thereby, in the diode region D, the path through which the current flows is blocked as indicated by the arrow illustrated in the diode region D in FIG.
すなわち、ダイオード領域Ｄのトレンチゲートの間の距離ｄ１がトランジスタ領域Ｔのトレンチゲートの間の距離ｄ２より小さい場合に限り、素子のオン（ｏｎ）動作時にダイオード領域Ｄに空乏層が形成されてダイオード領域Ｄにおける電流の流れを遮断できるようになる。 That is, only when the distance d1 between the trench gates in the diode region D is smaller than the distance d2 between the trench gates in the transistor region T, a depletion layer is formed in the diode region D when the device is turned on, and the diode The current flow in the region D can be cut off.
図３は、本発明の一実施形態による電力半導体素子のオフ（ｏｆｆ）動作時の電流流れおよび空乏層を示す概略的な断面図である。 FIG. 3 is a schematic cross-sectional view illustrating a current flow and a depletion layer during an off operation of a power semiconductor device according to an embodiment of the present invention.
図３を参照すると、素子のオフ（ｏｆｆ）動作時には、オン（ｏｎ）動作時に電流が流れていたトランジスタ領域のｐ型のウェルの伝導チャンネル（ｃｏｎｄｕｃｔｉｏｎ ｃｈａｎｎｅｌ）が閉じられ、これにより、図３のトランジスタ領域に図示された矢印のように既存の流れていた電流は流れなくなる。 Referring to FIG. 3, when the device is turned off, the p-type well conduction channel of the transistor region in which a current flows during the on operation is closed. As shown by the arrow shown in the transistor region, the existing current does not flow.
しかし、ダイオード領域では空乏層（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ）がなくなることにより、素子から発生した逆電流がエミッタ金属に抜け出る経路を形成するようになる。 However, since the depletion layer is eliminated in the diode region, a path through which the reverse current generated from the element escapes to the emitter metal is formed.
これにより、従来の構造において、別のダイオードを用いて発生した逆電流を制御した構造から脱し、一つの素子によってＩＧＢＴとダイオードの性能を実現できるようになる。 Thereby, in the conventional structure, the reverse current generated using another diode is removed from the controlled structure, and the performance of the IGBT and the diode can be realized by one element.
図４は、本発明の他の実施形態による電力半導体素子の概略的な断面図である。 FIG. 4 is a schematic cross-sectional view of a power semiconductor device according to another embodiment of the present invention.
図４を参照すると、本発明の他の実施形態による電力半導体素子は、ｎ型のドリフト層１０と、上記ドリフト層１０の上部をエッチングして形成された複数のトレンチゲート２０と、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、上記ドリフト層１０と等しい不純物濃度を有するｎ型のダイオード領域Ｄと、上記複数のトレンチゲート２０のうち隣接するゲートの間に形成され、ｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を含むトランジスタ領域Ｔと、を含み、上記トランジスタ領域Ｔは２以上の領域が連続して形成され、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２に比べて小さく形成される。
Referring to FIG. 4, a power semiconductor device according to another embodiment of the present invention includes an n-
本発明の他の実施形態による電力半導体素子は、上記トランジスタ領域Ｔを２以上の領域が連続して形成されるようにした。 In the power semiconductor device according to another embodiment of the present invention, two or more regions of the transistor region T are continuously formed.
実質的に素子のオン（ｏｎ）動作時に素子の主要特性に影響を及ぼすものはトランジスタ領域Ｔであるため、上記トランジスタ領域Ｔと上記ダイオード領域Ｄを適切に配置する必要がある。 Since the transistor region T substantially affects the main characteristics of the device when the device is turned on, the transistor region T and the diode region D need to be appropriately arranged.
したがって、上記トランジスタ領域Ｔを２以上の領域が連続して形成されるようにすることにより、電力半導体素子の有利な特性を得ることができ、ダイオード領域Ｄを電力半導体素子に含ませることでダイオードの実装面積を画期的に減少させることにより、電力半導体モジュールの小型化および高集積化に寄与することができる。 Therefore, it is possible to obtain advantageous characteristics of the power semiconductor element by forming the transistor region T continuously in two or more regions, and by including the diode region D in the power semiconductor element, the diode By significantly reducing the mounting area, it is possible to contribute to miniaturization and high integration of the power semiconductor module.
本発明の他の実施形態による電力半導体素子は、上記ドリフト層の下部に接して形成されるｐ型のコレクター層５０をさらに含むことができる。
The power semiconductor device according to another embodiment of the present invention may further include a p-
上記コレクター層５０は、素子のオン（ｏｎ）動作時にｐ型のウェル３０に形成されたチャンネルを通して注入された電子電流が、上記ｐ型のコレクター層５０からの正孔（ｈｏｌｅ）電流の注入を誘導して、少数キャリア（ｃａｒｒｉｅｒ）の高濃度注入が発生するため、ドリフト層１０の伝導度が数十から数百倍増加する伝導度変調（ｃｏｎｄｕｃｔｉｖｉｔｙ ｍｏｄｕｌａｔｉｏｎ）が発生する。
In the
したがって、上記伝導度変調によってドリフト層１０における抵抗成分が非常に小さくなって、高圧での応用が可能となる。
Therefore, the resistance modulation in the
本発明の他の実施形態による半導体素子は、上記トレンチゲート２０の上部に形成されるゲート絶縁層２２と、上記ゲート絶縁層２２と上記ドリフト層１０の上部に形成されるエミッタ金属層６０と、上記コレクター層５０の下部に形成される上記ドリフト層１０の下部に接して形成される第２導電型のコレクター層５０と、をさらに含むことができる。
A semiconductor device according to another embodiment of the present invention includes a
上記ドリフト層１０の下部に形成され、上記コレクター層５０の上部と接する高濃度の第１導電型のバッファ層１１をさらに含むことができる。
A high-concentration first conductivity
上記バッファ層１１は、フィールドストップ（Ｆｉｅｌｄ Ｓｔｏｐ）機能を提供することができる。よって、本実施形態による電力半導体素子は、バッファ層１１がない場合に比べ、同じ耐圧条件でドリフト層１０を薄く形成することができる。
The
図５は、本発明の他の実施形態による電力半導体素子の概略的な製造工程を示す図面である。 FIG. 5 is a schematic view illustrating a manufacturing process of a power semiconductor device according to another embodiment of the present invention.
図４および５を参照すると、本発明の他の実施形態による電力半導体素子の製造方法は、ドリフト層１０を用意するステップと（不図示）、ダイオード領域Ｄのトレンチゲートの間の距離ｄ１がトランジスタ領域Ｔのトレンチゲートの間の距離ｄ２より小さく、２以上の上記トランジスタ領域Ｔが連続するように上記ドリフト層１０をエッチングして、複数のトレンチゲート２０を形成するステップと（図５（ａ））、上記トレンチゲートの内部にゲート絶縁膜２１を形成するステップと（図５（ｂ））、上記ゲート絶縁膜２１が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと（図５（ｃ））、上記トランジスタ領域Ｔにｐ型のウェル３０および高濃度のｎ型のエミッタ層４０を形成するステップと（図５（ｆ））、を含む。
Referring to FIGS. 4 and 5, a method of manufacturing a power semiconductor device according to another embodiment of the present invention includes a step of preparing a drift layer 10 (not shown), and a distance d1 between the trench gates of the diode region D is a transistor. Etching the
上記ウェル３０および上記エミッタ層４０は、イオン注入（Ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）を用いて形成することができる。
The well 30 and the
本発明の他の実施形態による電力半導体素子の製造方法は、上記ダイオード領域Ｄのトレンチゲートの間の距離ｄ１が上記トランジスタ領域Ｔのトレンチゲートの間の距離ｄ２より小さくなるように、ソルダレジストを用いて形成することができる。 The method for manufacturing a power semiconductor device according to another embodiment of the present invention may be performed by using a solder resist so that the distance d1 between the trench gates in the diode region D is smaller than the distance d2 between the trench gates in the transistor region T. Can be formed.
すなわち、従来の製造方法と比較して、別の工程を追加することなく、ダイオードが含まれた電力半導体素子を製作することができる。 That is, compared with the conventional manufacturing method, a power semiconductor element including a diode can be manufactured without adding another process.
したがって、追加の製造工程および製造費用の増加なしに電力半導体素子とダイオードの実装面積を画期的に減少させることにより、電力半導体モジュールの小型化および高集積化に寄与することができる。 Therefore, it is possible to contribute to the miniaturization and high integration of the power semiconductor module by dramatically reducing the mounting area of the power semiconductor element and the diode without increasing an additional manufacturing process and manufacturing cost.
本発明の他の実施形態による電力半導体素子の製造方法は、上記エミッタ層を形成するステップを行った後、上記トレンチゲート２０の上部にゲート絶縁膜２２を形成するステップと、上記ゲート絶縁膜２０と上記ドリフト層１０の上部にエミッタ金属層６０を形成するステップと（図５（ｅ））、上記ドリフト層１０の下部の一部を除去するステップと（図５（ｆ））、上記ドリフト層１０の下部に不純物を注入してｐ型のコレクター層１１を形成するステップと（図５（ｆ））、上記コレクター層５０の下部にコレクター金属層７０を形成するステップ（図５（ｇ））と、をさらに含むことができる。
The method of manufacturing a power semiconductor device according to another embodiment of the present invention includes a step of forming a
上記ドリフト層１０の下部の一部を除去するステップを行った後、上記ドリフト層の下部に不純物を注入して高濃度のｎ型のバッファ層１１を形成するステップ（図５（ｆ））をさらに含むことができる。
After the step of removing a part of the lower part of the
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。 Although the embodiment of the present invention has been described in detail above, the scope of the right of the present invention is not limited to this, and various modifications and modifications can be made without departing from the technical idea of the present invention described in the claims. It will be apparent to those skilled in the art that variations are possible.
１０ ドリフト層
２０ トレンチゲート
３０ ウェル
４０ エミッタ層
５０ コレクター層
６０ エミッタ金属層
７０ コレクター金属層
Ｄ ダイオード領域
Ｔ トランジスタ領域
DESCRIPTION OF
Claims (13)
前記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、前記ドリフト層の不純物濃度以下の不純物濃度を有する第１導電型のダイオード領域と、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を含むトランジスタ領域と、
を含み、
前記ダイオード領域と前記トランジスタ領域は交互に形成され、
前記ダイオード領域のトレンチゲートの間の距離ｄ１が前記トランジスタ領域のトレンチゲートの間の距離ｄ２より小さい、電力半導体素子。 A first conductivity type drift layer;
A plurality of trench gates formed by etching an upper portion of the drift layer;
A first conductivity type diode region formed between adjacent gates of the plurality of trench gates and having an impurity concentration equal to or lower than an impurity concentration of the drift layer;
A transistor region formed between adjacent gates of the plurality of trench gates and including a second conductivity type well and a first conductivity type emitter layer having an impurity concentration higher than that of the drift layer;
Including
The diode region and the transistor region are alternately formed,
The power semiconductor device, wherein a distance d1 between the trench gates in the diode region is smaller than a distance d2 between the trench gates in the transistor region.
前記ドリフト層の上部をエッチングして形成された複数のトレンチゲートと、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、前記ドリフト層の不純物濃度以下の不純物濃度を有する第１導電型のダイオード領域と、
前記複数のトレンチゲートのうち隣接するゲートの間に形成され、第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を含むトランジスタ領域と、
を含み、
前記トランジスタ領域は２以上の領域が連続して形成され、
前記ダイオード領域のトレンチゲートの間の距離ｄ１が前記トランジスタ領域のトレンチゲートの間の距離ｄ２より小さい、電力半導体素子。 A first conductivity type drift layer;
A plurality of trench gates formed by etching an upper portion of the drift layer;
A first conductivity type diode region formed between adjacent gates of the plurality of trench gates and having an impurity concentration equal to or lower than an impurity concentration of the drift layer;
A transistor region formed between adjacent gates of the plurality of trench gates and including a second conductivity type well and a first conductivity type emitter layer having an impurity concentration higher than that of the drift layer;
Including
Two or more regions are continuously formed in the transistor region,
The power semiconductor device, wherein a distance d1 between the trench gates in the diode region is smaller than a distance d2 between the trench gates in the transistor region.
前記ゲート絶縁層と前記ドリフト層の上部に形成されるエミッタ金属層と、
前記コレクター層の下部に形成されるコレクター金属層と、
を含むことを特徴とする、請求項４に記載の電力半導体素子。 A gate insulating layer formed on the trench gate;
An emitter metal layer formed on the gate insulating layer and the drift layer;
A collector metal layer formed under the collector layer;
The power semiconductor device according to claim 4, comprising:
ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さくなるように、前記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、
前記トレンチゲートの内部にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、
前記トランジスタ領域に第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を形成するステップと、
を含む、電力半導体素子の製造方法。 Providing a drift layer;
Etching the drift layer to form a plurality of trench gates such that a distance d1 between the trench gates in the diode region is smaller than a distance d2 between the trench gates in the transistor region;
Forming a gate insulating film inside the trench gate;
Forming polysilicon or metal inside the trench gate in which the gate insulating film is formed;
Forming a second conductivity type well and a first conductivity type emitter layer having an impurity concentration higher than that of the drift layer in the transistor region;
A method for manufacturing a power semiconductor device, comprising:
ダイオード領域のトレンチゲートの間の距離ｄ１がトランジスタ領域のトレンチゲートの間の距離ｄ２より小さく、２以上の前記トランジスタ領域が連続するように、前記ドリフト層をエッチングして複数のトレンチゲートを形成するステップと、
前記トレンチゲートの内部にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜が形成されたトレンチゲートの内部にポリシリコンまたは金属を形成するステップと、
前記トランジスタ領域に第２導電型のウェルおよび前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のエミッタ層を形成するステップと、
を含む、電力半導体素子の製造方法。 Providing a drift layer;
The drift layer is etched to form a plurality of trench gates such that a distance d1 between the trench gates in the diode region is smaller than a distance d2 between the trench gates in the transistor region and two or more transistor regions are continuous. Steps,
Forming a gate insulating film inside the trench gate;
Forming polysilicon or metal inside the trench gate in which the gate insulating film is formed;
Forming a second conductivity type well and a first conductivity type emitter layer having an impurity concentration higher than that of the drift layer in the transistor region;
A method for manufacturing a power semiconductor device, comprising:
前記トレンチゲートの上部にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜と前記ドリフト層の上部にエミッタ金属層を形成するステップと、
前記ドリフト層の下部の一部を除去するステップと、
前記ドリフト層の下部に不純物を注入して第２導電型のコレクター層を形成するステップと、
前記コレクター層の下部にコレクター金属層を形成するステップと、
を含むことを特徴とする、請求項８から１０の何れか１項に記載の電力半導体素子の製造方法。 After performing the step of forming the emitter layer,
Forming a gate insulating film on top of the trench gate;
Forming an emitter metal layer on top of the gate insulating film and the drift layer;
Removing a portion of the bottom of the drift layer;
Implanting impurities below the drift layer to form a collector layer of the second conductivity type;
Forming a collector metal layer below the collector layer;
The method for manufacturing a power semiconductor device according to claim 8, comprising:
前記ドリフト層の下部に不純物を注入して前記ドリフト層の不純物濃度より高い不純物濃度の第１導電型のバッファ層を形成するステップを含むことを特徴とする、請求項１１に記載の電力半導体素子の製造方法。 After performing a step of removing a portion of the lower portion of the drift layer,
12. The power semiconductor device according to claim 11, further comprising a step of forming a first conductivity type buffer layer having an impurity concentration higher than an impurity concentration of the drift layer by implanting impurities into the lower portion of the drift layer. Manufacturing method.
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