JP2797688B2 - Semiconductor device provided with conductivity-modulated MISFET - Google Patents
Semiconductor device provided with conductivity-modulated MISFETInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、伝導度変調型MISFETを備えた半導体装置に
関し、特に、集積回路内への形成に適した伝導度変調型
MISFETにおけるドレイン電極部の構造に関するものであ
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device provided with a conductivity modulation type MISFET, and more particularly, to a conductivity modulation type suitable for formation in an integrated circuit.
The present invention relates to a structure of a drain electrode portion in a MISFET.
従来、第10図に示すようなディスプレイ駆動用集積回
路の出力回路において、この出力回路内のＡ領域内のト
ランジスタN2に２重拡散MOSFET（DMOS）を用いる場合に
は、FETに対して並列に接続されたダイオードD2として
２重拡散MOSFET内に存在する寄生ダイオードを用いるこ
とができるという利点があった。Conventionally, in the output circuit of a display driving integrated circuit as shown in FIG. 10, when a double diffusion MOSFET (DMOS) is used for the transistor N2 in the A region in this output circuit, the output N There is an advantage that a parasitic diode existing in the double diffusion MOSFET can be used as the connected diode D2.
しかし、伝導度変調型MOSFET（IGBT）をトランジスタ
N2として用いる場合には、第11図に示すように、寄生ダ
イオードD2の他に、トランジスタN2に対して直列に接続
された寄生ダイオードD4が存在するため、ダイオードD2
が動作不能となってしまう。そこで、第12図に示すよう
に、ダイオードD4と並列に並列抵抗R5を接続することが
考えられるが、このような回路構成を内蔵するものとし
て、第13図に示すアノードショート型の伝導度変調型MO
SFETがある。However, conductivity-modulated MOSFETs (IGBTs)
When used as N2, as shown in FIG. 11, in addition to the parasitic diode D2, there is a parasitic diode D4 connected in series to the transistor N2.
Becomes inoperable. Therefore, it is conceivable to connect a parallel resistor R5 in parallel with the diode D4 as shown in FIG. 12, but assuming that such a circuit configuration is built in, the anode short-type conductivity modulation shown in FIG. Type MO
There is an SFET.
この伝導度変調型MOSFETにおいては、ｎ型の伝導度変
調層22に表面側に２重拡散でｐ型ベース領域23及びn+型
のソース領域24が形成されており、その上に絶縁層25、
ゲート電極28及びソース電極29が設けられている。一
方、伝導度変調層22の裏面側には、少数キャリア注入領
域26が拡散形成されており、更に、その裏面全体を覆う
ようにドレイン電極27が設けられている。ここで、ドレ
イン電極27は、伝導度変調型MOSFETの低伝導度状態への
移行時間を短縮するために、少数キャリア領域26以外に
伝導度変調層22に対しても直接導電接触する構成となっ
ており、これによって、並列抵抗R5を有する並列回路部
分が形成されることとなる。なお、第13図中の点線で示
すD2、D4は寄生ダイオードを示したものである。In this conductivity modulation type MOSFET, a p-type base region 23 and an n + type source region 24 are formed on the surface side of the n-type conductivity modulation layer 22 by double diffusion, and an insulating layer 25 is formed thereon. ,
A gate electrode 28 and a source electrode 29 are provided. On the other hand, a minority carrier injection region 26 is formed by diffusion on the back surface of the conductivity modulation layer 22, and a drain electrode 27 is provided to cover the entire back surface. Here, the drain electrode 27 is configured to be in direct conductive contact with the conductivity modulation layer 22 in addition to the minority carrier region 26 in order to shorten the transition time of the conductivity modulation type MOSFET to the low conductivity state. As a result, a parallel circuit portion having the parallel resistance R5 is formed. Note that D2 and D4 indicated by dotted lines in FIG. 13 indicate parasitic diodes.
この伝導度変調型MOSFETは、ゲート電極28に正電位が
印加されると、反転層を介してソース領域24から伝導度
変調層22へ電子が流入し、これに伴って、並列抵抗R5の
電圧降下から生じた順方向の電位差により少数キャリア
注入領域26から伝導度変調層22へ正孔が流入する。この
ため、伝導度変調層22の伝導度が上昇し、大電流が流れ
る。一方、ゲート電極28の正電位が除去されると反転層
が消滅し、電子の流入が止まると共にキャリアが排出さ
れ、伝導度変調層22は再び高抵抗状態となる。In this conductivity modulation type MOSFET, when a positive potential is applied to the gate electrode 28, electrons flow from the source region 24 to the conductivity modulation layer 22 via the inversion layer, and the voltage of the parallel resistance R5 is accordingly increased. Holes flow into the conductivity modulation layer 22 from the minority carrier injection region 26 due to the forward potential difference caused by the drop. Therefore, the conductivity of the conductivity modulation layer 22 increases, and a large current flows. On the other hand, when the positive potential of the gate electrode 28 is removed, the inversion layer disappears, the flow of electrons stops, the carriers are discharged, and the conductivity modulation layer 22 is again in the high resistance state.
第12図の回路における範囲Ｂ内の回路部分はオープン
ドレイン構造と呼ばれるものであって、このＢ内の回路
もアノードショート型の伝導度変調型MISFETで構成する
ことができる。このような回路部分に伝導度変調型MISF
ETを用いる場合には、図中のDO端子には、チップの外部
接続用電極として、ボンディングパッド又はバンプ電極
が形成されるが、多出力駆動回路は、多数（例えば80
個）のオープンドレイン回路を含むものとなっており、
この数だけDO端子が必要となり、更に、この各々のDO端
子に対してそれぞれ１つずつのボンディングパッド又は
バンプ電極が接続される。The circuit portion in the range B in the circuit of FIG. 12 is called an open drain structure, and the circuit in this B can also be constituted by an anode short type conductivity modulation MISFET. Conductive modulation type MISF
When ET is used, a bonding pad or a bump electrode is formed at the DO terminal in the figure as an external connection electrode of the chip.
) Open drain circuit.
This number of DO terminals is required, and one bonding pad or one bump electrode is connected to each of the DO terminals.
上記のアノードショート型の伝導度変調型MOSFETにお
いては、並列抵抗R5の値が小さいと伝導度変調が不可能
になる場合が生じ、一方、並列抵抗R5の値が大きい場合
には、並列抵抗R5の効果が得られなくなってしまう。し
たがって、この並列抵抗R5の抵抗値を適切な値に設定す
る必要があるが、この抵抗値は、少数キャリア注入領域
26の深さを変えることにより調節しなければならない。
しかし、深部まで拡散する場合には拡散領域の形状精度
が低下することもあり、拡散法による少数キャリア注入
領域26の深さ方向の制御により正確な抵抗値を得ること
は困難であった。In the above-described anode short-type conductivity modulation type MOSFET, if the value of the parallel resistance R5 is small, the conductivity modulation may not be possible.On the other hand, if the value of the parallel resistance R5 is large, the parallel resistance R5 Effect cannot be obtained. Therefore, it is necessary to set the resistance value of the parallel resistor R5 to an appropriate value.
It must be adjusted by changing the depth of 26.
However, when the diffusion is performed to a deep portion, the shape accuracy of the diffusion region may be reduced, and it is difficult to obtain an accurate resistance value by controlling the minority carrier injection region 26 in the depth direction by the diffusion method.
また、このアノードショート型の伝導度変調型MOSFET
を集積回路内に作り込む場合には、一般に素子電流が少
なくなるので、並列抵抗R5の電圧降下も小さくなる。し
たがって、少数キャリア注入層と伝導度変調層の間に順
方向バイアス電圧（〜0.7V）を付与して、伝導度変調状
態に誘起する動作を確保するためには、並列抵抗R5の値
を大きくする必要がある。しかし、抵抗値の設定範囲
は、伝導度変調層22の抵抗率や素子寸法等により制約を
受けるので、抵抗値を大きくすることは難しく、抵抗層
を新たに設ける必要があった。In addition, this anode short type conductivity modulation type MOSFET
In the case where is incorporated in an integrated circuit, the element current generally decreases, so that the voltage drop of the parallel resistor R5 also decreases. Therefore, in order to apply a forward bias voltage (up to 0.7 V) between the minority carrier injection layer and the conductivity modulation layer and secure the operation that induces the conductivity modulation state, the value of the parallel resistance R5 must be increased. There is a need to. However, since the setting range of the resistance value is restricted by the resistivity of the conductivity modulation layer 22, the element dimensions, and the like, it is difficult to increase the resistance value, and it is necessary to newly provide a resistance layer.
更に、ドレイン電極が裏面側にあるため、集積回路内
に形成する場合に製造上の困難性を有すると共に素子分
離技術と配線の取回しが複雑になるという問題点もあっ
た。Furthermore, since the drain electrode is on the back surface side, there is a problem in that when it is formed in an integrated circuit, there is a difficulty in manufacturing, and the element isolation technique and wiring management become complicated.
その上、ドレイン電極を多数のDO端子たるボンディン
グパッド、バンプ電極等に接続するために、多数の配線
が素子を横切ることとなり、配線電位が素子に影響を与
えて耐圧を低下させる場合があり、しかも、ボンディン
グパッド、バンプ電極等自体の下には、信頼性の見地か
ら素子を形成することができなかったため、回路の高集
積化を妨げる要因となっていた。In addition, in order to connect the drain electrode to a large number of DO terminals, such as bonding pads and bump electrodes, a large number of wirings cross the element, and the wiring potential may affect the element and lower the withstand voltage. In addition, elements cannot be formed under the bonding pads, the bump electrodes, and the like from the viewpoint of reliability, which is a factor that hinders high integration of circuits.
そこで、本発明は上記問題点を解決するものであり、
その第１の課題は、ドレイン電極を伝導度変調層の表面
側に形成すると共に、ドレイン電極の接合面の特性を利
用し、あるいは、各領域構造の相互関係を特定すること
により、新たな製造工程を要さず、効率的な構成配置の
下に僅かな占有面積で適度な値の並列抵抗を形成でき、
集積回路内への作り込みに好適な伝導度変調型MOSFETを
提供することにある。また、第２の課題は、電流容量の
増大を図ることができる伝導度変調型MOSFETを提供する
ことにある。Therefore, the present invention is to solve the above problems,
The first problem is that a drain electrode is formed on the surface side of the conductivity modulation layer, and the characteristics of the junction surface of the drain electrode are used, or the interrelation between the respective region structures is specified, thereby achieving a new manufacturing method. No process is required, and an appropriate value of parallel resistance can be formed with a small occupation area under an efficient configuration and
It is an object of the present invention to provide a conductivity modulation type MOSFET suitable for fabrication in an integrated circuit. A second object is to provide a conductivity modulation type MOSFET that can increase the current capacity.
上記課題を解決するために、第１導電型の伝導度変調
層の表面側に２重拡散で形成された第２導電型領域及び
第１導電型領域を含むMIS部と、該伝導度変調層の表面
側で該MIS部に対する隔離領域にて形成された第２導電
型の少数キャリア注入領域と、を有する伝導度変調型MI
SFETを備えた半導体装置において、本発明が講じた第１
の手段は、伝導度変調層の表面側で少数キャリア注入領
域に導電接触するドレイン電極は、伝導度変調層に対し
て導電接触する所定面積の電極接合面を有し、伝導度変
調層の下層には第１導電型の埋込層を有しており、その
埋込層は電極接合面下の伝導度変調層の下層には形成さ
れていないことを特徴とする。In order to solve the above-mentioned problem, an MIS portion including a second conductivity type region and a first conductivity type region formed by double diffusion on a surface side of a first conductivity type conductivity modulation layer; And a second conductivity type minority carrier injection region formed in an isolation region with respect to the MIS portion on the surface side of the substrate.
In a semiconductor device having an SFET, the first aspect of the present invention
Means is that the drain electrode that is in conductive contact with the minority carrier injection region on the surface side of the conductivity modulation layer has an electrode junction surface of a predetermined area that is in conductive contact with the conductivity modulation layer; Has a buried layer of the first conductivity type, and the buried layer is not formed under the conductivity modulation layer below the electrode junction surface.
ここに、少数キャリア注入領域は、伝導度変調層の表
面側で前記電極接合面下の領域を取り巻くように形成さ
れていても良く、また、電極接合面は、第１導電型のコ
ンタクト領域を介して前記伝導度変調層に導電接触して
いても良い。Here, the minority carrier injection region may be formed so as to surround a region below the electrode bonding surface on the surface side of the conductivity modulation layer, and the electrode bonding surface forms a first conductivity type contact region. The conductive modulation layer may be in conductive contact with the conductivity modulation layer.
更に、本発明が講じた第２の手段は、伝導度変調層の
表面側で少数キャリア注入領域に導電接触するドレイン
電極は、伝導度変調層に対して導電接触する所定面積の
電極接合面を有し、伝導度変調層の下面は第２導電型層
に接しており、該第２導電型層は高キャリア濃度で形成
されていることを特徴とする。Further, a second means taken by the present invention is that a drain electrode conductively contacting the minority carrier injection region on the surface side of the conductivity modulation layer has an electrode bonding surface having a predetermined area which is in conductive contact with the conductivity modulation layer. The lower surface of the conductivity modulation layer is in contact with the second conductivity type layer, and the second conductivity type layer is formed with a high carrier concentration.
上記の第１の手段によれば、ドレイン電極は少数キャ
リア注入領域に導電接触すると共に、伝導度変調層に対
しても所定面積の電極接合面において導電接触している
ため、この電極接合面の接触抵抗によって、少数キャリ
ア注入領域と伝導度変調層の接合部に存在する寄生ダイ
オードに対し並列に接続された抵抗が形成されることと
なる。この並列抵抗は、接触抵抗の値を考慮して電極接
合面の面積を調整することにより所定値に設定される。
したがって、別個の抵抗層を形成する必要がないので、
何ら新たな製造工程を要することなく製造でき、しかも
占有スペースを削減することができる。また、ドレイン
電極及び少数キャリア注入領域が共に伝導度変調層の表
面側に形成されるため、製造工程が簡略化し、工程数が
削減される上に、配線の取回しと素子分離が容易とな
り、集積回路内に形成する場合に適応した構造となって
いる。According to the first means, the drain electrode is in conductive contact with the minority carrier injection region and is also in conductive contact with the conductivity modulation layer on the electrode junction surface having a predetermined area. The contact resistance forms a resistance connected in parallel to the parasitic diode existing at the junction between the minority carrier injection region and the conductivity modulation layer. The parallel resistance is set to a predetermined value by adjusting the area of the electrode joining surface in consideration of the value of the contact resistance.
Therefore, there is no need to form a separate resistance layer,
It can be manufactured without any new manufacturing process, and the occupied space can be reduced. In addition, since both the drain electrode and the minority carrier injection region are formed on the surface side of the conductivity modulation layer, the manufacturing process is simplified, the number of processes is reduced, and wiring and element isolation are facilitated. The structure is adapted to be formed in an integrated circuit.
特に、第１の手段においては、伝導度変調層の下層に
は第１導電型の埋込層を有しており、その埋込層は電極
接合面下の伝導度変調層の下層には形成されていないこ
とを特徴とする。このため、伝導度変調層内においてド
レイン電極の電極接合面と少数キャリア注入領域との距
離に対応した寄生抵抗が存在するので、この寄生抵抗が
上記の並列抵抗の一部となる。伝導度変調層は高抵抗で
あることから、並列抵抗は高抵抗値を簡単に得ることが
でき、支障なくオン状態へ移行できる。また、伝導度変
調型MISFETがオン状態に移行し、伝導度変調層が抵抵抗
となった場合は上記寄生抵抗は自ずと低抵抗化するの
で、電流容量の増大を図ることができる。In particular, in the first means, a buried layer of the first conductivity type is provided below the conductivity modulation layer, and the buried layer is formed below the conductivity modulation layer below the electrode junction surface. It is not characterized. Therefore, a parasitic resistance corresponding to the distance between the electrode junction surface of the drain electrode and the minority carrier injection region exists in the conductivity modulation layer, and this parasitic resistance becomes a part of the above-described parallel resistance. Since the conductivity modulation layer has a high resistance, the parallel resistance can easily obtain a high resistance value and can be turned on without any trouble. Further, when the conductivity modulation type MISFET shifts to the ON state and the conductivity modulation layer becomes a resistance, the parasitic resistance naturally lowers, so that the current capacity can be increased.
ここで、伝導度変調層の電極接合面下の領域を少数キ
ャリア注入領域で取り巻く構造とする場合には、電極接
合面下の領域の断面積は少数キャリア注入領域によって
限定されるので、領域の断面積と長さに応じたピンチ抵
抗が生ずる。したがって、少数キャリア注入領域の形状
を変えることによりピンチ抵抗の値を変えることがで
き、並列抵抗の抵抗値の最適化が可能となる。Here, in a case where the region under the electrode junction surface of the conductivity modulation layer is surrounded by the minority carrier injection region, the cross-sectional area of the region under the electrode junction surface is limited by the minority carrier injection region. Pinch resistance occurs according to the cross-sectional area and length. Therefore, by changing the shape of the minority carrier injection region, the value of the pinch resistance can be changed, and the resistance value of the parallel resistance can be optimized.
ドレイン電極の電極接合部と伝導度変調層とを第１導
電型のコンタクト領域を介して接続させる場合には、コ
ンタクト領域の不純物濃度を制御することにより、ドレ
イン電極とコンタクト領域の間の接合が良好なオーミッ
ク性を有するように形成することができ、電極接合面に
ショットキー接合が形成されることを防止できる。ま
た、このコンタクト領域の不純物濃度、その形状、或い
はコンタクト領域と少数キャリア領域がそれぞれドレイ
ン電極と接触する面積の比を変えることにより、並列抵
抗の抵抗値を最適化することができる。When the electrode junction of the drain electrode and the conductivity modulation layer are connected via the first conductivity type contact region, the junction between the drain electrode and the contact region is formed by controlling the impurity concentration of the contact region. It can be formed so as to have good ohmic properties, and it is possible to prevent formation of a Schottky junction on the electrode junction surface. Further, the resistance value of the parallel resistance can be optimized by changing the impurity concentration and the shape of the contact region or the ratio of the area where the contact region and the minority carrier region are in contact with the drain electrode.
第２の手段においては、伝導度変調層の表面側で少数
キャリア注入領域に導電接触するドレイン電極は、伝導
度変調層に対して導電接触する所定面積の電極接合面を
有し、伝導度変調層の下面は第２導電型層に接してお
り、その第２導電型層は高キャリア濃度で形成されてい
ることを特徴とする。この第２導電型層にソース電位を
付与することにより、ドレイン電圧の上昇と共に第２導
電型層と伝導度変調層の界面上から伝導度変調層内に空
乏層が拡がり、この空乏層がベース領域と伝導度変調層
との界面から拡がる空乏層と会合し、この後は、第２導
電型層内の空乏層が拡大するので、ベース領域内の空乏
電界が緩和されることになるから、ベース領域内でのパ
ンチスルーが起こりにくく、高耐圧素子が得られる。In the second means, the drain electrode in conductive contact with the minority carrier injection region on the surface side of the conductivity modulation layer has an electrode junction surface of a predetermined area in conductive contact with the conductivity modulation layer, and The lower surface of the layer is in contact with the second conductivity type layer, and the second conductivity type layer is formed with a high carrier concentration. By applying a source potential to the second conductivity type layer, a depletion layer expands from the interface between the second conductivity type layer and the conductivity modulation layer into the conductivity modulation layer with an increase in drain voltage, and the depletion layer becomes a base. It associates with a depletion layer extending from the interface between the region and the conductivity modulation layer, and thereafter, the depletion layer in the second conductivity type layer expands, so that the depletion electric field in the base region is relaxed. Punch through hardly occurs in the base region, and a high breakdown voltage element can be obtained.
特に、第２導電型層が高キャリア濃度として形成され
ている場合、その抵抗率が低下して、オン状態におい
て、その第２導電型層を通しても電流が流出又は流入す
ることとなるので、素子の電流容量の増大を図ることが
できる。In particular, in the case where the second conductivity type layer is formed with a high carrier concentration, the resistivity is lowered, and in the ON state, current flows out or flows in through the second conductivity type layer. Current capacity can be increased.
まず、本発明の実施例を説明する前に実施例に関連す
る参考例を説明する。First, before describing an embodiment of the present invention, a reference example related to the embodiment will be described.
（第１参考例） 第１図に示すように、第１参考例においては、ｐ型の
基板42上に同じくｐ型のアイソレーション41によってpn
接合分離された島状領域の底面上にn+型の埋込層１が形
成され、埋込層１上にｎ型の伝導度変調層２が形成され
ており、この伝導度変調層２の表面側に、ｐ型のベース
領域３及びn+型のソース領域４が２重拡散により形成さ
れている。また、これらは絶縁層５によって被覆されて
おり、この上にポリシリコンのゲート電極８が設けられ
ることにより、ソース領域４をソースとし、伝導度変調
層２をドレインとし、絶縁層５を介してゲート電極８の
直下にあるベース領域３の表面部分をチャネル領域とす
るMIS部が構成される。更に、ベース領域３内にはp+型
のソースコンタクト領域15が形成され、このソースコン
タクト領域15とソース領域４は共にソース電極９（接続
関係以外は図示せず）に導電接触している。(First Reference Example) As shown in FIG. 1, in the first reference example, pn is formed on a p-type substrate 42 by the same p-type isolation 41.
An n + -type buried layer 1 is formed on the bottom surface of the junction-isolated island region, and an n-type conductivity modulation layer 2 is formed on the buried layer 1. On the surface side, a p-type base region 3 and an n + -type source region 4 are formed by double diffusion. These are covered with an insulating layer 5, and a polysilicon gate electrode 8 is provided thereon, so that the source region 4 serves as a source, the conductivity modulation layer 2 serves as a drain, and the insulating layer 5 intervenes. An MIS portion is formed in which a surface portion of the base region 3 immediately below the gate electrode 8 is a channel region. Further, a p + -type source contact region 15 is formed in the base region 3, and both the source contact region 15 and the source region 4 are in conductive contact with the source electrode 9 (other than the connection relationship is not shown).
一方、そのMIS部から離れた伝導度変調層２の表面側
には、p+型の少数キャリア注入領域６が拡散形成されて
おり、この少数キャリア注入領域６に導電接触するドレ
イン電極７は、電極接合面10において直接に伝導度変調
層２と導電接触している。なお、ベース領域３の少数キ
ャリア注入領域６側には、電界集中を防止するためにp-
型のグラフトベース16が設けられ、また、ドレイン電極
７は外部取出し電極たるボンディングパッドと一体的に
形成されている。このドレイン電極７はドレインＤに、
ソース電極９はソースＳに、ゲート電極はゲートＧに、
それぞれ接続されている。On the other hand, a p + -type minority carrier injection region 6 is diffused and formed on the surface of the conductivity modulation layer 2 away from the MIS portion, and a drain electrode 7 that is in conductive contact with the minority carrier injection region 6 is It is in conductive contact with the conductivity modulation layer 2 directly at the electrode junction surface 10. Note that, in order to prevent electric field concentration, p −
A mold graft base 16 is provided, and the drain electrode 7 is formed integrally with a bonding pad as an external extraction electrode. This drain electrode 7 is connected to the drain D,
The source electrode 9 is on the source S, the gate electrode is on the gate G,
Each is connected.
この伝導度変調型MISFETにおいて、ドレインＤとソー
スＳの間にバイアス電圧（以下、ドレイン電圧とい
う。）を加えた状態でゲートＧに正電位を付与すると、
ベース領域３の表面側に形成される反転層を通してソー
ス領域４から伝導度変調層２に電子が流入し、これに伴
って、少数キャリア注入領域６から伝導度変調層２に正
孔が注入される。これらのキャリアの流入により伝導度
変調層２の高伝導度状態が誘起され、ドレインＤとソー
スＳの間には大電流が流れる。この高伝導状態への移行
動作は、第９図に示される並列抵抗RCに基づく電圧降下
により引き起こされる。In this conductivity-modulated MISFET, when a positive potential is applied to the gate G in a state where a bias voltage (hereinafter, referred to as a drain voltage) is applied between the drain D and the source S,
Electrons flow from the source region 4 into the conductivity modulation layer 2 through the inversion layer formed on the surface side of the base region 3, and accordingly, holes are injected from the minority carrier injection region 6 into the conductivity modulation layer 2. You. Due to the inflow of these carriers, a high conductivity state of the conductivity modulation layer 2 is induced, and a large current flows between the drain D and the source S. This transition to the high conduction state is caused by a voltage drop based on the parallel resistance RC shown in FIG.
第９図に本参考例の等価回路を示す。ここで、RSはベ
ース領域３とソース領域４との間に寄生している短絡抵
抗であり、N2はMOSFET、D2,D4は寄生ダイオードであ
る。本参考例において、並列抵抗RCは電極接合部10の接
触抵抗により確保されており、N2を通して流入する電子
電流に基づく並列抵抗RCの電圧降下により、伝導度変調
層２と少数キャリア注入領域６の間に順方向バイアス電
圧が発生し、このため、少数キャリア注入領域６から伝
導度変調層２に正孔が注入されて高伝導状態に移行す
る。一方、この並列抵抗RCを有する配線部により、N2に
対して並列に接続されいる寄生ダイオードD2が動作可能
となっている。FIG. 9 shows an equivalent circuit of this embodiment. Here, R S is a short-circuit resistance parasitic between the base region 3 and the source region 4, N2 is a MOSFET, and D2 and D4 are parasitic diodes. In the present reference example, the parallel resistance RC is secured by the contact resistance of the electrode junction 10, and the voltage drop of the parallel resistance RC based on the electron current flowing through N2 causes the conductivity modulation layer 2 and the minority carrier injection region 6, a forward bias voltage is generated, so that holes are injected from the minority carrier injection region 6 into the conductivity modulation layer 2 to shift to a high conductivity state. On the other hand, the wiring having the parallel resistance RC enables the parasitic diode D2 connected in parallel with N2 to operate.
この参考例は、少数キャリア注入領域６をMIS部形成
時、例えばソースコンタクト領域15の拡散時に同時形成
できること、及び、全電極が伝導度変調層の表面上にあ
ることにより、製造工程上有利であり、配線の取回しも
楽になるので、集積回路に形成する場合に適している。
また、ドレイン電極部の構造は極めて簡単であり、素子
の占有面積の増加も最小限に抑えることができる。更
に、ドレイン電極部の並列抵抗RCを得るために接触抵抗
を利用することから、新たな製造工程を要することなく
形成できる。その上、電極接合部10の面積を変えること
により、並列抵抗RCの値をある程度調整して形成するこ
とができる。This reference example is advantageous in the manufacturing process because the minority carrier injection region 6 can be formed simultaneously when the MIS portion is formed, for example, when the source contact region 15 is diffused, and all the electrodes are on the surface of the conductivity modulation layer. In addition, since the wiring can be easily arranged, the method is suitable for forming an integrated circuit.
Further, the structure of the drain electrode portion is extremely simple, and an increase in the area occupied by the element can be minimized. Furthermore, since the contact resistance is used to obtain the parallel resistance RC of the drain electrode portion, the drain electrode portion can be formed without requiring a new manufacturing process. In addition, by changing the area of the electrode junction 10, the value of the parallel resistance RC can be adjusted to some extent.
ここで、電極接合面10を少数キャリア注入領域６が取
り巻く構造とする場合には、電極接合面10の下方に位置
する伝導度変調層２の領域の断面積が少数キャリア注入
領域６により限定されるので、この領域に生ずるピンチ
抵抗が接触抵抗に加わって並列抵抗RCを形成することと
なる。ここで、少数キャリア注入領域６の深さを変える
ことによりその領域の長さを変えることができるので、
これに伴いピンチ抵抗の値も変化させることが可能とな
り、並列抵抗RCの値をより広範囲に変更することが可能
となる。Here, when the electrode bonding surface 10 has a structure in which the minority carrier injection region 6 surrounds, the sectional area of the region of the conductivity modulation layer 2 located below the electrode bonding surface 10 is limited by the minority carrier injection region 6. Therefore, the pinch resistance generated in this area is added to the contact resistance to form the parallel resistance RC . Here, by changing the depth of the minority carrier injection region 6, the length of the region can be changed.
Accordingly, the value of the pinch resistor can be changed, and the value of the parallel resistor RC can be changed over a wider range.
ここで、ドレイン電極７は、外部取出し電極たるボン
ディングパッドと一体形成されているが、このことによ
って、ドレインと外部取出し電極との間の接続配線が不
要となるので、この配線下に形成された素子部分におけ
る配線電位による耐圧低下を未然に防止でき、また、配
線領域の占有面積を不要とすることができる。しかも、
ボンディングパッド下の領域は従来利用されていなかっ
た領域であって、このボンディングパッドがドレイン電
極７となっていることにより、この下の領域を有効に利
用することができることとなり、素子の占有面積を更に
小さくすることが可能となる。ここに、ドレイン電極７
は、バンプ電極の下地配線部としても形成することがで
きる。また、従来と同様に単体のドレイン電極として形
成し、配線によって他の構成部分と接続することも勿論
可能である。Here, the drain electrode 7 is formed integrally with the bonding pad as an external extraction electrode. However, since this eliminates the need for a connection wiring between the drain and the external extraction electrode, the drain electrode 7 is formed under this wiring. It is possible to prevent a decrease in withstand voltage due to the wiring potential in the element portion beforehand, and it is possible to eliminate the occupation area of the wiring region. Moreover,
The region under the bonding pad is a region that has not been conventionally used, and since this bonding pad serves as the drain electrode 7, the region under the bonding pad can be effectively used, and the area occupied by the element is reduced. It is possible to further reduce the size. Here, the drain electrode 7
Can be formed also as a base wiring portion of a bump electrode. It is also possible to form a single drain electrode as in the conventional case and connect it to other components by wiring.
なお、この伝導度変調型MISFETは、電流容量を確保す
るために、伝導度変調層２の下層に埋込層１を形成して
いるが、耐圧を向上させるために、埋込層１を形成しな
い場合もある。In the conductivity modulation type MISFET, the buried layer 1 is formed below the conductivity modulation layer 2 in order to secure a current capacity. However, the buried layer 1 is formed in order to improve the breakdown voltage. Sometimes not.
（第２参考例） 第２図には、伝導度変調型MISFETの第２参考例を示
す。この参考例では、第１参考例と同一部分の説明を省
略し、その説明は省略する。この参考例におけるボンデ
ィングパッドと一体的に形成されたドレイン電極７に
は、第１参考例と同様の少数キャリア領域６と電極接合
面10とが形成されているが、少数キャリア領域との接触
部はMIS部側に形成されており、一方、電極接合面10
は、MIS部から離れた領域に形成されている。このこと
によって、ドレイン電極７には、少数キャリア領域６と
伝導度変調層２の間の寄生pn接合ダイオードに対して並
列に埋込層２内に距離Ｌに対応する寄生抵抗が接続され
ていることとなる。したがって、電極接合面10の接触抵
抗のみならず、電極接合面10と少数キャリア領域６の間
の距離Ｌによって並列抵抗の値を設定することができ
る。このように、本参考例では、電極接触面と少数キャ
リア領域との間の距離によって並列抵抗を確保している
が、このボンディングパッドと一体化したドレイン電極
７は、本来素子の寸法に比して充分な大きさを持って形
成されているので、何らドレイン電極７の寸法を拡大等
することなく形成することができる。(Second Reference Example) FIG. 2 shows a second reference example of the conductivity modulation type MISFET. In this reference example, the description of the same parts as in the first reference example is omitted, and the description is omitted. In the drain electrode 7 formed integrally with the bonding pad in this reference example, a minority carrier region 6 and an electrode bonding surface 10 similar to those in the first reference example are formed. Is formed on the MIS part side, while the electrode bonding surface 10
Are formed in a region remote from the MIS portion. As a result, a parasitic resistance corresponding to the distance L is connected to the drain electrode 7 in the buried layer 2 in parallel with the parasitic pn junction diode between the minority carrier region 6 and the conductivity modulation layer 2. It will be. Therefore, the value of the parallel resistance can be set not only by the contact resistance of the electrode bonding surface 10 but also by the distance L between the electrode bonding surface 10 and the minority carrier region 6. As described above, in the present reference example, the parallel resistance is secured by the distance between the electrode contact surface and the minority carrier region. However, the drain electrode 7 integrated with the bonding pad is originally smaller than the element size. Therefore, the drain electrode 7 can be formed without any increase in dimensions.
（第３参考例） 上記の第１参考例、第２参考例において、伝導度変調
層２の不純物濃度が低い場合には、電極接合面10がショ
ットキー接合を形成し、第９図に示した寄生ダイオード
D2が動作しなくなるおそれがある。そこで、第３参考例
においては、第３図に示すように、伝導度変調層２の表
面側にコンタクト領域11を形成し、このコンタクト領域
11にドレイン電極７を導電接触させている。この第３図
においては、第１参考例と同一部分には同一符号を付
し、その説明は省略する。少数キャリア注入領域６は、
コンタクト領域11の内部に包摂されており、ドレイン電
極７は少数キャリア領域６に対し中央部にて接続してお
り、その周囲においてコンタクト領域11と接続する。な
お、第１参考例に示したグラフトベース16は形成されて
いない。(Third Reference Example) In the first and second reference examples described above, when the impurity concentration of the conductivity modulation layer 2 is low, the electrode junction surface 10 forms a Schottky junction, as shown in FIG. Parasitic diode
D2 may not work. Therefore, in the third reference example, as shown in FIG. 3, a contact region 11 is formed on the surface side of the conductivity modulation layer 2, and this contact region 11 is formed.
The drain electrode 7 is brought into conductive contact with 11. In FIG. 3, the same portions as those of the first reference example are denoted by the same reference numerals, and description thereof will be omitted. The minority carrier injection region 6
The drain electrode 7 is included in the contact region 11, is connected to the minority carrier region 6 at the center, and is connected to the contact region 11 around the center. The graft base 16 shown in the first reference example was not formed.
この参考例では、コンタクト領域11の不純物濃度を10
18cm-3以上として、確実にドレイン電極７とのオーミッ
ク接触が得られるようにしている。このため、整流性接
合の形成のおそれを考慮することなく、伝導度変調層２
の不純物濃度を自由に設定できる。また、コンタクト領
域11が少数キャリア領域６を包摂しているので、ベース
領域３と少数キャリア領域６の間のパンチスルーを防止
して耐圧を上げることができる。すなわち、コンタクト
領域11は、伝導度変調層２とベース領域３の間の接合に
より伝導度変調層２内に形成される空乏層の広がりを停
止するストッパーとしての機能も兼ね備えていることに
なる。この空乏層ストッパーとしての機能は、ドレイン
電極７がpn接合分離のためのｐ型分離帯の近傍に設けら
れている場合には、このｐ型分離帯と少数キャリア領域
６の間のパンチスルーをも防止する効果をもつ。In this reference example, the impurity concentration of the contact region 11 is set to 10
The thickness is set to 18 cm −3 or more so that an ohmic contact with the drain electrode 7 can be reliably obtained. Therefore, the conductivity modulation layer 2 can be formed without considering the possibility of forming a rectifying junction.
Can be set freely. In addition, since the contact region 11 includes the minority carrier region 6, punch-through between the base region 3 and the minority carrier region 6 can be prevented, and the breakdown voltage can be increased. That is, the contact region 11 also has a function as a stopper for stopping the spread of the depletion layer formed in the conductivity modulation layer 2 by the junction between the conductivity modulation layer 2 and the base region 3. The function as the depletion layer stopper is that when the drain electrode 7 is provided near the p-type separation band for pn junction separation, punch-through between the p-type separation band and the minority carrier region 6 is prevented. Also has the effect of preventing.
並列抵抗RCの値は、電極接合面10の面積を変える手段
以外に、ドレイン電極７とのオーミック性接合を損なわ
ない範囲でコンタクト領域11の不純物濃度を変えること
及びコンタクト領域11の形状を変えることによっても変
更できる。The value of the parallel resistance R C is determined by changing the impurity concentration of the contact region 11 and changing the shape of the contact region 11 within a range that does not impair the ohmic junction with the drain electrode 7, other than by changing the area of the electrode junction surface 10. Can also be changed.
（第４参考例） 次に、第４参考例を第４図に基づいて説明する。この
参考例においては、コンタクト領域11と少数キャリア注
入層６の形状以外は第１参考例と同一構造であり、同一
部分には同一符号を付し、その説明は省略する。(Fourth Reference Example) Next, a fourth reference example will be described with reference to FIG. In this reference example, the structure is the same as that of the first reference example except for the shapes of the contact region 11 and the minority carrier injection layer 6, and the same portions are denoted by the same reference numerals and description thereof will be omitted.
少数キャリア注入層６は、伝導度変調層２の表面側で
コンタクト領域11を取り巻き、ドレイン電極７の少数キ
ャリア注入領域６との接触面積と電極接合面10の面積の
比によって並列抵抗RCの値を変えることができる上に、
少数キャリア注入領域６の深さをコンタクト領域11の深
さに対して大きくする場合には、コンタクト領域11の下
に寄生したピンチ抵抗が形成される。この場合逆に、少
数キャリア注入領域６の深さをコンタクト領域11の深さ
よりも小さくして抵抗値を下げることもできる。したが
って、より広範囲に亘って確実に並列抵抗RCの値を変更
することができる。The minority carrier injection layer 6 surrounds the contact region 11 on the surface side of the conductivity modulation layer 2, and the parallel resistance R C is determined by the ratio of the contact area of the drain electrode 7 with the minority carrier injection region 6 and the area of the electrode junction surface 10. In addition to being able to change the value,
When the depth of the minority carrier injection region 6 is made larger than the depth of the contact region 11, a pinch resistance parasitic below the contact region 11 is formed. In this case, conversely, the resistance value can be reduced by making the depth of the minority carrier injection region 6 smaller than the depth of the contact region 11. Therefore, the value of the parallel resistance RC can be surely changed over a wider range.
この参考例においても、ドレイン電極７はボンディン
グパットに一体形成されており、このため、不純物拡散
の表面部面積を充分に確保して、少数キャリア注入領域
６を深くし、ピンチ抵抗の値を大きくすることができ
る。Also in this reference example, the drain electrode 7 is formed integrally with the bonding pad. Therefore, the surface area of the impurity diffusion is sufficiently ensured, the minority carrier injection region 6 is deepened, and the value of the pinch resistance is increased. can do.
（第５参考例） 第６図は、第５参考例を示すものであり、ドレイン電
極付近の構造以外は第２参考例と同一であり、同一部分
には同一符号を付し、その説明は省略する。この参考例
においては、少数キャリア領域６とコンタクト領域11
は、双方とも矩形の表面形状を備え、MIS部が伸びる方
向に平行に交互に並列しており、コンタクト領域11はそ
の両側を幅のより広い少数キャリア注入領域６に挟まれ
るように形成されている。コンタクト領域11のMIS部側
の端面11aは少数キャリア領域６のMIS部側の端面6aより
も奥まった位置にある。したがって、コンタクト領域11
の端面11aが導電接触する伝導度変調層２の領域は、両
側を少数キャリア注入領域６に挟まれた狭帯部12となっ
ており、この狭帯部12によってMIS部へ向かう方法にピ
ンチ抵抗が発生する。この場合には、少数キャリア注入
領域６とコンタクト領域11双方の表面形状によって狭帯
部12の幅と長さが定まるので、この幅と長さに応じてほ
ぼ定められるピンチ抵抗の値を精度良く得ることがで
き、並列抵抗RCを正確に設定することができる。特に、
少数キャリア注入領域６とコンタクト領域11とを拡散形
成する場合には、拡散工程時のマスク寸法で狭帯部12の
幅と長さを設定することができ、ピンチ抵抗を正確に制
御できるため、並列抵抗の抵抗値の再現性、均一性も向
上する。ここで、更に、少数キャリア注入領域６とコン
タクト領域11の面積、深さ、幅を大きく変えて並列抵抗
RCの値を制御することも勿論可能である。(Fifth Reference Example) FIG. 6 shows a fifth reference example, which is the same as the second reference example except for the structure near the drain electrode, and the same parts are denoted by the same reference numerals. Omitted. In this reference example, the minority carrier region 6 and the contact region 11
Both have a rectangular surface shape and are alternately arranged in parallel in the direction in which the MIS portion extends, and the contact region 11 is formed so that both sides thereof are sandwiched between the wider minority carrier injection regions 6. I have. The end surface 11a of the contact region 11 on the MIS portion side is located at a position deeper than the end surface 6a of the minority carrier region 6 on the MIS portion side. Therefore, the contact region 11
The region of the conductivity modulation layer 2 where the end face 11a of the conductive layer makes conductive contact is a narrow band portion 12 sandwiched between the minority carrier injection regions 6 on both sides. Occurs. In this case, since the width and length of the narrow band portion 12 are determined by the surface shapes of both the minority carrier injection region 6 and the contact region 11, the value of the pinch resistance substantially determined according to the width and length can be accurately determined. And the parallel resistance RC can be set accurately. Especially,
When the minority carrier injection region 6 and the contact region 11 are formed by diffusion, the width and length of the narrow band portion 12 can be set by the mask dimensions at the time of the diffusion step, and the pinch resistance can be accurately controlled. The reproducibility and uniformity of the resistance value of the parallel resistor are also improved. Here, the area, the depth and the width of the minority carrier injection region 6 and the contact region 11 are further greatly changed to reduce the parallel resistance.
It is of course possible to control the value of R C.
この参考例においては、MIS部の反対側にも狭帯部が
形成され、少数キャリア注入領域６が分断されて複数と
なっているが、MIS部側にのみ狭帯部が形成された構造
となっていても良い。In this reference example, a narrow band portion is also formed on the opposite side of the MIS portion, and the minority carrier injection region 6 is divided into a plurality of portions. It may be.
（第６参考例） 次に、第７図を参照して第６参考例を説明する。この
参考例では、伝導度変調層２の表面側及び表面上の構造
は第３図に示す第３参考例と同一であるが、伝導度変調
層２がp-型のシリコン基板18の上に形成されているとこ
ろが異なる。これは、所謂リサーフ型の構造であり、こ
のシリコン基板18はソースＳに接続されているので、MO
SFETがオフ状態にある時、ドレイン電圧が印加されてい
る状態では、シリコン基板18と伝導度変調層２の接触面
に形成されるpn接合は逆バイアス状態となり、空乏層は
そのpn接合面から伝導度変調層２の内部に拡がるととも
にシリコン基板18内においても形成される。(Sixth Reference Example) Next, a sixth reference example will be described with reference to FIG. In this embodiment, the structure of the conductivity modulation layer 2 on the front side and on the surface is the same as that of the third embodiment shown in FIG. 3, except that the conductivity modulation layer 2 is formed on a p - type silicon substrate 18. The place where it is formed is different. This is a so-called RESURF type structure. Since the silicon substrate 18 is connected to the source S,
When the drain voltage is applied when the SFET is in the off state, the pn junction formed at the contact surface between the silicon substrate 18 and the conductivity modulation layer 2 is in a reverse bias state, and the depletion layer is removed from the pn junction surface. It extends inside the conductivity modulation layer 2 and is also formed in the silicon substrate 18.
一方、ベース領域３にもソースコンタクト領域15を介
してソース電位が付与されていることから、ベース領域
３と伝導度変調層２の界面から、伝導度変調層２及びベ
ース領域３内にそれぞれ空乏層が形成される。この状態
でドレイン電圧を高めてゆくと、ベース領域３内の空乏
層が拡大してソース領域４に到達し、パンチスルーの発
生するおそれがある。しかし、リサーフ構造を採用する
本実施例においては、ドレイン電圧の上昇に伴い伝導度
変調層２内の高電界領域においてベース領域３から拡大
する空乏層とシリコン基板18から拡大する空乏層とが部
分的に会合するので、その後の会合部における空乏層内
の空間電荷量の増大が抑制される結果、ベース領域３内
における空乏層の拡大も抑制され、伝導度変調層２とソ
ース領域４の間のパンチスルーを発生し難くくすること
ができるので、素子の高耐圧が確保される。On the other hand, since the source potential is also applied to the base region 3 via the source contact region 15, depletion occurs in the conductivity modulation layer 2 and the base region 3 from the interface between the base region 3 and the conductivity modulation layer 2. A layer is formed. If the drain voltage is increased in this state, the depletion layer in the base region 3 expands and reaches the source region 4, and punch-through may occur. However, in the present embodiment employing the RESURF structure, the depletion layer expanding from the base region 3 and the depletion layer expanding from the silicon substrate 18 partially increase in the high electric field region in the conductivity modulation layer 2 as the drain voltage increases. As a result, the increase in space charge in the depletion layer at the subsequent junction is suppressed, so that the expansion of the depletion layer in the base region 3 is also suppressed, and between the conductivity modulation layer 2 and the source region 4. , Punch-through hardly occurs, and a high breakdown voltage of the element is ensured.
なお、この参考例においては、第３参考例には設けら
れているn+型の埋込み層１が形成されていないが、MOSF
ETがオン状態にある場合には、伝導度変調層における伝
導度の増大によってオン電流の値を確保することが可能
であり、埋込み層１の不存在による電流容量の低下が生
じないことは実験により確認されている。In this reference example, the n + type buried layer 1 provided in the third reference example is not formed, but the MOSF
When the ET is in the ON state, it is possible to secure the value of the ON current by increasing the conductivity in the conductivity modulation layer, and it is experimentally confirmed that the current capacity does not decrease due to the absence of the buried layer 1. Has been confirmed by
次に、本発明の実施例の添付図面に基づいて説明す
る。Next, an embodiment of the present invention will be described with reference to the accompanying drawings.
（第１実施例） 第５図を参照して第１実施例を説明する。この実施例
においても、電極接合面10下には、コンタクト領域11が
形成されており、伝導度変調層２の不純物濃度が低い場
合にショットキー接合の形成を防止することができる。First Embodiment A first embodiment will be described with reference to FIG. Also in this embodiment, a contact region 11 is formed below the electrode junction surface 10, so that formation of a Schottky junction can be prevented when the impurity concentration of the conductivity modulation layer 2 is low.
また、ドレイン電極７の電極接合面10は、第２参考例
と同様に少数キャリア注入領域６よりもMIS部から離れ
た領域に形成されている。ところが、第２参考例とは異
なり、埋込層１は電極接合面10下には形成されておら
ず、このため、本実施例においては、伝導度変調層２内
に、図中の距離Ｌに対応した寄生抵抗が存在する。この
寄生抵抗が並列抵抗RCの一部となるので、伝導度変調層
２が高抵抗であることから、高抵抗値を簡単に得ること
ができる。また、伝導度変調型MISFETがオン状態に移行
し、伝導度変調層２が低抵抗となった場合でも電流量の
増大によって寄生抵抗の値の低下は補償されるので、伝
導度変調層２の寄生抵抗によっても、オン状態への移行
及び維持のための抵抗値を充分に確保することができ
る。Further, the electrode bonding surface 10 of the drain electrode 7 is formed in a region more distant from the MIS portion than the minority carrier injection region 6 as in the second reference example. However, unlike the second reference example, the buried layer 1 is not formed below the electrode bonding surface 10, and therefore, in the present embodiment, the distance L There is a parasitic resistance corresponding to. Since this parasitic resistance becomes a part of the parallel resistance RC , since the conductivity modulation layer 2 has a high resistance, a high resistance value can be easily obtained. Further, even when the conductivity modulation type MISFET shifts to the ON state and the conductivity modulation layer 2 has a low resistance, the decrease in the value of the parasitic resistance is compensated by the increase in the amount of current. A sufficient resistance value for shifting to and maintaining the ON state can also be ensured by the parasitic resistance.
この埋込層１は、MIS部の下方においてのみ形成され
ており、電極接合面10の下方は勿論のこと、少数キャリ
ア注入領域６の下方にも形成されていないが、この結
果、少数キャリア注入領域６と基板の間にパンチスルー
が発生して素子の耐圧が低下するおそれがあり、これを
防止するために、少数キャリア注入領域６の周りを包摂
するｎ型のバッファ層17を形成している。This buried layer 1 is formed only below the MIS portion, and is not formed below the minority carrier injection region 6 as well as below the electrode bonding surface 10. There is a possibility that punch-through may occur between the region 6 and the substrate and the withstand voltage of the element may be reduced. To prevent this, an n-type buffer layer 17 surrounding the minority carrier injection region 6 is formed. I have.
この実施例とは異なり、埋込層１を少数キャリア注入
領域６の下方にまで延ばして形成する場合にも上記と同
様の寄生抵抗を得ることが可能であり、この場合にはバ
ッファ層17は不要となる。Unlike this embodiment, even when the buried layer 1 is formed to extend below the minority carrier injection region 6, the same parasitic resistance as described above can be obtained. It becomes unnecessary.
（第２実施例） 第８図を参照して本発明の第２実施例を説明する。本
実施例は、第１に示す第１参考例とほぼ同様の構造を有
しているが、伝導度変調層２の下にはp+型の埋込み層19
が形成されており、アイソレーション41と接続されるこ
とによって、埋込み層19にアイソレーション41を介して
ソースＳの電位が付与されるようになっている。Second Embodiment A second embodiment of the present invention will be described with reference to FIG. This embodiment has substantially the same structure as the first embodiment shown in the first embodiment, except that the p + type buried layer 19 is provided under the conductivity modulation layer 2.
Is formed, and by being connected to the isolation 41, the potential of the source S is applied to the buried layer 19 via the isolation 41.
この実施例では、第６参考例と同様にリサーフ構造が
採用されているので、素子の高耐圧化を図ることが可能
であるが、更に、埋込み層19が高キャリア濃度とされて
いることによって、オン状態における伝導度変調層２内
の正孔を積極的に埋込み層19から引き出すことができる
ので、オン電流を大きくすることができ、電流容量の増
大を図ることができる。In this embodiment, since the RESURF structure is employed as in the sixth embodiment, it is possible to increase the breakdown voltage of the element. However, since the buried layer 19 has a high carrier concentration, Since the holes in the conductivity modulation layer 2 in the ON state can be positively extracted from the buried layer 19, the ON current can be increased and the current capacity can be increased.
また、埋込み層19はアイソレーション41を介してソー
ス電位が与えられることから、伝導度変調層２の裏面側
からソース電位を付与するための構造を別途設ける必要
もなく、片面総電極構造を維持することができる。In addition, since the buried layer 19 is provided with a source potential via the isolation 41, there is no need to separately provide a structure for applying a source potential from the back side of the conductivity modulation layer 2, and the single-sided total electrode structure is maintained. can do.
以上説明したように、本発明は次のような効果を奏す
る。As described above, the present invention has the following effects.
第１に、本発明は、伝導度変調層の下層には第１導
電型の埋込層を有しており、その埋込層は電極接合面下
の伝導度変調層の下層には形成されていないことを特徴
とする。このため、伝導度変調層内においてドレイン電
極の電極接合面と少数キャリア注入領域との距離に対応
した寄生抵抗が存在するので、この寄生抵抗が上記の並
列抵抗の一部となる。伝導度変調層は高抵抗であること
から、並列抵抗は高抵抗値を簡単に得ることができ、支
障なくオン状態へ移行できる。また、伝導度変調型MISF
ETがオン状態に移行し、伝導度変調層が抵抵抗となった
場合は上記寄生抵抗は自ずと低抵抗化するので、電流容
量の増大を図ることができる。First, the present invention has a buried layer of the first conductivity type below the conductivity modulation layer, and the buried layer is formed below the conductivity modulation layer below the electrode junction surface. Not characterized. Therefore, a parasitic resistance corresponding to the distance between the electrode junction surface of the drain electrode and the minority carrier injection region exists in the conductivity modulation layer, and this parasitic resistance becomes a part of the above-described parallel resistance. Since the conductivity modulation layer has a high resistance, the parallel resistance can easily obtain a high resistance value and can be turned on without any trouble. In addition, the conductivity modulation type MISF
When the ET shifts to the ON state and the conductivity modulation layer becomes a resistance, the parasitic resistance naturally lowers, so that the current capacity can be increased.
第２に、本発明は、伝導度変調層の下面は第２導電
型層に接しており、第２導電型層は高キャリア濃度で形
成されていることを特徴とする。この第２導電型層にソ
ース電位を付与することにより、伝導度変調層内に空乏
層が拡がるため、高耐圧素子が得られるものであるが、
特に、第２導電型層が高キャリア濃度として形成されて
いる場合、その抵抗率が低下して、オン状態において、
その第２導電型層を通しても電流が流出又は流入するこ
ととなるので、素子の電流容量の増大を図ることができ
る。Second, the present invention is characterized in that the lower surface of the conductivity modulation layer is in contact with the second conductivity type layer, and the second conductivity type layer is formed with a high carrier concentration. By applying a source potential to the second conductivity type layer, a depletion layer expands in the conductivity modulation layer, so that a high breakdown voltage element can be obtained.
In particular, when the second conductivity type layer is formed with a high carrier concentration, its resistivity decreases, and in the ON state,
Since the current flows out or flows in through the second conductivity type layer, the current capacity of the element can be increased.
第１図は本発明に関連する第１参考例に係る伝導度変調
型MOSFETの構造を示す縦断面図である。 第２図は本発明に関連する第２参考例に係る伝導度変調
型MOSFETの構造を示す縦断面図である。 第３図は本発明に関連する第３参考例に係る伝導度変調
型MOSFETの構造を示す縦断面図である。 第４図は本発明に関連する第４参考例に係る伝導度変調
型MOSFETの構造を示す縦断面図である。 第５図は本発明の第１実施例に係る伝導度変調型MOSFET
の構造を示す縦断面図である。 第６図は本発明に関連する第５参考例に係る伝導度変調
型MOSFETの構造を示す縦断面図である。 第７図は本発明に関連する第６参考例に係る伝導度変調
型MOSFETの構造を示す縦断面図である。 第８図は本発明の第２実施例に係る伝導度変調型MOSFET
の構造を示す縦断面図である。 第９図は本発明に関連する参考例及び実施例に係る伝導
度変調型MOSFETの等価回路図である。 第10図はディスプレイ駆動用出力回路内に２重拡散MOSF
ETを用いた場合を示す回路図である。 第11図はディスプレイ駆動用出力回路内に伝導度変調型
MOSFETを用いた場合を示す回路図である。 第12図はディスプレイ駆動用出力回路内にアノードショ
ート型の伝導度変調型MOSFETを用いた場合を示す回路図
である。 第13図は従来のアノードショート型の伝導度変調型MOSF
ETの構造を示す断面図である。 〔符号の説明〕 １……埋込層 ２……伝導度変調層 ３……ベース領域 ４……ソース領域 ５……絶縁膜 ６……少数キャリア注入領域 6a……少数キャリア注入領域の端面 ７……ドレイン電極 ８……ゲート電極 ９……ソース電極 10……電極接合面 11……コンタクト領域 11a……コンタクト領域の端面 12……伝導度変調層の狭帯部 15……ソースコンタクト領域 16……グラフトベース 17……バッファ層 18……シリコン基板 19……埋込み層 41……アイソレーション 42……基板。FIG. 1 is a longitudinal sectional view showing the structure of a conductivity modulation type MOSFET according to a first reference example related to the present invention. FIG. 2 is a longitudinal sectional view showing the structure of a conductivity modulation type MOSFET according to a second reference example related to the present invention. FIG. 3 is a longitudinal sectional view showing the structure of a conductivity modulation type MOSFET according to a third reference example related to the present invention. FIG. 4 is a longitudinal sectional view showing a structure of a conductivity modulation type MOSFET according to a fourth reference example related to the present invention. FIG. 5 shows a conductivity modulation type MOSFET according to the first embodiment of the present invention.
It is a longitudinal cross-sectional view which shows the structure of. FIG. 6 is a longitudinal sectional view showing the structure of a conductivity modulation type MOSFET according to a fifth reference example relating to the present invention. FIG. 7 is a longitudinal sectional view showing the structure of a conductivity modulation type MOSFET according to a sixth reference example relating to the present invention. FIG. 8 shows a conductivity modulation type MOSFET according to a second embodiment of the present invention.
It is a longitudinal cross-sectional view which shows the structure of. FIG. 9 is an equivalent circuit diagram of a conductivity modulation type MOSFET according to a reference example and an example relating to the present invention. FIG. 10 shows a double diffusion MOSF in the output circuit for driving the display.
FIG. 3 is a circuit diagram showing a case where ET is used. Fig. 11 shows the conductivity modulation type in the display drive output circuit.
FIG. 3 is a circuit diagram showing a case where a MOSFET is used. FIG. 12 is a circuit diagram showing a case where an anode short type conductivity modulation type MOSFET is used in a display driving output circuit. Fig. 13 shows a conventional anode short type conductivity modulation type MOSF.
FIG. 3 is a cross-sectional view showing a structure of the ET. [Explanation of Reference Codes] 1 buried layer 2 conductivity modulation layer 3 base region 4 source region 5 insulating film 6 minority carrier injection region 6a end face of minority carrier injection region 7 …… Drain electrode 8 …… Gate electrode 9 …… Source electrode 10 …… Electrode junction surface 11 …… Contact area 11a …… End face of contact area 12 …… Narrow band part of conductivity modulation layer 15 …… Source contact area 16 …… graft base 17… buffer layer 18 …… silicon substrate 19 …… buried layer 41 …… isolation 42 …… substrate.
Claims (4)
拡散で形成された第２導電型領域及び第１導電型領域を
含むMIS部と、該伝導度変調層の表面側で該MIS部に対す
る隔離領域にて形成された第２導電型の少数キャリア注
入領域と、を有する伝導度変調型MISFETを備えた半導体
装置であって、 前記伝導度変調層の表面側で前記少数キャリア注入領域
に導電接触するドレイン電極は、前記伝導度変調層に対
して導電接触する所定面積の電極接合面を有し、前記伝
導度変調層の下層には第１導電型の埋込層を有してお
り、該埋込層は前記電極接合面下の伝導度変調層の下層
には形成されていないことを特徴とする伝導度変調型MI
SFETを備えた半導体装置。An MIS section including a second conductivity type region and a first conductivity type region formed by double diffusion on a surface side of a conductivity modulation layer of a first conductivity type, and a surface side of the conductivity modulation layer. And a second conductivity type minority carrier injection region formed in an isolation region with respect to the MIS portion. A drain electrode that is in conductive contact with the carrier injection region has an electrode bonding surface of a predetermined area that is in conductive contact with the conductivity modulation layer, and a buried layer of a first conductivity type is provided below the conductivity modulation layer. Wherein the buried layer is not formed under the conductivity modulation layer below the electrode junction surface.
Semiconductor device with SFET.
を備えた半導体装置において、前記少数キャリア注入領
域は、前記伝導度変調層の表面側で前記電極接合面下の
領域を取り巻くように形成されていることを特徴とする
伝導度変調型MISFETを備えた半導体装置。2. A conductivity modulation type MISFET according to claim 1.
Wherein the minority carrier injection region is provided with a conductivity modulation type MISFET, wherein the conductivity modulation type MISFET is formed so as to surround a region below the electrode junction surface on the surface side of the conductivity modulation layer. Semiconductor device.
を備えた半導体装置において、前記電極接合面は、第１
導電型のコンタクト領域を介して前記伝導度変調層に導
電接触していることを特徴とする伝導度変調型MISFETを
備えた半導体装置。3. The conductivity-modulated MISFET according to claim 1.
In the semiconductor device having:
A semiconductor device provided with a conductivity modulation type MISFET, wherein the semiconductor device is in conductive contact with the conductivity modulation layer via a conductivity type contact region.
拡散で形成された第２導電型領域及び第１導電型領域を
含むMIS部と、該伝導度変調層の表面側で該MIS部に対す
る隔離領域にて形成された第２導電型の少数キャリア注
入領域と、を有する伝導度変調型MISFETを備えた半導体
装置であって、 前記伝導度変調層の表面側で前記少数キャリア注入領域
に導電接触するドレイン電極は、前記伝導度変調層に対
して導電接触する所定面積の電極接合面を有し、前記伝
導度変調層の下面は第２導電型層に接しており、該第２
導電型層は高キャリア濃度で形成されていることを特徴
とする伝導度変調型MISFETを備えた半導体装置。4. An MIS portion including a second conductivity type region and a first conductivity type region formed by double diffusion on a surface side of a conductivity modulation layer of a first conductivity type, and a surface side of the conductivity modulation layer. And a second conductivity type minority carrier injection region formed in an isolation region with respect to the MIS portion. The drain electrode that is in conductive contact with the carrier injection region has an electrode bonding surface of a predetermined area that is in conductive contact with the conductivity modulation layer, and the lower surface of the conductivity modulation layer is in contact with the second conductivity type layer; The second
A semiconductor device comprising a conductivity modulation type MISFET, wherein the conductivity type layer is formed with a high carrier concentration.
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|---|---|---|---|
| US07/654,882 US5155562A (en) | 1990-02-14 | 1991-02-13 | Semiconductor device equipped with a conductivity modulation misfet |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2-33267 | 1990-02-14 | ||
| JP2-232236 | 1990-08-31 | ||
| JP23223690 | 1990-08-31 |
Publications (2)
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-
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- 1990-10-24 JP JP2286490A patent/JP2797688B2/en not_active Expired - Fee Related
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