JP6392703B2 - 窒化物半導体装置及びその製造方法 - Google Patents

Description

本明細書で開示する技術は、窒化物半導体装置及びその製造方法に関する。

ヘテロ接合を有する窒化物半導体積層体を備える窒化物半導体装置が開発されている。この窒化物半導体装置は、ヘテロ接合面近傍に形成される２次元電子ガス層をチャネルとして利用する。この窒化物半導体装置では、ドレイン電極とソース電極の間にゲート電極が設けられており、そのゲート電極の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。

非特許文献１及び非特許文献２に開示されるように、この種の窒化物半導体装置では、ゲート電極と窒化物半導体積層体の間にｐ型窒化物半導体層を介在させる技術が開発されている。ｐ型窒化物半導体層が設けられていると、ゲート電極が接地されたときに、ｐ型窒化物半導体層から伸びる空乏層が、ｐ型窒化物半導体層の下方の２次元電子ガス層の電子を枯渇させることができる。一方、ゲート電極に正電位が印加されると、空乏層が縮小し、ｐ型窒化物半導体層の下方に２次元電子ガス層が形成され、ドレイン電極とソース電極が２次元電子ガス層を介して導通する。このように、ｐ型窒化物半導体層が設けられている窒化物半導体装置は、ノーマリオフで動作することができる。

また、この種の窒化物半導体装置では、オン状態のドレイン電流がスイッチング中に減少する電流コラプス現象の発生が問題となっている。電流コラプス現象は、窒化物半導体積層体の表面準位又は窒化物半導体積層体とパッシベーション膜の間の界面準位に電荷が蓄積することが１つの原因だと考えられている。特許文献１は、電流コラプス現象を抑えるために、窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を形成する技術を開示する。表面層が窒化物半導体積層体上に設けられていることにより、窒化物半導体積層体の表面準位又は界面準位が減少し、電荷の蓄積が抑えられ、電流コラプス現象が抑えられる。

Injun Hwang et. al., ISPSD (2012), p.41 Y. Uemoto et. al., IEEE Transaction on Electron Devices, Vol.54 (2007), p.3393

特開２０１４−７２２５８号公報

窒化物半導体積層体上に形成される表面層の膜厚は、ゲートリーク電流の電流経路となるのを回避するために、薄くする必要がある。このため、特許文献１の窒化物半導体装置の製造方法は、窒化物半導体積層体上にｐ型窒化物半導体層を成膜する工程、ゲート形成領域以外のｐ型窒化物半導体層上にチタン層を成膜する工程、熱処理によってｐ型窒化物半導体層とチタン層を反応させて窒化チタンを形成する工程、窒化チタンをウェットエッチングにより除去する工程を備える。この製造方法では、チタン層とｐ型窒化物半導体層を反応させて窒化チタンを形成するときの熱処理時間を調整することで、ゲート形成領域以外の領域に未反応のｐ型窒化物半導体層を残存させる。また、この未反応のｐ型窒化物半導体層は、窒化チタンが形成されるときに窒素が吸い上げられることによってｉ型又はｎ型になる。これらの工程により、ゲート形成領域には膜厚が厚いｐ型窒化物半導体層が形成され、ゲート形成領域以外の領域には膜厚が薄い表面層が形成される。

しかしながら、熱処理時間の調整によって膜厚の薄い表面層を高精度に形成することは難しい。本明細書は、電流コラプス現象が抑えられた窒化物半導体装置及びその製造方法を提供する。

本明細書で開示する窒化物半導体装置の製造方法は、ヘテロ接合を有する窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程、表面層上にエッチングストッパ層を成膜する工程、エッチングストッパ層上にｐ型窒化物半導体層を成膜する工程、ｐ型窒化物半導体層の一部をエッチングしてエッチングストッパ層を露出させる工程、ｐ型窒化物半導体層上にゲート電極を形成する工程、及び、窒化物半導体積層体上であってｐ型窒化物半導体層を間に置いて対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程を備える。

上記製造方法によれば、表面層とｐ型窒化物半導体層の間にエッチングストッパ層が介在しているので、表面層を残しながらｐ型窒化物半導体層を除去することができる。したがって、上記製造方法によれば、窒化物半導体積層体と表面層の界面準位が少なく、電流コラプス現象が抑えられた窒化物半導体装置を製造することができる。

本明細書で開示する窒化物半導体装置は、ヘテロ接合を有する窒化物半導体積層体、ｉ型又は窒化物半導体の表面層、ドレイン電極、ソース電極、ｐ型窒化物半導体層、ゲート電極及びエッチングストッパ層を備える。表面層は、窒化物半導体層上に設けられている。ドレイン電極は、窒化物半導体積層体上に設けられている。ソース電極は、窒化物半導体積層体上に設けられており、ドレイン電極から離れて配置されている。ｐ型窒化物半導体層は、窒化物半導体積層体上に設けられており、ドレイン電極とソース電極の間であってドレイン電極とソース電極の双方から離れて配置されている。ゲート電極は、ｐ型窒化物半導体層上に設けられている。エッチングストッパ層は、表面層とｐ型窒化物半導体層の間に設けられている。

実施例の窒化物半導体装置の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 図１に示す窒化物半導体装置の製造する過程の要部断面図を模式的に示す。 変形例の窒化物半導体装置の要部断面図を模式的に示す。

以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有する。

本明細書で開示する窒化物半導体装置の製造方法は、ヘテロ接合を有する窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程、表面層上にエッチングストッパ層を成膜する工程、エッチングストッパ層上にｐ型窒化物半導体層を成膜する工程、ｐ型窒化物半導体層の一部をエッチングしてエッチングストッパ層を露出させる工程、ｐ型窒化物半導体層上にゲート電極を形成する工程、及び、窒化物半導体積層体上であってｐ型窒化物半導体層を間に置いて対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程を備えていてもよい。ゲート電極を形成する工程は、ドレイン電極及びソース電極を形成する工程に対して、先に実施されてもよいし、後に実施されてもよい。ドレイン電極とソース電極は、同時に形成されてもよいし、別工程で形成されてもよい。ドレイン電極とソース電極は、窒化物半導体積層体の上面に接するように形成されてもよく、表面層を介して窒化物半導体積層体上に形成されてもよい。本明細書で開示する窒化物半導体装置の製造方法はさらに、露出するエッチングストッパ層の少なくとも上層部をウェットエッチングにより除去する工程を備えていてもよい。エッチングストッパ層をウェットエッチングで除去する場合、表面層に加わる加工ダメージが抑えられる。

本明細書で開示する窒化物半導体装置は、ヘテロ接合を有する窒化物半導体積層体、ｉ型又は窒化物半導体の表面層、ドレイン電極、ソース電極、ｐ型窒化物半導体層、ゲート電極及びエッチングストッパ層を備えていてもよい。表面層は、窒化物半導体層上に設けられている。ドレイン電極は、窒化物半導体積層体上に設けられている。ソース電極は、窒化物半導体積層体上に設けられており、ドレイン電極から離れて配置されている。ドレイン電極とソース電極は、窒化物半導体積層体の上面に接するように形成されてもよく、表面層を介して窒化物半導体積層体上に形成されてもよい。ｐ型窒化物半導体層は、表面層上に設けられており、ドレイン電極とソース電極の間であってドレイン電極とソース電極の双方から離れて配置されている。ゲート電極は、ｐ型窒化物半導体層上に設けられている。エッチングストッパ層は、表面層とｐ型窒化物半導体層の間に設けられている。

本明細書で開示する窒化物半導体装置及びその製造方法において、エッチングストッパ層は、表面層及びｐ型窒化物半導体層のいずれの組成とも異なる組成の窒化物半導体であってもよい。この場合、ｐ型窒化物半導体層をエッチングするときに、ｐ型窒化物半導体層を選択的に除去することができる。さらに、エッチングストッパ層をウェットエッチングするときに、エッチングストッパ層を選択的に除去し、加工ダメージの少ない表面層を残存させることができる。

例えばエッチングストッパ層は、ＩｎＡｌＮ又はＡｌＮであってもよい。この材料のエッチングストッパ層は、水酸化アンモニウム水溶液（NH₄OH）又は水酸化テトラメチルアンモニウム水溶液（TMAH）等のアルカリ水溶液を用いてエッチング可能である。

本明細書で開示する窒化物半導体装置及びその製造方法において、窒化物半導体積層体は、電子走行層及びバリア層を有していてもよい。電子走行層の半導体材料は、Ｉｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、バリア層の半導体材料は、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}ＮのバンドギャップがＩｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎのバンドギャップよりも大きいのが望ましい。ｐ型窒化物半導体層の半導体材料は、Ｉｎ_ＸｃＡｌ_ＹｃＧａ_{１−Ｘｃ−Ｙｃ}Ｎ（０≦Ｘｃ≦１、０≦Ｙｃ≦１、０≦Ｘｃ＋Ｙｃ≦１）である。ｐ型窒化物半導体層の組成は、バリア層の組成と同一でもよい。表面層の半導体材料は、Ｉｎ_ＸｄＡｌ_ＹｄＧａ_{１−Ｘｄ−Ｙｄ}Ｎ（０≦Ｘｄ≦１、０≦Ｙｄ≦１、０≦Ｘｄ＋Ｙｄ≦１）である。

図１に示されるように、窒化物半導体装置１は、ＨＦＥＴ（Heterostructure Field Effect Transistor）又はＨＥＭＴ（High Electron Mobility Transistor）と称される種類であり、基板１２、バッファ層１４、窒化物半導体積層体１６、表面層２２、エッチングストッパ層２４、ｐ型窒化物半導体層２６、パッシベーション膜２８、ドレイン電極３２、ソース電極３４及びゲート電極３６を備える。

基板１２の材料には、窒化物半導体系の半導体材料が結晶成長可能なものが用いられている。基板１２の材料には、一例では窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。

バッファ層１４は、基板１２の上面に接して設けられている。バッファ層１４の材料には、一例ではノンドープの窒化ガリウム（i-GaN）、ノンドープの窒化アルミニウム（i-AlN）、ノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられる。バッファ層１４は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１２上に低温下で積層されている。

窒化物半導体積層体１６は、電子走行層１５及びバリア層１７を有する。電子走行層１５は、バッファ層１４の上面に接して設けられている。電子走行層１５の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。電子走行層１５は、有機金属気相成長法を利用して、バッファ層１４上に積層されている。バリア層１７は、電子走行層１５の上面に接して設けられている。バリア層１７の材料には、一例ではノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられている。バリア層１７のアルミニウムの組成比は約５〜３０％であり、その厚みは約５〜３０ｎｍであるのが望ましい。バリア層１７は、有機金属気相成長法を利用して、電子走行層１５上に積層されている。バリア層１７のバンドギャップは、電子走行層１５のバンドギャップよりも大きい。このため、電子走行層１５とバリア層１７のヘテロ接合面には、２次元電子ガス層が形成される。

表面層２２は、バリア層１７の上面に接して設けられており、ドレイン電極３２とソース電極３４の間に亘って配置されている。表面層２２の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。表面層２２の厚みは、約２〜５ｎｍであるのが望ましい。一例では、表面層２２の厚みが約２ｎｍである。なお、表面層２２の材料には、シリコンがドープされた窒化ガリウム（n-GaN）が用いられてもよい。この場合、表面層２２のシリコンのドーパント濃度は、一例では１×１０¹⁴〜１×１０¹⁷ｃｍ^-3であるのが望ましい。表面層２２は、有機金属気相成長法を利用して、バリア層１７上に積層されている。

エッチングストッパ層２４は、表面層２２の上面に接して設けられており、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されている。エッチングストッパ層２４は、表面層２２とｐ型窒化物半導体層２６の間に介在して設けられている。エッチングストッパ層２４の材料には、ドライエッチングにおいて、ｐ型窒化物半導体層２６のエッチングレートよりも小さいエッチングレートを有するものが用いられる。さらに、エッチングストッパ層２４の材料には、ウェットエッチングにおいて、表面層２２のエッチングレートよりも大きいエッチングレートとなるものが用いられる。エッチングストッパ層２４の材料には、一例ではＡｌＮ（窒化アルミニウム）が用いられる。エッチングストッパ層２４の厚みは、約１〜５ｎｍであるのが望ましい。一例では、エッチングストッパ層２４の厚みが約１ｎｍである。エッチングストッパ層２４は、有機金属気相成長法を利用して、表面層２２上に積層されている。

ｐ型窒化物半導体層２６は、エッチングストッパ層２４の上面に接して設けられており、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されている。ｐ型窒化物半導体層２６の材料には、一例ではマグネシウムがドープされた窒化アルミニウムガリウム（p-AlGaN）が用いられている。ｐ型窒化物半導体層２６のマグネシウムのドーパント濃度は、一例では、１×１０¹⁸〜１×１０²⁰ｃｍ^-3である。ｐ型窒化物半導体層２６の組成は、バリア層１７の組成と同一である。ｐ型窒化物半導体層２６の厚みは、約３０〜１００ｎｍであるのが望ましい。一例では、ｐ型窒化物半導体層２６のアルミニウムの組成比が約１８％であり、その厚みが約３０ｎｍである。ｐ型窒化物半導体層２６は、有機金属気相成長法を利用して、バリア層１７の上面に積層されている。

ドレイン電極３２及びソース電極３４の各々は、表面層２２の開口２２ａ，２２ｂを通過してバリア層１７の上面に接して設けられている。ドレイン電極３２とソース電極３４は、ｐ型窒化物半導体層２６を間に置いて対向する位置に配置されている。ドレイン電極３２の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ドレイン電極３２の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。ソース電極３４の材料にも、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ソース電極３４の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極３２及びソース電極３４の各々は、電子走行層１５とバリア層１７のヘテロ接合面に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ドレイン電極３２及びソース電極３４の各々は、電子ビーム蒸着技術を利用して、バリア層１７の上面に積層されている。なお、この例では、ドレイン電極３２及びソース電極３４の各々が表面層２２の開口２２ａ，２２ｂを通過してバリア層１７の上面に接しているので、コンタクト抵抗が低い。この例に代えて、ドレイン電極３２及びソース電極３４の各々は、表面層２２を介してバリア層１７上に形成されていてもよい。

ゲート電極３６は、ｐ型窒化物半導体層２６の上面に接して設けられている。ゲート電極３６の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ゲート電極３６の材料には、一例ではニッケルと金の積層電極が用いられている。これにより、ゲート電極３６は、ｐ型窒化物半導体層２６に対してオーミック接触可能に構成されている。ゲート電極３６は、電子ビーム蒸着技術を利用して、ｐ型窒化物半導体層２６の上面に積層されている。なお、ゲート電極３６の材料には、窒化物半導体系の材料に対してショットキー接触可能な材料が用いられてもよい。

パッシベーション膜２８は、表面層２２の上面に接して設けられている。パッシベーション膜２８は、ドレイン電極３２、ソース電極３４及びゲート電極３６を露出させるように、それら電極以外の領域を被覆する。パッシベーション膜２８の材料には、一例では酸化シリコン（SiO₂）が用いられている。パッシベーション膜２８は、プラズマＣＶＤ技術を利用して、表面層２２の上面に被膜される。なお、パッシベーション膜２８の材料は、プラズマＣＶＤ技術を利用して成膜される窒化シリコン（SiN）、原子層積層法を利用して成膜される酸化アルミニウム（Al₂O₃）、スパッタ又はＭＯＣＶＤ技術を利用して成膜される窒化アルミニウム（AlN）であってもよい。

次に、窒化物半導体装置１の動作を説明する。窒化物半導体装置１は、ドレイン電極３２に正電位が印加され、ソース電極３４に接地電位が印加されて用いられる。ゲート電極３６が接地されているとき、ｐ型窒化物半導体層２６から伸びる空乏層が、ｐ型窒化物半導体層２６の下方において、電子走行層１５とバリア層１７のヘテロ接合面近傍の２次元電子ガス層の電子を枯渇させる。このため、ドレイン電極３２とソース電極３４の間の電流経路は、このｐ型窒化物半導体層２６が対向するヘテロ接合面において遮断され、窒化物半導体装置１はオフになる。

ゲート電極３６に正電位が印加されると、ｐ型窒化物半導体層２６から伸びていた空乏層が縮小し、ｐ型窒化物半導体層２６の下方においても、電子走行層１５とバリア層１７のヘテロ接合面近傍に２次元電子ガス層が発生する。ソース電極３４から注入された電子は、２次元電子ガス層を介してドレイン電極３２に流れ、窒化物半導体装置１はオンになる。このように、窒化物半導体装置１は、ノーマリオフで動作する。

窒化物半導体装置１は、ゲート電極３６とドレイン電極３２の間に表面層２２が設けられている。表面層２２は、バリア層１７の上面に接して設けられており、バリア層１７とパッシベーション膜２８の間に介在する。このため、バリア層１７とパッシベーション膜２８が直接的に接する場合の界面準位に比して、バリア層１７と表面層２２の間の界面準位は少ない。さらに、後述の製造方法で説明するように、表面層２２は、結晶欠陥の少ない高品質な状態で成膜されている。このため、表面層２２とパッシベーション膜２８の間の界面準位も少ない。このため、これらの界面準位に電荷が蓄積することが抑えられ、電流コラプス現象が抑えられる。なお、電流コラプスを抑えるという点では、表面層２２の半導体材料がＧａＮであるのが望ましい。一方、表面層２２の半導体材料がアルミニウム又はインジウムを含む場合、特に、表面層２２に含まれるアルミニウムがバリア層１７に含まれるアルミニウムよりも多い場合、表面層２２の下方において電子走行層１５とバリア層１７の間の２次元電子ガス層の電子密度が濃くなり、オン抵抗が低下する。表面層２２の半導体材料は、所望する特性に応じて調整可能である。

窒化物半導体装置１では、ｐ型窒化物半導体層２６とバリア層１７の間に表面層２２及びエッチングストッパ層２４が介在する。例えば、これら表面層２２及びエッチングストッパ層２４が設けられていない場合、ｐ型窒化物半導体層２６とバリア層１７で構成される寄生ダイオードが存在することになり、この結果、窒化物半導体装置１がオンするときに、ゲート電極３６に正電位が印加されると、この寄生ダイオードが順バイアスされる。しかしながら、窒化物半導体装置１では、ｐ型窒化物半導体層２６とバリア層１７の間に表面層２２及びエッチングストッパ層２４が介在する。これら表面層２２及びエッチングストッパ層２４の電気抵抗値は大きいので、寄生ダイオードを介したゲートリーク電流が抑えられ、消費電力の増大が抑えられる。

次に、窒化物半導体装置１の製造方法を説明する。まず、図２に示されるように、基板１２上にバッファ層１４、電子走行層１５及びバリア層１７を積層する。バッファ層１４、電子走行層１５及びバリア層１７は、有機金属気相成長法を利用して、基板１２上に順に結晶成長される。

次に、図３に示されるように、有機金属気相成長法を利用して、バリア層１７の上面に表面層２２を結晶成長する。

次に、図４に示されるように、有機金属気相成長法を利用して、表面層２２の上面にエッチングストッパ層２４を結晶成長する。

次に、図５に示されるように、有機金属気相成長法を利用して、エッチングストッパ層２４の上面にｐ型窒化物半導体層２６を結晶成長する。

次に、図６に示されるように、ドライエッチング技術を利用して、ｐ型窒化物半導体層２６の一部を除去してエッチングストッパ層２４を露出させる。ドライエッチングで用いられるエッチングガスの主成分は塩素ガス（Cl₂）である。上記したように、ｐ型窒化物半導体層２６の半導体材料は窒化アルミニウムガリウム（AlGaN）であり、エッチングストッパ層２４の半導体材料は窒化アルミニウム（AlN）である。このため、エッチングストッパ層２４に対するｐ型窒化物半導体層２６のエッチング選択比が大きく、ｐ型窒化物半導体層２６のみが選択的に除去される。

次に、図７に示されるように、ウェットエッチング技術を利用して、露出するエッチングストッパ層２４を除去し、表面層２２を露出させる。ウェットエッチングで用いられるエッチング液は水酸化アンモニウム水溶液（NH₄OH）である。上記したように、エッチングストッパ層２４の半導体材料は窒化アルミニウム（AlN）であり、表面層２２の半導体材料は窒化ガリウム（GaN）である。このため、表面層２２に対するエッチングストッパ層２４のエッチング選択比が大きく、エッチングストッパ層２４が選択的に除去される。また、ウェットエッチング技術を利用してエッチングストッパ層２４が除去されるので、表面層２２の上層部には加工ダメージが少ない。

次に、図８に示されるように、ドライエッチング技術を利用して、表面層２２の一部に開口２２ａ，２２ｂを形成する。バリア層１７の上面は、表面層２２の開口２２ａ，２２ｂにおいて露出する。

次に、図９に示されるように、電子ビーム蒸着技術を利用して、表面層２２の開口２２ａ，２２ｂに露出するバリア層１７の上面にドレイン電極３２及びソース電極３４を形成する。次に、電子ビーム蒸着技術を利用して、ｐ型窒化物半導体層２６の上面にゲート電極３６を形成する。最後に、パッシベーション膜２８を成膜すると、図１に示す窒化物半導体装置１が完成する。

上記製造方法は、表面層２２とｐ型窒化物半導体層２６の間にエッチングストッパ層２４を介在させることを特徴としている。これにより、ドライエッチング技術を利用してｐ型窒化物半導体層２６を加工するときに、エッチングストッパ層２４でエッチングを高精度に停止させることができる。例えば、エッチングストッパ層２４が設けられていない場合、製造誤差によって表面層２２を超えてバリア層１７がエッチングされ、バリア層１７の表面に加工ダメージが残ることが懸念される。一方、上記製造方法では、そのような事態を回避することができる。したがって、バリア層１７と表面層２２の界面準位が少なく、電荷の蓄積が抑えられ、電流コラプス現象が抑えられる。さらに、上記製造方法は、ウェットエッチング技術を利用してエッチングストッパ層２４を除去するので、このときにも、表面層２２に加工ダメージが残ることが抑えられる。これにより、表面層２２とパッシベーション膜２８の界面準位も少なく、電荷の蓄積が抑えられ、電流コラプス現象が抑えられる。

図１０に、変形例の窒化物半導体装置２を示す。窒化物半導体装置２では、ｐ型窒化物半導体層２６とドレイン電極３２の間、及び、ｐ型窒化物半導体層２６とソース電極３４の間のエッチングストッパ層２４の膜厚が薄い。この窒化物半導体装置２は、図７の製造過程のウェットエッチングにおいて、エッチングストッパ層２４の上層部のみを除去することで製造される。ｐ型窒化物半導体層２６をドライエッチング加工するときの加工ダメージは、エッチングストッパ層２４の上層部のみに存在しているので、この上層部のみをウェットエッチングで除去しても、電流コラプス現象を抑える効果が得られる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：窒化物半導体装置、 １２：基板、 １４：バッファ層、 １５：電子走行層、 １６：窒化物半導体積層体、 １７：バリア層、 ２２：表面層、 ２４：エッチングストッパ層、 ２６：ｐ型窒化物半導体層、 ２８：パッシベーション膜、 ３２：ドレイン電極、 ３４：ソース電極、 ３６：ゲート電極

Claims (6)

1. 窒化物半導体装置の製造方法であって、
   ヘテロ接合を有する窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程と、
   前記表面層上にエッチングストッパ層を成膜する工程と、
   前記エッチングストッパ層上にｐ型窒化物半導体層を成膜する工程と、
   前記エッチングストッパ層に対する前記ｐ型窒化物半導体層のエッチング選択比が大きいエッチャントを用いて前記ｐ型窒化物半導体層の一部をエッチングして前記ｐ型窒化物半導体層とは異なる組成の材料である前記エッチングストッパ層を露出させる工程と、
   前記ｐ型窒化物半導体層上にゲート電極を形成する工程と、
   前記窒化物半導体積層体上であって前記ｐ型窒化物半導体層を間に置いて対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程と、を備える製造方法。
2. 露出する前記エッチングストッパ層の少なくとも上層部をウェットエッチングにより除去する工程をさらに備える、請求項１に記載の製造方法。
3. 前記エッチングストッパ層は、前記表面層及び前記ｐ型窒化物半導体層のいずれの組成とも異なる組成の窒化物半導体である、請求項２に記載の製造方法。
4. 前記エッチングストッパ層は、ＩｎＡｌＮ又はＡｌＮである、請求項３に記載の製造方法。
5. 窒化物半導体装置であって、
   ヘテロ接合を有する窒化物半導体積層体と、
   前記窒化物半導体積層体上に設けられているｉ型又はｎ型の窒化物半導体の表面層と、
   前記窒化物半導体積層体上に設けられているドレイン電極と、
   前記窒化物半導体積層体上に設けられており、前記ドレイン電極から離れて配置されているソース電極と、
   前記表面層上に設けられており、前記ドレイン電極と前記ソース電極の間であって前記ドレイン電極と前記ソース電極の双方から離れて配置されているｐ型窒化物半導体層と、
   前記ｐ型窒化物半導体層上に設けられているゲート電極と、
   前記表面層と前記ｐ型窒化物半導体層の間に設けられているエッチングストッパ層と、を備えており、
   前記エッチングストッパ層は、前記表面層及び前記ｐ型窒化物半導体層のいずれの組成とも異なる組成の窒化物半導体であり、
   前記エッチングストッパ層は、ＩｎＡｌＮ又はＡｌＮである、窒化物半導体装置。
6. 窒化物半導体装置の製造方法であって、
   ヘテロ接合を有する窒化物半導体積層体上にｉ型又はｎ型の窒化物半導体の表面層を成膜する工程と、
   前記表面層上にエッチングストッパ層を成膜する工程と、
   前記エッチングストッパ層上にｐ型窒化物半導体層を成膜する工程と、
   前記ｐ型窒化物半導体層の一部をエッチングして前記エッチングストッパ層を露出させる工程と、
   露出する前記エッチングストッパ層の少なくとも上層部をウェットエッチングにより除去する工程と、
   前記ｐ型窒化物半導体層上にゲート電極を形成する工程と、
   前記窒化物半導体積層体上であって前記ｐ型窒化物半導体層を間に置いて対向する位置の一方にドレイン電極を形成し、他方にソース電極を形成する工程と、を備える製造方法。
   

Images