JP6369086B2 - 物理量センサー、センサーユニット、電子機器及び移動体 - Google Patents

Description

本発明は、物理量センサー、センサーユニット、電子機器及び移動体等に関する。

加速度センサー素子が組込まれる機器は、加速度センサー素子が単独で搭載されるものに限らず、他のセンサー素子（例えば、ジャイロセンサー素子、脈拍センサー素子、力学センサー素子）と一緒に使われる場合が多い。特許文献１には、加速度センサー素子及びジャイロセンサー素子からのアナログ出力信号を、共通のデジタル−アナログ（Ａ／Ｄ）コンバーターでＡ／Ｄ変換している。特許文献１によれば、また、Ａ／Ｄコンバーターの変換タイミングを外部の高精度クロックになどによって生成することにより、高精度な同期は可能となる。

特開平９−２４３３６６号公報

しかし、特許文献１の方式では加速度センサー及びジャイロセンサーからアナログ出力信号を得るために、加速度センサー及びジャイロセンサーを常時動作させる必要があり、低消費電力化を図ることが困難である。

一方、加速度センサー素子とＩＣとで加速度センサーを構成する場合、ＩＣは内部発振回路にて動作され、加速度センサー素子は内部発振回路の発振周波数に従った計測タイミンクで計測される。複数種のセンサーが機器に搭載される場合には、加速度センサーの内部発振回路による計測タイミングと、他のセンサーでの計測タイミングとの正確な同期をとることが難しい。また、加速度センサー素子のための内部発振回路の発振クロックと、その加速度センサーに接続される機器内にて加速度度計測値を処理するＣＰＵの動作システムクロックとの同期をとりたい場合もある。さらに、正確な加速度計測値の周波数成分を取得するためには、内部クロックに頼らずに、高精度な外部クロックに同期させて計測をしたい場合が考えられる。

特に低消費電力とするために最低限必要なサンプリングレートで計測を行わせる場合は、単にレジスタに保持している加速度計測値を読み出すことによるだけでは、読み出した時刻と実際に計測された時刻との間に大きな隔たりが生じる虞がある。

本発明の幾つかの態様は、消費電力の少ないモードで物理量を計測することができる物理量センサー、センサーユニット、電子機器及び移動体を提供することを目的とする。

本発明の他のいくつかの態様は、物理量センサー素子と他の物理量センサー素子との同期計測を可能とするセンサーユニット、電子機器及び移動体を提供することを目的とする。

（１）本発明の一態様は、
物理量センサー素子と、前記物理量センサー素子に接続されたＩＣと、を有し、前記ＩＣは、イネーブルまたはディスイネーブルに切り替えられるアナログ電源回路と、前記アナログ電源回路から電圧が供給され、前記物理量センサー素子からの信号を処理する信号処理部と、外部トリガーに基づいて処理期間を設定し、前記処理期間内に前記アナログ電源回路をイネーブルとして、前記物理量センサー素子からの物理量信号を前記信号処理部にて前記処理期間毎に間欠的に処理させる制御回路と、を有する物理量センサーに関する。

本発明の一態様によれば、外部トリガーに基づいて処理期間が設定され、処理期間内にアナログ電源回路をイネーブルとして、物理量センサー素子からの物理量信号を信号処理部にて処理期間毎に間欠的に処理させるので、消費電力の少ないモードで物理量を計測することができる

（２）本発明の一態様では、前記制御回路は、前記外部トリガーが設定される毎に前記処理期間を設定する間欠計測モードと、前記物理量センサー素子からの物理量信号を前記信号処理部が連続的に処理する連続計測モードと、切り替え可能とすることができる。

このように、連続計測モードよりもデータ量が少なくて済む場合などには、間欠測定モードに設定して、消費電力を低減することができる。

（３）本発明の一態様では、前記ＩＣは、前記外部トリガーが入力される外部端子を有することができる。

外部トリガーを、外部端子を介して入力するハードウェアトリガー方式は、物理量センサーが接続される機器のＣＰＵの負担を少なくできる点で優れている。

（４）本発明の一態様では、前記ＩＣは、インターフェイス回路を有し、前記制御回路には、前記インターフェイス回路を介して前記外部トリガーを入力しても良い。

通信プロトコルを用いたソフトウェアトリガー方式は、兼用される割り込み端子を他の用途に使用する機会を減少させない点で優れている。

（５）本発明の一態様では、前記ＩＣは、前記外部トリガーに基づいて生成されるビジーフラグを格納する第１レジスタをさらに有し、前記制御回路は、前記第１レジスタのビジーフラグに基づいて、前記処理期間中に入力される外部トリガーを無視することができる。

こうすると、外部トリガーが処理期間中に入力される毎に、処理期間が再設定されることを防止できる。

（６）本発明の一態様では、前記物理量センサー素子は、第１容量形成部と第２容量形成部とを含み、前記第１，第２容量形成部からの差動信号を出力し、前記信号処理部は、前記差動信号の差分を増幅する差動増幅回路と、前記差動増幅回路の出力を、異なるゲインで増幅できるプログラマブルゲインアンプと、を有し、前記制御回路は、前記処理期間中に、前記差動増幅回路をイネーブルとした後に、前記プログラマブルゲインアンプをイネーブルとすることができる。

このように、差動増幅回路で信号処理している間は、プログラマブルゲインアンプをイネーブルさせるタイミングを遅らせることで、消費電力を低減できる。

（７）本発明の一態様では、前記信号処理部は、前記差動信号が入力される第１，第２の差動信号線と、前記第１容量形成部と前記第２容量形成部との間のオフセット量を格納する第２レジスタと、前記オフセット量に基づいて容量が設定され、前記第１，第２の差動信号線の一方に接続される可変容量と、をさらに有し、前記制御回路は、前記差動増幅回路をイネーブルとした後であって、前記プログラマブルゲインアンプをイネーブルとする前に、前記可変容量をリセットすることができる。

差動増幅回路は、処理期間または間欠測定モードでは、イネーブル状態が維持されている。一方、物理量検出するには、予め設定されているオフセット量に基づいて可変容量をリセットする必要がある。この可変容量のリセットは、処理期間または間欠測定モードの当初にてプログラマブルゲインアンプをイネーブルとする前に実施することができる。

（８）本発明の一態様では、前記物理量センサー素子は、複数の検出軸の各々に、前記第１容量形成部と前記第２容量形成部とを含み、前記第２レジスタは、前記複数の検出軸毎に前記オフセット量を格納し、前記信号処理部は、前記複数の検出軸の物理量信号を、前記処理期間中にシリアル処理し、前記制御回路は、前記処理期間を前記複数の検出軸毎に分割した分割処理期間の各々にて、前記プログラマブルゲインアンプをイネーブルとする前に、前記可変容量をリセットすることができる。

差動増幅回路は、処理期間または間欠測定モードでは、イネーブル状態が維持されている。一方、各軸について物理量を検出するには、軸毎に予め設定されているオフセット量に基づいて可変容量をリセットする必要がある。この可変容量のリセットは、各々の分割処理期間の当初にてプログラマブルゲインアンプをイネーブルとする前に実施することができる。

（９）本発明の一態様では、前記信号処理部は、前記プログラマブルゲインアンプの出力をアナログ−デジタル変換するアナログ−デジタル変換器をさらに有し、前記制御回路は、前記アナログ−デジタル変換器が前記複数の検出軸の一軸の物理量信号をデジタル変換した後から、前記複数の検出軸の他の一軸の物理量信号をデジタル変換する前に、前記アナログ−デジタル変換器をディスイネーブルにすることができる。

アナログ−デジタル変換器は、物理量信号のデジタル変換分解能に応じて変換に要する時間が異なり、分解能が低ければ変換時間は短縮される。特にデジタル変換分解能が低い場合には、各軸の物理量信号をアナログ−デジタル変換する動作期間の間に、アナログ−デジタル変換器をディスイネーブルとしている。それにより、消費電力を低減できる。

（１０）本発明の一態様では、前記物理量センサー素子は、温度センサー素子を含み、
前記信号処理部は、前記温度センサー素子からの温度信号と、前記物理量信号とを、前記処理期間中にシリアル処理し、前記制御回路は、前記温度信号をシリアル処理する分割処理期間にて、前記プログラマブルゲインアンプをイネーブルとした後に、前記アナログ−デジタル変換器をイネーブルにすることができる。

物理量信号を温度補償するために温度信号が必要となる場合がある。そのために、物理量信号と共に温度信号が検出される。処理期間または間欠測定モードの当初にて温度信号をシリアル処理する分割処理期間にて、温度信号が入力されるプログラマブルゲインアンプが先ずイネーブルされ、その後にアナログ−デジタル変換器をイネーブルしている。プログラマブルゲインアンプで信号処理している間は、アナログ−デジタル変換器をイネーブルさせるタイミングを遅らせることで、消費電力を低減できる。

（１１）本発明の他の態様に係るセンサーユニットでは、（１）〜（１０）に記載の物理量センサーである第１物理量センサーと、前記第１物理量センサーが検出する物理量以外の物理量を検出する第２物理量センサーと、を有し、前記第１物理量センサーの前記信号処理部と、前記第２物理量センサーの信号処理部とは、前記外部トリガーに基づいて信号処理を開始するセンサーユニットに関する。

第１物理量センサーの信号処理部と、第２物理量センサーの信号処理部とが、外部トリガーに基づいて信号処理を開始することで、２つの異なる物理量検出信号の位相を一致させることができる。それにより、例えば第１物理量信号が加速度信号であり、第２物理量信号が脈波信号である時、脈波信号に含まれる体動を加速度信号に基づいて除去することができる。

（１２）本発明のさらに他の態様に係るセンサーユニットでは、（１）〜（１０）に記載の物理量センサーである第１物理量センサーと、前記第１物理量センサーが検出する物理量以外の物理量を検出する第２物理量センサーと、を有し、前記第１物理量センサーの前記信号処理部と、前記第２物理量センサーの信号処理部とは、同一周波数にて信号処理することができる。

第１物理量センサーの信号処理部と、第２物理量センサーの信号処理部とが、同一周波数にて信号処理することで、周波数が同一の信号同士の位相合わせを行うことができる。よって、例えば第１物理量信号が加速度信号であり、第２物理量信号が脈波信号である時、脈波信号に含まれる体動を加速度信号に基づいて除去することができる。

（１３）本発明のさらに他の態様は、（１）〜（１０）に記載の物理量センサーを有する電子機器に関する。

（１４）本発明のさらに他の態様は、（１）〜（１０）に記載の物理量センサーを有する移動体に関する。

これらの電子機器および移動体も、上述した物理量センサーの作用・効果を奏することができる。

（１５）本発明のさらに他の態様は、外部トリガーに基づいて処理期間を設定し、前記処理期間に亘ってアナログ電源回路をイネーブルに設定し、イネーブルとなった前記アナログ電源回路から信号処理部に電圧を供給し、物理量センサー素子から入力される信号を前記処理期間毎に間欠的に処理する物理量検出方法に関する。

本発明方法によれば、外部トリガーに基づいて処理期間が設定され、処理期間内にアナログ電源回路をイネーブルとして、物理量センサー素子からの物理量信号を信号処理部にて処理期間毎に間欠的に処理させるので、消費電力の少ないモードで物理量を計測することができる

本発明の一実施形態に係る物理量センサーを示す図である。 図２（Ａ）（Ｂ）は、物理量センサー素子の一例である差動容量型センサー素子を示す図である。 物理量センサーのブロック図である。 ＩＣの電源系のブロック図である。 １回計測モードの外部トリガーが端子を介して入力される実施形態を示す図である。 １回計測モードの外部トリガーがインターフェイスを介して入力される実施形態を示す図である。 外部トリガーをハードウェアトリガーとしてＩＣに入力させる例を示すブロック図である。 外部トリガーをソフトウェアトリガーとしてＩＣに入力させる例を示すブロック図である。 物理量センサーの動作タイミングチャートである。 外部トリガーの二重入力の禁止を説明するためのタイミングチャートである。 １回測定モードの計測シーケンスを示す図である。 第１レギュレータの回路図である。 図１２の第１レギュレータを改良した回路図である。 第２レギュレータの回路図である。 複合センサーユニットのブロック図である。 電子機器の一具体例としてのスマートフォンの構成を概略的に示す概念図である。 電子機器の他の具体例としてのデジタルスチルカメラの構成を概略的に示す概念図である。 移動体の一具体例としての自動車の構成を概略的に示す概念図である。

以下、添付図面を参照しつつ本発明の一実施形態を説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

（１）加速度センサー
図１は、本発明の物理量センサーの一実施形態に係る加速度センサーを示す。加速度センサー１は、例えば，インターポーザー基板２と、インターポーザー基板２上に形成されたガラス基板３と、ガラス基板３上に例えばＳｉ（シリコン）等の半導体材料を用いたＭＥＭＳ（Micro Electro Mechanical Systems）により形成された加速度センサー素子１０と、ＭＥＭＳキャップ４と、ＭＥＭＳキャップ４上に形成された加速度検出回路である集積回路（ＩＣ）１００とを有する。ＩＣ１００はインターポーザー基板２及びガラス基板３上に形成された電極部に例えばワイヤーボンディング接続されている。インターポーザー基板２上に搭載物３，１０，４，１００はモールド５により封止されている。

（２）加速度センサー素子
図２（Ａ）は、図１の加速度センサー素子１０として用いられる例えば差動容量型センサー素子の構造を例示する図である。差動容量型加速度センサー素子１０は、固定部２０と可動部３０とを有する。固定部２０は、基板（図示略）に固定されている部材である。可動部３０は、加速度に応じて変位する構造体の一例であり、錘部３１とばね部３２とを有する。ばね部３２の一端は基板に固定されており、他端は錘部３１に接続されている。錘部３１は、ばね部３２により支持されている。図２（Ｂ）に示すように差動容量型加速度センサー素子１０に加速度ａが加えられると、質量ｍの錘部３１には、Ｆ＝ｍａの力が働く。この力により、ばね部３２は変形し、錘部３１は固定部２０に対して相対的に変位する。

錘部３１は、可動電極３１Ａおよび可動電極３１Ｂを有する。固定部２０は、固定電極２１〜２４を有する。可動電極３１Ａは固定電極２１，２２の間に配置され、可動電極３１Ｂは固定電極２３，２４の間に配置される。差動容量型加速度センサー素子１０は、例えば、Ｓｉ（シリコン）等の半導体材料と、半導体加工技術を用いたＭＥＭＳ（Micro Electro Mechanical Systems）で形成される。

ここで、可動電極３１Ａと固定電極２１とのペアと、可動電極３１Ｂと固定電極２３とのペアとを、第１容量形成部４１と称する。同様に、可動電極３１Ａと固定電極２２とのペアと、可動電極３１Ｂと固定電極２４とのペアとを、第２容量形成部４２と称する。差動容量型加速度センサー素子１０は、第１容量形成部４１の一端１１と、第２容量形成部４２の一端１２と、第１，第２容量形成部４１，４２の共通端１３とを含む。図２（Ｂ）に示す加速度ａが作用したとき、第１容量形成部４１の容量値は減少する一方で、第２容量形成部４２の容量値は増大する。このため、共通端１３に電荷を供給した状態で錘部３１に加速度ａが作用すると、第１，第２容量形成部４１，４２の一端１１，１２からそれぞれ出力される電荷（信号）は絶対値が等しく符号が逆の差動信号対となる。

（３）加速度センサーの回路図
図２（Ｂ）は、加速度ａが作用する一軸方向の加速度を検出する例について説明した。図３に示すか速度センサー１には、検出軸をＮ（Ｎは２以上の整数）軸とし、例えばＮ＝３とする場合の直交三軸（広義には交差Ｎ軸）であるＸ軸、Ｙ軸およびＺ軸をそれぞれの検出軸とする第１〜第３の差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚが設けられている。

第１〜第３の差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚの各々は、図２（Ａ）に示す第１，第２容量形成部４１，４２を有し、第１，第２容量形成部４１，４２の固定容量間には軸毎に異なるオフセットがある。オフセットがあるまま加速度を検出すると、加速度が作用しない時でも加速度が存在する値が出力されてしまう。そこで、オフセット調整（キャリブレーション）が必要となる。

ＩＣ１００は、可変容量であるオフセット調整容量１２０が設けられている。オフセット調整容量１２０は、第１容量形成部４１および第２容量形成部４２の各々の固定容量間でのオフセット量に基づく容量値に軸毎にリセットされる

ＩＣ１００には、第１〜第３の差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚから時分割で電荷が入力される。この時分割駆動のために、スイッチング駆動されるマルチプレクサー１１０が設けられている。

マルチプレクサー１１０の後段には、アナログ回路である容量検出回路（広義には信号処理部）１３０として、例えば電荷−電圧変換（ＱＶ）アンプ１３１、プログラマブルゲインアンプ（ＰＧＡ）１３２及びアナログ−デジタル変換器（ＡＤＣ）１３３等を有する。ＱＶアンプ１３１は、時分割入力される差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚからの電荷を電圧に変換する。差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚからの出力は差動信号であるから、ＱＶアンプ１３１は差動増幅回路として機能する。ＰＧＡ１３２は、ＱＶアンプ１３１の出力を、各軸毎に設定されたゲインで増幅する。ＡＤＣ１３３は、ＰＧＡ１３２の出力をアナログ−デジタル変換する。

ＡＤＣ１３３の後段には、デジタルフィルター１４０、レジスタ１５０、シリアル−パラレルインターフェイス回路（ＳＰＩ）１６０が設けられている。容量検出回路１３０により検出された容量に基づく加速度信号は、ＳＰＩ１６０を介して出力される。

なお、ＩＣ１００には温度センサー１９０を設けることができる。温度センサー１９０からの温度信号は、ＰＧＡ１３２で増幅された後に、ＡＤＣ１３３でデジタル信号に変換される。

ＩＣ１００は、制御回路１７０を有する。制御回路１７０には、発振回路（ＯＳＣ）１８１、ＦＡＭＯＳ（フローティングゲート型アバランシェ・インジェクションＭＯＳ）等の不揮発性メモリ１８２、パワーオンリセット回路１８３、レベルシフター１８４、テスト回路１８５、駆動回路１８６や、上述したデジタルフィルター１４０及びレジスタ１５０等が接続される。予め測定されたオフセット容量値を設定するデータは、ＳＰＩ１６０を介して外部から入力され、制御回路１７０により不揮発性メモリ１８２に格納される。加速度センサー１の起動時に、制御回路１７０により不揮発性メモリ１８２から読み出されたオフセット容量値設定用のデータは、レジスタ１５０に格納される。レジスタ１５０は、設定されたデータに基づいて、例えば電圧制御型のオフセット調整容量１２０に電圧を設定して、オフセット調整容量１２０を各軸のオフセット容量値に設定することができる。

ＩＣ１００には、外部から電源電圧ＶＤＤ，ＧＮＤが入力される。ＩＣ１００には、電源電圧ＶＤＤ（例えば３Ｖ）を降圧してロジック電源電圧ＶＤＤＤ（例えば１．８Ｖ）を生成する第１レギュレータＲＥＧ１と、電源電圧ＶＤＤを降圧してアナログ電源電圧ＶＤＤＡ（例えば１．８Ｖ）を生成する第２レギュレータＲＥＧ２とが設けられている。なお、第１レギュレータＲＥＧ１は、加速度センサー１の起動によりイネーブルとなり、加速度センサー１が稼働している間（スタンバイ、休止期間等を含む）に亘ってロジック電源電圧ＶＤＤＬを生成するロジック電源回路である。一方、第２レギュレータＲＥＧ２は、イネーブルまたはディスイネーブルに切り替えられるアナログ電源回路であり、イネーブル期間のみアナログ電源電圧ＶＤＤＡを生成する。

ＩＣ１００は、電源端子（ＶＤＤ，ＶＰＰ，ＶＤＤＩＯ，ＧＮＤ）、入出力端子（ＳＣＬ／ＳＰＣ，ＳＤＡ／ＳＤＩ，ＳＤＯ／ＳＡ０，ＣＳ）、テスト端子（ＴＥＳ１−３）の他に、割り込み端子（ＩＮＴ１，ＩＮＴ２）を有することができる。

（４）ＩＣの電源回路系
図４は、図３に示すＩＣ１００の電源回路系を示すブロック図である。なお、図４では電圧供給対象として、デジタル電源電圧で駆動される回路をロジック回路１８０と総称している。また、他の回路として、ＯＳＣ１８１と不揮発性メモリ（ＦＡＭＯＳ）１８２を図示している。

図４において、イネーブル信号ＲＥＧ１＿ＥＮでイネーブルとなる第１レギュレータＲＥＧ１は、電源電圧ＶＤＤを降圧したロジック電源電圧ＶＤＤＬをＩ／Ｏ１６０、ロジック回路１８０、ＯＳＣ１８１及び不揮発性メモリ（ＦＡＭＯＳ）１８２等に供給する。イネーブル信号ＲＥＧ２＿ＥＮでイネーブルとなる第２レギュレータＲＥＧ２は、電源電圧ＶＤＤを降圧したアナログ電源電圧ＶＤＤＡをアナログ回路１３０に供給する。

ここで、ロジック電源電圧ＶＤＤＬの電源線とアナログ電源電圧ＶＤＤＡの電源線との間には、スイッチＳＷが設けられている。後述する図６に示す通り、休止期間（休止モード）が設定される。スタンバイモードや休止モードでは、イネーブル信号ＲＥＧ２＿ＥＮにより第２レギュレータＲＥＧ２はディスイネーブルとなり、アナログ電源電圧ＶＤＤＡの供給が遮断される。加速度を検出している時にアナログ回路１３０を動作させ、休止期間ではアナログ回路１３０をディスイネーブルにして消費電力を低減することができる。

休止期間では、ＲＥＧ２＿ＥＮがディスイネーブルの時にイネーブルとなるＲＥＧ２＿ＸＴＨＲにより、スイッチＳＷがオンされて、ロジック電源電圧ＶＤＤＬの電源線とアナログ電源電圧ＶＤＤＡの電源線とが接続される。それにより、アナログ電源電圧が生成されないスタンバイ期間や休止期間では、第１レギュレータＲＥＧ１よりスイッチＳＷを介してアナログ回路１３０にロジック電源電圧ＶＤＤＬが供給される。

ここで、ディスイネーブル状態のアナログ回路１３０をイネーブル状態に復帰させるにも電圧が必要である。その際、第２レギュレータＲＥＧ２をイネーブルとしてアナログ回路１３０にアナログ電源電圧ＶＤＤＡを供給すると、時間を要する。本実施形態では、スタンバイモードや休止モードでは、第１レギュレータＲＥＧ１からのロジック電源電圧ＶＤＤＬをスイッチＳＷを介してアナログ回路１３０に供給することで、イネーブル信号に基づきアナログ回路１３０をイネーブル状態へと短期間で復帰させる動作を短縮できる。

なお、本実施形態ではロジック電源電圧ＶＤＤＬとアナログ電源電圧ＶＤＤＡとの電圧レベルを共に等しく（例えば１．８ｖ）としているが、アナログ回路１３０が正常に復帰動作する限り、異なる電圧レベルとしても良い。ただし、ロジック電源電圧ＶＤＤＬとアナログ電源電圧ＶＤＤＡとの電圧レベルに差があると、復帰動作時に電圧ドロップやリンギングが発生し易いことから、ロジック電源電圧ＶＤＤＬとアナログ電源電圧ＶＤＤＡとの電圧レベルは実質的に等しいことが好ましい。

（５）外部トリガーによる間欠（１回）計測モード
本実施形態では、内部トリガーによる連続計測モードと、外部トリガーによる間欠（１回）計測モードのいずれかに設定することができる。図５は連続計測時のモード遷移を示す図であり、図６は間欠（一回）計測時のモード遷移を示す図である。図５にはスタンバイモードと計測モードが示されている。図５ではさらにローパワーモードが追加され、図６ではスタンバイモードと計測モードとの間に、休止モードとしてトリガー待ちの状態が設定される。

スタンバイモードとは、電源投入により初期起動シーケンスが実施された後に設定される待機モードである。初期起動シーケンスが実施されるとレジスタ１５０がリセットされ、ワンタイムプログラマブルＲＯＭに記憶された制御データ等がレジスタ１５０に転送される。スタンバイモードでは、第１レギュレータＲＥＧ１がイネーブルで第２レギュレータＲＥＧ２はディスイネーブルとなり、上述した通り図４のスイッチＳＷがオンとなってアナログ回路１３０にはロジック電源電圧ＶＤＤＬが供給される。

計測モードとして、加速度信号のデジタル変換分解能が異なる３つのモード（例えば１２ビット、１０ビット及び８ビット）を信号により選択できるようになっている。計測モードでは、第１レギュレータＲＥＧ１及び第２レギュレータＲＥＧ２が共にイネーブルとなり、上述した通り図４のスイッチＳＷがオフとなってアナログ回路１３０にはアナログ電源電圧ＶＤＤＡが供給される。

図５のローパワーモードとは、加速度が検出されない時に設定されるスリープ状態を検出ことで設定され、スリープが解除された状態が検出されるウェイクアップ検出時まで継続される。ローパワーモードは、デジタル変換分解能は８ビット固定となり、１０ビットまたは１２ビットを選択した場合よりも低消費電力となる。計測モードに対して出力データ周波数（例えば図７及び図８のＳＲレジスタで設定されるサンプリングレート）を低くすることで、より低消費電力とすることができる。

図６の間欠（１回）計測時では、測定モードにてＸ軸、Ｙ軸及びＺ軸の加速度計測が所定回数例えば１回だけ行われる。間欠（１回）計測モードが終了すると休止モードとなり、次の外部トリガーを待機することになる。それにより、測定モードは間欠的に実施される。休止モード（休止期間）では、スタンバイモードと同じく、第１レギュレータＲＥＧ１がイネーブルで第２レギュレータＲＥＧ２はディスイネーブルとなり、上述した通り図４のスイッチＳＷがオンとなってアナログ回路１３０にはロジック電源電圧ＶＤＤＬが供給される。

図７及び図８は、間欠（１回）計測モードを設定する２つの方式を示している。なお、図７及び図８では、図３に示す制御回路１７０に設けられるタイミング制御回路１７０Ａが示されている。また、図７及び図８では、図３に示すレジスタ１５０を機能別レジスタ１５０Ａ〜１５０Ｆとして示している。つまり、図３に示すレジスタ１５０は、図７または図８に示すＸ軸計測レジスタ１５０Ａ、Ｙ軸計測レジスタ１５０Ｂ、Ｚ軸計測レジスタ１５０Ｃ、ビジーフラグ用レジスタ１５０Ｄ、ＳＲ（サンプリングレート）設定レジスタ１５０Ｅ、外部トリガーレジスタ１５０Ｆを含んでいる。さらに、図７及び図８では、図４に示すデジタルフィルター１４０とレジスタ１５０との間に、演算処理部１８７が追加されている。

図７はハードウェアトリガーの方式を示し、図８はソフトウェアトリガーの方式を示している。ハードウェアトリガーを設定する端として、ＩＣ１００Ａの例えば割り込み端子ＩＮＴ１等の外部端子が用いられる。図７の加速度センサー１Ａが接続されるＣＰＵ２００は、例えばタイマー等から外部トリガーを割り込み端子ＩＮＴ１に出力する。図８は、ＣＰＵ２００から所定の通信プロトコルに従って送信される外部トリガーが、ＩＣ１００Ｂのシリアル−パラレルインターフェイス１６０に入力され、外部トリガーレジスタ１５０Ｆに格納される。

制御回路１７０は、図７のハードウェアトリガー方式と、図８のソフトウェアトリガー方式とを、信号設定により選択させても良い。図７のハードウェアトリガー方式は、ＣＰＵ２００の負担が少ない点で優れている。図８のソフトウェアトリガー方式は、兼用される割り込み端子ＩＴＮ１を他の用途に使用する機会を減少させない点で優れている。

制御回路１７０は、図５に示す連続計測モードか、図６に示す間欠（１回）計測モードであるかは、フラグなどにより認識している。図９は、間欠（１回）計測モードでの制御回路１７０の制御により設定される各部のタイミングチャートである。起動と同時に第１レギュレータＲＥＧ１がイネーブルとなってロジック電源電圧ＶＤＤＬは生成されるが、第２レギュレータＲＥＧ２は動作モード（計測モード）がアクティブの時のみアナログ電源電圧ＶＤＤＡを生成する。動作モード（計測モード）がアクティブでないスタンバイモード及び休止モードでは、スイッチＳＷがオンして、アナログ回路１３０にはロジック電源電圧ＶＤＤＬが供給される。

図７及び図８に示すＳＲレジスタは、デジタル分解能を設定するサンプリングレートを設定するものである。図７及び図８に示すビジーフラグ用レジスタ１５０Ｄは、例えば計測処理期間中にアクティブとなるフラグがタイミング制御回路１７０Ａにより設定される。図１０に示すように、外部トリガーがアクティブである時にクロックの立ち上がりで処理期間がスタートする。処理期間は所定クロック数（例えば１５６クロック）をカウントアップして終了する。ビジーフラグは、処理期間中に亘ってアクティブとなる。ビジーフラグがノンアクティブの時は休止期間であり、外部トリガーが受付可能となる。ビジーフラグがアクティブである期間に入力された外部トリガーは、タイミング制御回路１７０Ａにより無視される。それにより、間欠（１回）計測モードの途中で同一モードが再スタートされることを防止できる。

（６）アナログ回路のイネーブル／ディスイネーブル
図１１は、間欠（１回）測定モードでのタイミングチャートである。上述した外部トリガーにより、間欠（１回）測定モードが開始される。１回測定モードの場合、計測動作期間はクロックの例えば１５６サイクルである。１回測定モードに設定されると、第２レギュレータＲＥＧ２が起動される。その後、必要によりＱＶ回路１３１をイネーブルとしてもよい。オフセット調整容量１２０がリセットされる。

１回計測モードは、図１１に示すように、温度計測、Ｘ軸加速度計測、Ｙ軸加速度計測及びＺ軸加速度計測が、シーケンシャルに実施される。４回の計測期間の各々にて、ＰＧＡ１３２及びＡＤＣ１３３が計測に必要な期間だけイネーブルとされる。なお、図１１に示す例では、ＡＤＣ１３３は分解能が１０ビットのデジタル信号に変換している。分解能が低ければ計測期間は短縮され、分解能が高ければ計測期間は増大する。ＰＧＡ１３２及びＡＤＣ１３３は、温度、Ｘ軸加速度、Ｙ軸加速度及びＺ軸加速度のように異なる物理量を検出した後に、一旦ディスイネーブルとされている。それにより、消費電力を低減している。

また、ＰＧＡ１３２のイネーブル期間は、サンプルＡ期間とサンプルＢ期間とに二分される。同様に、ＡＤＣ１３３の動作期間は、サンプリング期間と比較期間とに二分される。ＰＧＡ１３２のサンプルＢ期間は、ＡＤＣ１３３のサンプリング期間と時間軸上で重複して設定できる。また、ＡＤＣ１３３の比較期間は、ＰＧＡ１３２のサンプルＡ期間と時間軸上で重複して設定できる。それにより、温度計測、Ｘ軸加速度計測、Ｙ軸加速度計測及びＺ軸加速度計測の各期間を短縮でき、トータルの１回計測期間も短縮される。

Ｘ軸加速度計測の前に、ＱＶアンプ１３１がイネーブルとなって起動される。ＱＶアンプ１３１は、図１１に示すようにクロックの例えば９５サイクルの期間に亘ってイネーブル状態が維持される。また、ＱＶアンプ１３１の起動後であって、Ｘ軸加速度計測、Ｙ軸加速度計測及びＺ軸加速度計測が開始される前に、オフセット調整容量１２０が各軸のオフセット調整容量値にリセットされる。オフセット調整容量１２０のリセット期間は、ＰＧＡ１３２のディスイネーブル期間を利用して設定される。

（７）第１レギュレータＲＥＧ１
図１２に、第１レギュレータＲＥＧ１の一例を示す。第１レギュレータＲＥＧ１は、非反転入力端子と反転入力端子の間に、仕事関数差電圧によるオフセット電圧ＶＯＦＦを有する差動型の増幅回路ＡＭと、増幅回路ＡＭの出力ノードＮＱ１と第１の電源ノードＶＳＳとの間に直列に設けられる第１の抵抗ＲＢ１及び第２の抵抗ＲＢ２と、第１の抵抗ＲＢ１と第２の抵抗ＲＢ２の接続ノードＮＱ２に一端が接続される位相補償用キャパシターＣ０を含む。第１、第２の抵抗ＲＢ１、ＲＢ２の接続ノードＮＱ２の信号が、増幅回路ＡＭの非反転入力端子に帰還され、増幅回路ＡＭの出力ノードＮＱ１の信号が、増幅回路ＡＭの反転入力端子に帰還される。

この第１レギュレータＲＥＧ１によれば、増幅回路ＡＭの非反転入力端子と反転入力端子の間のオフセット電圧と第１、第２の抵抗ＲＢ１，ＲＢ２の抵抗比により決まる定電圧が生成される。第１、第２の抵抗ＲＢ１，ＲＢ２の接続ノードには位相補償用キャパシターＣＯが設けられ、この接続ノードの信号が増幅回路ＡＭの非反転入力端子に帰還されると共に、増幅回路ＡＭの出力ノードの信号が反転入力端子に帰還される。これにより、安定した回路動作で定電圧を生成できる第１レギュレータＲＥＧ１を構築できる。

また、図１２に示す第１抵抗ＲＢ１は可変抵抗とすることができる。加速度センサー素子１０及びＩＣ１００の検査工程などでは、１．８Ｖ系に対して例えば３Ｖ程度の高電圧が印加される。レジスタ設定変更により第１抵抗ＲＢ１の抵抗値を可変して、第１レギュレータＲＥＧ１の出力電圧レベルを高電圧レベルに変更することができる。

図１３に示す第１レギュレータＲＥＧ１では、図１２の増幅回路ＡＭの破線で囲まれた個所に素子または回路を増設し、起動時とアクティブ時に増幅回路ＡＭに流れる動作電流ＩＯＰを増大させ、能力を増大させている。図１３に示すように、増幅回路ＡＭの出力部ＱＢの接地端側に設けられた出力トランジスタＴ１と並列にトランジスタＴ２を追加した。増幅回路ＡＭの差動部ＤＦに増設したトランジスタＴ３と、トランジスタＴ３と同一ゲート電圧が印加されるトランジスタＴ４とで、カレントミラー回路ＣＭを構成している。カレントミラー回路ＣＭの電流源として、起動時に動作する第１電流源ＩＳ１と、アクティブ時に動作する第２電流源ＩＳ２とが追加されている。起動時に動作する第１電流源ＩＳ１では、起動によりスタートスイッチＳＴＳＴＲがオンされて、カレントミラー回路ＣＭに電流を流す。

スタンバイ時ではカレントミラーＣＭに電流が流れず、増幅回路ＡＭは弱反転領域で動作して、差動部ＤＦに例えば１５０ｎＡが流れ、出力部ＱＢに例えば５５０ｎＡが流れ、動作電流ＩＯＰとして７００ｎＡが流れる。起動時にスタートスイッチＳＴＳＴＲがオンすると、カレントミラー回路ＣＭの動作によって、増設されたトランジスタＴ２及びＴ３に破線の矢印で示すように２０μＡが流れ、動作電流ＩＯＰを５０μＡまで増大させることができる。なお、スタートスイッチＳＴＳＴＲはパワーオンリセット信号を用いて、起動後の所定定時間経過後にオフされる。第２レギュレータＲＧＥ２がイネーブルとなったアクティブ時には、第１電流源ＩＳ１に代わって第２電流源ＩＳ２がオンされ、動作電流ＩＯＰを例えば３０μＡまで増大させることができる。こうして、第１レギュレータＲＥＧ１の起動時及びアクティブ時（過負荷時）の能力を高めることができる。

（８）第２レギュレータＲＥＧ２
図１４に、バンドギャップリファレンス回路を利用した第２レギュレータＲＧＥ２を示す。図１４において、第２レギュレータＲＥＧ２のアンプＡＭＰの負端子に、バンドギャップリファレンス回路ＢＧＲが発生するバンドギャップリファレンス電圧ＶＢＧＲ（例えば１．２１Ｖ）が入力される。アンプＡＭＰの正端子には、アンプＡＭＰの出力電圧ＶＤＤＡが分圧抵抗Ｒ１，Ｒ２により構成される分圧回路で分圧された電圧ＶＤＶが入力される。アンプＡＭＰは、バンドギャップリファレンス電圧ＶＢＧＲを基準電圧として、分圧回路Ｒ１，Ｒ２の電圧ＶＤＶとバンドギャップリファレンス電圧ＶＢＧＲとの電位が一致するように、負帰還制御している。こうして、バンドギャップリファレンス電圧ＶＢＧＲを増幅して、例えば１．８Ｖのアナログ電源電圧ＶＤＤＡを生成することができる。

（９）物理量検出装置
図１５は、加速度センサー１と、他の物理量検出センサー例えば脈波センサー３００とを含む複合センサーユニット３２０を有する物理量検出装置を示している。脈波センサー３００の出力信号には、脈波に体動成分が重畳される。これら２つのセンサー１，３００を含む複合センサーユニット３２０に接続されるＣＰＵ２００は、体動除去部２１０を有することができる。

ここで、脈波センサー３００からの脈波信号中のノイズである体動成分は、加速度センサー１からの加速度信号を用いて除去することが可能である。その際に、脈波信号と加速度信号とが同一位相である必要がある。ＣＰＵ２００の外部トリガー設定部２２０は、ソフトウェアトリガーまたはハードウェアトリガーのいずれかの方式にて、加速度センサー１と脈波センサー３００とに同時に外部トリガーを出力する。加速度センサー１の信号処理部１００と脈波センサー３００の信号処理部３１０とが、上述した外部トリガーに基づく間欠測定モードを実施すれば、脈波信号と加速度信号とが同一位相となる。

脈波信号から加速度信号を用いて体動成分を除去するためには、脈波信号と加速度信号とが同一周波数で計測されていても良い。周波数が同一であれば、信号同士の位相合わせを行うことができるので、体動成分を除去することが可能である。このために、図７及び図８に示すＳＲレジスタ１５０Ｅを加速度センサー１及び脈波センサー３００が共に有し、それぞれのＳＲレジスタ１５０Ｅによりサンプリングレートを同一に設定することができる。あるいは、ＣＰＵ２００から同一周波数の外部クロックを加速度センサー１及び脈波センサー３００が入力し、その外部クロックに基づいて計測動作を実施しても良い。

（１０）電子機器および移動体
図１６は電子機器の一具体例としてのスマートフォン４０１を概略的に示す。スマートフォン４０１には図３に示す三軸加速度センサー１に加え、三軸ジャイロセンサーおよびそれに接続される検出回路を備えた物理量検出装置５００が組み込まれる。物理量検出装置５００はスマートフォン４０１の姿勢を検出することができる。いわゆるモーションセンシングが実施される。物理量検出装置５００の検出信号は例えばマイクロコンピューターチップ（ＭＰＵ）４０２に供給されることができる。ＭＰＵ４０２はモーションセンシングに応じて様々な処理を実行することができる。その他、こういったモーションセンシングは、携帯電話機、携帯型ゲーム機、ゲームコントローラー、カーナビゲーションシステム、ポインティングデバイス、ヘッドマウンティングディスプレイ、タブレットパソコン等の電子機器で利用されることができる。モーションセンシングの実現にあたって物理量検出装置５００は組み込まれることができる。

図１７は電子機器の他の具体例としてのデジタルスチルカメラ（以下「カメラ」という）４０３を概略的に示す。カメラ４０３には物理量検出装置５００が組み込まれる。物理量検出装置５００はカメラ４０３の姿勢を検出することができる。物理量検出装置５００の検出信号は手ぶれ補正装置４０４に供給されることができる。手ぶれ補正装置４０４は物理量検出装置５００の検出信号に応じて例えばレンズセット４０５内の特定のレンズを移動させることができる。こうして手ぶれは補正されることができる。その他、手ぶれ補正はデジタルビデオカメラで利用されることができる。手ぶれ補正の実現にあたって物理量検出装置５００は組み込まれることができる。

図１８は移動体の一具体例としての自動車４０６を概略的に示す。自動車４０６には物理量検出装置５００が組み込まれる。物理量検出装置５００は車体４０７の姿勢を検出することができる。物理量検出装置５００の検出信号は車体姿勢制御装置４０８に供給されることができる。車体姿勢制御装置４０８は例えば車体４０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪４０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種移動体で利用されることができる。姿勢制御の実現にあたって物理量検出装置５００は組み込まれることができる。

本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれる。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語とともに記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えられることができる。また、アナログ電源回路ＲＥＧ２、信号処理部（アナログ回路）１３０、制御回路１７０等の構成および動作も本実施形態で説明したものに限定されず、種々の変形が可能である。また、本発明が適用される物理量検出回路は、デジタル出力するものに限らず、ＡＤＣ１３３を有しないアナログ出力にも適用することができる。物理量センサーとしては、加速度センサーに限らず、例えば、角速度センサー、圧力センサーなど、物理量を検出する各種センサーに適用できる。

１ 加速度センサー、１０ 加速度センサー素子、１００ ＩＣ、１３０ 信号処理部、１３１ ＱＶアンプ（差動増幅回路）、１３２ プログラマブルゲインアンプ（ＰＧＡ）、１３３ アナログ−デジタル変換器（ＡＤＣ）、１５０ レジスタ（第２レジスタ）、１５０Ｄ 第１レジスタ（ビジーフラグレジスタ）、２００ ＣＰＵ、３００ 他の物理量検出センサー（脈波センサー）、３１０ 信号処理部、３２０ センサーユニット、ＲＥＧ１ ロジック電源回路（第１レギュレータ）、ＲＥＧ２ アナログ電源回路（第２レギュレータ）

Claims (11)

1. 物理量センサー素子と、前記物理量センサー素子に接続されたＩＣと、を有し、
   前記ＩＣは、
   アナログ電源回路と、
   前記アナログ電源回路から電圧が供給され、前記物理量センサー素子からの信号を処理する信号処理部と、
   外部トリガーに基づく処理期間において前記アナログ電源回路をイネーブルに設定し、前記物理量センサー素子からの物理量信号を前記信号処理部にて処理させ、前記処理期間以外において前記アナログ電源回路をディスイネーブルに設定する制御回路と、
   を有し、
   前記物理量センサー素子は、第１容量形成部と第２容量形成部とを含み、前記第１容量形成部および前記第２容量形成部からの差動信号を出力し、
   前記信号処理部は、
   前記差動信号の差分を増幅する差動増幅回路と、
   前記差動増幅回路の出力を、異なるゲインで増幅できるプログラマブルゲインアンプと、
   を有し、
   前記制御回路は、前記処理期間中に、前記差動増幅回路をイネーブルに設定した後に、前記プログラマブルゲインアンプをイネーブルに設定することを特徴とする物理量センサー。
2. 請求項１において、
   前記信号処理部は、
   前記差動信号が入力される第１の差動信号線および第２の差動信号線と、
   前記第１容量形成部と前記第２容量形成部との間のオフセット量を格納する第２レジスタと、
   前記オフセット量に基づいて容量が設定され、前記第１の差動信号線および前記第２の差動信号線の少なくとも一方に接続される可変容量と、
   をさらに有し、
   前記制御回路は、前記差動増幅回路をイネーブルに設定した後であって、前記プログラマブルゲインアンプをイネーブルに設定する前に、前記可変容量をリセットすることを特徴とする物理量センサー。
3. 請求項２において、
   前記物理量センサーは、複数の検出軸の各々に対して、前記第１容量形成部と前記第２容量形成部とを備え、
   前記第２レジスタは、前記複数の検出軸毎に前記オフセット量を格納し、
   前記信号処理部は、前記複数の検出軸の物理量信号を、前記処理期間中にシリアル処理し、
   前記制御回路は、前記処理期間を前記複数の検出軸毎に分割した分割処理期間の各々にて、前記プログラマブルゲインアンプをイネーブルに設定する前に、前記可変容量をリセットすることを特徴とする物理量センサー。
4. 請求項３において、
   前記信号処理部は、前記プログラマブルゲインアンプの出力をアナログ−デジタル変換するアナログ−デジタル変換器をさらに有し、
   前記制御回路は、前記アナログ−デジタル変換器が前記複数の検出軸のうちの第一の軸の物理量信号をデジタル変換した後であって、前記複数の検出軸のうちの第二の軸の物理量信号をデジタル変換する前に、前記アナログ−デジタル変換器をディスイネーブルに設定することを特徴とする物理量センサー。
5. 請求項４において、
   前記物理量センサー素子は、温度センサー素子を含み、
   前記信号処理部は、前記温度センサー素子からの温度信号と、前記物理量信号とを、前記処理期間中にシリアル処理し、
   前記制御回路は、前記温度信号をシリアル処理する分割処理期間にて、前記プログラマブルゲインアンプをイネーブルに設定した後に、前記アナログ−デジタル変換器をイネーブルに設定することを特徴とする物理量センサー。
6. 請求項１乃至５のいずれか一項において、
   前記ＩＣは、前記物理量センサー素子を駆動する駆動回路を含み、
   前記処理期間と、前記処理期間以外の期間とは、前記物理量センサー素子が駆動されている期間内にそれぞれ設定されることを特徴とする物理量センサー。
7. 請求項１乃至６のいずれか一項において、
   前記ＩＣは、前記信号処理回路にスイッチを介して接続されるデジタル電源回路を含み、
   前記処理期間以外に前記スイッチを介して前記デジタル電源回路から前記信号処理回路に電圧を供給することを特徴とする物理量センサー。
8. 請求項１乃至７のいずれか一項記載の物理量センサーである第１物理量センサーと、
   前記第１物理量センサーが検出する物理量以外の物理量を検出する第２物理量センサーと、
   を有し、
   前記第１物理量センサーの前記信号処理部と、前記第２物理量センサーの信号処理部とは、前記外部トリガーに基づいて信号処理を開始することを特徴とするセンサーユニット。
9. 請求項１乃至７のいずれか一項記載の物理量センサーである第１物理量センサーと、
   前記第１物理量センサーが検出する物理量以外の物理量を検出する第２物理量センサーと、
   を有し、
   前記第１物理量センサーの前記信号処理部と、前記第２物理量センサーの信号処理部とは、同一周波数にて信号処理することを特徴とするセンサーユニット。
10. 請求項１乃至７のいずれか一項記載の物理量センサーを有することを特徴とする電子機器。
11. 請求項１乃至７のいずれか一項記載の物理量センサーを有することを特徴とする移動体。