JP6299322B2 - 物理量検出センサー、電子機器、移動体および電子回路 - Google Patents

Description

本発明は、物理量検出センサー、電子機器、移動体および電子回路等に関する。

特許文献１では、電源遮断が行われない内部電源Ｖｉｎｔ０と、電源遮断が行われる内部電源Ｖｉｎｔ１との間を接続する電源スイッチＳＷを設けている。

特許文献２では、第１のロジック回路に第１の電源電圧を供給する第１のレギュレータと、第２のロジック回路に第２の電源電圧を供給する第２のレギュレータとを設けている。低消費電力動作モードでは、第２のレギュレータはオフされる。

特許文献３では、メインレギュレータとスリープ用のサブレギュレータが設けられている。スリープ状態ではメインレギュレータはオフされる。

特開２０１１−１５１８２４号公報（要約、００４０） 特開２０１１−１２００５８号公報 特開２０１２−１０８５８５号公報

特許文献１のスイッチＳＷは、内部電源Ｖｉｎｔ１の電源遮断時にオフされるものである。特許文献１でスイッチＳＷを設けた理由は、内部電源Ｖｉｎｔ０，Ｖｉｎｔ１を精度よく同電位することにある。

特許文献２では、スタンバイ状態においてもＢＧＲが動作するため消費電力を要する。特許文献３では、ロジック電源のみに限定されている。

本発明の幾つかの態様は、アナログ回路及アナログ電源回路をディスイネーブルとして消費電力を低減しながら、アナログ回路をイネーブル状態に復帰させる時間を短縮できる物理量検出センサー、電子機器、移動体および電子回路を提供することを目的とする。

（１）本発明の一態様は、物理量検出センサー素子と、前記物理量検出センサー素子に接続されたＩＣと、を有し、前記ＩＣは、ロジック回路と、アナログ回路と、電源電圧に基づいて生成されるロジック電源電圧を、前記ロジック回路に供給する第１レギュレータと、イネーブルまたはディスイネーブルに切り替えられ、イネーブル時に前記電源電圧に基づいて生成されるアナログ電源電圧を、前記アナログ回路に供給する第２レギュレータと、前記第２レギュレータが前記ディスイネーブルの時に、前記ロジック電源電圧を前記アナログ回路に供給するスイッチと、を含む物理量検出センサーに関する。

本発明の一態様によれば、物理量を検出している時にアナログ回路を動作させ、アナログ回路をディスイネーブルにした休止期間では消費電力を低減することができる。ディスイネーブル状態のアナログ回路をイネーブル状態に復帰させるにも電圧が必要である。その際、第２レギュレータをイネーブルとしてアナログ回路にアナログ電源電圧を供給すると、時間を要する。本発明の一態様では、アナログ回路の休止期間中には第１レギュレータからのロジック電源電圧を、スイッチを介してアナログ回路に供給することで、イネーブル状態への復帰動作を短縮できる。

（２）本発明の一態様では、前記スイッチのオンまたはオフの切替信号は、前記第２レギュレータを前記ディスイネーブルに設定するディスイネーブル信号に基づいて生成することができる。

スイッチのオンまたはオフと、アナログ回路のディスイネーブルまたはイネーブルとは相関があるので、スイッチのオンまたはオフ切替信号は、第２レギュレータをディスイネーブルに設定するディスイネーブル信号に基づいて生成することができる。

（３）本発明の一態様では、前記ロジック電源電圧の電圧レベルと前記アナログ電源電圧の電圧レベルとを実質的に等しくすることができる。

ロジック電源電圧とアナログ電源電圧との電圧レベルに差があると、復帰動作時に電圧ドロップやリンギングが発生し易いことからである。ただし、アナログ回路が正常に復帰動作する限り、異なる電圧レベルとしても良い。

（４）本発明の一態様では、前記第１レギュレータは、前記ＩＣの検査時に、前記ロジック電源電圧よりも大きい検査電圧を生成し、前記スイッチを介して前記検査電圧を前記アナログ回路に供給することができる。

第１レギュレータは、レジスタ設定変更等により例えば可変抵抗の抵抗値を可変する等して、第１レギュレータの出力電圧レベルを高電圧レベルに変更し、過負荷を与える検査電圧を生成することができる。

（５）本発明の一態様では、前記物理量検出センサー素子は静電容量型センサー素子であり、前記アナログ回路は、前記静電容量型センサー素子からの電荷を電圧に変換する電荷−電圧変換回路を含み、前記第２レギュレータがディスイネーブルの時に、前記電荷−電圧変換回路はディスイネーブルに設定されることができる。

第２レギュレータがディスイネーブルの時に電荷−電圧変換回路はディスイネーブルにして消費電力を低減する一方で、アナログ回路である電荷−電圧変換回路には第１レギュレータからのロジック電源電圧が、スイッチを介して供給されるので、イネーブル状態への復帰動作を短縮できる。

（６）本発明の一態様では、前記アナログ回路は、前記電荷−電圧変換回路からの出力信号を、設定されたゲインで増幅するプログラマブルゲインアンプをさらに有し、前記第２レギュレータがディスイネーブルの時に、前記プログラマブルゲインアンプはディスイネーブルに設定されることができる。

第２レギュレータがディスイネーブルの時にプログラマブルアンプはディスイネーブルにして消費電力を低減する一方で、アナログ回路であるプログラマブルアンプには第１レギュレータからのロジック電源電圧が、スイッチを介して供給されるので、イネーブル状態への復帰動作を短縮できる。

（７）本発明の一態様では、前記アナログ回路は、前記プログラマブルゲインアンプからの出力信号を、アナログ−デジタル変換するアナログ−デジタル変換器をさらに有し、前記第２レギュレータがディスイネーブルの時に、前記アナログ−デジタル変換器はディスイネーブルに設定されることができる。

第２レギュレータがディスイネーブルの時にアナログ−デジタル変換器はディスイネーブルにして消費電力を低減する一方で、アナログ回路であるアナログ−デジタル変換器には第１レギュレータからのロジック電源電圧が、スイッチを介して供給されるので、イネーブル状態への復帰動作を短縮できる。

（８）本発明の一態様では、外部トリガーに基づいて前記アナログ回路が前記物理量検出センサー素子からの信号を処理する処理期間が設定され、前記処理期間内に前記第２レギュレータはイネーブルとされ、前記処理期間外では前記アナログ回路はディスイネーブルとされ、前記プログラマブルゲインアンプまたは前記アナログ−デジタル変換器は、前記処理期間内に設定された休止期間にディスイネーブルとされることができる。

処理期間外ではアナログ回路がディスイネーブルとされ、処理期間内でもプログラマブルゲインアンプまたはアナログ−デジタル変換器は休止期間にディスイネーブルとされるので、消費電力を低減できる一方で、アナログ回路のディスイネーブル中に第２レギュレータがディスイネーブルとなっても、アナログ回路には第１レギュレータからのロジック電源電圧が、スイッチを介して供給されるので、イネーブル状態への復帰動作を短縮できる。

（９）本発明の一態様では、前記第１レギュレータは、非反転入力端子と反転入力端子の間に、仕事関数差電圧によるオフセット電圧を有する差動型の増幅回路と、前記増幅回路の出力ノードと第１の電源ノードとの間に直列に設けられる第１の抵抗及び第２の抵抗と、前記第１の抵抗と前記第２の抵抗１の接続ノードに一端が接続される位相補償用キャパシターと、含み、前記第１、第２の抵抗の接続ノードの信号が、前記増幅回路の前記非反転入力端子に帰還され、前記増幅回路の出力ノードの信号を、前記増幅回路の前記反転入力端子に帰還することができる。

この第１レギュレータによれば、増幅回路の非反転入力端子と反転入力端子の間のオフセット電圧と第１、第２の抵抗の抵抗比により決まる定電圧が生成される。第１、第２の抵抗の接続ノードには位相補償用キャパシターが設けられ、この接続ノードの信号が増幅回路の非反転入力端子に帰還されると共に、増幅回路の出力ノードの信号が反転入力端子に帰還される。これにより、安定した回路動作で定電圧を生成できる第１レギュレータを構築できる。

（１０）本発明の一態様では、前記第１レギュレータは、前記第１レギュレータの起動時と、前記第２レギュレータがイネーブルである過負荷時とに電流を生成する電流源と、前記電流源に流れる電流と等しい電流を前記第１レギュレータに増加させるカレントミラー回路と、をさらに有することができる。

こうすると、カレントミラー回路の動作によって、特に負荷の大きい第１レギュレータの起動時及び第２レギュレータがイネーブルである過負荷時の能力を高めることができる。

（１１）本発明の一態様では、前記第２レギュレータは、バンドギャップリファレンス回路と、前記バンドギャップリファレンス回路からのバンドギャップリファレンス電圧を増幅するアンプと、前記アンプの負帰還経路に設けられた分圧回路と、を有し、前記バンドギャップリファレンス電圧を基準電圧として、前記分圧回路の電圧と前記バンドギャップリファレンス電圧との電位が一致するように、前記アンプにより負帰還制御することができる。

こうして、バンドギャップリファレンス電圧を増幅して、アナログ電源電圧を生成することができる。

（１２）本発明の他の態様は、（１）〜（１１）に記載の物理量検出センサーを有する電子機器に関する。

（１３）本発明のさらに他の態様は、（１）〜（１１）に記載の物理量検出センサーを有する移動体に関する。

（１４）本発明のさらに他の態様は、物理量検出センサー素子に接続される電子回路であって、（１）〜（１１）に記載のＩＣが備える構成を有する電子回路に関する。

本発明の一実施形態に係る物理量検出センサーの一例である加速度センサーを示す図である。 図２（Ａ）（Ｂ）は、加速度センサー素子の一例である差動容量型センサー素子を示す図である。 加速度センサーのブロック図である。 ＩＣの電源系のブロック図である。 連続計測時のモード遷移を示す図である。 間欠（一回）計測時のモード遷移を示す図である。 外部トリガーをハードウェアトリガーとしてＩＣに入力させる例を示すブロック図である。 外部トリガーをソフトウェアトリガーとしてＩＣに入力させる例を示すブロック図である。 加速度センサーの動作タイミングチャートである。 外部トリガーの二重入力の禁止を説明するためのタイミングチャートである。 １回測定モードの計測シーケンスを示す図である。 第１レギュレータの回路図である。 図１２の第１レギュレータを改良した回路図である。 第２レギュレータの回路図である。 電子機器の一具体例としてのスマートフォンの構成を概略的に示す概念図である。 電子機器の他の具体例としてのデジタルスチルカメラの構成を概略的に示す概念図である。 移動体の一具体例としての自動車の構成を概略的に示す概念図である。

以下、添付図面を参照しつつ本発明の一実施形態を説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

（１）加速度センサー（物理量検出センサー）
図１は、本発明の一実施形態に係る物理量検出センサーの一例である加速度センサーを示す。加速度センサー１は、例えば，インターポーザー基板２と、インターポーザー基板２上に形成されたガラス基板３と、ガラス基板３上に例えばＳｉ（シリコン）等の半導体材料を用いたＭＥＭＳ（Micro Electro Mechanical Systems）により形成された加速度センサー素子１０と、ＭＥＭＳキャップ４と、ＭＥＭＳキャップ４上に形成された加速度検出回路（電子回路）である集積回路（ＩＣ）１００とを有する。ＩＣ１００はインターポーザー基板２及びガラス基板３上に形成された電極部に例えばワイヤーボンディング接続されている。インターポーザー基板２上に搭載物３，１０，４，１００はモールド５により封止されている。

（２）加速度センサー素子
図２（Ａ）は、図１の加速度センサー素子１０として用いられる例えば差動容量型センサー素子の構造を例示する図である。差動容量型加速度センサー素子１０は、固定部２０と可動部３０とを有する。固定部２０は、基板（図示略）に固定されている部材である。可動部３０は、加速度に応じて変位する構造体の一例であり、錘部３１とばね部３２とを有する。ばね部３２の一端は基板に固定されており、他端は錘部３１に接続されている。錘部３１は、ばね部３２により支持されている。図２（Ｂ）に示すように差動容量型加速度センサー素子１０に加速度ａが加えられると、質量ｍの錘部３１には、Ｆ＝ｍａの力が働く。この力により、ばね部３２は変形し、錘部３１は固定部２０に対して相対的に変位する。

錘部３１は、可動電極３１Ａおよび可動電極３１Ｂを有する。固定部２０は、固定電極２１〜２４を有する。可動電極３１Ａは固定電極２１，２２の間に配置され、可動電極３１Ｂは固定電極２３，２４の間に配置される。差動容量型加速度センサー素子１０は、例えば、Ｓｉ（シリコン）等の半導体材料と、半導体加工技術を用いたＭＥＭＳ（Micro Electro Mechanical Systems）で形成される。

ここで、可動電極３１Ａと固定電極２１とのペアと、可動電極３１Ｂと固定電極２３とのペアとを、第１容量形成部４１と称する。同様に、可動電極３１Ａと固定電極２２とのペアと、可動電極３１Ｂと固定電極２４とのペアとを、第２容量形成部４２と称する。差動容量型加速度センサー素子１０は、第１容量形成部４１の一端１１と、第２容量形成部４２の一端１２と、第１，第２容量形成部４１，４２の共通端１３とを含む。図２（Ｂ）に示す加速度ａが作用したとき、第１容量形成部４１の容量値は減少する一方で、第２容量形成部４２の容量値は増大する。このため、共通端１３に電荷を供給した状態で錘部３１に加速度ａが作用すると、第１，第２容量形成部４１，４２の一端１１，１２からそれぞれ出力される電荷（信号）は絶対値が等しく符号が逆の差動信号対となる。

（３）加速度センサーの回路図
図２（Ｂ）は、加速度ａが作用する一軸方向の加速度を検出する例について説明した。図３に示すか速度センサー１には、検出軸をＮ（Ｎは２以上の整数）軸とし、例えばＮ＝３とする場合の直交三軸（広義には交差Ｎ軸）であるＸ軸、Ｙ軸およびＺ軸をそれぞれの検出軸とする第１〜第３の差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚが設けられている。

第１〜第３の差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚの各々は、図２（Ａ）に示す第１，第２容量形成部４１，４２を有し、第１，第２容量形成部４１，４２の固定容量間には軸毎に異なるオフセットがある。オフセットがあるまま加速度を検出すると、加速度が作用しない時でも加速度が存在する値が出力されてしまう。そこで、オフセット調整（キャリブレーション）が必要となる。

ＩＣ１００は、可変容量であるオフセット調整容量１２０が設けられている。オフセット調整容量１２０は、第１容量形成部４１および第２容量形成部４２の各々の固定容量間でのオフセット量に基づく容量値に軸毎にリセットされる

ＩＣ１００には、第１〜第３の差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚから時分割で電荷が入力される。この時分割駆動のために、スイッチング駆動されるマルチプレクサー（ＭＵＸ）１１０が設けられている。

マルチプレクサー１１０の後段には、アナログ回路である容量検出回路（広義には信号処理部）１３０として、例えば電荷−電圧変換（ＱＶ）アンプ１３１、プログラマブルゲインアンプ（ＰＧＡ）１３２及びアナログ−デジタル変換器（ＡＤＣ）１３３等を有する。ＱＶアンプ１３１は、時分割入力される差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚからの電荷を電圧に変換する。差動容量型加速度センサー素子１０Ｘ，１０Ｙ，１０Ｚからの出力は差動信号であるから、ＱＶアンプ１３１は差動増幅回路として機能する。ＰＧＡ１３２は、ＱＶアンプ１３１の出力を、各軸毎に設定されたゲインで増幅する。ＡＤＣ１３３は、ＰＧＡ１３２の出力をアナログ−デジタル変換する。

ＡＤＣ１３３の後段には、デジタルフィルター１４０、レジスタ１５０、シリアル−パラレルインターフェイス回路（ＳＰＩ）１６０が設けられている。容量検出回路１３０により検出された容量に基づく加速度信号は、ＳＰＩ１６０を介して出力される。

なお、ＩＣ１００には温度センサー１９０を設けることができる。温度センサー１９０からの温度信号は、ＰＧＡ１３２で増幅された後に、ＡＤＣ１３３でデジタル信号に変換される。

ＩＣ１００は、制御回路１７０を有する。制御回路１７０には、発振回路（ＯＳＣ）１８１、ＦＡＭＯＳ（フローティングゲート型アバランシェ・インジェクションＭＯＳ）等の不揮発性メモリ１８２、パワーオンリセット回路１８３、レベルシフター１８４、テスト回路１８５、駆動回路１８６や、上述したデジタルフィルター１４０及びレジスタ１５０等が接続される。予め測定されたオフセット容量値を設定するデータは、ＳＰＩ１６０を介して外部から入力され、制御回路１７０により不揮発性メモリ１８２に格納される。加速度センサー１の起動時に、制御回路１７０により不揮発性メモリ１８２から読み出されたオフセット容量値設定用のデータは、レジスタ１５０に格納される。レジスタ１５０は、設定されたデータに基づいて、例えば電圧制御型のオフセット調整容量１２０に電圧を設定して、オフセット調整容量１２０を各軸のオフセット容量値に設定することができる。

ＩＣ１００には、外部から電源電圧ＶＤＤ，ＧＮＤが入力される。ＩＣ１００には、電源電圧ＶＤＤ（例えば３Ｖ）を降圧してロジック電源電圧ＶＤＤＬ（例えば１．８Ｖ）を生成する第１レギュレータＲＥＧ１と、電源電圧ＶＤＤを降圧してアナログ電源電圧ＶＤＤＡ（例えば１．８Ｖ）を生成する第２レギュレータＲＥＧ２とが設けられている。なお、第１レギュレータＲＥＧ１は、加速度センサー１の起動によりイネーブルとなり、加速度センサー１が稼働している間（スタンバイ、休止期間等を含む）に亘ってロジック電源電圧ＶＤＤＬを生成するロジック電源回路である。一方、第２レギュレータＲＥＧ２は、イネーブルまたはディスイネーブルに切り替えられるアナログ電源回路であり、イネーブル期間のみアナログ電源電圧ＶＤＤＡを生成する。

ＩＣ１００は、電源端子（ＶＤＤ，ＶＰＰ，ＶＤＤＩＯ，ＧＮＤ）、入出力端子（ＳＣＬ／ＳＰＣ，ＳＤＡ／ＳＤＩ，ＳＤＯ／ＳＡ０，ＣＳ）、テスト端子（ＴＥＳ１−３）の他に、割り込み端子（ＩＮＴ１，ＩＮＴ２）を有することができる。

（４）ＩＣの電源回路系
図４は、図３に示すＩＣ１００の電源回路系を示すブロック図である。なお、図４では電圧供給対象として、デジタル電源電圧で駆動される回路をロジック回路１８０と総称している。また、他の回路として、ＯＳＣ１８１と不揮発性メモリ（ＦＡＭＯＳ）１８２を図示している。

図４において、イネーブル信号ＲＥＧ１＿ＥＮでイネーブルとなる第１レギュレータＲＥＧ１は、電源電圧ＶＤＤを降圧したロジック電源電圧ＶＤＤＬをＩ／Ｏ１６０、ロジック回路１８０、ＯＳＣ１８１及び不揮発性メモリ（ＦＡＭＯＳ）１８２等に供給する。イネーブル信号ＲＥＧ２＿ＥＮでイネーブルとなる第２レギュレータＲＥＧ２は、電源電圧ＶＤＤを降圧したアナログ電源電圧ＶＤＤＡをアナログ回路１３０に供給する。

ここで、ロジック電源電圧ＶＤＤＬの電源線とアナログ電源電圧ＶＤＤＡの電源線との間には、スイッチＳＷが設けられている。後述する図６に示す通り、休止期間（休止モード）が設定される。スタンバイモードや休止モードでは、イネーブル信号ＲＥＧ２＿ＥＮにより第２レギュレータＲＥＧ２はディスイネーブルとなり、アナログ電源電圧ＶＤＤＡの供給が遮断される。加速度を検出している時にアナログ回路１３０を動作させ、休止期間ではアナログ回路１３０をディスイネーブルにして消費電力を低減することができる。

休止期間では、ＲＥＧ２＿ＥＮがディスイネーブルの時にイネーブルとなるＲＥＧ２＿ＸＴＨＲにより、スイッチＳＷがオンされて、ロジック電源電圧ＶＤＤＬの電源線とアナログ電源電圧ＶＤＤＡの電源線とが接続される。それにより、アナログ電源電圧が生成されないスタンバイ期間や休止期間では、第１レギュレータＲＥＧ１よりスイッチＳＷを介してアナログ回路１３０にロジック電源電圧ＶＤＤＬが供給される。

ここで、ディスイネーブル状態のアナログ回路１３０をイネーブル状態に復帰させるにも電圧が必要である。その際、第２レギュレータＲＥＧ２をイネーブルとしてアナログ回路１３０にアナログ電源電圧ＶＤＤＡを供給すると、時間を要する。本実施形態では、スタンバイモードや休止モードでは、第１レギュレータＲＥＧ１からのロジック電源電圧ＶＤＤＬをスイッチＳＷを介してアナログ回路１３０に供給することで、イネーブル信号に基づきアナログ回路１３０をイネーブル状態へと短期間で復帰させる動作を短縮できる。

なお、本実施形態ではロジック電源電圧ＶＤＤＬとアナログ電源電圧ＶＤＤＡとの電圧レベルを共に等しく（例えば１．８ｖ）としているが、アナログ回路１３０が正常に復帰動作する限り、異なる電圧レベルとしても良い。ただし、ロジック電源電圧ＶＤＤＬとアナログ電源電圧ＶＤＤＡとの電圧レベルに差があると、復帰動作時に電圧ドロップやリンギングが発生し易いことから、ロジック電源電圧ＶＤＤＬとアナログ電源電圧ＶＤＤＡとの電圧レベルは実質的に等しいことが好ましい。

（５）外部トリガーによる間欠（１回）計測モード
本実施形態では、内部トリガーによる連続計測モードと、外部トリガーによる間欠（１回）計測モードのいずれかに設定することができる。図５は連続計測時のモード遷移を示す図であり、図６は間欠（一回）計測時のモード遷移を示す図である。図５にはスタンバイモードと計測モードが示されている。図５ではさらにローパワーモードが追加され、図６ではスタンバイモードと計測モードとの間に、休止モードとしてトリガー待ちの状態が設定される。

スタンバイモードとは、電源投入により初期起動シーケンスが実施された後に設定される待機モードである。初期起動シーケンスが実施されるとレジスタ１５０がリセットされ、ワンタイムプログラマブルＲＯＭに記憶された制御データ等がレジスタ１５０に転送される。スタンバイモードでは、第１レギュレータＲＥＧ１がイネーブルで第２レギュレータＲＥＧ２はディスイネーブルとなり、上述した通り図４のスイッチＳＷがオンとなってアナログ回路１３０にはロジック電源電圧ＶＤＤＬが供給される。

計測モードとして、加速度信号のデジタル変換分解能が異なる３つのモード（例えば１２ビット、１０ビット及び８ビット）を信号により選択できるようになっている。計測モードでは、第１レギュレータＲＥＧ１及び第２レギュレータＲＥＧ２が共にイネーブルとなり、上述した通り図４のスイッチＳＷがオフとなってアナログ回路１３０にはアナログ電源電圧ＶＤＤＡが供給される。

図５のローパワーモードとは、加速度が検出されない時に設定されるスリープ状態を検出ことで設定され、スリープが解除された状態が検出されるウェイクアップ検出時まで継続される。ローパワーモードは、デジタル変換分解能は８ビット固定となり、１０ビットまたは１２ビットを選択した場合よりも低消費電力となる。計測モードに対して出力データ周波数（例えば図７及び図８のＳＲレジスタで設定されるサンプリングレート）を低くすることで、より低消費電力とすることができる。

図６の間欠（１回）計測時では、測定モードにてＸ軸、Ｙ軸及びＺ軸の加速度計測が所定回数例えば１回だけ行われる。間欠（１回）計測モードが終了すると休止モードとなり、次の外部トリガーを待機することになる。それにより、測定モードは間欠的に実施される。休止モード（休止期間）では、スタンバイモードと同じく、第１レギュレータＲＥＧ１がイネーブルで第２レギュレータＲＥＧ２はディスイネーブルとなり、上述した通り図４のスイッチＳＷがオンとなってアナログ回路１３０にはロジック電源電圧ＶＤＤＬが供給される。

図７及び図８は、間欠（１回）計測モードを設定する２つの方式を示している。なお、図７及び図８では、図３に示す制御回路１７０に設けられるタイミング制御回路１７０Ａが示されている。また、図７及び図８では、図３に示すレジスタ１５０を機能別レジスタ１５０Ａ〜１５０Ｆとして示している。つまり、図３に示すレジスタ１５０は、図７または図８に示すＸ軸計測レジスタ１５０Ａ、Ｙ軸計測レジスタ１５０Ｂ、Ｚ軸計測レジスタ１５０Ｃ、ビジーフラグ用レジスタ１５０Ｄ、ＳＲ（サンプリングレート）設定レジスタ１５０Ｅ、外部トリガーレジスタ１５０Ｆを含んでいる。さらに、図７及び図８では、図４に示すデジタルフィルター１４０とレジスタ１５０との間に、演算処理部１８７が追加されている。

図７はハードウェアトリガーの方式を示し、図８はソフトウェアトリガーの方式を示している。ハードウェアトリガーを設定する端として、ＩＣ１００Ａの例えば割り込み端子ＩＮＴ１等の外部端子が用いられる。図７の加速度センサー１Ａが接続されるＣＰＵ２００は、例えばタイマー等から外部トリガーを割り込み端子ＩＮＴ１に出力する。図８は、ＣＰＵ２００から所定の通信プロトコルに従って送信される外部トリガーが、ＩＣ１００Ｂのシリアル−パラレルインターフェイス１６０に入力され、外部トリガーレジスタ１５０Ｆに格納される。

制御回路１７０は、図７のハードウェアトリガー方式と、図８のソフトウェアトリガー方式とを、信号設定により選択させても良い。図７のハードウェアトリガー方式は、ＣＰＵ２００の負担が少ない点で優れている。図８のソフトウェアトリガー方式は、兼用される割り込み端子ＩＴＮ１を他の用途に使用する機会を減少させない点で優れている。

制御回路１７０は、図５に示す連続計測モードか、図６に示す間欠（１回）計測モードであるかは、フラグなどにより認識している。図９は、間欠（１回）計測モードでの制御回路１７０の制御により設定される各部のタイミングチャートである。起動と同時に第１レギュレータＲＥＧ１がイネーブルとなってロジック電源電圧ＶＤＤＬは生成されるが、第２レギュレータＲＥＧ２は動作モード（計測モード）がアクティブの時のみアナログ電源電圧ＶＤＤＡを生成する。動作モード（計測モード）がアクティブでないスタンバイモード及び休止モードでは、スイッチＳＷがオンして、アナログ回路１３０にはロジック電源電圧ＶＤＤＬが供給される。

図７及び図８に示すＳＲレジスタは、デジタル分解能を設定するサンプリングレートを設定するものである。図７及び図８に示すビジーフラグ用レジスタ１５０Ｄは、例えば休止期間中にアクティブとなるフラグがタイミング制御回路１７０Ａにより設定される。図１０に示すように、外部トリガーがアクティブである時にクロックの立ち上がりで休止期間がスタートする。休止期間は所定クロック数（例えば１５６クロック）をカウントアップして終了する。ビジーフラグは、休止期間中に亘ってアクティブとなる。ビジーフラグがアクティブである期間に入力された外部トリガーは、タイミング制御回路１７０Ａにより無視される。それにより、間欠（１回）計測モードの途中で同一モードが再スタートされることを防止できる。

（６）アナログ回路のイネーブル／ディスイネーブル
図１１は、間欠（１回）測定モードでのタイミングチャートである。上述した外部トリガーにより、間欠（１回）測定モードが開始される。１回測定モードの場合、計測動作期間はクロックの例えば１５６サイクルである。１回測定モードに設定されると、第２レギュレータＲＥＧ２が起動される。その後、必要によりＱＶ回路１３１をイネーブルとしてもよい。オフセット調整容量１２０がリセットされる。

１回計測モードは、図１１に示すように、温度計測、Ｘ軸加速度計測、Ｙ軸加速度計測及びＺ軸加速度計測が、シーケンシャルに実施される。４回の計測期間の各々にて、ＰＧＡ１３２及びＡＤＣ１３３が計測に必要な期間だけイネーブルとされる。なお、図１１に示す例では、ＡＤＣ１３３は分解能が１０ビットのデジタル信号に変換している。分解能が低ければ計測期間は短縮され、分解能が高ければ計測期間は増大する。ＰＧＡ１３２及びＡＤＣ１３３は、温度、Ｘ軸加速度、Ｙ軸加速度及びＺ軸加速度のように異なる物理量を検出した後に、一旦ディスイネーブルとされている。それにより、消費電力を低減している。

また、ＰＧＡ１３２のイネーブル期間は、サンプルＡ期間とサンプルＢ期間とに二分される。同様に、ＡＤＣ１３３の動作期間は、サンプリング期間と比較期間とに二分される。ＰＧＡ１３２のサンプルＢ期間は、ＡＤＣ１３３のサンプリング期間と時間軸上で重複して設定できる。また、ＡＤＣ１３３の比較期間は、ＰＧＡ１３２のサンプルＡ期間と時間軸上で重複して設定できる。それにより、温度計測、Ｘ軸加速度計測、Ｙ軸加速度計測及びＺ軸加速度計測の各期間を短縮でき、トータルの１回計測期間も短縮される。

Ｘ軸加速度計測の前に、ＱＶアンプ１３１がイネーブルとなって起動される。ＱＶアンプ１３１は、図１１に示すようにクロックの例えば９５サイクルの期間に亘ってイネーブル状態が維持される。また、ＱＶアンプ１３１の起動後であって、Ｘ軸加速度計測、Ｙ軸加速度計測及びＺ軸加速度計測が開始される前に、オフセット調整容量１２０が各軸のオフセット調整容量値にリセットされる。オフセット調整容量１２０のリセット期間は、ＰＧＡ１３２のディスイネーブル期間を利用して設定される。

（７）第１レギュレータＲＥＧ１
図１２に、第１レギュレータＲＥＧ１の一例を示す。第１レギュレータＲＥＧ１は、非反転入力端子と反転入力端子の間に、仕事関数差電圧によるオフセット電圧ＶＯＦＦを有する差動型の増幅回路ＡＭと、増幅回路ＡＭの出力ノードＮＱ１と第１の電源ノードＶＳＳとの間に直列に設けられる第１の抵抗ＲＢ１及び第２の抵抗ＲＢ２と、第１の抵抗ＲＢ１と第２の抵抗ＲＢ２の接続ノードＮＱ２に一端が接続される位相補償用キャパシターＣ０を含む。第１、第２の抵抗ＲＢ１、ＲＢ２の接続ノードＮＱ２の信号が、増幅回路ＡＭの非反転入力端子に帰還され、増幅回路ＡＭの出力ノードＮＱ１の信号が、増幅回路ＡＭの反転入力端子に帰還される。

この第１レギュレータＲＥＧ１によれば、増幅回路ＡＭの非反転入力端子と反転入力端子の間のオフセット電圧と第１、第２の抵抗ＲＢ１，ＲＢ２の抵抗比により決まる定電圧が生成される。第１、第２の抵抗ＲＢ１，ＲＢ２の接続ノードには位相補償用キャパシターＣＯが設けられ、この接続ノードの信号が増幅回路ＡＭの非反転入力端子に帰還されると共に、増幅回路ＡＭの出力ノードの信号が反転入力端子に帰還される。これにより、安定した回路動作で定電圧を生成できる第１レギュレータＲＥＧ１を構築できる。

また、図１２に示す第１の抵抗ＲＢ１は可変抵抗とすることができる。加速度センサー素子１０及びＩＣ１００の検査工程などでは、１．８Ｖ系に対して例えば３Ｖ程度の高電圧（検査電圧）が印加される。レジスタ設定変更により第１の抵抗ＲＢ１の抵抗値を可変して、第１レギュレータＲＥＧ１の出力電圧レベルを高電圧レベルに変更することができる。

図１３に示す第１レギュレータＲＥＧ１では、図１２の増幅回路ＡＭの破線で囲まれた個所に素子または回路を増設し、起動時とアクティブ時に増幅回路ＡＭに流れる動作電流ＩＯＰを増大させ、能力を増大させている。図１３に示すように、増幅回路ＡＭの出力部ＱＢの接地端側に設けられた出力トランジスタＴ１と並列にトランジスタＴ２を追加した。増幅回路ＡＭの差動部ＤＦに増設したトランジスタＴ３と、トランジスタＴ３と同一ゲート電圧が印加されるトランジスタＴ４とで、カレントミラー回路ＣＭを構成している。カレントミラー回路ＣＭの電流源として、起動時に動作する第１電流源ＩＳ１と、アクティブ時に動作する第２電流源ＩＳ２とが追加されている。起動時に動作する第１電流源ＩＳ１では、起動によりスタートスイッチＳＴ_ＳＴＲがオンされて、カレントミラー回路ＣＭに電流を流す。

スタンバイ時ではカレントミラーＣＭに電流が流れず、増幅回路ＡＭは弱反転領域で動作して、差動部ＤＦに例えば１５０ｎＡが流れ、出力部ＱＢに例えば５５０ｎＡが流れ、動作電流ＩＯＰとして７００ｎＡが流れる。起動時にスタートスイッチＳＴ_ＳＴＲがオンすると、カレントミラー回路ＣＭの動作によって、増設されたトランジスタＴ２及びＴ３に破線の矢印で示すように２０μＡが流れ、動作電流ＩＯＰを５０μＡまで増大させることができる。なお、スタートスイッチＳＴ_ＳＴＲはパワーオンリセット信号を用いて、起動後の所定定時間経過後にオフされる。第２レギュレータＲＧＥ２がイネーブルとなったアクティブ時には、第１電流源ＩＳ１に代わって第２電流源ＩＳ２がオンされ、動作電流ＩＯＰを例えば３０μＡまで増大させることができる。こうして、第１レギュレータＲＥＧ１の起動時及びアクティブ時（過負荷時）の能力を高めることができる。

（８）第２レギュレータＲＥＧ２
図１４に、バンドギャップリファレンス回路を利用した第２レギュレータＲＧＥ２を示す。図１４において、第２レギュレータＲＥＧ２のアンプＡＭＰの負端子に、バンドギャップリファレンス回路ＢＧＲが発生するバンドギャップリファレンス電圧ＶＢＧＲ（例えば１．２１Ｖ）が入力される。アンプＡＭＰの正端子には、アンプＡＭＰの出力電圧ＶＤＤＡが分圧抵抗Ｒ１，Ｒ２により構成される分圧回路で分圧された電圧ＶＤＶが入力される。アンプＡＭＰは、バンドギャップリファレンス電圧ＶＢＧＲを基準電圧として、分圧回路Ｒ１，Ｒ２の電圧ＶＤＶとバンドギャップリファレンス電圧ＶＢＧＲとの電位が一致するように、負帰還制御している。こうして、バンドギャップリファレンス電圧ＶＢＧＲを増幅して、例えば１．８Ｖのアナログ電源電圧ＶＤＤＡを生成することができる。

（９）電子機器および移動体
図１５は電子機器の一具体例としてのスマートフォン４０１を概略的に示す。スマートフォン４０１には図３に示す三軸加速度センサー１に加え、三軸ジャイロセンサーおよびそれに接続される検出回路を備えた物理量検出装置５００が組み込まれる。物理量検出装置５００はスマートフォン４０１の姿勢を検出することができる。いわゆるモーションセンシングが実施される。物理量検出装置５００の検出信号は例えばマイクロコンピューターチップ（ＭＰＵ）４０２に供給されることができる。ＭＰＵ４０２はモーションセンシングに応じて様々な処理を実行することができる。その他、こういったモーションセンシングは、携帯電話機、携帯型ゲーム機、ゲームコントローラー、カーナビゲーションシステム、ポインティングデバイス、ヘッドマウンティングディスプレイ、タブレットパソコン等の電子機器で利用されることができる。モーションセンシングの実現にあたって物理量検出装置５００は組み込まれることができる。

図１６は電子機器の他の具体例としてのデジタルスチルカメラ（以下「カメラ」という）４０３を概略的に示す。カメラ４０３には物理量検出装置５００が組み込まれる。物理量検出装置５００はカメラ４０３の姿勢を検出することができる。物理量検出装置５００の検出信号は手ぶれ補正装置４０４に供給されることができる。手ぶれ補正装置４０４は物理量検出装置５００の検出信号に応じて例えばレンズセット４０５内の特定のレンズを移動させることができる。こうして手ぶれは補正されることができる。その他、手ぶれ補正はデジタルビデオカメラで利用されることができる。手ぶれ補正の実現にあたって物理量検出装置５００は組み込まれることができる。

図１７は移動体の一具体例としての自動車４０６を概略的に示す。自動車４０６には物理量検出装置５００が組み込まれる。物理量検出装置５００は車体４０７の姿勢を検出することができる。物理量検出装置５００の検出信号は車体姿勢制御装置４０８に供給されることができる。車体姿勢制御装置４０８は例えば車体４０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪４０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種移動体で利用されることができる。姿勢制御の実現にあたって物理量検出装置５００は組み込まれることができる。

本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれる。例えば、明細書または図面において、少なくとも一度、より広義または同義な異なる用語とともに記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えられることができる。また、アナログ回路１３０、ロジック回路１８０、第１レギュレータＲＥＧ１、第２レギュレータＲＥＧ２等の構成および動作も本実施形態で説明したものに限定されず、種々の変形が可能である。また、本発明が適用される電子回路またはＩＣ（物理量検出回路）は、デジタル出力するものに限らず、ＡＤＣ１３３を有しないアナログ出力にも適用することができる。物理量検出センサーとしては、加速度センサーに限らず、例えば、角速度センサー、圧力センサーなど、物理量を検出する各種センサーに適用できる。

１ 物理量検出センサー（加速度センサー）、１０ 物理量検出センサー素子（加速度センサー素子）、１００ ＩＣ（電子回路）、１３０ アナログ回路、１３１ ＱＶアンプ（電荷−電圧変換回路）、１３２ プログラマブルアンプ（ＰＧＭ）、１３３ アナログ−デジタル変換器（ＡＤＣ）、１８０ ロジック回路、ＡＭ 増幅回路、ＡＭＰ アンプ、ＢＧＲ バンドギャップリファレンス回路、Ｃ０ 位相補償用キャパシター、ＣＭ カレントミラー回路、ＩＳ１，ＩＳ２ 電流源、Ｒ１，Ｒ２ 分圧回路、ＲＢ１，ＲＢ２ 第１，第２抵抗、ＲＥＧ１ ロジック電源回路（第１レギュレータ）、ＲＥＧ２ アナログ電源回路（第２レギュレータ）、ＳＷ スイッチ、ＶＤＤＡ アナログ電源電圧、ＶＤＤＬ ロジック電源電圧

Claims (24)

1. 物理量検出センサー素子と、
   前記物理量検出センサー素子に接続されたＩＣと、
   を有し、
   前記ＩＣは、
   ロジック回路と、
   アナログ回路と、
   電源電圧に基づいてロジック電源電圧を生成し、前記ロジック回路に前記ロジック電源電圧を供給する第１レギュレータと、
   イネーブルに設定されている時に前記電源電圧に基づいて生成されるアナログ電源電圧を、前記アナログ回路に供給する第２レギュレータと、
   前記第２レギュレータがディスイネーブルに設定されている時に、前記第１レギュレータを前記アナログ回路に接続するスイッチと、を含むことを特徴とする物理量検出センサー。
2. 請求項１において、
   前記第２レギュレータを前記ディスイネーブルに設定するディスイネーブル信号により、前記スイッチがオフからオンに切替えられることを特徴とする物理量検出センサー。
3. 請求項１または２において、
   前記ロジック電源電圧の電圧レベルと前記アナログ電源電圧の電圧レベルとが実質的に等しいことを特徴とする物理量検出センサー。
4. 請求項１乃至３のいずれか一項において、
   前記物理量検出センサー素子は静電容量型センサー素子であり、
   前記アナログ回路は、前記静電容量型センサー素子からの電荷を電圧に変換する電荷−電圧変換回路を含み、
   前記第２レギュレータがディスイネーブルに設定されている時に、前記電荷−電圧変換回路はディスイネーブルに設定されることを特徴とする物理量検出センサー。
5. 請求項４において、
   前記アナログ回路は、前記電荷−電圧変換回路からの出力信号を、設定されたゲインで増幅するプログラマブルゲインアンプをさらに有し、
   前記第２レギュレータがディスイネーブルに設定されている時に、前記プログラマブルゲインアンプはディスイネーブルに設定されることを特徴とする物理量検出センサー。
6. 請求項５において、
   前記アナログ回路は、前記プログラマブルゲインアンプからの出力信号を、アナログ−デジタル変換するアナログ−デジタル変換器をさらに有し、
   前記第２レギュレータがディスイネーブルに設定されている時に、前記アナログ−デジタル変換器はディスイネーブルに設定されることを特徴とする物理量検出センサー。
7. 請求項６において、
   外部トリガーに基づいて前記アナログ回路が前記物理量検出センサーからの信号を処理する処理期間が設定され、前記処理期間内に前記第２レギュレータはイネーブルに設定され、前記処理期間外では前記アナログ回路はディスイネーブルに設定され、
   前記プログラマブルゲインアンプおよび前記アナログ−デジタル変換器の少なくとも一方は、前記処理期間内に設定された休止期間にディスイネーブルに設定されることを特徴とする物理量検出センサー。
8. 請求項１乃至７のいずれか一項において、
   前記第１レギュレータは、
   非反転入力端子と反転入力端子との間に、仕事関数差電圧によるオフセット電圧を有する差動型の増幅回路と、
   前記増幅回路の出力ノードと第１の電源ノードとの間に直列に設けられる第１の抵抗及び第２の抵抗と、
   前記第１の抵抗と前記第２の抵抗の接続ノードに一端が接続される位相補償用キャパシターと、
   を含み、
   前記接続ノードの信号が、前記増幅回路の前記非反転入力端子に帰還され、前記出力ノードの信号が、前記増幅回路の前記反転入力端子に帰還されることを特徴とする物理量検出センサー。
9. 請求項８において、
   前記第１レギュレータは、
   前記第１レギュレータの起動時と、前記第２レギュレータがイネーブルに設定される過負荷時とに電流を生成する電流源と、
   前記電流源に流れる電流と等しい電流を前記第１レギュレータに増加させるカレントミラー回路と、
   をさらに有することを特徴とする物理量検出センサー。
10. 請求項１乃至９のいずれか一項において、
    前記第２レギュレータは、
    バンドギャップリファレンス回路と、
    前記バンドギャップリファレンス回路からのバンドギャップリファレンス電圧を増幅するアンプと、
    前記アンプの負帰還経路に設けられた分圧回路と、
    を有し、
    前記バンドギャップリファレンス電圧を基準電圧として、前記分圧回路の電圧と前記バンドギャップリファレンス電圧との電位が一致するように、前記アンプにより負帰還制御されていることを特徴とする物理量検出センサー。
11. 請求項１乃至１０のいずれか一項において、
    前記第１レギュレータは、前記ロジック電源電圧よりも大きい検査電圧を生成し、前記スイッチを介して前記検査電圧を前記アナログ回路に供給することを特徴とする物理量検出センサー。
12. 請求項１乃至１１のいずれか一項記載の物理量検出センサーを有することを特徴とする電子機器。
13. 請求項１乃至１１のいずれか一項記載の物理量検出センサーを有することを特徴とする移動体。
14. 物理量検出センサー素子に接続される電子回路であって、
    ロジック回路と、
    アナログ回路と、
    電源電圧に基づいてロジック電源電圧を生成し、前記ロジック回路に前記ロジック電源電圧を供給する第１レギュレータと、
    イネーブルに設定されている時に前記電源電圧に基づいて生成されるアナログ電源電圧を、前記アナログ回路に供給する第２レギュレータと、
    前記第２レギュレータがディスイネーブルに設定されている時に、前記第１レギュレータを前記アナログ回路に接続するスイッチと、を含むことを特徴とする電子回路。
15. 請求項１４において、
    前記第２レギュレータを前記ディスイネーブルに設定するディスイネーブル信号により、前記スイッチがオフからオンに切替えられることを特徴とする電子回路。
16. 請求項１４または１５において、
    前記ロジック電源電圧の電圧レベルと前記アナログ電源電圧の電圧レベルとが実質的に等しいことを特徴とする電子回路。
17. 請求項１４乃至１６のいずれか一項において、
    前記第１レギュレータは、前記ロジック電源電圧よりも大きい検査電圧を生成し、前記スイッチを介して前記検査電圧を前記アナログ回路に供給することを特徴とする電子回路。
18. 請求項１４乃至１７のいずれか一項において、
    前記物理量検出センサー素子は静電容量型センサー素子であり、
    前記アナログ回路は、前記静電容量型センサー素子からの電荷を電圧に変換する電荷−電圧変換回路を含み、
    前記第２レギュレータがディスイネーブルに設定されている時に、前記電荷−電圧変換回路はディスイネーブルに設定されることを特徴とする電子回路。
19. 請求項１８において、
    前記アナログ回路は、前記電荷−電圧変換回路からの出力信号を、設定されたゲインで増幅するプログラマブルゲインアンプをさらに有し、
    前記第２レギュレータがディスイネーブルに設定されている時に、前記プログラマブルゲインアンプはディスイネーブルに設定されることを特徴とする電子回路。
20. 請求項１９において、
    前記アナログ回路は、前記プログラマブルゲインアンプからの出力信号を、アナログ−デジタル変換するアナログ−デジタル変換器をさらに有し、
    前記第２レギュレータがディスイネーブルに設定されている時に、前記アナログ−デジタル変換器はディスイネーブルに設定されることを特徴とする電子回路。
21. 請求項２０において、
    外部トリガーに基づいて前記アナログ回路が前記物理量検出センサー素子からの信号を処理する処理期間が設定され、前記処理期間内に前記第２レギュレータはイネーブルに設定され、前記処理期間外では前記アナログ回路はディスイネーブルに設定され、
    前記プログラマブルゲインアンプおよび前記アナログ−デジタル変換器の少なくとも一方は、前記処理期間内に設定された休止期間にディスイネーブルに設定されることを特徴とする電子回路。
22. 請求項１４乃至２１のいずれか一項において、
    前記第１レギュレータは、
    非反転入力端子と反転入力端子との間に、仕事関数差電圧によるオフセット電圧を有する差動型の増幅回路と、
    前記増幅回路の出力ノードと第１の電源ノードとの間に直列に設けられる第１の抵抗及び第２の抵抗と、
    前記第１の抵抗と前記第２の抵抗の接続ノードに一端が接続される位相補償用キャパシターと、
    を含み、
    前記接続ノードの信号が、前記増幅回路の前記非反転入力端子に帰還され、前記出力ノードの信号が、前記増幅回路の前記反転入力端子に帰還されることを特徴とする電子回路。
23. 請求項２２において、
    前記第１レギュレータは、
    前記第１レギュレータの起動時と、前記第２レギュレータがイネーブルに設定される過負荷時とに電流を生成する電流源と、
    前記電流源に流れる電流と等しい電流を前記第１レギュレータに増加させるカレントミラー回路と、
    をさらに有することを特徴とする電子回路。
24. 請求項１４乃至２３のいずれか一項において、
    前記第２レギュレータは、
    バンドギャップリファレンス回路と、
    前記バンドギャップリファレンス回路からのバンドギャップリファレンス電圧を増幅するアンプと、
    前記アンプの負帰還経路に設けられた分圧回路と、
    を有し、
    前記バンドギャップリファレンス電圧を基準電圧として、前記分圧回路の電圧と前記バンドギャップリファレンス電圧との電位が一致するように、前記アンプにより負帰還制御されていることを特徴とする電子回路。