JP6362542B2 - 第１および第２のトランジスタを備えるメモリセルおよび動作の方法 - Google Patents
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Description
（発明の分野）
本発明は、半導体メモリ技術に関する。より具体的には、本発明は、電気的フローティングボディトランジスタと、アクセストランジスタとを備える半導体メモリ装置に関する。
本発明は、半導体メモリ技術に関する。より具体的には、本発明は、電気的フローティングボディトランジスタと、アクセストランジスタとを備える半導体メモリ装置に関する。
（発明の背景）
半導体メモリ装置は、データを記憶するために広範囲に使用される。メモリ装置は、２つの一般タイプ（すなわち、揮発性および不揮発性）に従って特徴付けられることができる。スタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の揮発性メモリ装置は、電力がそこに連続的に供給されないときに、その中に記憶されているデータを失う。
半導体メモリ装置は、データを記憶するために広範囲に使用される。メモリ装置は、２つの一般タイプ（すなわち、揮発性および不揮発性）に従って特徴付けられることができる。スタティックランダムアクセスメモリ（ＳＲＡＭ）およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の揮発性メモリ装置は、電力がそこに連続的に供給されないときに、その中に記憶されているデータを失う。
電気的フローティングボディ効果に基づくＤＲＡＭが、提案されている（例えば、“Ａ Ｃａｐａｃｉｔｏｒ−ｌｅｓｓ １Ｔ−ＤＲＡＭ Ｃｅｌｌ”， Ｓ． Ｏｋｈｏｎｉｎ ｅｔ ａｌ．， ｐｐ． ８５−８７， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２３， ｎｏ． ２， Ｆｅｂｒｕａｒｙ ２００２、および“Ｍｅｍｏｒｙ Ｄｅｓｉｇｎ Ｕｓｉｎｇ Ｏｎｅ−Ｔｒａｎｓｉｓｔｏｒ Ｇａｉｎ Ｃｅｌｌ ｏｎ ＳＯＩ”， Ｔ． Ｏｈｓａｗａ ｅｔ ａｌ．， ｐｐ． １５２−１５３， Ｔｅｃｈ． Ｄｉｇｅｓｔ， ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｆｅｂｒｕａｒｙ ２００２を参照）。そのようなメモリは、従来の１Ｔ／１Ｃメモリセルで使用されるコンデンサを排除し、したがって、より小さい特徴サイズに縮小することがより容易である。加えて、そのようなメモリは、従来の１Ｔ／１Ｃメモリセルと比較して、より小さいセルサイズを可能にする。
ＷｉｄｊａｊａおよびＯｒ−Ｂａｃｈは、（例えば、Ｗｉｄｊａｊａらによる米国特許出願公開第２０１０／００２４６２８４号（発明の名称「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｎｇ」）、および米国特許出願公開第２０１０／００３４０４１号（「Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ Ｐｒｉｎｃｉｐｌｅ」）（両方とも参照によってこれらの全体が本明細書に組み込まれる）で説明されるような）１つより多くの安定状態が各メモリセルに存在する、フローティングボディトランジスタを組み込む双安定ＳＲＡＭセルを説明する。この双安定性は、印加されたバックバイアスにより達成され、印加されたバックバイアスは、衝突電離を引き起こすことにより、電荷リーク電流および再結合を補償するように正孔を生成する。
メモリセルの行および列を備えるメモリアレイでは、メモリセルに対して操作を行うことは、その周辺メモリセルの変化（しばしば、ディスターブと称される条件）をトリガし得る。メモリセルにおけるディスターブ耐性を向上させる継続的必要性が存在する。例えば、“Ｃａｐａｃｉｔｏｒｌｅｓｓ Ｔｗｉｎ−Ｔｒａｎｓｉｓｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （ＴＴＲＡＭ） ｏｎ ＳＯＩ”， Ｆ． Ｍｏｒｉｓｈｉｔａ ｅｔ ａｌ， Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ２００５， ｐｐ． ４３５−４３８、“Ａ ｃｏｎｆｉｇｕｒａｂｌｅ ｅｎｈａｎｃｅｄ ＴＴＲＡＭ ｍａｃｒｏ ｆｏｒ ｓｙｓｔｅｍ-ｌｅｖｅｌ ｐｏｗｅｒ ｍａｎａｇｅｍｅｎｔ ｕｎｉｆｉｅｄ ｍｅｍｏｒｙ”， Ｆ． Ｍｏｒｉｓｈｉｔａ ｅｔ ａｌ．， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ， ｖｏｌ． ４２ ｎｏ． ４ （２００７）， ｐｐ． ８５３−８６１、“Ａ ｈｉｇｈ−ｄｅｎｓｉｔｙ ｓｃａｌａｂｌｅ ｔｗｉｎ ｔｒａｎｓｉｓｔｏｒ ＲＡＭ （ＴＴＲＡＭ） ｗｉｔｈ ｖｅｒｉｆｙ ｃｏｎｔｒｏｌ ｆｏｒ ＳＯＩ ｐｌａｔｆｏｒｍ ｍｅｍｏｒｙ ＩＰｓ”， Ｋ． Ａｒｉｍｏｔｏ ｅｔ ａｌ．， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ， ｖｏｌ． ４２， ｎｏ． １１ （２００７）， ｐｐ． ２６１１−２６１９、および“Ａ Ｓｃａｌａｂｌｅ ＥＴ２ＲＡＭ （ＳＥＴＲＡＭ） ｗｉｔｈ Ｖｅｒｉｆｙ Ｃｏｎｔｒｏｌ ｆｏｒ ＳｏＣ Ｐｌａｔｆｏｒｍ Ｍｅｍｏｒｙ ＩＰ ｏｎ ＳＯＩ”， Ｋ． Ａｒｉｍｏｔｏ ｅｔ ａｌ． ｐｐ． ４２９−４３２， Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， ２００６（これらの全体が本明細書に組み込まれる）で説明されるような、２トランジスタメモリセルは、メモリセルのディスターブ耐性を向上させ得る。
本発明は、アクセストランジスタを組み込むことによりメモリセル動作中のディスターブ耐性の向上を提供することによって、ディスターブ耐性を向上させるための継続的必要性に対処する。
本発明の一側面では、半導体メモリセルは、双安定フローティングボディトランジスタと、アクセス装置とを含み、双安定フローティングボディトランジスタおよび該アクセス装置は、電気的に直列に接続される。
少なくとも１つの実施形態では、アクセス装置は、金属酸化物半導体トランジスタを備える。
少なくとも１つの実施形態では、アクセス装置は、バイポーラトランジスタを備える。
少なくとも１つの実施形態では、アクセストランジスタは、双安定フローティングボディトランジスタと同一の導電型である。
少なくとも１つの実施形態では、アクセストランジスタは、双安定フローティングボディトランジスタの導電型と異なる導電型を有する。
少なくとも１つの実施形態では、双安定フローティングボディトランジスタは、埋設ウェル領域を備える。
少なくとも１つの実施形態では、双安定フローティングボディトランジスタは、マルチポートフローティングボディトランジスタを備え、アクセス装置は、複数のアクセストランジスタを備える。
少なくとも１つの実施形態では、双安定フローティングボディトランジスタは、二重ポートフローティングボディトランジスタを備え、アクセス装置は、２つのアクセストランジスタを備える。
本発明の別の側面では、半導体メモリセルは、第１のボディを有する第１のトランジスタと、第２のボディを有する第２のトランジスタと、第１のボディおよび第２のボディの両方の基礎となる基板と、基板と第１および第２のボディのうちの少なくとも１つとの間に介在される埋設層と、第１のボディに接触する第１のソース領域と、第１のソース線領域から分離され、第１のボディに接触する第１のドレイン領域と、第１のボディから絶縁される第１のゲートと、第２のボディから第１のボディを絶縁する絶縁部材と、第２のボディに接触する第２のソース領域と、第２のソース領域から分離され、第２のボディに接触する第２のドレイン領域と、第２のボディから絶縁される第２のゲートとを含む。
少なくとも１つの実施形態では、第１のゲートは、第１のソース領域と第１のドレイン領域との間に位置付けられ、第２のゲートは、第２のソース領域と第２のドレイン領域との間に位置付けられる。
少なくとも１つの実施形態では、第１のトランジスタは、フローティングボディトランジスタであり、第２のトランジスタは、アクセストランジスタである。
少なくとも１つの実施形態では、第１のボディは、フローティングボディであり、第２のボディは、基板に電気的に接続されるウェル領域である。
少なくとも１つの実施形態では、第１のドレイン領域は、第２のソース領域に電気的に接続される。
少なくとも１つの実施形態では、第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、第２のボディは、第１の導電型を有し、第１および第２のソース領域ならびに第１および第２のドレイン領域はそれぞれ、ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、第１の導電型は、第２の導電型と異なる。
少なくとも１つの実施形態では、第１のボディは、フローティングボディであり、第２のボディは、埋設層に電気的に接続されるウェル領域であり、第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、第２のボディは、ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、第１の導電型は、第２の導電型と異なる。
少なくとも１つの実施形態では、半導体メモリセルは、基準セルを備え、基準セルはさらに、第１のソース領域および第１のドレイン領域から離間され、かつ、第１のボディに接触する、センス線領域を備え、第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、センス線領域は、第１の導電型を有する。
少なくとも１つの実施形態では、第１のドレイン領域は、第２のゲートに電気的に接続される。
少なくとも１つの実施形態では、第１のトランジスタは、フローティングボディトランジスタであり、第２のトランジスタは、フローティングボディトランジスタである。
少なくとも１つの実施形態では、第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成される。
少なくとも１つの実施形態では、第１および第２のボディのうちの少なくとも１つは、双安定フローティングボディである。
本発明の別の側面では、半導体メモリセルは、フローティングボディを有する第１のトランジスタと、フローティングボディの下方の埋設層であって、埋設層への電圧の印加は、メモリセルの状態を維持する、埋設層と、第２のトランジスタとを含み、第１および第２のトランジスタは、直列に接続される。
本発明の別の側面では、半導体メモリセルは、双安定フローティングボディトランジスタと、フローティングゲートトランジスタとを含む。
本発明の別の側面では、半導体メモリセルは、第１の双安定フローティングボディトランジスタと、第２の双安定フローティングボディトランジスタとを含み、第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成される。
本発明の別の側面では、双安定フローティングボディトランジスタと、アクセストランジスタとを有する半導体メモリセルを動作させる方法は、アクセストランジスタをオンにするように、電圧をアクセストランジスタに印加することと、アクセストランジスタを起動することによって、動作のためのメモリセルの選択を支援することとを含む。
少なくとも１つの実施形態では、動作は、フローティングボディトランジスタの状態を感知するようにメモリセルを通る電流を監視することを含む読取動作である。
少なくとも１つの実施形態では、動作は、論理１書込動作であり、アクセストランジスタに印加される電圧は、アクセストランジスタのビット線端子に印加される正のバイアスであり、アクセストランジスタは、正のバイアスをフローティングボディトランジスタのドレイン領域に渡す。
少なくとも１つの実施形態では、本方法は、衝突電離機構を通じて正孔生成を最大限にするように、フローティングボディトランジスタにさらにバイアスをかけることをさらに含む。
少なくとも１つの実施形態では、アクセストランジスタに印加される電圧は、アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられ、本方法は、容量結合によってフローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む。
少なくとも１つの実施形態では、動作は、論理０書込動作であり、アクセストランジスタに印加される電圧は、負のバイアスであり、アクセストランジスタは、負のバイアスをフローティングボディトランジスタのドレイン領域に渡す。
少なくとも１つの実施形態では、動作は、アクティブロー読取動作である。
少なくとも１つの実施形態では、動作は、アクティブロー論理１書込動作である。
少なくとも１つの実施形態では、動作は、フローティングボディトランジスタの状態を感知するようにメモリセルを通る電流を監視することを含む読取動作であり、アクセストランジスタをオンにするように印加される電圧は、ゼロ電圧である。
少なくとも１つの実施形態では、動作は、論理１書込動作であり、アクセストランジスタに印加される電圧は、ゼロ電圧をアクセストランジスタのワード線端子に印加することを含み、論理１書込動作は、バンド間トンネリング機構によって行われる。
少なくとも１つの実施形態では、動作は、論理１書込動作であり、アクセストランジスタに印加される電圧は、ゼロ電圧をアクセストランジスタのワード線端子に印加することを含み、論理１書込動作は、衝突電離機構を通じて行われる。
少なくとも１つの実施形態では、動作は、論理１書込動作であり、アクセストランジスタに印加される電圧は、アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられる正電圧であり、本方法は、容量結合によってフローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む。
少なくとも１つの実施形態では、動作は、論理０書込動作であり、アクセストランジスタに印加される電圧は、アクセストランジスタのワード線端子に印加される正のバイアスである。
少なくとも１つの実施形態では、動作は、論理０書込動作であり、アクセストランジスタのワード線端子に印加される電圧は、フローティングボディトランジスタのドレイン領域に印加される負のバイアスよりも負である、負のバイアスである。
本発明のこれらおよび他の特徴は、以下でさらに十分に説明されるようなメモリ装置および方法の詳細を読むことにより、当業者に明白となるであろう。
本発明は、例えば、以下の項目を提供する。
（項目１）
双安定フローティングボディトランジスタと、
アクセス装置と
を備え、
前記双安定フローティングボディトランジスタおよび前記アクセス装置は、電気的に直列に接続される、半導体メモリセル。
（項目２）
前記アクセス装置は、金属酸化物半導体トランジスタを備える、項目１に記載の半導体メモリセル。
（項目３）
前記アクセス装置は、バイポーラトランジスタを備える、項目１に記載の半導体メモリセル。
（項目４）
前記アクセストランジスタは、前記双安定フローティングボディトランジスタと同一の導電型である、項目２に記載の半導体メモリセル。
（項目５）
前記アクセストランジスタは、前記双安定フローティングボディトランジスタの導電型と異なる導電型を有する、項目２に記載の半導体メモリセル。
（項目６）
前記双安定フローティングボディトランジスタは、埋設ウェル領域を備える、項目１に記載の半導体メモリセル。
（項目７）
前記双安定フローティングボディトランジスタは、マルチポートフローティングボディトランジスタを備え、前記アクセス装置は、複数のアクセストランジスタを備える、項目１に記載の半導体メモリセル。
（項目８）
前記双安定フローティングボディトランジスタは、二重ポートフローティングボディトランジスタを備え、前記アクセス装置は、２つのアクセストランジスタを備える、項目７に記載の半導体メモリセル。
（項目９）
第１のボディを有する第１のトランジスタと、
第２のボディを有する第２のトランジスタと、
前記第１のボディおよび第２のボディの両方の基礎となる基板と、
前記基板と前記第１のボディおよび第２のボディのうちの少なくとも１つとの間に介在される埋設層と、
前記第１のボディに接触する第１のソース領域と、
前記第１のソース線領域から分離され、前記第１のボディに接触する第１のドレイン領域と、
前記第１のボディから絶縁される第１のゲートと、
前記第２のボディから前記第１のボディを絶縁する絶縁部材と、
前記第２のボディに接触する第２のソース領域と、
前記第２のソース領域から分離され、前記第２のボディに接触する第２のドレイン領域と、
前記第２のボディから絶縁される第２のゲートと
を備える、半導体メモリセル。
（項目１０）
前記第１のゲートは、前記第１のソース領域と前記第１のドレイン領域との間に位置付けられ、前記第２のゲートは、前記第２のソース領域と前記第２のドレイン領域との間に位置付けられる、項目９に記載の半導体メモリセル。
（項目１１）
前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、アクセストランジスタである、項目９に記載の半導体メモリセル。
（項目１２）
前記第１のボディは、フローティングボディであり、前記第２のボディは、前記基板に電気的に接続されるウェル領域である、項目９に記載の半導体メモリセル。
（項目１３）
前記第１のドレイン領域は、前記第２のソース領域に電気的に接続される、項目９に記載の半導体メモリセル。
（項目１４）
前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記第１の導電型を有し、前記第１および第２のソース領域ならびに第１および第２のドレイン領域はそれぞれ、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、項目９に記載の半導体メモリセル。
（項目１５）
前記第１のボディは、フローティングボディであり、前記第２のボディは、前記埋設層に電気的に接続されるウェル領域であり、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、項目９に記載の半導体メモリセル。
（項目１６）
前記半導体メモリセルは、基準セルを備え、前記基準セルはさらに、
前記第１のソース領域および前記第１のドレイン領域から離間され、前記第１のボディに接触するセンス線領域
を備え、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記センス線領域は、前記第１の導電型を有する、項目９に記載の半導体メモリセル。
（項目１７）
前記第１のドレイン領域は、前記第２のゲートに電気的に接続される、項目９に記載の半導体メモリセル。
（項目１８）
前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、フローティングボディトランジスタである、項目９に記載の半導体メモリセル。
（項目１９）
前記第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成される、項目９に記載の半導体メモリセル。
（項目２０）
前記第１および第２のボディのうちの少なくとも１つは、双安定フローティングボディである、項目９に記載の半導体メモリセル。
（項目２１）
半導体メモリセルであって、
フローティングボディを有する第１のトランジスタと、
前記フローティングボディの下方の埋設層であって、前記埋設層への電圧の印加は、前記メモリセルの状態を維持する、埋設層と、
第２のトランジスタと
を備え、前記第１および第２のトランジスタは、直列に接続される、半導体メモリセル。
（項目２２）
双安定フローティングボディトランジスタと、
フローティングゲートトランジスタと
を備える、半導体メモリセル。
（項目２３）
第１の双安定フローティングボディトランジスタと、
第２の双安定フローティングボディトランジスタと
を備え、前記第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成される、半導体メモリセル。
（項目２４）
双安定フローティングボディトランジスタと、アクセストランジスタとを有する半導体メモリセルを動作させる方法であって、
前記アクセストランジスタをオンにするように、電圧を前記アクセストランジスタに印加することと、
前記アクセストランジスタを起動することによって、動作のための前記メモリセルの選択を支援することと
を含む、方法。
（項目２５）
前記動作は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視することを含む読取動作である、項目２４に記載の方法。
（項目２６）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのビット線端子に印加される正のバイアスであり、前記アクセストランジスタは、前記正のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、項目２４に記載の方法。
（項目２７）
衝突電離機構を通じて正孔生成を最大限にするように、前記フローティングボディトランジスタにさらにバイアスをかけることをさらに含む、項目２６に記載の方法。
（項目２８）
前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられ、前記方法は、容量結合によって前記フローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む、項目２６に記載の方法。
（項目２９）
前記動作は、論理０書込動作であり、前記アクセストランジスタに印加される前記電圧は、負のバイアスであり、前記アクセストランジスタは、前記負のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、項目２４に記載の方法。
（項目３０）
前記動作は、アクティブロー読取動作である、項目２４に記載の方法。
（項目３１）
前記動作は、アクティブロー論理１書込動作である、項目２４に記載の方法。
（項目３２）
前記動作は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視するステップを含む読取動作であり、前記アクセストランジスタをオンにするように印加される前記電圧は、ゼロ電圧である、項目２４に記載の方法。
（項目３３）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、ゼロ電圧を前記アクセストランジスタのワード線端子に印加することを含み、前記論理１書込動作は、バンド間トンネリング機構によって行われる、項目２４に記載の方法。
（項目３４）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、ゼロ電圧を前記アクセストランジスタのワード線端子に印加することを含み、前記論理１書込動作は、衝突電離機構を通じて行われる、項目２４に記載の方法。
（項目３５）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられる正電圧であり、前記方法は、容量結合によって前記フローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む、項目２４に記載の方法。
（項目３６）
前記動作は、論理０書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのワード線端子に印加される正のバイアスである、項目２４に記載の方法。
（項目３７）
前記動作は、論理０書込動作であり、前記アクセストランジスタのワード線端子に印加される前記電圧は、前記フローティングボディトランジスタのドレイン領域に印加される負のバイアスよりも負である、負のバイアスである、項目２４に記載の方法。
（項目１）
双安定フローティングボディトランジスタと、
アクセス装置と
を備え、
前記双安定フローティングボディトランジスタおよび前記アクセス装置は、電気的に直列に接続される、半導体メモリセル。
（項目２）
前記アクセス装置は、金属酸化物半導体トランジスタを備える、項目１に記載の半導体メモリセル。
（項目３）
前記アクセス装置は、バイポーラトランジスタを備える、項目１に記載の半導体メモリセル。
（項目４）
前記アクセストランジスタは、前記双安定フローティングボディトランジスタと同一の導電型である、項目２に記載の半導体メモリセル。
（項目５）
前記アクセストランジスタは、前記双安定フローティングボディトランジスタの導電型と異なる導電型を有する、項目２に記載の半導体メモリセル。
（項目６）
前記双安定フローティングボディトランジスタは、埋設ウェル領域を備える、項目１に記載の半導体メモリセル。
（項目７）
前記双安定フローティングボディトランジスタは、マルチポートフローティングボディトランジスタを備え、前記アクセス装置は、複数のアクセストランジスタを備える、項目１に記載の半導体メモリセル。
（項目８）
前記双安定フローティングボディトランジスタは、二重ポートフローティングボディトランジスタを備え、前記アクセス装置は、２つのアクセストランジスタを備える、項目７に記載の半導体メモリセル。
（項目９）
第１のボディを有する第１のトランジスタと、
第２のボディを有する第２のトランジスタと、
前記第１のボディおよび第２のボディの両方の基礎となる基板と、
前記基板と前記第１のボディおよび第２のボディのうちの少なくとも１つとの間に介在される埋設層と、
前記第１のボディに接触する第１のソース領域と、
前記第１のソース線領域から分離され、前記第１のボディに接触する第１のドレイン領域と、
前記第１のボディから絶縁される第１のゲートと、
前記第２のボディから前記第１のボディを絶縁する絶縁部材と、
前記第２のボディに接触する第２のソース領域と、
前記第２のソース領域から分離され、前記第２のボディに接触する第２のドレイン領域と、
前記第２のボディから絶縁される第２のゲートと
を備える、半導体メモリセル。
（項目１０）
前記第１のゲートは、前記第１のソース領域と前記第１のドレイン領域との間に位置付けられ、前記第２のゲートは、前記第２のソース領域と前記第２のドレイン領域との間に位置付けられる、項目９に記載の半導体メモリセル。
（項目１１）
前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、アクセストランジスタである、項目９に記載の半導体メモリセル。
（項目１２）
前記第１のボディは、フローティングボディであり、前記第２のボディは、前記基板に電気的に接続されるウェル領域である、項目９に記載の半導体メモリセル。
（項目１３）
前記第１のドレイン領域は、前記第２のソース領域に電気的に接続される、項目９に記載の半導体メモリセル。
（項目１４）
前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記第１の導電型を有し、前記第１および第２のソース領域ならびに第１および第２のドレイン領域はそれぞれ、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、項目９に記載の半導体メモリセル。
（項目１５）
前記第１のボディは、フローティングボディであり、前記第２のボディは、前記埋設層に電気的に接続されるウェル領域であり、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、項目９に記載の半導体メモリセル。
（項目１６）
前記半導体メモリセルは、基準セルを備え、前記基準セルはさらに、
前記第１のソース領域および前記第１のドレイン領域から離間され、前記第１のボディに接触するセンス線領域
を備え、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記センス線領域は、前記第１の導電型を有する、項目９に記載の半導体メモリセル。
（項目１７）
前記第１のドレイン領域は、前記第２のゲートに電気的に接続される、項目９に記載の半導体メモリセル。
（項目１８）
前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、フローティングボディトランジスタである、項目９に記載の半導体メモリセル。
（項目１９）
前記第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成される、項目９に記載の半導体メモリセル。
（項目２０）
前記第１および第２のボディのうちの少なくとも１つは、双安定フローティングボディである、項目９に記載の半導体メモリセル。
（項目２１）
半導体メモリセルであって、
フローティングボディを有する第１のトランジスタと、
前記フローティングボディの下方の埋設層であって、前記埋設層への電圧の印加は、前記メモリセルの状態を維持する、埋設層と、
第２のトランジスタと
を備え、前記第１および第２のトランジスタは、直列に接続される、半導体メモリセル。
（項目２２）
双安定フローティングボディトランジスタと、
フローティングゲートトランジスタと
を備える、半導体メモリセル。
（項目２３）
第１の双安定フローティングボディトランジスタと、
第２の双安定フローティングボディトランジスタと
を備え、前記第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成される、半導体メモリセル。
（項目２４）
双安定フローティングボディトランジスタと、アクセストランジスタとを有する半導体メモリセルを動作させる方法であって、
前記アクセストランジスタをオンにするように、電圧を前記アクセストランジスタに印加することと、
前記アクセストランジスタを起動することによって、動作のための前記メモリセルの選択を支援することと
を含む、方法。
（項目２５）
前記動作は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視することを含む読取動作である、項目２４に記載の方法。
（項目２６）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのビット線端子に印加される正のバイアスであり、前記アクセストランジスタは、前記正のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、項目２４に記載の方法。
（項目２７）
衝突電離機構を通じて正孔生成を最大限にするように、前記フローティングボディトランジスタにさらにバイアスをかけることをさらに含む、項目２６に記載の方法。
（項目２８）
前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられ、前記方法は、容量結合によって前記フローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む、項目２６に記載の方法。
（項目２９）
前記動作は、論理０書込動作であり、前記アクセストランジスタに印加される前記電圧は、負のバイアスであり、前記アクセストランジスタは、前記負のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、項目２４に記載の方法。
（項目３０）
前記動作は、アクティブロー読取動作である、項目２４に記載の方法。
（項目３１）
前記動作は、アクティブロー論理１書込動作である、項目２４に記載の方法。
（項目３２）
前記動作は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視するステップを含む読取動作であり、前記アクセストランジスタをオンにするように印加される前記電圧は、ゼロ電圧である、項目２４に記載の方法。
（項目３３）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、ゼロ電圧を前記アクセストランジスタのワード線端子に印加することを含み、前記論理１書込動作は、バンド間トンネリング機構によって行われる、項目２４に記載の方法。
（項目３４）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、ゼロ電圧を前記アクセストランジスタのワード線端子に印加することを含み、前記論理１書込動作は、衝突電離機構を通じて行われる、項目２４に記載の方法。
（項目３５）
前記動作は、論理１書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられる正電圧であり、前記方法は、容量結合によって前記フローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む、項目２４に記載の方法。
（項目３６）
前記動作は、論理０書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのワード線端子に印加される正のバイアスである、項目２４に記載の方法。
（項目３７）
前記動作は、論理０書込動作であり、前記アクセストランジスタのワード線端子に印加される前記電圧は、前記フローティングボディトランジスタのドレイン領域に印加される負のバイアスよりも負である、負のバイアスである、項目２４に記載の方法。
（発明の詳細な説明）
本メモリ装置および方法が説明される前に、本発明は、説明される特定の実施形態に限定されず、したがって、当然ながら変動し得ることを理解されたい。また、本発明の範囲は、添付の特許請求の範囲によってのみ限定されるため、本明細書で使用される専門用語は、特定の実施形態を説明する目的のためだけのものであって、限定を意図するものではないことを理解されたい。
本メモリ装置および方法が説明される前に、本発明は、説明される特定の実施形態に限定されず、したがって、当然ながら変動し得ることを理解されたい。また、本発明の範囲は、添付の特許請求の範囲によってのみ限定されるため、本明細書で使用される専門用語は、特定の実施形態を説明する目的のためだけのものであって、限定を意図するものではないことを理解されたい。
値の範囲が提供される場合、文脈によって別途明示的に示されない限り、下限の単位の１０分の１まで、その範囲の上限と下限との間の各介在値もまた明確に開示されていることを理解されたい。その規定範囲内の任意の規定値または介在値と規定範囲内の任意の他の規定または介在値との間の各小範囲が、本発明の範囲内に含まれる。これらの小範囲の上限および下限は、独立して、その小範囲内に含まれてもよく、または除外されてもよく、限界のいずれかまたは両方が小範囲内に含まれるまたはいずれも小範囲内に含まれない各範囲もまた、本発明の範囲内に包含され、規定範囲内のあらゆる具体的に除外される限界の対象となる。規定範囲が、限界の一方または両方を含む場合、これらの含まれる限界のいずれか一方または両方を除外する範囲もまた、本発明に含まれる。
別様に定義されない限り、本明細書で使用される全ての技術および科学用語は、本発明が属する技術分野の当業者によって一般的に理解されるものと同一の意味を有する。本明細書に説明されるものに類似する、または同等である、任意の方法および材料が、本発明の実践もしくは試験で使用されることができるが、好ましい方法および材料がここで説明される。本明細書において言及される刊行物はすべて、刊行物が引用される方法および／または材料を開示ならびに説明するように参照することによって本明細書に組み込まれる。
本明細書および添付の特許請求の範囲で使用される場合、「１つの（ａ、ａｎ）」および「前記（ｔｈｅ）」という単数形は、文脈が明確に別様に決定付けない限り、複数の指示対象を含むことが留意されなければならない。したがって、例えば、「セル」の言及は、複数のそのようなセルを含み、「端子」の言及は、１つまたは複数の端子、および当業者に公知であるそれらの均等物等への言及を含む。
本明細書に論議される刊行物は、単純に出願日前のその開示のために提供される。本発明が、先行発明を理由として、そのような刊行物に先行する権限がないものの承認として解釈されるべきものは、本明細書には存在しない。さらに、提供される刊行物の日付は、実際の公開日と異なる場合があり、個別に確認される必要があり得る。
図１Ａは、直列に接続されるメモリ装置５０Ｍおよびアクセス装置５０Ａを備える、本発明の実施形態によるメモリセル５０を概略的に図示する。メモリセル５０は、説明されるように、メモリ装置と、アクセス装置とを備える、メモリセルの一般表現であり、概して、１００、１００Ｂ、１０２、１０４、１００Ｒ１、１００Ｒ２、２００、３００、および５００等の本明細書に説明されるより具体的な実施形態を表す。メモリ装置５０Ｍは、メモリセル５０の状態を格納するように機能し、アクセス装置５０Ａを通してアクセスされる。アクセス装置５０Ａは、端子、例えば、図１Ａに示されるようなワード線端子７２およびビット線端子７６に接続され、ワード線端子７２およびビット線端子７６は、メモリセル５０の複数の行および列を備えるメモリアレイにおいてメモリセル５０を選択するために使用される。例えばメモリ装置５０Ｍおよびアクセス装置５０Ａにおける直列接続では、同一の電流が、装置のそれぞれを通って流れる。したがって、アクセス装置５０Ａは、読取または書込動作中に未選択メモリセル５０をオフにする、もしくは選択解除するために使用されることができる。
図１Ｂは、例えば、「Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｎｇ」と題された、Ｗｉｄｊａｊａらの米国特許出願公開第２０１０／００２４６２８４号（「Ｗｉｄｊａｊａ−１」）、米国特許出願公開第２０１０／００３４０４１号「Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ Ｕｓｉｎｇ Ｓｉｌｉｃｏｎ Ｃｏｎｔｒｏｌｌｅｄ Ｒｅｃｔｉｆｉｅｒ Ｐｒｉｎｃｉｐｌｅ」（「Ｗｉｄｊａｊａ−２」）、米国特許出願公開第２０１２／０２１７５４９号「Ａｓｙｍｍｅｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ」（「Ｗｉｄｊａｊａ−３」）、および米国特許出願第１３／７４６，５２３号「Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ」（「Ｗｉｄｊａｊａ−４」）（これらはすべて参照によってこれらの全体が本明細書に全て組み込まれる）で説明されるように、メモリ装置５０Ｍが双安定フローティングボディ装置であり、アクセス装置５０Ａが金属酸化物半導体（ＭＯＳ）トランジスタである、本発明の実施形態によるメモリセル５０を図示する。
本発明の実施形態による、メモリ装置１００の概略断面図が図２Ａに示されている。メモリ装置１００は、２つのトランジスタ、すなわち、電気的フローティングボディ２４を有するトランジスタ４０と、アクセストランジスタ４２とを備える。メモリセル１００は、例えば、ｐ型等の第１の導電型の基板１０を含む。基板１０は、典型的には、シリコンで作製されるが、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、カーボンナノチューブ、または他の半導体材料も含み得る。本発明のいくつかの実施形態では、基板１０は、半導体ウエハのバルク材料であり得る。他の実施形態では、基板１０は、設計選択として、第２の導電型のウェル、または代替として、例えばｎ型等の第２の導電型の半導体ウエハのバルク（図に示されていない）のいずれかに組み込まれる、第１の導電型のウェルであり得る。説明を単純化するために、基板１０は、通常、図２Ａのように、半導体バルク材料として描かれる。
フローティングボディトランジスタ４０はまた、例えばｎ型等の第２の導電型の埋設層領域３０と、例えばｐ型等の第１の導電型のフローティングボディ領域２４と、例えばｎ型等の第２の導電型のソース／ドレイン領域１６および１８とを備える。
埋設層３０は、基板１０の材料上にイオン注入プロセスによって形成されてもよい。代替として、埋設層３０は、基板１０の上でエピタキシャルに成長させられることができる。
第１の導電型のフローティングボディ領域２４は、表面１４、ソース線領域１６、ドレイン領域１８、および絶縁層６２によって上部で、絶縁層２６によって側面で、ならびに埋設層３０によって底部で境界される。フローティングボディ２４は、埋設層３０が埋め込まれる場合、埋設層３０の上方の元の基板１０の部分であってもよい。代替として、フローティングボディ２４は、エピタキシャルに成長させられてもよい。どのようにして埋設層３０およびフローティングボディ２４が形成されるかに応じて、フローティングボディ２４は、いくつかの実施形態では基板１０と同一のドーピングを有し得、または他の実施形態で所望される場合には異なるドーピングを有し得る。
ゲート６０が、フローティングボディ領域２４の上方で、ソース線領域１６とドレイン領域１８との間に位置付けられる。ゲート６０は、絶縁層６２によってフローティングボディ領域２４から絶縁される。絶縁層６２は、酸化ケイ素、および／または他の誘電体材料（限定されないが、過酸化タンタル、酸化チタン、酸化ジルコニウム、酸化ハフニウム、および／または酸化アルミニウム等のｈｉｇｈ−Ｋ誘電体材料を含む）で作製されてもよい。ゲート６０は、例えば、ポリシリコン材料、またはタングステン、タンタル、チタン、およびそれらの窒化物等の金属ゲート電極で作製されてもよい。
（例えば、シャロートレンチアイソレーション（ＳＴＩ）のような）絶縁層２６は、例えば、酸化ケイ素で作製されてもよいが、他の絶縁材料が使用されてもよい。絶縁層２６は、隣接するフローティングボディトランジスタ４０および隣接するアクセストランジスタ４２からフローティングボディトランジスタ４０を絶縁する。絶縁層２６の底部は、埋設領域３０の内側に存在してもよく、埋設領域３０が図２Ａに示されるように連続的となることを可能にする。代替として、絶縁層２６の底部は、図２Ｃに示されるように、埋設領域３０の下方に存在してもよい。これは、フローティングボディ領域２４を絶縁するが、埋設層３０が図２Ｃに示される断面図の垂直方向に連続的となることを可能にする、より浅い絶縁層２８を必要とする。簡単にするために、全ての方向に連続埋設領域３０を伴うメモリセル１００のみが、この後に示される。
アクセストランジスタ４２は、ｐ型等の第１の導電型のウェル領域１２と、ｎ型等の第２の導電型のソース領域２０およびビット線領域２２とを備える。第１の導電型のウェル領域１２は、基板領域１０に電気的に接続され、したがって、浮遊していない。ゲート６４が、ソース領域２０とビット線領域２２との間に位置付けられる。ゲート６４は、絶縁層６６によってウェル領域１２から絶縁される。絶縁層６６は、酸化ケイ素、および／または他の誘電体材料（限定されないが、過酸化タンタル、酸化チタン、酸化ジルコニウム、酸化ハフニウム、および／または酸化アルミニウム等のｈｉｇｈ−Ｋ誘電体材料を含む）で作製されてもよい。ゲート６４は、例えば、ポリシリコン材料、またはタングステン、タンタル、チタン、およびそれらの窒化物等の金属ゲート電極で作製されてもよい。
フローティングボディトランジスタ４０のドレイン領域１８は、伝導性要素９４を通してアクセストランジスタ４２のソース領域２０に接続される。伝導性要素９０が、（同義的にメモリ装置１００のソース線領域１６と称され得る）フローティングボディトランジスタ４０のソース線領域１６をソース線（ＳＬ）端子７４に接続する一方で、伝導性要素９２は、（同義的にメモリ装置１００のビット線領域２２と称され得る）アクセストランジスタのビット線領域２２をビット線（ＢＬ）端子７６４に接続する。伝導性要素９０、９２、および９４は、タングステンまたはケイ化シリコンで形成されてもよいが、それらに限定されない。
ＳＬ端子７４およびＢＬ端子７６に加えて、メモリセル１００はまた、フローティングボディトランジスタ４０のゲート６０に電気的に接続されるワード線１（ＷＬ１）端子７０と、アクセストランジスタ４２のゲート６４に電気的に接続されるワード線２（ＷＬ２）端子７２と、フローティングボディトランジスタ４０の埋設ウェル領域３０に電気的に接続される埋設ウェル（ＢＷ）端子７８と、基板領域１０に接続される基板（ＳＵＢ）端子８０とを含む。
図２Ｂに図示される代替実施形態では、フローティングボディトランジスタ４０のドレイン領域１８およびアクセストランジスタのソース領域２０は、別個の伝導性要素９４ａおよび９４ｂを通して接続されてもよく、それらは次いで、アルミニウムまたは銅金属等の別の導電材料（図２Ｂに示されていない）を使用して接続されてもよい。
図３Ａは、ソース線領域１６、ドレイン領域１８、およびゲート６０によって形成されるフローティングボディトランジスタ４０と、直列に接続されたソース領域２０、ビット線領域２２、およびゲート６４によって形成されるアクセストランジスタ４２とを示す、メモリ装置１００の同等回路表現を図示する。フローティングボディトランジスタ４０において、埋設ウェル領域３０、フローティングボディ領域２４、およびソース線領域１６によって形成されるバイポーラ装置４４、ならびに埋設ウェル領域３０、フローティングボディ領域２４、およびドレイン領域１８によって形成されるバイポーラ装置４６が固有である。
また、フローティングボディトランジスタ４０において、ソース線領域１６、フローティングボディ領域２４、およびドレイン領域１８によって形成されるバイポーラ装置４８も固有である。図面を明確にするために、バイポーラ装置４８は、図３Ｂに別個に示されている。
図４Ａは、メモリ装置５０Ｍが双安定フローティングボディ装置であり、アクセス装置５０Ａがバイポーラトランジスタである、本発明の別の実施形態によるメモリセル５０を図示する。
図４Ｂは、図４Ａに説明されるメモリセル５０の例示的実装である、メモリセル１００Ｂの概略断面図を図示する。例示的メモリセル１００Ｂでは、メモリセル１００Ｂの状態は、（図４Ａのメモリ装置５０Ｍに対応する）フローティングボディトランジスタ４０に格納され、バイポーラトランジスタ４２Ｂは、（図４Ａのアクセス装置５０Ａに対応する）アクセス装置として機能する。ソース領域２０、ウェル領域１２、およびドレイン領域２２によって形成されるバイポーラトランジスタ４２Ｂ（図４Ａのトランジスタ５０Ａ、より一般的に、図１Ａのアクセストランジスタ５０Ａの一般表現の具体的実施形態）は、メモリセル１００Ｂのアクセス装置としての機能を果たす。（ＷＬ２端子７２に接続される）ゲート電極６４は、ウェル領域１２から絶縁されず、バイポーラトランジスタ４２Ｂのベース端子としての機能を果たす。
メモリセル動作とともに、（図１Ａに示されるメモリセル５０の例示的実装として）図３Ａ−３Ｂに図示されるような複数のメモリセル１００を備えるメモリアレイが説明される。簡単にするために、以下に続く説明の殆どは、アクセス装置５０Ａの実施例としてＭＯＳトランジスタを使用する。しかしながら、アクセス装置としてバイポーラトランジスタを使用するメモリセル５０の動作が、同一の原理に従うことを理解されたい。
図５は、行および列に配列される、（１００ａ、１００ｂ、１００ｃ、および１００ｄとして標識されているメモリセル１００の４つの例示的事例を含む）メモリセル１００の例示的メモリアレイ１２０を示す。例示的アレイ１２０が出現する、図の全てではないが多くでは、説明されている動作が１つ（またはいくつかの実施形態では複数）の選択されたメモリセル１００を有するときに、代表的メモリセル１００ａが、「選択された」メモリセル１００を表す。そのような図では、代表的メモリセル１００ｂは、選択された代表的メモリセル１００ａと同一の行を共有する未選択メモリセル１００を表し、代表的メモリセル１００ｃは、選択された代表的メモリセル１００ａと同一の列を共有する未選択メモリセル１００を表し、代表的メモリセル１００ｄは、選択された代表的メモリセル１００ａと行も列も共有しない未選択メモリセル１００を表す。
図５には、ＷＬ１端子７０ａ〜７０ｎ、ＷＬ２端子７２ａ〜７２ｎ、ＳＬ端子７４ａ〜７４ｎ、ＢＷ端子７８ａ〜７８ｎ、ＳＵＢ端子８０ａ〜８０ｎ、およびＢＬ端子７６ａ〜７６ｐが存在する。ＷＬ１端子、ＷＬ２端子、ＳＬ端子、およびＢＷ端子のそれぞれは、メモリセル１００の単一の行と関連付けられ、ＢＬ端子７６のそれぞれは、メモリセル１００の単一の列と関連付けられる。当業者は、メモリアレイ１２０の多くの他の組織化およびレイアウトが可能であり、例えば、１つだけの共通ＳＵＢ端子８０が、メモリアレイ１２０の一区画の全体を通して、または、メモリアレイ１２０全体を通して存在することを理解する。同様に、他の端子が分割または緩衝されてもよい一方で、ワードデコーダ、列デコーダ、セグメンテーション装置、センス増幅器、書込増幅器等の制御回路が、アレイ１２０の周囲に配列され、もしくはアレイ１２０のサブアレイの間に挿入されてもよい。したがって、説明される例示的実施形態、特徴、設計オプション等は、いかようにも限定的ではない。
図６は、本発明の実施形態による、代替的アレイ１２２を示し、代替的アレイ１２２において、メモリセル１００が左右対称構成でレイアウトされ、１つのメモリセル１００の（ＳＬ端子７４に接続される）ソース線領域１６が隣接するセル１００のソース線領域１６に隣接し、（ＢＬ端子７６に接続される）ビット線領域２２が別の隣接するセル１００のビット線領域２２に隣接する。
保持動作、読み取り動作、論理１書込動作、および論理０書込動作等のいくつかの動作が、メモリセル１００において行われることができる。
図７および図８は、それぞれ、メモリアレイ１２０および選択されたメモリセル１００において行われている保持動作を図示する。保持動作は、正のバックバイアスをＢＷ端子７８に印加し、フローティングボディトランジスタ４０およびアクセストランジスタ４２のチャネル領域をオフにするようにゼロまたは低い負のバイアスをＷＬ１端子７０およびＷＬ２に印加し、ゼロバイアスをＳＬ端子７４、ＳＵＢ端子８０、およびＢＬ端子７６に印加することによって、行われる。ＢＷ端子７８に接続された埋設層領域３０に印加される、正のバックバイアスは、対応するフローティングボディトランジスタ４０のフローティングボディ領域２４中に貯蔵された電荷を維持することによって、接続されるメモリセル１００の状態を維持する。
一実施形態では、メモリセル１００の保持動作のためのバイアス条件は、０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４、ＢＬ端子７６、およびＳＵＢ端子７８に印加され、例えば、＋１．２ボルトのような正電圧がＢＷ端子７８に印加されることである。他の実施形態では、異なる電圧が、設計選択としてメモリセル１００の種々の端子に印加されてもよく、説明される例示的電圧は、いかようにも限定的ではない。
図３に示されるメモリセル１００の同等回路表現から、メモリセル１００のフローティングボディトランジスタ４０において、バイポーラ装置４４および４６が固有であり、バイポーラ装置４４のバンド図が、図９Ａおよび図９Ｂに示される。
図９Ａは、フローティングボディ領域２４が正電荷を帯び、正のバイアスが埋設領域３０に印加されるときのバイポーラ装置４４のバンド図を示す。バイポーラ装置４６のエネルギーバンド図は、ドレイン領域１８がソース線領域１６に取って代わった、図９Ａに示されるものに類似する。鎖線は、バイポーラ装置４４の種々の領域中のフェルミレベルを示す。フェルミレベルは、当該技術分野で周知であるように、価電子帯の上部（バンドギャップの底部）を示す実線２７と、伝導帯の底部（バンドギャップの上部）を示す実線２９との間のバンドギャップの中に位置する。フローティングボディ２４が正電荷を帯びる、すなわち、論理１に対応する状態である場合、フローティングボディ領域中の正電荷が、ベース領域の中への電子流のエネルギー障壁を低下させると、バイポーラトランジスタ４４および４６がオンにされる。いったんフローティングボディ領域２４に注入されると、電子は、埋設ウェル領域３０に印加される正のバイアスにより、（ＢＷ端子７８に接続される）埋設ウェル領域３０の中へ掃引される。正のバイアスの結果として、電子は、加速され、衝突電離機構を通して付加的ホットキャリア（ホット正孔およびホット電子ペア）を生成する。結果として生じるホット電子が、ＢＷ端子７８に流入する一方で、結果として生じるホット正孔は、後に、フローティングボディ領域２４に流入する。以下の条件、すなわち、
（ここで、βがバイポーラトランジスタ４４または４６の順方向共通エミッタ電流利得であり、Ｍが衝突電離係数である）が満たされるときに、フローティングボディ領域２４に注入される正孔の量は、フローティングボディ領域２４とソース線領域１６またはビット線領域１８との間のｐ−ｎ接合点順方向バイアス電流により、および正孔再結合により失われる電荷を補償する。正フィードバック機構の結果として、本プロセスは、正のバイアスがＢＷ端子７８を通して埋設ウェル領域２２に印加される限り、ｎ−ｐ−ｎバイポーラトランジスタ４４および４６をオンに保つ、フローティングボディ領域２４中に貯蔵された電荷（すなわち、正孔）を維持する。
積β×（Ｍ−１）が１に接近し、バイポーラトランジスタのベース領域の中へ移動する正孔電流によって特徴付けられる領域は、ある時には、逆ベース電流領域と称され、例えば、“Ａ Ｎｅｗ Ｓｔａｔｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｂａｓｅｄ ｏｎ ｔｈｅ Ｒｅｖｅｒｓｅ Ｂａｓｅ Ｃｕｒｒｅｎｔ Ｅｆｆｅｃｔ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ”， Ｋ． Ｓａｋｕｉ ｅｔ ａｌ．， ４４−４７， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， １９８８ （“Ｓａｋｕｉ−１”）， “Ａ Ｎｅｗ Ｓｔａｔｉｃ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｂａｓｅｄ ｏｎ ｔｈｅ Ｒｅｖｅｒｓｅ Ｂａｓｅ Ｃｕｒｒｅｎｔ Ｅｆｆｅｃｔ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ”， Ｋ． Ｓａｋｕｉ ｅｔ ａｌ．， ｐｐ． １２１５−１２１７， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ３６， ｎｏ． ６， Ｊｕｎｅ １９８９（「Ｓａｋｕｉ−２」）、“Ｏｎ Ｂｉｓｔａｂｌｅ Ｂｅｈａｖｉｏｒ ａｎｄ Ｏｐｅｎ−Ｂａｓｅ Ｂｒｅａｋｄｏｗｎ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ ｉｎ ｔｈｅ Ａｖａｌａｎｃｈｅ Ｒｅｇｉｍｅ−Ｍｏｄｅｌｉｎｇ ａｎｄ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｍ． Ｒｅｉｓｃｈ， ｐｐ． １３９８−１４０９， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ３９， ｎｏ． ６， Ｊｕｎｅ １９９２（「Ｒｅｉｓｃｈ」）（参照によってそれらの全体が本明細書に組み込まれる）に説明されている。
逆ベース電流領域に基づくラッチング挙動はまた、例えば、“Ｂｉｓｔａｂｌｅ ｒｅｓｉｓｔｏｒ （Ｂｉｒｉｓｔｏｒ）−Ｇａｔｅｌｅｓｓ Ｓｉｌｉｃｏｎ Ｎａｎｏｗｉｒｅ Ｍｅｍｏｒｙ”，Ｊ．−Ｗ．Ｈａｎ ａｎｄ Ｙ．−Ｋ． Ｃｈｏｉ， ｐｐ． １７１−１７２， ２０１０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ２０１０”（「Ｊ．−Ｗ．Ｈａｎ」）（参照によってその全体が本明細書に組み込まれる）におけるブリスタ（すなわち、双安定抵抗器）で説明されている。２端子ブリスタ装置では、リフレッシュ動作が依然として必要とされる。Ｊ．−Ｗ．Ｈａｎは、シリコンナノワイヤブリスタメモリのための２００ｍｓデータ保持を説明する。メモリセル１００では、メモリセルの状態が、垂直バイポーラトランジスタ４４および４６により維持される一方で、残りのセル動作（すなわち、読取動作および書込動作）は、側方バイポーラトランジスタ４８およびＭＯＳトランジスタ４０によって統制される。したがって、保持動作は、メモリセル１００アクセスへのいかなる割り込みも必要としない。
フローティングボディ２４が中性電荷を帯びる（フローティングボディ２４上の電圧が接地ソース線領域１６上の電圧に等しい）、すなわち、論理０に対応する状態である場合、いかなる電流もバイポーラトランジスタ４４および４６を通って流れない。バイポーラ装置４４および４６は、オフのままとなり、いかなる衝突電離も起こらない。その結果として、論理０状態におけるメモリセルは、論理０状態のままである。
図９Ｂは、フローティングボディ領域２４が中性電荷を帯び、バイアス電圧が埋設ウェル領域３０に印加されるときの固有バイポーラ装置４４のエネルギーバンド図を示す。本状態では、実線２７Ａおよび２９Ａによって境界されるバンドギャップのエネルギーレベルは、バイポーラ装置４４の種々の領域中で異なる。フローティングボディ領域２４およびソース線領域１６の電位が等しいため、フェルミレベルは一定であり、ソース線領域１６とフローティングボディ領域２４との間にエネルギー障壁をもたらす。実線２３は、参照目的で、ソース線領域１６とフローティングボディ領域２４との間のエネルギー障壁を示す。エネルギー障壁は、（ＳＬ端子７４に接続される）ソース線領域１６からフローティングボディ領域２４までの電子流を防止する。したがって、バイポーラ装置４４は、オフのままである。
メモリセル状態を最初に読み取る必要がない、フローティングボディメモリの自律リフレッシュは、例えば、“Ａｕｔｏｎｏｍｏｕｓ Ｒｅｆｒｅｓｈ ｏｆ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ （ＦＢＣ）”， Ｏｈｓａｗａ ｅｔ ａｌ．， ｐｐ． ８０１−８０４， Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ， ２００８ （「Ｏｈｓａｗａ」）、第ＵＳ７，１７０，８０７号“Ｄａｔａ Ｓｔｏｒａｇｅ Ｄｅｖｉｃｅ ａｎｄ Ｒｅｆｒｅｓｈｉｎｇ Ｍｅｔｈｏｄ ｆｏｒ Ｕｓｅ ｗｉｔｈ Ｓｕｃｈ Ｄｅｖｉｃｅ”， Ｆａｚａｎ ｅｔ ａｌ．（「Ｆａｚａｎ」）（参照によってそれらの全体が本明細書に組み込まれる）で説明されている。ＯｈｓａｗａおよびＦａｚａｎは、リフレッシュされているメモリセルへのアクセスを遮断する、周期的ゲートならびにドレイン電圧パルスを印加することによる、自律リフレッシュ方法を教示する。メモリセル１００では、垂直バイポーラトランジスタ４４および４６により、１つより多くの安定状態が達成される。メモリセル１００の読取動作および書込動作は、側方バイポーラトランジスタ４８およびＭＯＳトランジスタ４０によって統制される。したがって、保持動作は、メモリセル１００アクセスへのいかなる割り込みも必要としない。
図７に説明される保持動作では、個別に選択されたメモリセルがない。むしろ、セルは、埋設ウェル端子７８ａ〜７８ｎによって行で選択され、個々の行として、複数の行として、またはアレイ１２０を備える行の全てとして選択されてもよい。
図９Ｃは、（一定の縮尺で描かれていない）フローティングボディ２４の電位Ｖの関数として、フローティングボディ領域２４に流入または流出する正味電流Ｉのグラフを示す。負電流が、フローティングボディ領域２４に流入する正味電流を示す一方で、正電流は、フローティングボディ領域２４から流出する正味電流を示す。図９Ｃに示される０Ｖ〜Ｖ
ＦＢ０
の低いフローティングボディ２４電位において、正味電流は、逆バイアスをかけられているフローティングボディ領域２４および埋設ウェル領域３０によって形成されるｐ−ｎダイオードの結果として、フローティングボディ領域２４に流入している。フローティングボディ２４電位の値は、Ｖ
ＦＢ０
〜Ｖ
ＴＳ
であり、電流は、方向を切り替え、正味電流がフローティングボディ領域２４から流出することをもたらす。これは、フローティングボディ領域２４がますます正になるにつれて順方向バイアスをかけられている、フローティングボディ領域２４および埋設ウェル領域３０によって形成される、ｐ−ｎダイオードによるものである。結果として、フローティングボディ領域２４の電位がＶ
ＴＳ
未満である場合には、定常状態において、フローティングボディ領域２４がＶ
ＦＢ０
に達する。フローティングボディ領域２４の電位がＶ
ＴＳ
より高い場合、電流は方向を切り替え、正味電流がフローティングボディ領域２４に流入することをもたらす。これは、ｐ−ｎダイオード漏出電流より大きい、フローティングボディ領域２４に流入するベース電流の結果である。フローティングボディ２４電位がＶ
ＦＢ１
より高いとき、正味電流は、フローティングボディ領域２４から流出する。これは、ｐ−ｎダイオード漏出電流が再びバイポーラ装置４４および４６のベース電流より大きくなるためである。
保持動作は、２つの安定状態、すなわち、それぞれＶ
ＦＢ０
、Ｖ
ＦＢ１
、およびＶ
ＴＳ
によって表されるエネルギー障壁によって分離される論理０状態と論理１状態とを有するフローティングボディメモリセルをもたらす。図９Ｄは、バックバイアスを（埋設ウェル領域３０に接続される）ＢＷ端子７８に印加することに起因する２つの安定状態の別の表現を示す、メモリセル１００のポテンシャルエネルギー表面（ＰＥＳ）の概略曲線を示す。
電流が方向を変化させるフローティングボディ２４電位の値、すなわち、Ｖ
ＦＢ０
、Ｖ
ＦＢ１
、およびＶ
ＴＳ
は、ＢＷ端子７８に印加される電位によって変調されることができる。これらの値はまた、温度依存性でもある。
保持／スタンバイ動作はまた、フローティングボディ２４に貯蔵されることができる電荷の量を増加させることによって、より大きいメモリウィンドウをもたらす。保持／スタンバイ動作がないと、フローティングボディ２４に貯蔵されることができる最大電位は、領域１６および１８への接合点漏出電流がＶ
ＦＢ
より大きいフローティングボディ電位において指数関数的に増加するため、フラットバンド電圧Ｖ
ＦＢ
に限定される。しかしながら、正電圧をＢＷ端子７８に印加することによって、バイポーラ作用は、正孔電流をフローティングボディ２４に流入させ、フローティングボディ２４と領域１６および１８との間の接合点漏出電流を補償する。結果として、フローティングボディ２４に貯蔵される最大電荷Ｖ
ＭＣ
は、図９Ｅに示されるように正のバイアスをＢＷ端子７８に印加することによって、増加させられることができる。フローティングボディ２４に貯蔵される最大電荷の増加は、より大きいメモリウィンドウをもたらす。
Ｒａｎｉｃａ−１、Ｒａｎｉｃａ−２、Ｖｉｌｌａｒｅｔ、およびＰｕｌｉｃａｎｉで説明されるフローティングボディＤＲＡＭセルは、多くの場合、論理０状態として割り当てられる、１つの安定状態のみを呈する。Ｖｉｌｌａｒｅｔは、フローティングボディ領域に貯蔵された正孔と別様に再結合する電子を引き込むことによって、固有バイポーラトランジスタが論理１状態のデータ保持を増進することを説明している。しかしながら、電荷漏出および再結合を補償するためのフローティングボディ領域への正孔注入がないため、１つだけの安定状態が観察される。
図１０および図１１は、それぞれ、メモリアレイ１２０および選択されたメモリセル１００に行われる代替的保持動作を図示する。保持動作は、正バックバイアスをＳＵＢ端子８０に印加し、フローティングボディトランジスタ４０およびアクセストランジスタ４２のチャネルをオフにするようにゼロまたは小さい負のバイアスをＷＬ１端子７０ならびにＷＬ２端子７２に印加し、ゼロバイアスをＳＬ端子７４、ＢＬ端子７６に印加する一方で、ＢＷ端子７８を浮遊したままにすることによって、行われる。これらの条件下で、メモリセル１００が、フローティングボディ領域２４に貯蔵された正電荷を有する論理１状態にある場合、基板１０、埋設ウェル領域３０、フローティングボディ領域２４、およびソース線領域１６またはドレイン領域１８によって形成される、メモリセル１００の固有シリコン制御整流器（ＳＣＲ）がオンにされ、それによって、フローティングボディ領域２４上の正電荷を維持する。論理０状態におけるメモリセルは、フローティングボディ領域２４の電圧が実質的に正ではなく、したがって、フローティングボディ２４がＳＣＲ装置をオンにしないため、遮断モードにとどまる。したがって、電流は、ＳＣＲ装置を通って流れず、メモリセル１００は、論理０状態を維持する。本保持動作では、同一のＳＵＢ端子に共通に接続される全てのメモリセル１００は、それらのデータ状態を正確に保持するように維持される。
一実施形態では、以下のバイアス条件が、代替的保持動作のために適用され、すなわち、０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４、ＢＬ端子７６に印加され、例えば、＋１．２ボルトのような正電圧が、ＳＵＢ端子８０に印加される一方で、ＢＷ端子７８は、浮遊したままにされる。他の実施形態では、異なる電圧が、設計選択としてメモリセル１００の種々の端子に印加されてもよく、説明される例示的電圧は、いかようにも限定的ではない。代替として、ＢＷ端子７８は、埋設ウェル領域３０を浮遊したままにして、アレイ１２０から排除されてもよい。
図７および図８に示されるようにＢＷ端子７８を通すか、または図１０および図１１に示されるようにＳＵＢ端子８０へのいずれかである、バックバイアスの印加は、（例えば、Ｗｉｄｊａｊａ−１、Ｗｉｄｊａｊａ−２、Ｗｉｄｊａｊａ−３、ならびにＷｉｄｊａｊａ−４で説明されるように）２つの安定フローティングボディ２４状態をもたらす。バイポーラトランジスタの双安定挙動はまた、例えば、“Ｂｉｓｔａｂｌｅ Ｂｅｈａｖｉｏｒ ａｎｄ Ｏｐｅｎ−Ｂａｓｅ Ｂｒｅａｋｄｏｗｎ ｏｆ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ”， Ｍ． Ｒｅｉｓｃｈ， ｐｐ． １３９８−１４０９， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ３９， ｎｏ． ６， Ｊｕｎｅ １９９２（「Ｒｅｉｓｃｈ」）（参照によってその全体が本明細書に説明される）で説明されている。ＲｅｉｓｃｈおよびＳａｋｕｉは両方とも、１つのバイポーラトランジスタおよび１つのＭＯＳトランジスタを採用する、二重ポリＢｉＣＭＯＳ ＳＲＡＭセルを説明している。これは、（例えば、“Ａ Ｃａｐａｃｉｔｏｒ−ｌｅｓｓ １Ｔ−ＤＲＡＭ Ｃｅｌｌ”， Ｓ． Ｏｋｈｏｎｉｎ ｅｔ ａｌ．， ｐｐ． ８５−８７， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ２３， ｎｏ． ２， Ｆｅｂｒｕａｒｙ ２００２（「Ｏｋｈｏｎｉｎ−１」）、“Ｍｅｍｏｒｙ Ｄｅｓｉｇｎ Ｕｓｉｎｇ Ｏｎｅ−Ｔｒａｎｓｉｓｔｏｒ Ｇａｉｎ Ｃｅｌｌ ｏｎ ＳＯＩ”， Ｔ． Ｏｈｓａｗａ ｅｔ ａｌ．， ｐｐ． １５２−１５３， Ｔｅｃｈ． Ｄｉｇｅｓｔ， ２００２ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｆｅｂｒｕａｒｙ ２００２（「Ｏｈｓａｗａ−１」）、“Ｆｕｒｔｈｅｒ Ｉｎｓｉｇｈｔ Ｉｎｔｏ ｔｈｅ Ｐｈｙｓｉｃｓ ａｎｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ Ｃａｐａｃｉｔｏｒｌｅｓｓ ＤＲＡＭｓ”， Ａ． Ｖｉｌｌａｒｅｔ ｅｔ ａｌ．， ｐｐ． ２４４７−２４５４， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ５２， ｎｏ． １１， Ｎｏｖｅｍｂｅｒ ２００５（「Ｖｉｌｌａｒｅｔ」）、“Ｓｃａｌｅｄ １Ｔ−Ｂｕｌｋ Ｄｅｖｉｃｅｓ Ｂｕｉｌｔ ｗｉｔｈ ＣＭＯＳ ９０ｎｍ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｌｏｗ−ｃｏｓｔ ｅＤＲＡＭ Ａｐｐｌｉｃａｔｉｏｎｓ”， Ｒ． Ｒａｎｉｃａ， ｅｔ ａｌ．， ｐｐ． ３８−４１， Ｔｅｃｈ． Ｄｉｇｅｓｔ， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ， ２００５（「Ｒａｎｉｃａ」）、および“Ｓｉｍｕｌａｔｉｏｎ ｏｆ Ｉｎｔｒｉｎｓｉｃ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ Ｍｅｃｈａｎｉｓｍｓ ｆｏｒ ｆｕｔｕｒｅ ｃａｐａｃｉｔｏｒ−ｌｅｓｓ ｅＤＲＡＭ ｏｎ ｂｕｌｋ ｓｕｂｓｔｒａｔｅ”， Ｒ． Ｐｕｌｉｃａｎｉ ｅｔ ａｌ．， ｐｐ． ９６６−９６９， ２０１０ １７ｔｈ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｅｌｅｃｔｒｏｎｉｃｓ， Ｃｉｒｃｕｉｔｓ， ａｎｄ Ｓｙｓｔｅｍｓ， Ｄｅｃｅｍｂｅｒ ２０１０（「Ｐｕｌｉｃａｎｉ」）（参照によってそれらの全体が本明細書に組み込まれる）で説明されるように）メモリセルの中に１つだけの安定フローティングボディ２４状態を伴って、フローティングボディトランジスタがキャパシタレスＤＲＡＭとして動作する場合と対照的である。
メモリセル１００およびアレイ１２０の読取動作は、図１２ならびに図１３と併せて説明される。当技術分野で公知である任意の感知方式が、メモリセル１００とともに使用されることができる。フローティングボディ２４に貯蔵される電荷の量は、メモリセル１００のセル電流を監視することによって感知されることができる。メモリセル１００が、フローティングボディ領域２４に正孔を有する論理１状態にある場合には、メモリセルは、セル１００がフローティングボディ領域２４に正孔を有していない論理０状態にある場合と比較して、より高いセル電流（例えば、ＢＬ端子７６からＳＬ端子７４まで流れる電流）を有する。典型的にはＢＬ端子７６に接続されるセンス回路が、メモリセルのデータ状態を決定するために使用されることができる。
読取動作は、例えば、以下のバイアス条件を適用することによって、メモリセル１００において行われることができる。正電圧が、ＷＬ２端子７２に印加され、アクセストランジスタ４２をオンにし、正電圧が、ＢＬ端子７６に印加され、ゼロ電圧が、ＳＬ端子７４に印加され、ゼロまたは正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。正電圧はまた、ＢＬ端子７６からＳＬ端子７４までメモリセル１００を通って流れる電流をさらに増進するように、ＷＬ１端子７０に印加されてもよい。メモリセル１００がフローティングボディ領域２４に正孔を有する論理１状態にある場合には、メモリセル１００がフローティングボディ領域２４に正孔を有していない論理０状態にある場合と比較して、より高い電流が、ＢＬ端子７６から選択されたメモリセル１００のＳＬ端子７４まで流れる。１つの特定の実施形態では、＋１．２ボルトが、ＷＬ１端子７０、ＷＬ２端子７２、ＢＬ端子７６、ＢＷ端子７８に印加され、０．０ボルトが、ＳＬ端子７４およびＳＵＢ端子８０に印加される。他の実施形態では、異なる電圧が、設計選択としてメモリセル１００の種々の端子に印加されてもよく、説明される例示的電圧は、いかようにも限定的ではない。
アクセストランジスタ４２は、読取動作中にメモリセル１００の選択を支援するために使用される。異なる行の中の未選択メモリセル（例えば、メモリセル１００ｃおよび１００ｄ）のアクセストランジスタ４２がオフにされるため、アクセストランジスタ４２は、ＢＬ端子７６に印加される正電圧をフローティングボディトランジスタ４０のドレイン領域１８に渡さない。結果として、いかなる電流も、異なる行の中の未選択メモリセルのフローティングボディトランジスタ４０を通って流れない。
異なる列の中の未選択メモリセル（例えば、メモリセル１００ｂおよび１００ｄ）は、ゼロバイアスがＢＬ端子７６およびＳＬ端子７４の両方に印加されるため、電流を伝導しない。
図１４および図１５は、バンド間トンネリング機構を使用する例示的論理１書込動作を図示し、ここで、以下のバイアス条件が適用される、すなわち、正のバイアスが、ＷＬ２端子７２に印加され、選択されたメモリセル１００のアクセストランジスタ４２をオンにし、負のバイアスが、ＷＬ１端子７０に印加され、正のバイアスが、ＢＬ端子７６に印加され、ゼロバイアスが、ＳＬ端子７４に印加され、ゼロまたは正のバイアスが、ＢＷ端子７８６に印加され、ゼロバイアスが、ＳＵＢ端子８０に印加される。
１つの特定の非限定的実施形態では、約＋１．２ボルトが、選択されたＷＬ２端子７２に印加され、約−１．２ボルトが、選択されたＷＬ１端子７０に印加され、約＋１．２ボルトが、選択されたＢＬ端子７６に印加され、約＋１．２ボルトが、選択されたＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。
ＷＬ２端子７２に印加される正のバイアスは、アクセストランジスタ４２をオンにし、ＢＬ端子７６に印加される正のバイアスをフローティングボディトランジスタ４０のドレイン領域１８に渡す。（ゲート６０に接続される）ＷＬ１端子７０に印加される負電圧とともに、フローティングボディトランジスタ４０のドレイン領域１８上に現在存在している正のバイアスは、ゲート６０に近接するドレイン領域１８の接合点領域の周囲に強い電場を生成する。強い電場は、ゲート６０およびドレイン領域１８接合点重複領域の付近で急に上向きにエネルギーバンドを屈曲させ、フローティングボディ領域２４の価電子帯からドレイン領域１８の伝導帯まで電子を進ませ、フローティングボディ領域２４の価電子帯に正孔を残す。エネルギーバンドを横断して進む電子が、ドレイン領域１８漏出電流になる一方で、正孔は、フローティングボディ領域２４に注入され、論理１状態を生成する正孔電荷になる。
図１６および図１７は、それぞれ、メモリアレイ１２０および選択されたメモリセル１００において行われる、衝突電離機構を通した論理１書込動作のための例示的バイアス条件を図示し、ここで、以下のバイアス条件が適用される、すなわち、正電圧が、選択されたＷＬ２端子７２に印加され、正電圧が、選択されたＷＬ１端子７０に印加され、正電圧が、選択されたＢＬ端子７６に印加され、ゼロ電圧が、ＳＬ端子７４に印加され、ゼロまたは正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。ＷＬ１端子７０およびＢＬ端子７６に印加される正電圧は、衝突電離プロセスを通した正孔生成を最大限にするように構成され、フローティングボディトランジスタ４０のドレイン領域１８上の電圧は、典型的には、フローティングボディトランジスタ４０の（ＷＬ１端子７０に接続される）ゲート６０に印加される電圧より大きい。
１つの特定の非限定的実施形態では、約＋１．２ボルトが、選択されたＷＬ２端子７２に印加され、約＋０．５ボルトが、選択されたＷＬ１端子７０に印加され、約＋１．２ボルトが、選択されたＢＬ端子７６に印加され、約＋１．２ボルトが、選択されたＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図１８および図１９は、フローティングボディトランジスタ４０のゲート６０からフローティングボディ領域２４までの容量結合を通した例示的論理１書込動作のための例示的バイアス条件を図示し、ここで、以下のバイアス条件が適用される、すなわち、ゼロまたは低い正電圧が、選択されたＷＬ２端子７２に印加され、正のバイアスが、選択されたＢＬ端子７６に印加され、正電圧が、ＳＬ端子７４に印加され、正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。ＷＬ１端子は、最初に接地され、次いで、その電位は、正電圧まで増加させられる。選択されたメモリセルのアクセストランジスタ４２は、例えば、ＢＬ端子７６に印加されるバイアスを、ゲート６４に印加されるバイアスとアクセストランジスタ４２の閾値電圧との間の差より大きくさせることによって、アクセストランジスタ４２のソース領域２０が浮遊しているようにバイアスをかけられる。フローティングボディトランジスタ４０のチャネル領域が現在浮遊しているため、（ＷＬ１端子７０に接続される）ゲート領域６０の電位がゼロ（または負電圧）から正電圧まで増加させられるとき、フローティングボディ領域２４の電位は、容量結合により増加する。次いで、（ＢＷ端子７８を通して）埋設ウェル領域３０に印加される正のバイアスは、フローティングボディ領域２４の正電荷を維持する衝突電離プロセスを通して、正孔を生成する。
１つの特定の非限定的実施形態では、約０．０ボルトが、ＷＬ２端子７２に印加され、ＷＬ１端子に印加される電圧が、０．０ボルトから約＋１．２まで増加させられ、約＋１．２ボルトが、ＳＬ端子７４に印加され、約＋１．２ボルトが、ＢＬ端子７６に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
（ゲート電極６０に接続される）ＷＬ１端子７０に印加される正のバイアスのランプ速度は、ゲート６０からフローティングボディ領域２４までの結合比を増加させるように最適化されてもよい。例えば、“Ｓｕｂｓｔｒａｔｅ Ｒｅｓｐｏｎｓｅ ｏｆ ａ Ｆｌｏａｔｉｎｇ Ｇａｔｅ ｎ−ｃｈａｎｎｅｌ ＭＯＳ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｓｕｂｊｅｃｔ ｔｏ ａ Ｐｏｓｉｔｉｖｅ Ｌｉｎｅａｒ Ｒａｍｐ Ｖｏｌｔａｇｅ”， Ｈ． −Ｓ． Ｌｅｅ ａｎｄ Ｄ． Ｓ． Ｌｏｗｒｉｅ， Ｓｏｌｉｄ−Ｓｔａｔｅ Ｅｌｅｃｔｒｏｎｉｃｓ ２４， ｎｏ． ３， ｐｐ． ２６７−２７３， １９８１（参照によってその全体が本明細書に組み込まれる）に説明されるように、ゲート６０からフローティングボディ領域２４までのより高い結合が、より高いランプ速度で達成されることができる。ゲート６０に適用されるランプ速度はまた、論理１書込動作時間をさらに向上させるように、読取動作等の他の動作よりも論理１書込動作で高くあり得る。
図２０および図２１は、以下のバイアス条件（すなわち、負電圧が、ＳＬ端子７４に印加され、ゼロ電圧が、ＷＬ１端子７０、ＷＬ２端子７２、ＢＬ端子７６、およびＳＵＢ端子８０に印加され、正のバイアスが、ＢＷ端子７８に印加される）を適用することによる、本発明の実施形態による、論理０書込動作のための例示的バイアス条件を図示する。これらの条件下で、フローティングボディ２４とソース線領域１６との間のｐ−ｎ接合点は、順方向バイアスをかけられ、フローティングボディ２４から正孔を排出する。同一のＳＬ端子７４を共有する全てのメモリセルが、同時に書き込まれる。恣意的なバイナリデータを異なるメモリセル１００に書き込むために、論理０書込動作が、最初に、書き込まれるべき全てのメモリセルに行われ、その後に、論理１に書き込まれなければならないメモリセルへの１つまたは複数の論理１書込動作が続く。
１つの特定の非限定的実施形態では、約−１．２ボルトが、選択されたＳＬ端子７４に印加され、約０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２、ＢＬ端子７６、およびＳＵＢ端子８０に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図２２および図２３は、以下のバイアス条件（すなわち、正のバイアスが、ＷＬ２端子７２に印加され、正のバイアスが、ＷＬ１端子７０に印加され、負のバイアスが、ＢＬ端子７６に印加され、ゼロ電圧が、ＳＬ端子７４に印加され、正のバイアスが、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される）を適用することによる、本発明の別の実施形態による、論理０書込動作のための例示的バイアス条件を図示する。これらの条件下で、アクセストランジスタ４２は、ＢＬ端子７６に印加される負電圧をフローティングボディトランジスタ４０のドレイン領域１８に渡し、フローティングボディ２４とドレイン領域１８との間のｐ−ｎ接合点に順方向バイアスをかける。正のバイアスはまた、（ＷＬ１端子７０に接続される）フローティングボディトランジスタ４０のゲート６０に適用されることができ、これは、容量結合を通してフローティングボディ２４の電位を増加させ、そして、フローティングボディ２４とドレイン領域１８との間のｐ−ｎ接合点を横断する電場を増加させる。ＢＬ端子７６に印加される負のバイアスおよびＷＬ２端子に印加されるバイアスは、異なる行の中の未選択セル１００（例えば、メモリセル１００ｃおよび１００ｄ）のアクセストランジスタが、負のバイアスをフローティングボディトランジスタ４０のドレイン領域１８に渡さないように構成される。
１つの特定の非限定的実施形態では、約＋１．２ボルトが、ＷＬ２端子７２に印加され、約＋１．２ボルトが、ＷＬ１端子７０に印加され、約０．０ボルトが、ＳＬ端子７４に印加され、約−１．２ボルトが、ＢＬ端子７６に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
選択されたＢＬ端子７４が、低い電圧、例えば、ゼロ電圧においてバイアスをかけられる、アクティブロースキームもまた、メモリセル１００およびメモリアレイ１２０に行われることができる。
本発明の実施形態による、アクティブロー読取動作のための例示的バイアス条件が、図２４に図示され、以下のバイアス条件が、選択されたメモリセル１００ａに適用され、すなわち、正電圧が、ＷＬ２端子７２ａに印加され、正電圧が、ＷＬ１端子７０ａに印加され、ゼロ電圧が、ＢＬ端子７６ａに印加され、正電圧が、ＳＬ端子７４ａに印加され、ゼロまたは正電圧が、ＢＷ端子７８ａに印加され、ゼロ電圧が、ＳＵＢ端子８０ａに印加される。以下のバイアス条件が、未選択端子に印加され、すなわち、ゼロ電圧が、ＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４に印加され、正電圧が、ＢＬ端子７６に印加され、ゼロまたは正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。
１つの特定の非限定的実施形態では、以下の条件が、選択された端子に適用され、すなわち、約＋１．２ボルトが、ＷＬ２端子７２に印加され、約＋１．２ボルトが、ＷＬ１端子７０に印加され、約＋１．２ボルトが、ＳＬ端子７４に印加され、約０．０ボルトが、ＢＬ端子７６に印加され、約０．０ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、約０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２に印加され、約０．０ボルトが、ＳＬ端子７４に印加され、約＋１．２ボルトが、ＢＬ端子７６に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図２５は、本発明の実施形態による、アクティブロー論理１書込動作のためにメモリアレイ１２０の選択された端子に適用される、例示的バイアス条件を図示し、すなわち、正電圧が、ＷＬ２端子７２ａに印加され、正電圧が、ＷＬ１端子７０ａに印加され、ゼロ電圧が、ＢＬ端子７６ａに印加され、ＷＬ１端子７０ａに印加される正電圧より高い正電圧が、ＳＬ端子７４ａに印加され、ゼロまたは正電圧が、ＢＷ端子７８ａに印加され、ゼロ電圧が、ＳＵＢ端子８０ａに印加される。以下のバイアス条件が、未選択端子に適用され、すなわち、ゼロ電圧が、ＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４に印加され、正電圧が、ＢＬ端子７６に印加され、ゼロまたは正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。
１つの特定の非限定的実施形態では、以下の条件が、選択された端子に適用され、すなわち、約＋１．２ボルトが、ＷＬ２端子７２に印加され、約＋０．５ボルトが、ＷＬ１端子７０に印加され、約＋１．２ボルトが、ＳＬ端子７４に印加され、約０．０ボルトが、ＢＬ端子７６に印加され、約０．０ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、約０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２に印加され、約０．０ボルトが、ＳＬ端子７４に印加され、約＋１．２ボルトが、ＢＬ端子７６に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図２６および図２７は、３次元メモリセル構造を備える、メモリセル１０２および１０４の代替的実施形態を示す。これらの実施形態では、メモリセル１０２および１０４は、基板１０の頂面と実質的に垂直に、かつ基板１０の頂面の上方に延在するフィン構造５２を有する。フィン構造５２は、伝導性であり、埋設ウェル層３０またはウェル領域１２上に構築されてもよい。メモリセル１０２および１０４は両方とも、フローティングボディトランジスタ４０と、アクセストランジスタ４２とを備える。フローティングボディトランジスタ４０では、フローティングボディ領域２４は、埋設ウェル領域３０、ソース線領域１６、ドレイン領域１８、絶縁層６２、および絶縁層２６によって絶縁される。アクセストランジスタ４２では、ウェル領域１２は、基板１０と同一の導電型を有する。フローティングボディトランジスタ４０のドレイン領域１８は、伝導性要素４４を通してアクセストランジスタ４２のソース領域２０に接続される。図面を簡単にするために、伝導性要素４４は、図２６および２７に示されていない。
メモリセル１０２は、フローティングボディトランジスタ４０のフローティング基板領域２４の２つの両側のゲート６０と、アクセストランジスタ４２のウェル領域１２の２つの両側のゲート６４とを含む（図２６参照）。代替として、ゲート６０およびゲート６４は、図２７に図示されるように、メモリセル１０４において、それぞれ、フローティングボディ領域２４およびウェル領域１２の３つの側面を包囲してもよい。
メモリセル１０２および１０４は、ソース線領域１６に接続されるソース線（ＳＬ）端子７４と、ビット線領域２２に接続されるビット線（ＢＬ）端子７６と、フローティングボディトランジスタ４０のゲート６０に電気的に接続されるワード線１（ＷＬ１）端子７０と、アクセストランジスタ４２のゲート６４に電気的に接続されるワード線２（ＷＬ２）端子７２と、フローティングボディトランジスタ４０の埋設ウェル領域３０に電気的に接続される埋設ウェル（ＢＷ）端子７８と、基板領域１０に接続される基板（ＳＵＢ）端子８０とを備える。
メモリセル１００、１０２、および１０４はそれぞれ、同一の導電型を有する２つのトランジスタを直列に有する（２つのｎチャネルトランジスタ４０および４２が実施例で使用される）。図２８は、メモリトランジスタ４０およびアクセストランジスタ４２’が、異なる導電型を有するトランジスタから成る、メモリセル２００の別の実施形態を図示する。メモリセル２００の本例示的実施形態では、フローティングボディトランジスタ４０は、メモリセル１００のものに類似する。しかしながら、アクセストランジスタ４２’は、メモリセル１００のアクセストランジスタ４２と異なる導電型を有し、付加的アクセストランジスタ基板端子８０’を備えてもよい。
図２９Ａは、本発明の実施形態による、メモリセル２００を図示する。アクセストランジスタ４２’は、ｎ型等の第２の導電型のウェル領域１２’と、ｐ型等の第１の導電型のソース領域２０’およびビット線領域２２’とを備える。第２の導電型のウェル領域１２’は、埋設ウェル領域３０に電気的に接続され、したがって、浮遊していない。ゲート６４が、ソース領域２０’とビット線領域２２’との間に位置付けられる。ゲート６４は、絶縁層６６によってウェル領域１２’から絶縁される。絶縁層６６は、酸化ケイ素、および／または他の誘電体材料（過酸化タンタル、酸化チタン、酸化ジルコニウム、酸化ハフニウム、および／または酸化アルミニウム等のｈｉｇｈ−Ｋ誘電体材料を含むがこれらに限定されない）で作製されてもよい。ゲート６４は、例えば、ポリシリコン材料、または金属ゲート電極（タングステン、タンタル、チタン、およびそれらの窒化物等）で作製されてもよい。絶縁層２６の底部は、図２９Ｂに示されるように埋設領域３０の下方に存在してもよい。これは、フローティングボディ領域２４を絶縁するが、埋設層３０が図２９Ｂに示される断面図の垂直方向に連続的となることを可能にする、より浅い絶縁層２８を必要とする。図２９Ａおよび図２９Ｂに示されるメモリセル２００では、アクセストランジスタ４２’のウェル領域１２’は、埋設ウェル領域３０に接続される。したがって、本実施形態では、ＢＷ端子７８はまた、図２８に示されるメモリセル２００の同等回路表現に示されるアクセストランジスタ基板端子８０’としての役割も果たす。
図３０および図３１は、直列に接続される、ソース線領域１６、ドレイン領域１８、およびゲート６０によって形成されるフローティングボディトランジスタ４０と、ソース領域２０’、ビット線領域２２’、およびゲート６４によって形成されるアクセストランジスタ４２’とを示すメモリ装置２００の同等回路表現を図示する。フローティングボディトランジスタ４０において、埋設ウェル領域３０、フローティングボディ領域２４、およびソース線領域１６によって形成されるバイポーラ装置４４、ならびに埋設ウェル領域３０、フローティングボディ領域２４、およびドレイン領域１８によって形成されるバイポーラ装置４６が固有である。
また、フローティングボディトランジスタ４０において、ソース線領域１６、フローティングボディ領域２４、およびドレイン領域１８によって形成されるバイポーラ装置４８も固有である。図面を明確にするために、バイポーラ装置４８は、図３１に別個に示されている。
図３２は、行および列に配列される、（示されるように２００ａ、２００ｂ、２００ｃ、および２００ｄとして標識されているメモリセル２００の４つの例示的事例を含む）メモリセル２００の例示的メモリアレイ２２０を示す。例示的アレイ２２０が出現する、図の全てではないが多くでは、説明されている動作が１つ（またはいくつかの実施形態では複数）の選択されたメモリセル２００を有するときに、代表的メモリセル２００ａが、「選択された」メモリセル２００を表す。そのような図では、代表的メモリセル２００ｂは、選択された代表的メモリセル２００ａと同一の行を共有する未選択メモリセル２００を表し、代表的メモリセル２００ｃは、選択された代表的メモリセル２００ａと同一の列を共有する未選択メモリセル２００を表し、代表的メモリセル２００ｄは、選択された代表的メモリセル２００ａと行も列も共有しない未選択メモリセル２００を表す。
保持動作、読取動作、論理１書込動作、および論理０書込動作等のいくつかの動作が、メモリセル２００に行われることができる。
図３３は、メモリアレイ１２０と同一の機構に従う本発明の実施形態による、メモリアレイ２２０において行われる保持動作を示す。保持動作は、正バックバイアスをＢＷ端子７８に印加し、ゼロバイアスをＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４、ＳＵＢ端子８０、およびＢＬ端子７６に印加することによって行われる。ＢＷ端子７８に接続される埋設層領域３０に印加される正バックバイアスは、対応するフローティングボディトランジスタ４０のフローティングボディ領域２４に貯蔵された電荷を維持することによって、接続されるメモリセル２００の状態を維持する。
一実施形態では、メモリセル２００の保持動作のためのバイアス条件は、０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４、ＢＬ端子７６、およびＳＵＢ端子７８に印加され、例えば、＋１．２ボルトのような正電圧が、ＢＷ端子７８に印加されることである。他の実施形態では、異なる電圧が、設計選択としてメモリセル２００の種々の端子に印加されてもよく、説明される例示的電圧は、いかようにも限定的ではない。
図３４は、本発明の実施形態による、メモリアレイ２２０において行われる代替的保持動作を図示する。保持動作は、正バックバイアスをＳＵＢ端子８０に、ゼロバイアスをＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４、ＢＬ端子７６に印加する一方で、ＢＷ端子７８を浮遊したままにすることによって、行われる。これらの条件下で、メモリセル２００が、フローティングボディ領域２４に貯蔵された正電荷を有する論理１状態にある場合、基板１０、埋設ウェル領域３０、フローティングボディ領域２４、およびソース線領域１６またはドレイン領域１８によって形成される、メモリセル２００の固有シリコン制御整流器（ＳＣＲ）がオンにされ、それによって、フローティングボディ領域２４上の正電荷を維持する。フローティングボディ領域２４の電圧が実質的に正ではなく、したがって、フローティングボディ２４がＳＣＲ装置をオンにしないため、論理０状態におけるメモリセルは、遮断モードにとどまる。したがって、電流は、ＳＣＲ装置を通って流れず、メモリセル２００は、論理０状態を維持する。本保持動作では、同一のＳＵＢ端子に一般的に接続される全てのメモリセル２００は、それらのデータ状態を正確に保持するように維持される。
一実施形態では、以下のバイアス条件が、代替的保持動作のために適用され、すなわち、０．０ボルトが、ＷＬ１端子７０、ＷＬ２端子７２、ＳＬ端子７４、ＢＬ端子７６に印加され、例えば、＋１．２ボルトのような正電圧が、ＳＵＢ端子８０に印加される一方で、ＢＷ端子７８は、浮遊したままにされる。他の実施形態では、異なる電圧が、設計選択としてメモリセル２００の種々の端子に印加されてもよく、説明される例示的電圧は、いかようにも限定的ではない。代替として、ＢＷ端子７８は、埋設ウェル領域３０を浮遊したままにして、アレイ２２０から排除されてもよい。
図３５は、本発明の実施形態による、メモリアレイ２２０において行われる読取動作を図示する。当技術分野で公知である任意の感知方式が、メモリセル２００とともに使用されることができる。フローティングボディ２４に貯蔵される電荷の量は、メモリセル２００のセル電流を監視することによって感知されることができる。メモリセル２００が、フローティングボディ領域２４に正孔を有する論理１状態にある場合には、メモリセルは、セル２００がフローティングボディ領域２４に正孔を有していない論理０状態にある場合と比較して、より高いセル電流（例えば、ＢＬ端子７６からＳＬ端子７４まで流れる電流）を有する。典型的にはＢＬ端子７６に接続されるセンス回路が、メモリセルのデータ状態を決定するために使用されることができる。
読取動作は、例えば、以下のバイアス条件を適用することによって、メモリセル２００において行われることができ、すなわち、ゼロ電圧が、ＷＬ２端子７２に印加され、これは、アクセストランジスタ４２をオンにし、正電圧が、ＢＬ端子７６に印加され、ゼロ電圧が、ＳＬ端子７４に印加され、ゼロまたは正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。正電圧はまた、ＢＬ端子７６からＳＬ端子７４までメモリセル２００を通って流れる電流をさらに増進するように、ＷＬ１端子７０に印加されてもよい。メモリセル２００がフローティングボディ領域２４に正孔を有する論理１状態にある場合には、メモリセル２００がフローティングボディ領域２４に正孔を有していない論理０状態にある場合と比較して、より高い電流が、選択されたメモリセル２００のＢＬ端子７６からＳＬ端子７４まで流れる。１つの特定の実施形態では、＋１．２ボルトが、ＷＬ１端子７０、ＢＬ端子７６、ＢＷ端子７８に印加され、０．０ボルトが、ＷＬ２端子７２、ＳＬ端子７４、およびＳＵＢ端子８０に印加される。他の実施形態では、異なる電圧が、設計選択としてメモリセル２００の種々の端子に印加されてもよく、説明される例示的電圧は、いかようにも限定的ではない。
アクセストランジスタ４２は、読取動作中にメモリセル２００の選択を支援するために使用される。異なる行の中の未選択メモリセル（例えば、メモリセル２００ｃおよび２００ｄ）のアクセストランジスタ４２が（ＷＬ２端子７２に印加される正電圧の印加を通して）オフにされるため、アクセストランジスタ４２は、ＢＬ端子７６に印加される正電圧をフローティングボディトランジスタ４０のドレイン領域１８に渡さない。結果として、いかなる電流も、異なる行の中の未選択メモリセルのフローティングボディトランジスタ４０を通って流れない。
異なる列の中の未選択メモリセル（例えば、メモリセル２００ｂおよび２００ｄ）は、ゼロバイアスがＢＬ端子７６およびＳＬ端子７４の両方に印加されるため、電流を伝導しない。
図３６は、本発明の実施形態による、バンド間トンネリング機構を使用する論理１書込動作を図示し、ここで、以下のバイアス条件が印加される、すなわち、ゼロ電圧が、ＷＬ２端子７２に印加され、選択されたメモリセル２００のアクセストランジスタ４２をオンにし、負のバイアスが、ＷＬ１端子７０に印加され、正のバイアスが、ＢＬ端子７６に印加され、ゼロバイアスが、ＳＬ端子７４に印加され、ゼロまたは正のバイアスが、ＢＷ端子７８に印加され、ゼロバイアスが、ＳＵＢ端子８０に印加される。
１つの特定の非限定的実施形態では、約０．０ボルトが、ＷＬ２端子７２に印加され、約−１．２ボルトが、選択されたＷＬ１端子７０に印加され、約＋１．２ボルトが、選択されたＢＬ端子７６に印加され、約＋１．２ボルトが、選択されたＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。
ＷＬ２端子７２に印加されるゼロ電圧は、ｐ型アクセストランジスタ４２をオンにし、ＢＬ端子７６に印加される正のバイアスをフローティングボディトランジスタ４０のドレイン領域１８に渡す。（ゲート６０に接続される）ＷＬ１端子７０に印加される負電圧とともに、フローティングボディトランジスタ４０のドレイン領域１８上に現在存在している正のバイアスは、ゲート６０に近接するドレイン領域１８の接合点領域の周囲に強い電場を生成する。強い電場は、ゲートおよびビット線接合点重複領域の付近で鋭く上向きにエネルギーバンドを屈曲させ、価電子帯から伝導帯まで電子を進ませ、価電子帯に正孔を残す。エネルギーバンドを横断して進む電子が、ドレイン漏出電流になる一方で、正孔は、フローティングボディ領域２４に注入され、論理１状態を生成する正孔電荷になる。
図３７は、本発明の実施形態による、メモリアレイ２２０において行われる衝突電離機構を通した論理１書込動作のための例示的バイアス条件を図示し、ここで、以下のバイアス条件が適用される、すなわち、ゼロ電圧が、選択されたＷＬ２端子７２に印加され、正電圧が、選択されたＷＬ１端子７０に印加され、正電圧が、選択されたＢＬ端子７６に印加され、ゼロ電圧が、ＳＬ端子７４に印加され、ゼロまたは正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。ＷＬ１端子７０およびＢＬ端子７６に印加される正電圧は、衝突電離プロセスを通した正孔生成を最大限にするように構成され、フローティングボディトランジスタ４０のドレイン領域１８上の電圧は、典型的には、フローティングボディトランジスタ４０の（ＷＬ１端子７０に接続される）ゲート６０に印加される電圧より大きい。
１つの特定の非限定的実施形態では、約０．０ボルトが、選択されたＷＬ２端子７２に印加され、約＋０．５ボルトが、選択されたＷＬ１端子７０に印加され、約＋１．２ボルトが、選択されたＢＬ端子７６に印加され、約＋１．２ボルトが、選択されたＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図３８は、本発明の実施形態による、フローティングボディトランジスタ４０のゲート６０からフローティングボディ領域２４までの容量結合を通した論理１書込動作のための例示的バイアス条件を図示し、ここで、以下のバイアス条件が適用される、すなわち、正電圧が、選択されたＷＬ２端子７２に印加され、正のバイアスが、選択されたＢＬ端子７６に印加され、正電圧が、ＳＬ端子７４に印加され、正電圧が、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される。ＷＬ１端子７０は、最初に接地され、次いで、その電位は、正電圧まで増加させられる。選択されたメモリセルのアクセストランジスタ４２は、例えば、ＢＬ端子７６に印加されるバイアスを、ゲート６４に印加されるバイアスとアクセストランジスタ４２の閾値電圧との間の差より大きくさせることによって、アクセストランジスタ４２のソース領域２０が浮遊しているようにバイアスをかけられる。フローティングボディトランジスタ４０のチャネル領域が現在浮遊しているため、（ＷＬ１端子７０に接続される）ゲート領域６０の電位がゼロ（または負電圧）から正電圧まで増加させられるとき、フローティングボディ領域２４の電位は、容量結合により増加する。次いで、（ＢＷ端子７８を通して）埋設ウェル領域３０に印加される正のバイアスは、フローティングボディ領域２４の正電荷を維持する衝突電離プロセスを通して、正孔を生成する。
１つの特定の非限定的実施形態では、約＋１．２ボルトが、ＷＬ２端子７２に印加され、ＷＬ１端子に印加される電圧が、０．０ボルトから約＋１．２まで増加させられ、約＋１．２ボルトが、ＳＬ端子７４に印加され、約＋１．２ボルトが、ＢＬ端子７６に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図３９は、以下のバイアス条件（すなわち、負電圧が、ＳＬ端子７４に印加され、ゼロ電圧が、ＷＬ１端子７０、ＢＬ端子７６、およびＳＵＢ端子８０に印加され、ゼロまたは正電圧が、ＷＬ２端子７２に印加され、正のバイアスが、ＢＷ端子７８に印加される）を適用することによる、本発明の実施形態による、論理０書込動作のための例示的バイアス条件を図示する。これらの条件下で、フローティングボディ２４とソース線領域１６との間のｐ−ｎ接合点は、順方向バイアスをかけられ、フローティングボディ２４から正孔を排出する。同一のＳＬ端子７４を共有する全てのメモリセルが、同時に書き込まれる。恣意的なバイナリデータを異なるメモリセル２００に書き込むために、論理０書込動作が、最初に、書き込まれる全てのメモリセルにおいて行われ、その後に、論理１に書き込まれなければならないメモリセルへの１つまたは複数の論理１書込動作が続く。
１つの特定の非限定的実施形態では、約−１．２ボルトが、選択されたＳＬ端子７４に印加され、約０．０ボルトが、ＷＬ１端子７０、ＢＬ端子７６、およびＳＵＢ端子８０に印加され、約＋１．２ボルトが、ＷＬ２端子７２に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図４０は、以下のバイアス条件（すなわち、ＢＬ端子７６に印加される電圧より負である負電圧が、ＷＬ２端子７２に印加され、正のバイアスが、ＷＬ１端子７０に印加され、負のバイアスが、ＢＬ端子７６に印加され、ゼロ電圧が、ＳＬ端子７４に印加され、正のバイアスが、ＢＷ端子７８に印加され、ゼロ電圧が、ＳＵＢ端子８０に印加される）を適用することによる、本発明の別の実施形態による、論理０書込動作のための例示的バイアス条件を図示する。これらの条件下で、アクセストランジスタ４２は、ＢＬ端子７６に印加される負電圧をフローティングボディトランジスタ４０のドレイン領域１８に渡し、フローティングボディ２４とドレイン領域１８との間のｐ−ｎ接合点に順方向バイアスをかける。正のバイアスはまた、（ＷＬ１端子７０に接続される）フローティングボディトランジスタ４０のゲート６０に印加されることもでき、これは、容量結合を通してフローティングボディ２４の電位を増加させ、そして、フローティングボディ２４とドレイン領域１８との間のｐ−ｎ接合点を横断する電場を増加させる。ＢＬ端子７６に印加される負のバイアスおよびＷＬ２端子に印加されるバイアスは、異なる行の中の未選択セル２００（例えば、メモリセル２００ｃおよび２００ｄ）のアクセストランジスタが、負のバイアスをフローティングボディトランジスタ４０のドレイン領域１８に渡さないように構成される。
１つの特定の非限定的実施形態では、約−１．２ボルトが、ＷＬ２端子７２に印加され、約＋１．２ボルトが、ＷＬ１端子７０に印加され、約０．０ボルトが、ＳＬ端子７４に印加され、約−１．２ボルトが、ＢＬ端子７６に印加され、約＋１．２ボルトが、ＢＷ端子７８に印加され、約０．０ボルトが、ＳＵＢ端子８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
基準セルが、上記で説明されるメモリセル１００および２００の感知動作で使用されてもよい。基準セルの性質（例えば、セル電流）は、その論理状態を決定するように、感知されているメモリセルの性質を比較するために使用されることができる。図４１は、基準セル１００Ｒ１の概略断面図を図示する。メモリセル２００のための対応する基準セルは、フローティングボディトランジスタと異なる導電型を有するアクセストランジスタ（示されず）を有することによって、構築されることができる。
基準セル１００Ｒ１は、フローティングボディトランジスタ４０のフローティングボディ領域２４への電気接続を可能にする、フローティングボディ領域２４と同一の導電型を有する、センス線領域３２を備える。センス線領域３２は、フローティングボディトランジスタ４０およびアクセストランジスタ４２のソースおよびドレイン領域１６、１８、２０、および２２と同一面内に位置する。センス線領域３２は、基準セル１００Ｒ１がメモリセル１００の行に隣接する行の中に位置して示される図４２に示されるように、線端子８２を感知するように接続されることができる。
図４３Ａ−４３Ｃは、本発明の別の実施形態による、基準セル１００Ｒ２を図示する。図４３Ａが、基準セル１００Ｒ２の概略平面図を図示する一方で、図４３Ｂおよび図４３Ｃは、図４３ＡのＩ−Ｉ’切断線およびにＩＩ−ＩＩ’切断線に沿った概略断面図を図示する。本実施形態におけるセンス領域３２は、ソースおよびドレイン領域１６、１８、２０、および２２が沿って位置する面と異なる面内でメモリセル１００のフローティングボディトランジスタ４０に隣接して位置する。センス領域３２は、フローティングボディ領域２４と同一の導電型を有し、フローティングボディ領域２４への抵抗接点を可能にする。
図４４は、メモリセル１００の列に隣接する列の中に位置する、基準セル１００Ｒ２を含むメモリアレイ１２０を図示する。
図４５は、本発明の別の実施形態による、メモリセル３００を図示する。メモリセル３００は、フローティングボディトランジスタ３４０と、アクセストランジスタ３４２とを備える。メモリセル３００は、例えば、ｐ型等の第１の導電型の基板３１０を含む。基板３１０は、典型的には、シリコンで作製されるが、例えば、ゲルマニウム、シリコンゲルマニウム、ヒ化ガリウム、カーボンナノチューブ、または他の半導体材料も含み得る。本発明のいくつかの実施形態では、基板３１０は、半導体ウエハのバルク材料であり得る。他の実施形態では、基板３１０は、第２の導電型のウェル、または代替として、例えば、設計選択としてｎ型等の第２の導電型の半導体ウエハのバルク（図に示されていない）のいずれかに組み込まれる、第１の導電型のウェルであり得る。説明を単純化するために、基板３１０は、通常、図４５のように、半導体バルク材料として描かれる。
フローティングボディトランジスタ３４０はまた、例えば、ｎ型等の第２の導電型の埋設層領域３３０と、例えば、ｐ型等の第１の導電型のフローティングボディ領域３２４と、例えば、ｎ型等の第２の導電型のソースまたはドレイン領域３１６と、例えば、ｐ型等の第１の導電型（フローティングボディ領域３２４と同一の導電型）のセンス線領域３１８とを備える。
埋設層３３０は、イオン注入プロセスによって基板３１０の材料上に形成されてもよい。代替として、埋設層３３０は、基板３１０の上にエピタキシャルに成長させられることができる。
第１の伝導度のフローティングボディ領域３２４は、表面３１４、ソース線領域３１６、センス線領域３１８によって上部で境界され、絶縁層３２６によって側面で境界され、ならびに埋設層３３０によって底部で境界される。フローティングボディ３２４は、埋設層３３０が埋め込まれる場合に、埋設層３３０の上方の元の基板３１０の部分であってもよい。代替として、フローティングボディ３２４は、エピタキシャルに成長させられてもよい。どのようにして埋設層３３０およびフローティングボディ３２４が形成されるかに応じて、フローティングボディ３２４は、いくつかの実施形態では基板３１０と同一のドーピング、または他の実施形態で所望される場合には異なるドーピングを有してもよい。
ゲート３６０が、フローティングボディ領域３２４の上方で、ソース線領域３１６とドレイン領域３１８との間に位置付けられる。ゲート３６０は、絶縁層３６２によってフローティングボディ領域２４から絶縁される。絶縁層３６２は、酸化ケイ素、および／または他の誘電体材料（過酸化タンタル、酸化チタン、酸化ジルコニウム、酸化ハフニウム、および／または酸化アルミニウム等のｈｉｇｈ−Ｋ誘電体材料を含む、がこれらに限定されない）で作製されてもよい。ゲート３６０は、例えば、ポリシリコン材料、またはタングステン、タンタル、チタン、およびそれらの窒化物等の金属ゲート電極で作製されてもよい。
（例えば、シャロートレンチアイソレーション（ＳＴＩ）のような）絶縁層３２６は、例えば、酸化ケイ素で作製されてもよいが、他の絶縁材料が使用されてもよい。絶縁層３２６は、隣接するフローティングボディトランジスタ３４０および隣接アクセストランジスタ３４２からフローティングボディトランジスタ３４０を絶縁する。絶縁層３２６の底部は、埋設領域３３０の内側に存在してもよく、埋設領域３３０が図４５に示されるように連続的となることを可能にする。代替として、絶縁層３２６の底部は、埋設領域３３０の下方に存在してもよい（絶縁層２６が、図２に示されるように、どのようにしてメモリセル１００の埋設領域３３０の下方に存在し得るかに類似する）。これは、フローティングボディ領域３２４を絶縁するが、埋設層３３０が図４５に示される断面図の垂直方向に連続的となることを可能にする、（図２の２８のような）より浅い絶縁層を必要とする。簡単にするために、すべての方向に連続埋設領域３３０を伴うメモリセル３００のみが、この後に示される。
アクセストランジスタ３４２は、ｐ型等の第１の導電型のウェル領域３１２と、ｎ型等の第２の導電型のソース領域３２０およびビット線領域３２２とを備える。第１の導電型のウェル領域３１２は、基板領域３１０に電気的に接続され、したがって、浮遊していない。フローティングゲート３６４が、ソース領域３２０とビット線領域３２２との間に位置付けられる。フローティングゲート３６４は、絶縁層３６６によってウェル領域３１２から絶縁され、いかなる端子にも接続されない。フローティングゲート３６４は、センス線領域３１８に接続され、そしてこれは、フローティングボディ領域３２４に接続される。
絶縁層３６６は、酸化ケイ素、および／または他の誘電体材料（過酸化タンタル、酸化チタン、酸化ジルコニウム、酸化ハフニウム、および／または酸化アルミニウム等のｈｉｇｈ−Ｋ誘電体材料を含む、がこれらに限定されない）で作製されてもよい。ゲート３６４は、例えば、ポリシリコン材料、またはタングステン、タンタル、チタン、およびそれらの窒化物等の金属ゲート電極で作製されてもよい。
フローティングボディトランジスタ３４０のセンス線領域３１８は、伝導性要素９８を通してアクセストランジスタ３４２のフローティングゲート３６４に接続される。伝導性要素９０が、（同義的にメモリ装置３００のソース／ドレイン領域３１６と称され得る）フローティングボディトランジスタ３４０のソース／ドレイン領域３１６をビット線１（ＢＬ１）端子３７４に接続し、伝導性要素９２が、（同義的にメモリ装置３００のビット線領域３２２と称され得る）アクセストランジスタのビット線領域３２２をビット線２（ＢＬ２）端子３７６に接続する一方で、伝導性要素９４は、アクセストランジスタ３４２のソース領域３２０をソース線（ＳＬ）端子に接続する。伝導性要素９０、９２、９４、および９８は、タングステンまたはケイ化シリコンで形成されてもよいが、それらに限定されない。
ＳＬ端子３７２、ＢＬ１端子３７４、およびＢＬ２端子３７６に加えて、メモリセル３００はまた、フローティングボディトランジスタ３４０のゲート３６０に電気的に接続されるワード線１（ＷＬ１）端子３７０と、フローティングボディトランジスタ３４０の埋設ウェル領域３３０に電気的に接続される埋設ウェル（ＢＷ）端子３７８と、基板領域３１０に接続される基板（ＳＵＢ）端子３８０とを含む。
図４６は、行および列に配列される、（３００ａ、３００ｂ、３００ｃ、および３００ｄとして標識されているメモリセル３００の４つの例示的事例を含む）本発明の実施形態による、メモリセル３００の例示的メモリアレイ３２０を示す。例示的アレイ３２０が出現する、図の全てではないが多くでは、代表的メモリセル３００ａは、説明されている動作が１つ（またはいくつかの実施形態では複数）の選択されたメモリセル３００を有するときに、「選択された」メモリセル３００を表す。そのような図では、代表的メモリセル３００ｂは、選択された代表的メモリセル３００ａと同一の行を共有する、未選択メモリセル３００を表し、代表的メモリセル３００ｃは、選択された代表的メモリセル３００ａと同一の列を共有する、未選択メモリセル３００を表し、代表的メモリセル３００ｄは、選択された代表的メモリセル３００ａと行も列も共有しない、未選択メモリセル３００を表す。
図４６には、ＷＬ端子３７０ａ〜３７０ｎ、ＳＬ端子３７２ａ〜３７２ｎ、ＢＬ１端子３７４ａ〜３７４ｐ、ＢＬ２端子３７６ａ〜３７６ｐ、ＢＷ端子３７８ａ〜３７８ｎ、ＳＵＢ端子３８０ａ〜３８０ｎが存在する。ＷＬ端子、ＳＬ端子、およびＢＷ端子のそれぞれは、メモリセル３００の単一の行と関連付けられ、ＢＬ１およびＢＬ２端子のそれぞれは、メモリセル３００の単一の列と関連付けられる。当業者は、メモリアレイ３２０の多くの他の組織化およびレイアウトが可能であり、例えば、１つだけの共通ＳＵＢ端子３８０が、メモリアレイ３２０の一区画の全体を通して、またはメモリアレイ３２０の全体を通して存在することを理解する。同様に、他の端子が分割または緩衝されてもよい一方で、ワードデコーダ、列デコーダ、セグメンテーション装置、センス増幅器、書込増幅器等の制御回路は、アレイ３２０の周囲に配列され、もしくはアレイ３２０のサブアレイの間に挿入されてもよい。したがって、説明される例示的実施形態、特徴、設計オプション等は、いかようにも限定的ではない。
Ｌｕらは、“Ａ Ｎｏｖｅｌ Ｔｗｏ−Ｔｒａｎｓｉｓｔｏｒ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ／Ｇａｔｅ Ｃｅｌｌ ｆｏｒ Ｌｏｗ−Ｐｏｗｅｒ Ｎａｎｏｓｃａｌｅ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ”， Ｚ． Ｌｕ ｅｔ ａｌ．， ｐｐ． １５１１−１５１８， ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｖｏｌ． ５５， ｎｏ． ６， Ｊｕｎｅ ２００８（「Ｌｕ−１」）、および“Ａ Ｓｉｍｐｌｉｆｉｅｄ Ｓｕｐｅｒｉｏｒ Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ／Ｇａｔｅ ＤＲＡＭ Ｃｅｌｌ”， Ｚ． Ｌｕ ｅｔ ａｌ．， ｐｐ． ２８２−２８４， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， ｖｏｌ． ３０， ｎｏ． ３， Ｍａｒｃｈ ２００９（「Ｌｕ−２」）（これらは、参照によってそれらの全体が本明細書に組み込まれる）において、２トランジスタフローティングボディゲートＤＲＡＭセルを説明する。
Ｌｕ−１およびＬｕ−２で説明される２トランジスタメモリセルは、電荷貯蔵領域としてフローティングボディ領域を利用し、Ｏｋｈｏｎｉｎ−１およびＯｈｓａｗａ−１で説明されるようなキャパシタレスＤＲＡＭと同様に動作する。結果として、Ｌｕ−１およびＬｕ−２によって説明される２トランジスタメモリセルは、限定されたデータ保持時間を有し、リフレッシュ動作を必要とする。
メモリセル３００の中のフローティングボディトランジスタ３４０は、２つの安定状態が、メモリセル１００および２００の原理に類似する原理に従って、（端子３７８に接続される）バックバイアス領域３３０への正のバイアスの印加を通して得られる、双安定メモリセルである。フローティングボディトランジスタ３４０の状態は、アクセストランジスタ３４２の性質、例えば、ＢＬ２端子３７６からアクセストランジスタ３４２の端子３７２まで流れるセル電流を通して、感知されることができる。正電荷を帯びたフローティングボディ領域３２４（すなわち、論理１状態）は、アクセストランジスタ３４２をオンにし、結果として、アクセストランジスタ３４２は、フローティングボディ領域３２４が中性（または低正電荷）状態（すなわち、論理０状態）である場合と比較して、より高い電流を伝導する。
図４７は、本発明の実施形態による、メモリアレイ３２０の中の選択されたメモリセル３００ａにおいて行われる読取動作のための例示的バイアス条件を図示し、すなわち、ゼロ電圧が、ＷＬ端子３７０ａに印加され、ゼロ電圧が、ＢＬ１端子３７４ａに印加され、正電圧が、ＢＬ２端子３７６ａに印加され、ゼロ電圧が、ＳＬ端子３７２ａに印加され、ゼロまたは正電圧が、ＢＷ端子３７８に印加され、ゼロ電圧が、ＳＵＢ端子３８０ａに印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、ゼロ電圧が、ＷＬ端子３７０に印加され、ゼロ電圧が、ＢＬ１端子３７４に印加され、ゼロ電圧が、ＢＬ２端子３７６に印加され、選択されたＢＬ２端子３７６ａに印加される正電圧と等しい正電圧が、ＳＬ端子３７２に印加され（代替として、未選択ＳＬ端子３７２が浮遊したままにされ）、ゼロまたは正電圧が、ＢＷ端子３７８に印加され、ゼロ電圧が、ＳＵＢ端子３８０に印加される。
１つの特定の非限定的実施形態では、以下のバイアス条件が、選択された端子に適用され、すなわち、約０．０ボルトが、ＷＬ端子３７０に印加され、約０．０ボルトが、ＳＬ端子３７２に印加され、約０．０ボルトが、ＢＬ１端子３７４に印加され、約＋０．４ボルトが、ＢＬ２端子３７６に印加され、約＋１．２ボルトが、ＢＷ端子３７８に印加され、約０．０ボルトが、ＳＵＢ端子３８０に印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、約０．０ボルトが、ＷＬ端子３７０に印加され、約＋０．４ボルトが、ＳＬ端子３７２に印加され、約０．０ボルトが、ＢＬ１端子３７４に印加され、約０．０ボルトが、ＢＬ端子３７６に印加され、約＋１．２ボルトが、ＢＷ端子３７８に印加され、約０．０ボルトが、ＳＵＢ端子３８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
フローティングボディトランジスタ３４０の書込動作は、例えば、米国出願第１２／８９７，５１６号「Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ ａｎ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ」、および米国出願第１２／８９７，５３８号「Ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ ａｎ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ」（これらは、参照によってそれらの全体が本明細書に組み込まれる）において、Ｙ．ＷｉｄｊａｊａおよびＺ．Ｏｒ−Ｂａｃｈによって説明される「半トランジスタメモリセル」の動作に類似する。
図４８は、本発明の実施形態による、メモリアレイ３２０の中の選択されたメモリセル３００ａにおいて行われる、バンド間トンネリングを使用する論理１書込動作のための例示的バイアス条件を図示し、すなわち、負電圧が、ＷＬ端子３７０ａに印加され、正電圧が、ＢＬ１端子３７４ａに印加され、ゼロ電圧が、ＢＬ２端子３７６ａに印加され、ゼロ電圧が、ＳＬ端子３７２ａに印加され、ゼロまたは正電圧が、ＢＷ端子３７８に印加され、ゼロ電圧が、ＳＵＢ端子３８０ａに印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、ゼロ電圧が、ＷＬ端子３７０に印加され、ゼロ電圧が、ＢＬ１端子３７４に印加され、ゼロ電圧が、ＢＬ２端子３７６に印加され、ゼロ電圧が、ＳＬ端子３７４に印加され、ゼロまたは正電圧が、ＢＷ端子３７８に印加され、ゼロ電圧が、ＳＵＢ端子３８０に印加される。
１つの特定の非限定的実施形態では、以下のバイアス条件が、選択された端子に適用され、すなわち、約−１．２ボルトが、ＷＬ端子３７０に印加され、約０．０ボルトが、ＳＬ端子３７２に印加され、約＋１．２ボルトが、ＢＬ１端子３７４に印加され、約０．０ボルトが、ＢＬ２端子３７６に印加され、約＋１．２ボルトが、ＢＷ端子３７８に印加され、約０．０ボルトが、ＳＵＢ端子３８０に印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、約０．０ボルトが、ＷＬ端子３７０に印加され、約０．０ボルトが、ＳＬ端子３７２に印加され、約０．０ボルトが、ＢＬ１端子３７４に印加され、約０．０ボルトが、ＢＬ端子３７６に印加され、約＋１．２ボルトが、ＢＷ端子３７８に印加され、約０．０ボルトが、ＳＵＢ端子３８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図４９は、本発明の実施形態による、メモリアレイ３２０の中の選択されたメモリセル３００ａにおいて行われる論理０書込動作のための例示的バイアス条件を図示し、すなわち、正電圧が、ＷＬ端子３７０ａに印加され、負電圧が、ＢＬ１端子３７４ａに印加され、ゼロ電圧が、ＢＬ２端子３７６ａに印加され、ゼロ電圧が、ＳＬ端子３７２ａに印加され、ゼロまたは正電圧が、ＢＷ端子３７８に印加され、ゼロ電圧が、ＳＵＢ端子３８０ａに印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、ゼロ電圧が、ＷＬ端子３７０に印加され、ゼロ電圧が、ＢＬ１端子３７４に印加され、ゼロ電圧が、ＢＬ２端子３７６に印加され、ゼロ電圧が、ＳＬ端子３７４に印加され、ゼロまたは正電圧が、ＢＷ端子３７８に印加され、ゼロ電圧が、ＳＵＢ端子３８０に印加される。
１つの特定の非限定的実施形態では、以下のバイアス条件が、選択された端子に適用され、すなわち、約＋１．２ボルトが、ＷＬ端子３７０に印加され、約０．０ボルトが、ＳＬ端子３７２に印加され、約−０．２ボルトが、ＢＬ１端子３７４に印加され、約０．０ボルトが、ＢＬ２端子３７６に印加され、約＋１．２ボルトが、ＢＷ端子３７８に印加され、約０．０ボルトが、ＳＵＢ端子３８０に印加される一方で、以下のバイアス条件が、未選択端子に適用され、すなわち、約０．０ボルトが、ＷＬ端子３７０に印加され、約０．０ボルトが、ＳＬ端子３７２に印加され、約０．０ボルトが、ＢＬ１端子３７４に印加され、約０．０ボルトが、ＢＬ端子３７６に印加され、約＋１．２ボルトが、ＢＷ端子３７８に印加され、約０．０ボルトが、ＳＵＢ端子３８０に印加される。これらの電圧レベルは、例示的にすぎず、実施形態によって異なり得る。したがって、説明される例示的実施形態、特徴、バイアスレベル等は、限定的ではない。
図５０は、本発明の別の実施形態による、メモリセル４００を図示する。メモリセル４００は、対応するフローティングボディ領域４２４および４２４’上に相補的電荷を貯蔵する、２つの双安定フローティングボディトランジスタ４４０および４４０’を備える。したがって、フローティングボディトランジスタ４４０が論理０状態にある場合、フローティングボディトランジスタ４４０’は、論理１状態にあり、その逆も同様である。相補的フローティングボディ電荷は、ＢＬ端子４７および
端子４７４’の相補的状態をもたらす。次いで、ＢＬ端子および
端子のペアは、メモリセル４００の状態を決定するために使用されることができる。フローティングボディトランジスタ４４０および４４０’は両方とも、メモリセル１００および２００と同一の原理に従う、（ＢＷ端子４７８に接続される）埋設ウェル領域４３０への正バックバイアスの印加を通した双安定フローティングボディトランジスタである。
図５１は、本発明の実施形態による、メモリセル４００を備える、例示的メモリアレイ４２０を図示する。図５１には、ゲート領域６０に接続されるＷＬ端子４７０ａ〜４７０ｎ、ゲート領域６４に接続されるＷＬ端子４７２ａ〜４７２ｎ、フローティングボディトランジスタ４４０および４４０’のソース線領域１８および１８’の両方に接続されるＳＬ端子４７６ａ〜４７６ｎ、フローティングボディトランジスタ４４０のドレイン領域１６に接続されるＢＬ端子４７４ａ〜４７４ｐ、フローティングボディトランジスタ４４０’のドレイン領域１６’に接続される
端子４７４’ａ〜４７４’ｐ、埋設ウェル領域４３０に接続されるＢＷ端子４７８ａ〜４７８ｎ、ならびにＳＵＢ端子４８０ａ〜４８０ｎが存在している。図５１に示される例示的メモリアレイ４２０では、フローティングボディトランジスタ４４０および４４０’のソース線領域１８および１８’は、同一のＳＬ端子３７２に接続される。しかしながら、ソース線領域１８および１８’のそれぞれは、別個の端子、例えば、ＳＬ端子４７６および
端子４７６’に接続されてもよい。同様に、例示的メモリアレイ４２０は、ゲート領域６０および６４が、別個のＷＬ端子４７０および４７２に接続されることを示す。代替実施形態では、ゲート領域６０および６４は、同一のＷＬ端子に接続されてもよい。図５２は、フローティングボディトランジスタ４４０および４４０’のゲート領域がともに継合される、メモリセル４００の概略平面図を図示し、ＢＬ端子４７４ならびに
端子４７４’への伝導性材料９０および９０’の間の接続は、例えば、アルミニウムまたは銅の金属線を通して行われてもよい。同様に、ＳＬ端子４７６への伝導性材料９２および９２’の間の接続は、例えば、アルミニウムまたは銅の金導電線を通して行われてもよい。
図５３は、本発明の別の実施形態による、二重ポートメモリセル５００を図示し、メモリセル５００の状態が、二重ポートフローティングボディトランジスタ４０Ｄに格納され、トランジスタ４２Ａおよび４２Ｂが、二重ポートメモリセル５００のアクセストランジスタとして機能する。二重ポートフローティングボディトランジスタ４０Ｄの動作および構造は、例えば、「Ｄｕａｌ−Ｐｏｒｔ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ ａｎｄ Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ （ＦＩＦＯ） Ｍｅｍｏｒｙ Ｈａｖｉｎｇ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｔｒａｎｓｉｓｔｏｒ」と題された米国特許出願公開第２０１２／０１２０７５２号（「Ｗｉｄｊａｊａ−５」）（これは、参照によってその全体が本明細書に組み込まれる）で説明されている。メモリセル５００の状態は、二重ポートフローティングボディトランジスタ４０Ｄのフローティングボディ領域２４に格納される。
メモリセル５００はさらに、ゲート６０Ａに電気的に接続されるワード線＃１Ａ（ＷＬ１Ａ）端子７０Ａと、ゲート６０Ｂに電気的に接続されるワード線＃１Ｂ（ＷＬ１Ｂ）端子７０Ｂと、ゲート６４Ａに電気的に接続されるワード線＃２Ａ（ＷＬ２Ａ）７２Ａと、ゲート６４Ｂに電気的に接続されるワード線＃２Ｂ（ＷＬ２Ｂ）７２Ｂと、領域１６に電気的に接続されるソース線（ＳＬ）端子７４と、領域２２Ａに電気的に接続されるビット線＃１（ＢＬ１）端子７６Ａと、領域２２Ｂに電気的に接続されるビット線＃２（ＢＬ２）端子７６Ｂと、二重ポートフローティングボディトランジスタ４０Ｄの埋設ウェル領域３０に電気的に接続される埋設ウェル（ＢＷ）端子７８と、基板領域１０に接続される基板（ＳＵＢ）端子８０とを含む。ＷＬ１Ａ端子７０Ａ、ＷＬ２Ａ端子７２Ａ、およびＢＬ１端子７６Ａが、「ポート＃１」とも称され得る一方で、ＷＬ１Ｂ端子７０Ｂ、ＷＬ２Ｂ端子７２Ｂ、およびＢＬ２端子７６Ｂは、「ポート＃２」とも称され得る。
二重ポートフローティングボディトランジスタ４０Ｄは、アクセストランジスタ４２Ａおよび４２Ｂに直列に接続される。フローティングボディトランジスタ４０Ｄのドレイン領域１８Ａは、伝導性要素９４Ａを通して、ポート＃１のアクセストランジスタ４２Ａのソース領域２０Ａに接続される。同様に、フローティングボディトランジスタ４０Ｄのドレイン領域１８Ｂは、伝導性要素９４Ｂを通して、ポート＃２のアクセストランジスタ４２Ｂのソース領域２０Ｂに接続される。
メモリセル５００へのアクセス、すなわち、メモリセル５００への読取動作および書込動作は、タイミングにかかわらず、ポート＃１および／またはポート＃２によって独立して行われてもよい。
Ｗｉｄｊａｊａ−５で説明されるように、マルチポートフローティングボディトランジスタもまた、付加的ソース領域またはドレイン領域を形成し、表面の上方でソース領域とドレイン領域との間に付加的ゲート（単数または複数）を位置付けることによって、二重ポートフローティングボディトランジスタ４０Ｄの代わりに、形成されてもよい。ｎポートメモリセルに関して、ゲートの数およびフローティングボディトランジスタのビット線の数が、ｎと等しい一方で、フローティングボディトランジスタの第２の導電型の領域（すなわち、ソース領域またはドレイン領域）の数は、（ｎ＋１）と等しい。第２の導電型の全ての領域およびマルチポートメモリセルの中のゲートは、同一のフローティングボディ領域２４に結合される。対応して、ｎポートメモリセルに関して、アクセストランジスタの数は、ｎと等しい。
先述から、２つのトランジスタ、例えば、直列のフローティングボディトランジスタおよびアクセストランジスタ、フローティングボディトランジスタおよびフローティングゲートトランジスタ、または相補的電荷を貯蔵する２つのフローティングボディトランジスタを備える、メモリセルが説明されていることが見て取れる。本発明の先述の書面による説明は、当業者が、その最良の形態であると現在見なされているものを実施して使用することを可能にするが、当業者は、本明細書の具体的実施形態、方法、および実施例の変形例、組み合わせ、ならびに均等物の存在を理解および認識するであろう。したがって、本発明は、上記の実施形態、方法、および実施例によって限定されるべきではないが、請求されるような本発明の範囲ならびに精神内の全ての実施形態および方法によって限定されるべきである。
本発明は、その具体的実施形態を参照して説明されているが、当業者によって、種々の変更が行われ得、本発明の真の精神および範囲から逸脱することなく、均等物が置換され得ることが理解されるはずである。加えて、特定の状況、材料、組成物、プロセス、１つまたは複数のプロセスステップを、本発明の目的、精神、および範囲に適合させるように、多くの修正が行われ得る。全てのそのような修正は、本明細書に添付される特許請求の範囲の範囲内であることを意図している。
Claims (35)
- 半導体メモリセルであって、前記半導体メモリセルは、
双安定フローティングボディトランジスタであって、前記双安定フローティングボディトランジスタは、バックバイアス領域を備え、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成され、フローティングボディ領域がゲート領域の下方に位置する、双安定フローティングボディトランジスタと、
アクセス装置と
を備え、
前記双安定フローティングボディトランジスタおよび前記アクセス装置は、電気的に直列に接続され、
前記双安定フローティングボディトランジスタは、第１の端子に接続されたソース線領域をさらに備え、
前記アクセス装置は、第２の端子に接続されたゲートをさらに備え、
前記半導体メモリセルに対する前記第１の状態へおよび前記第２の状態への書込動作中に、約ゼロ電圧が、前記第１の端子に印加され、
前記第１の状態へおよび前記第２の状態への両方の書込動作中に、前記第２の端子に印加される電圧レベルは、略同じである、半導体メモリセル。 - 前記アクセス装置は、金属酸化物半導体トランジスタを備える、請求項１に記載の半導体メモリセル。
- 前記アクセス装置は、バイポーラトランジスタを備える、請求項１に記載の半導体メモリセル。
- 前記アクセストランジスタは、前記双安定フローティングボディトランジスタと同一の導電型である、請求項２に記載の半導体メモリセル。
- 前記アクセストランジスタは、前記双安定フローティングボディトランジスタの導電型と異なる導電型を有する、請求項２に記載の半導体メモリセル。
- 前記双安定フローティングボディトランジスタは、埋設ウェル領域を備える、請求項１に記載の半導体メモリセル。
- 前記双安定フローティングボディトランジスタは、マルチポートフローティングボディトランジスタを備え、前記アクセス装置は、複数のアクセストランジスタを備える、請求項１に記載の半導体メモリセル。
- 前記双安定フローティングボディトランジスタは、二重ポートフローティングボディトランジスタを備え、前記アクセス装置は、２つのアクセストランジスタを備える、請求項７に記載の半導体メモリセル。
- 半導体メモリセルであって、前記半導体メモリセルは、
第１のボディを有する第１のトランジスタと、
第２のボディを有する第２のトランジスタと、
前記第１のボディおよび第２のボディの両方の基礎となる基板と、
前記基板と前記第１のボディおよび第２のボディのうちの少なくとも１つとの間に介在される埋設層と、
前記第１のボディに接触する第１のソース領域と、
前記第１のソース領域から分離され、前記第１のボディに接触する第１のドレイン領域と、
前記第１のボディから絶縁される第１のゲートと、
前記第２のボディから前記第１のボディを絶縁する絶縁部材と、
前記第２のボディに接触する第２のソース領域と、
前記第２のソース領域から分離され、前記第２のボディに接触する第２のドレイン領域と、
前記第２のボディから絶縁される第２のゲートと
を備え、前記第１のボディは、フローティングボディであり、前記第２のボディは、前記埋設層に電気的に接続されるウェル領域であり、
前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、
前記第２のボディは、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、
前記第１の導電型は、前記第２の導電型と異なり、
前記第１のドレイン領域は、前記第２のソース領域に電気的に接続され、
前記埋設層は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、
前記埋設層は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成される、
半導体メモリセル。 - 前記第１のゲートは、前記第１のソース領域と前記第１のドレイン領域との間に位置付けられ、前記第２のゲートは、前記第２のソース領域と前記第２のドレイン領域との間に位置付けられる、請求項９に記載の半導体メモリセル。
- 前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、アクセストランジスタである、請求項９に記載の半導体メモリセル。
- 前記第１のボディは、フローティングボディであり、前記第２のボディは、前記基板に電気的に接続されるウェル領域である、請求項９に記載の半導体メモリセル。
- 前記第１のドレイン領域は、前記第２のソース領域に電気的に接続される、請求項９に記載の半導体メモリセル。
- 前記第１のボディは、フローティングボディであり、前記第２のボディは、前記埋設層に電気的に接続されるウェル領域であり、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記第２のボディは、前記ｐ型導電型およびｎ型導電型から選択される第２の導電型を有し、前記第１の導電型は、前記第２の導電型と異なる、請求項９に記載の半導体メモリセル。
- 前記半導体メモリセルは、基準セルを備え、前記基準セルはさらに、
前記第１のソース領域および前記第１のドレイン領域から離間され、前記第１のボディに接触するセンス線領域
を備え、前記第１のボディは、ｐ型導電型およびｎ型導電型から選択される第１の導電型を有し、前記センス線領域は、前記第１の導電型を有する、請求項９に記載の半導体メモリセル。 - 前記第１のドレイン領域は、前記第２のゲートに電気的に接続される、請求項９に記載の半導体メモリセル。
- 前記第１のトランジスタは、フローティングボディトランジスタであり、前記第２のトランジスタは、フローティングボディトランジスタである、請求項９に記載の半導体メモリセル。
- 前記第１および第２のボディのうちの少なくとも１つは、双安定フローティングボディである、請求項９に記載の半導体メモリセル。
- 半導体メモリセルであって、前記半導体メモリセルは、
フローティングボディを有する第１のトランジスタと、
前記フローティングボディの下方の埋設層であって、前記埋設層への電圧の印加は、前記メモリセルの状態を維持する、埋設層と、
第２のトランジスタと
を備え、
前記フローティングボディを有する第１のトランジスタは、バックバイアス領域を備え、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成され、
前記第１および第２のトランジスタは、直列に接続され、
前記フローティングボディを有する第１のトランジスタは、第１の端子に接続されたソース線領域をさらに備え、
前記第２のトランジスタは、第２の端子に接続されたゲートをさらに備え、
前記半導体メモリセルに対する前記第１の状態へおよび前記第２の状態への書込動作中に、約ゼロ電圧が、前記第１の端子に印加され、
前記第１の状態へおよび前記第２の状態への両方の書込動作中に、前記第２の端子に印加される電圧レベルは、略同じである、半導体メモリセル。 - 半導体メモリセルであって、前記半導体メモリセルは、
双安定フローティングボディトランジスタであって、前記双安定フローティングボディトランジスタは、
フローティングボディと、
バックバイアス領域であって、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成される、バックバイアス領域と、
前記フローティングボディに接触する第１のソース領域と、
前記第１のソース領域から分離され、前記フローティングボディに接触する第１のドレイン領域と、
前記フローティングボディから絶縁される第１のゲートと
を備える、双安定フローティングボディトランジスタと、
フローティングゲートトランジスタであって、前記フローティングゲートトランジスタは、
ウェル領域と、
前記ウェル領域に接触する第２のソース領域と、
前記第２のソース領域から分離され、前記ウェル領域に接触する第２のドレイン領域と、
前記ウェル領域から絶縁されたフローティングゲートと
を備えるフローティングゲートトランジスタと
を備え、前記フローティングゲートは、前記第１のドレイン領域に接続される、半導体メモリセル。 - 半導体メモリセルであって、前記半導体メモリセルは、
第１の双安定フローティングボディトランジスタと、
第２の双安定フローティングボディトランジスタと
を備え、前記第１および第２のフローティングボディトランジスタは、相補的電荷を貯蔵するように構成され、
前記第１の双安定フローティングボディトランジスタおよび前記第２の双安定フローティングボディトランジスタの両方は、バックバイアス領域を備え、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成される、半導体メモリセル。 - 双安定フローティングボディトランジスタと、アクセストランジスタとを有する半導体メモリセルを動作させる方法であって、
前記アクセストランジスタをオンにするように、電圧を前記アクセストランジスタに印加することと、
前記アクセストランジスタを起動することによって、動作のための前記メモリセルの選択を支援することと
を含み、
前記双安定フローティングボディトランジスタは、バックバイアス領域を備え、前記バックバイアス領域は、前記メモリセルが第１の状態および第２の状態のうちの一方にあるときに衝突電離を発生させるように構成され、前記バックバイアス領域は、前記メモリセルが前記第１の状態および第２の状態のうちの他方にあるときに衝突電離を発生させないように構成され、
前記双安定フローティングボディトランジスタは、第１の端子に接続されたソース線領域をさらに備え、
前記アクセストランジスタは、第２の端子に接続されたゲートをさらに備え、
前記半導体メモリセルに対する前記第１の状態へおよび前記第２の状態への書込動作中に、約ゼロ電圧が、前記第１の端子に印加され、
前記第１の状態へおよび前記第２の状態への両方の書込動作中に、前記第２の端子に印加される電圧レベルは、略同じであり、
前記アクセストランジスタは、第３の端子に接続されたビット線領域を備える、方法。 - 前記動作は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視することを含む読取動作である、請求項２２に記載の方法。
- 前記動作は、前記第１の状態への書込動作であり、前記アクセストランジスタの前記第３の端子に印加される前記電圧は、前記アクセストランジスタのビット線端子に印加される正のバイアスであり、前記アクセストランジスタは、前記正のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、請求項２２に記載の方法。
- 衝突電離機構を通じて正孔生成を最大限にするように、前記フローティングボディトランジスタにさらにバイアスをかけることをさらに含む、請求項２４に記載の方法。
- 前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられ、前記方法は、容量結合によって前記フローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む、請求項２４に記載の方法。
- 前記動作は、前記第２の状態への書込動作であり、前記アクセストランジスタの前記第３の端子に印加される前記電圧は、負のバイアスであり、前記アクセストランジスタは、前記負のバイアスを前記フローティングボディトランジスタのドレイン領域に渡す、請求項２２に記載の方法。
- 前記動作は、アクティブロー読取動作である、請求項２２に記載の方法。
- 前記動作は、前記第１の状態へのアクティブロー書込動作である、請求項２２に記載の方法。
- 前記動作は、前記フローティングボディトランジスタの状態を感知するように前記メモリセルを通る電流を監視することを含む読取動作であり、前記アクセストランジスタをオンにするように印加される前記電圧は、ゼロ電圧である、請求項２２に記載の方法。
- 前記動作は、前記第１の状態への書込動作であり、前記アクセストランジスタに印加される前記電圧は、ゼロ電圧を前記アクセストランジスタのワード線端子に印加することを含み、前記第１の状態への前記書込動作は、バンド間トンネリング機構によって行われる、請求項２２に記載の方法。
- 前記動作は、前記第１の状態への書込動作であり、前記アクセストランジスタに印加される前記電圧は、ゼロ電圧を前記アクセストランジスタのワード線端子に印加することを含み、前記第１の状態への前記書込動作は、衝突電離機構を通じて行われる、請求項２２に記載の方法。
- 前記動作は、前記第１の状態への書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのソース領域を浮遊させるようにバイアスをかけられる正電圧であり、前記方法は、容量結合によって前記フローティングボディトランジスタのフローティングボディの電位を増加させることをさらに含む、請求項２２に記載の方法。
- 前記動作は、前記第２の状態への書込動作であり、前記アクセストランジスタに印加される前記電圧は、前記アクセストランジスタのワード線端子に印加される正のバイアスである、請求項２２に記載の方法。
- 前記動作は、前記第２の状態への書込動作であり、前記アクセストランジスタのワード線端子に印加される前記電圧は、前記フローティングボディトランジスタのドレイン領域に印加される負のバイアスよりも負である、負のバイアスである、請求項２２に記載の方法。
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