JP3492168B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、より詳しくは、そのメモリセルが不揮発
性メモリセルと容量素子とで構成され、通常動作時は、
高速なＤＲＡＭ（ダイナミック型ランダムアクセスメモ
リ）動作が可能であり、データ保持モードでは不揮発性
メモリとして機能する不揮発性半導体記憶装置に関す
る。
憶装置に関し、より詳しくは、そのメモリセルが不揮発
性メモリセルと容量素子とで構成され、通常動作時は、
高速なＤＲＡＭ（ダイナミック型ランダムアクセスメモ
リ）動作が可能であり、データ保持モードでは不揮発性
メモリとして機能する不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】一般に、半導体記憶装置には、電源をオ
フしても記憶内容が保持されている不揮発性メモリ（例
えば、ＥＥＰＲＯＭ）と、電源をオフすると記憶内容が
消失する揮発性メモリ（例えば、ＲＡＭ）とがある。
フしても記憶内容が保持されている不揮発性メモリ（例
えば、ＥＥＰＲＯＭ）と、電源をオフすると記憶内容が
消失する揮発性メモリ（例えば、ＲＡＭ）とがある。
【０００３】かかる長所を有するため、近年、不揮発性
メモリの進歩は著しく、特に大容量フラッシュメモリが
様々な商品に応用されて来ている。一般に、不揮発性メ
モリの書き換え時間はＤＲＡＭ、ＳＲＡＭ等のランダム
アクセスメモリに比べて遅く、これを少しでも改善する
ため、例えば、ＮＯＲ型のフラッシュメモリでは、ＣＨ
Ｅ（チャネル・ホット・エレクトロン）方式を用いてメ
モリセル個々の書き換え時間を高速化している。また、
ＮＡＮＤ型のフラッシュメモリでは、ＦＮ（ファウラー
・ノルドハイム）電流を用いて多数のセルを並列で書き
換えることによって高速化を図っている。
メモリの進歩は著しく、特に大容量フラッシュメモリが
様々な商品に応用されて来ている。一般に、不揮発性メ
モリの書き換え時間はＤＲＡＭ、ＳＲＡＭ等のランダム
アクセスメモリに比べて遅く、これを少しでも改善する
ため、例えば、ＮＯＲ型のフラッシュメモリでは、ＣＨ
Ｅ（チャネル・ホット・エレクトロン）方式を用いてメ
モリセル個々の書き換え時間を高速化している。また、
ＮＡＮＤ型のフラッシュメモリでは、ＦＮ（ファウラー
・ノルドハイム）電流を用いて多数のセルを並列で書き
換えることによって高速化を図っている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ｎ
ＯＲ型のフラッシュメモリ、ＮＡＮＤ型のフラッシュメ
モリ等の従来の不揮発性メモリでは、高速なものでも書
き換え時間が１μｓ／バイト程度であり、ＤＲＡＭ、Ｓ
ＲＡＭの数１０ｎｓに比べると桁違いに遅い。
ＯＲ型のフラッシュメモリ、ＮＡＮＤ型のフラッシュメ
モリ等の従来の不揮発性メモリでは、高速なものでも書
き換え時間が１μｓ／バイト程度であり、ＤＲＡＭ、Ｓ
ＲＡＭの数１０ｎｓに比べると桁違いに遅い。
【０００５】そこで、不揮発性メモリとしての上記長所
を保持しつつ、通常のＤＲＡＭ程度に高速なランダムア
クセスが可能な不揮発性半導体記憶装置の開発が切に要
請されているのが現状である。
を保持しつつ、通常のＤＲＡＭ程度に高速なランダムア
クセスが可能な不揮発性半導体記憶装置の開発が切に要
請されているのが現状である。
【０００６】本発明は、このような現状に鑑みてなされ
たものであり、不揮発性メモリセルと容量素子とで構成
されたメモリセルアレイを有し、通常の動作時は一般の
ＤＲＡＭ程度に高速なランダムアクセスが可能であり、
且つデータ保持モードでは、不揮発性メモリセル部に最
終的な情報又は不変の情報を不揮発に記憶できる不揮発
性半導体記憶装置を提供することを目的とする。
たものであり、不揮発性メモリセルと容量素子とで構成
されたメモリセルアレイを有し、通常の動作時は一般の
ＤＲＡＭ程度に高速なランダムアクセスが可能であり、
且つデータ保持モードでは、不揮発性メモリセル部に最
終的な情報又は不変の情報を不揮発に記憶できる不揮発
性半導体記憶装置を提供することを目的とする。
【０００７】本発明の他の目的は、不揮発性データと揮
発性データの変換、即ち、不揮発性メモリセル部のデー
タを容量素子部に読み出すリコール動作及び容量素子部
のデータを不揮発性メモリセル部に書き込むストア動作
を高速かつ高信頼度で実現できる不揮発性半導体記憶装
置を提供することにある。
発性データの変換、即ち、不揮発性メモリセル部のデー
タを容量素子部に読み出すリコール動作及び容量素子部
のデータを不揮発性メモリセル部に書き込むストア動作
を高速かつ高信頼度で実現できる不揮発性半導体記憶装
置を提供することにある。
【０００８】また、本発明の他の目的は、実用的なチッ
プサイズで上記の目的を達成できる不揮発性半導体記憶
装置を提供することにある。
プサイズで上記の目的を達成できる不揮発性半導体記憶
装置を提供することにある。
【０００９】また、本発明の他の目的は、リコール動作
及びストア動作において、レジスタ部の初期化が不要と
なる結果、より一層の高速化を図ることができる不揮発
性半導体記憶装置を提供することにある。
及びストア動作において、レジスタ部の初期化が不要と
なる結果、より一層の高速化を図ることができる不揮発
性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のメモリセルからなるメモリセル部
と、該メモリセル部と共通のビット線で接続されたレジ
スタ部と、該ビット線からの信号が入力されるビット線
セレクタと、該ビット線セレクタからの出力を入力信号
とするセンスアンプと、該センスアンプの入力電圧を変
化させる電圧調整回路とを備えた不揮発性半導体記憶装
置において、該メモリセルがフローティングゲートを有
する不揮発性メモリセルであり、該不揮発性メモリセル
のドレインが該ビット線に、ソースが容量素子の一端に
接続され、且つ該容量素子の他端が電圧端子に接続さ
れ、ドレイン側からトンネル電流により該フローティン
グゲートへの電子の注入／引き抜きを行うように構成さ
れており、そのことにより上記目的が達成される。
記憶装置は、複数のメモリセルからなるメモリセル部
と、該メモリセル部と共通のビット線で接続されたレジ
スタ部と、該ビット線からの信号が入力されるビット線
セレクタと、該ビット線セレクタからの出力を入力信号
とするセンスアンプと、該センスアンプの入力電圧を変
化させる電圧調整回路とを備えた不揮発性半導体記憶装
置において、該メモリセルがフローティングゲートを有
する不揮発性メモリセルであり、該不揮発性メモリセル
のドレインが該ビット線に、ソースが容量素子の一端に
接続され、且つ該容量素子の他端が電圧端子に接続さ
れ、ドレイン側からトンネル電流により該フローティン
グゲートへの電子の注入／引き抜きを行うように構成さ
れており、そのことにより上記目的が達成される。
【００１１】好ましくは、前記レジスタ部を前記メモリ
セル部と同一のメモリセルで構成する。
セル部と同一のメモリセルで構成する。
【００１２】また、好ましくは、前記レジスタ部を前記
メモリセル部のメモリセルから前記フローティングゲー
トをなくしたダイナミック型のランダムアクセスメモリ
セルで構成する。
メモリセル部のメモリセルから前記フローティングゲー
トをなくしたダイナミック型のランダムアクセスメモリ
セルで構成する。
【００１３】また、好ましくは、前記ビット線セレクタ
を前記ビット線を前記センスアンプの第１又は第２の入
力端子に各々接続するトランジスタと、該ビット線に相
補なビット線を該センスアンプの第１又は第２の入力端
子に各々接続するトランジスタとで構成する。
を前記ビット線を前記センスアンプの第１又は第２の入
力端子に各々接続するトランジスタと、該ビット線に相
補なビット線を該センスアンプの第１又は第２の入力端
子に各々接続するトランジスタとで構成する。
【００１４】また、好ましくは、前記電圧調整回路を前
記センスアンプの第１及び第２の入力端子に各々接続さ
れる容量素子で構成する。
記センスアンプの第１及び第２の入力端子に各々接続さ
れる容量素子で構成する。
【００１５】以下に、本発明の作用について説明する。
【００１６】上記のように、本発明の不揮発性半導体記
憶装置では、メモリセルが不揮発性メモリセルと容量素
子とで構成されているため、不揮発性データは不揮発性
メモリセル部に、揮発性データは容量素子部に記憶する
ことができる。このため、通常動作時は、容量素子部に
記憶された揮発性データを読み出したり、書き換えたり
することで、一般のＤＲＡＭと同等の高速ランダムアク
セスが可能になる。
憶装置では、メモリセルが不揮発性メモリセルと容量素
子とで構成されているため、不揮発性データは不揮発性
メモリセル部に、揮発性データは容量素子部に記憶する
ことができる。このため、通常動作時は、容量素子部に
記憶された揮発性データを読み出したり、書き換えたり
することで、一般のＤＲＡＭと同等の高速ランダムアク
セスが可能になる。
【００１７】一方、データ保持モードでは、不揮発性メ
モリセル部に不揮発性データとして最終的な情報又は不
変の情報を記憶させておくことができる。
モリセル部に不揮発性データとして最終的な情報又は不
変の情報を記憶させておくことができる。
【００１８】ここで、この動作を具体的に実現する上
で、上記のレジスタ部は特に重要な技術的意義を有す
る。即ち、不揮発性データと揮発性データとの変換、つ
まり、不揮発性メモリセル部のデータを容量素子部に読
み出すリコール動作及び容量素子部のデータを不揮発性
メモリセル部に書き込むストア動作を行う時に、レジス
タ部はデータを一時記憶させるために用いられる結果、
リコール動作及びストア動作を高速かつ高信頼度で行え
ることになるからである。なお、リコール動作、ストア
動作等の詳細については後述する。
で、上記のレジスタ部は特に重要な技術的意義を有す
る。即ち、不揮発性データと揮発性データとの変換、つ
まり、不揮発性メモリセル部のデータを容量素子部に読
み出すリコール動作及び容量素子部のデータを不揮発性
メモリセル部に書き込むストア動作を行う時に、レジス
タ部はデータを一時記憶させるために用いられる結果、
リコール動作及びストア動作を高速かつ高信頼度で行え
ることになるからである。なお、リコール動作、ストア
動作等の詳細については後述する。
【００１９】また、本発明の不揮発性半導体記憶装置
は、ビット線セレクタが設けられているので、一時記憶
させたデータを不揮発性メモリセル部にストアする動
作、即ちセンスされたデータの反転電圧を印加する動作
をＲＥＶ信号（反転データ転送信号）を“Ｈ”レベルに
することで容易に行える。今少し説明すると、ストア動
作で、フラッシュセル部にデータの再書き込みを行う
時、センス結果の反転データをビット線に印加する必要
があり、ＲＥＶ信号を“Ｈ”レベルにすることで容易に
ＢＬ線に反転データを印加することができる。
は、ビット線セレクタが設けられているので、一時記憶
させたデータを不揮発性メモリセル部にストアする動
作、即ちセンスされたデータの反転電圧を印加する動作
をＲＥＶ信号（反転データ転送信号）を“Ｈ”レベルに
することで容易に行える。今少し説明すると、ストア動
作で、フラッシュセル部にデータの再書き込みを行う
時、センス結果の反転データをビット線に印加する必要
があり、ＲＥＶ信号を“Ｈ”レベルにすることで容易に
ＢＬ線に反転データを印加することができる。
【００２０】また、本発明の不揮発性半導体記憶装置
は、電圧調整回路を備えているので、一般にＤＲＡＭで
用いられているセンスアンプを用いて、不揮発性メモリ
部のデータを容易にセンスすることができる。
は、電圧調整回路を備えているので、一般にＤＲＡＭで
用いられているセンスアンプを用いて、不揮発性メモリ
部のデータを容易にセンスすることができる。
【００２１】今少し説明すると、従来より一般に、不揮
発性メモリセルのセンスには、リファレンスセルを用い
た電流センスが主流であり、リコール動作及びストア動
作で不揮発性メモリセル部のデータと容量素子部のデー
タを頻繁にセンスする必要があるところ、本発明の不揮
発性半導体記憶装置によれば、ＤＲＡＭで用いられてい
る通常のセンスアンプを用いて、殆ど同じセンス動作
で、それぞれのデータをセンスすることができる。この
ため、新たな回路素子を設ける必要がないので、高速化
及び回路の小規模化を図る上で有利である。
発性メモリセルのセンスには、リファレンスセルを用い
た電流センスが主流であり、リコール動作及びストア動
作で不揮発性メモリセル部のデータと容量素子部のデー
タを頻繁にセンスする必要があるところ、本発明の不揮
発性半導体記憶装置によれば、ＤＲＡＭで用いられてい
る通常のセンスアンプを用いて、殆ど同じセンス動作
で、それぞれのデータをセンスすることができる。この
ため、新たな回路素子を設ける必要がないので、高速化
及び回路の小規模化を図る上で有利である。
【００２２】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。
に基づき具体的に説明する。
【００２３】（実施形態１）図１〜図５は、本発明不揮
発性半導体記憶装置の実施形態１を示す。図１に示すよ
うに、この不揮発性半導体記憶装置は、多数のメモリセ
ルＭをマトリクス状に配置してなるメモリアレイ１と、
プリチャージ回路２と、ビット線セレクタ３と、電圧調
整回路４と、センスアンプＳＡとを備えている。
発性半導体記憶装置の実施形態１を示す。図１に示すよ
うに、この不揮発性半導体記憶装置は、多数のメモリセ
ルＭをマトリクス状に配置してなるメモリアレイ１と、
プリチャージ回路２と、ビット線セレクタ３と、電圧調
整回路４と、センスアンプＳＡとを備えている。
【００２４】ここで、図１に示すように、ビット線セレ
クタ３は、ビット線ＢＬをセンスアンプＳＡの第１又は
第２の入力端子に各々接続するトランジスタＴｒ１と、
当該ビット線ＢＬに相補なビット線ＢＬをセンスアンプ
ＳＡの第１又は第２の入力端子に各々接続するトランジ
スタＴｒ２とを備えて構成されている。また、電圧調整
回路４は、センスアンプＳＡの第１及び第２の入力端子
に各々接続された容量素子Ｃ１、Ｃ２とを備えて構成さ
れている。
クタ３は、ビット線ＢＬをセンスアンプＳＡの第１又は
第２の入力端子に各々接続するトランジスタＴｒ１と、
当該ビット線ＢＬに相補なビット線ＢＬをセンスアンプ
ＳＡの第１又は第２の入力端子に各々接続するトランジ
スタＴｒ２とを備えて構成されている。また、電圧調整
回路４は、センスアンプＳＡの第１及び第２の入力端子
に各々接続された容量素子Ｃ１、Ｃ２とを備えて構成さ
れている。
【００２５】加えて、メモリアレイ１は、フラッシュセ
ル部１２とＤＲＡＭキャパシタ部１３とを接続してなる
ｎ行ｍ列のメモリセルＭをマトリクス状に配置してなる
メモリセル部１０と、同様のメモリセルＭをメモリアレ
イ１に隣接する部分においてを横方向に並設してなるレ
ジスタ部１１とを備えている。より具体的には、各メモ
リセルＭは、１個の不揮発性メモリトランジスタと、１
個のキャパシタとで構成されている。
ル部１２とＤＲＡＭキャパシタ部１３とを接続してなる
ｎ行ｍ列のメモリセルＭをマトリクス状に配置してなる
メモリセル部１０と、同様のメモリセルＭをメモリアレ
イ１に隣接する部分においてを横方向に並設してなるレ
ジスタ部１１とを備えている。より具体的には、各メモ
リセルＭは、１個の不揮発性メモリトランジスタと、１
個のキャパシタとで構成されている。
【００２６】今少し具体的に説明すると、不図示の基板
上には、ワード線ＷＬ（ＷＬ０〜ＷＬｎ＋２）が横方向
に配線され、ビット線ＢＬ（ＢＬ０〜ＢＬｍ）が縦方向
に配線されている。そして、隣接する２本のワード線Ｗ
Ｌ、ＷＬと、隣接する２本のビット線ＢＬ、ＢＬで囲ま
れた各領域にメモリセルＭがマトリクス状に配置されて
いる。
上には、ワード線ＷＬ（ＷＬ０〜ＷＬｎ＋２）が横方向
に配線され、ビット線ＢＬ（ＢＬ０〜ＢＬｍ）が縦方向
に配線されている。そして、隣接する２本のワード線Ｗ
Ｌ、ＷＬと、隣接する２本のビット線ＢＬ、ＢＬで囲ま
れた各領域にメモリセルＭがマトリクス状に配置されて
いる。
【００２７】ここで、ワード線ＷＬ０〜ＷＬｎと、ビッ
ト線ＢＬ０〜ＢＬｍで囲まれた領域がメモリセル部１０
を構成し、ワード線ＷＬｎ＋１〜ＷＬｎ＋２と、ビット
線ＢＬ０〜ＢＬｍで囲まれた領域がレジスタ部１１を構
成している。
ト線ＢＬ０〜ＢＬｍで囲まれた領域がメモリセル部１０
を構成し、ワード線ＷＬｎ＋１〜ＷＬｎ＋２と、ビット
線ＢＬ０〜ＢＬｍで囲まれた領域がレジスタ部１１を構
成している。
【００２８】各メモリセルＭは、上記のように、フラッ
シュセル部１２とＤＲＡＭキャパシタ部１３とで構成さ
れており、フラッシュセル部１２のドレインがビット線
ＢＬに接続され、ソースはＤＲＡＭキャパシタ部１３の
一端に接続されている。また、ＤＲＡＭキャパシタ部１
３の他端には電圧端子（ＤＲＡＭキャパシタ部１３のプ
レート電圧ＶPL）が接続されている。このような構成に
おいて、不揮発性データはフラッシュセル部１２に記憶
され、揮発性データはＤＲＡＭキャパシタ部１３に記憶
されるようになっている。
シュセル部１２とＤＲＡＭキャパシタ部１３とで構成さ
れており、フラッシュセル部１２のドレインがビット線
ＢＬに接続され、ソースはＤＲＡＭキャパシタ部１３の
一端に接続されている。また、ＤＲＡＭキャパシタ部１
３の他端には電圧端子（ＤＲＡＭキャパシタ部１３のプ
レート電圧ＶPL）が接続されている。このような構成に
おいて、不揮発性データはフラッシュセル部１２に記憶
され、揮発性データはＤＲＡＭキャパシタ部１３に記憶
されるようになっている。
【００２９】なお、下記の表１は、フラッシュセル部１
２を不揮発性メモリとして動作させる時の印加すべき代
表的な電圧値を示す。
２を不揮発性メモリとして動作させる時の印加すべき代
表的な電圧値を示す。
【００３０】
【表１】
【００３１】以下に上記構成の不揮発性半導体記憶装置
における動作、即ち、ＤＲＡＭとしての書き込み動作、
ＤＲＡＭとしての読み出し動作、リコール動作、ストア
動作、ベリファイ動作及びリフレッシュ動作について説
明する。
における動作、即ち、ＤＲＡＭとしての書き込み動作、
ＤＲＡＭとしての読み出し動作、リコール動作、ストア
動作、ベリファイ動作及びリフレッシュ動作について説
明する。
【００３２】なお、以下の動作説明では主に、メモリセ
ルＭがＤＲＡＭとして動作する時に、不揮発性データが
保存されない場合（破壊モード）の動作を説明するが、
本発明は、非破壊モードでの動作も可能であるから、適
宜、非破壊モードでの動作説明も併記する。
ルＭがＤＲＡＭとして動作する時に、不揮発性データが
保存されない場合（破壊モード）の動作を説明するが、
本発明は、非破壊モードでの動作も可能であるから、適
宜、非破壊モードでの動作説明も併記する。
【００３３】（ＤＲＡＭとしての書き込み動作）まず、
図２に基づきＤＲＡＭとしての書き込み動作について説
明する。このＤＲＡＭとしての書き込み動作は、一般の
ＤＲＡＭの書き込み動作と同様であり、データの
“０”、“１”に従って、ビット線ＢＬとＢＬ＃をＶｃ
ｃとＶｓｓに設定し（同図（ａ）、（ｂ）参照）、選択
されたワード線（例えば、ワード線ＷＬ０）をＶｃｃ＋
Ｖｔｈ以上の電圧に立ち上げ、一定時間経過後に立ち下
げればよく（同図（ｃ）参照）、この動作によって、該
当するメモリセル１２のＤＲＡＭキャパシタ部１４に所
定のデータが記憶される。
図２に基づきＤＲＡＭとしての書き込み動作について説
明する。このＤＲＡＭとしての書き込み動作は、一般の
ＤＲＡＭの書き込み動作と同様であり、データの
“０”、“１”に従って、ビット線ＢＬとＢＬ＃をＶｃ
ｃとＶｓｓに設定し（同図（ａ）、（ｂ）参照）、選択
されたワード線（例えば、ワード線ＷＬ０）をＶｃｃ＋
Ｖｔｈ以上の電圧に立ち上げ、一定時間経過後に立ち下
げればよく（同図（ｃ）参照）、この動作によって、該
当するメモリセル１２のＤＲＡＭキャパシタ部１４に所
定のデータが記憶される。
【００３４】（ＤＲＡＭとしての読み出し動作）次に、
図３に基づきＤＲＡＭとしての読み出し動作について説
明する。このＤＲＡＭとしての読み出し動作も、一般の
ＤＲＡＭの読み出し動作と同様であり、プリチャージ回
路２のプリチャージ信号ＰＲＥを一定時間だけ立ち上げ
て（同図（ａ）参照）、全てのビット線ＢＬ０〜ビット
線ＢＬｍをＶｃｃ／２（図１では読み出し用のプリチャ
ージ電圧Ｖｐｒｅ）にプリチャージした後（同図
（ｂ）、（ｃ）参照）、選択されたワード線ＷＬ（例え
ば、ＷＬ０）をＶｃｃ（デバイスの電源）＋Ｖｔｈ以上
に立ち上げる（同図（ｄ）参照）。続いて、同図（ｅ）
に示すように、ビットセレクタ３のビット線切り離し信
号ＣＵＴを立ち下げてから、センスアンプＳＡを動作さ
せる。即ち、同図（ｆ）に示すように、センスアンプＳ
Ａにイネーブル信号を与えて動作させる。これにより、
ワード線ＷＬ０につながる全てのメモリセルＭ（Ｍ００
〜Ｍ０ｍ−１）のデータが読み出される。
図３に基づきＤＲＡＭとしての読み出し動作について説
明する。このＤＲＡＭとしての読み出し動作も、一般の
ＤＲＡＭの読み出し動作と同様であり、プリチャージ回
路２のプリチャージ信号ＰＲＥを一定時間だけ立ち上げ
て（同図（ａ）参照）、全てのビット線ＢＬ０〜ビット
線ＢＬｍをＶｃｃ／２（図１では読み出し用のプリチャ
ージ電圧Ｖｐｒｅ）にプリチャージした後（同図
（ｂ）、（ｃ）参照）、選択されたワード線ＷＬ（例え
ば、ＷＬ０）をＶｃｃ（デバイスの電源）＋Ｖｔｈ以上
に立ち上げる（同図（ｄ）参照）。続いて、同図（ｅ）
に示すように、ビットセレクタ３のビット線切り離し信
号ＣＵＴを立ち下げてから、センスアンプＳＡを動作さ
せる。即ち、同図（ｆ）に示すように、センスアンプＳ
Ａにイネーブル信号を与えて動作させる。これにより、
ワード線ＷＬ０につながる全てのメモリセルＭ（Ｍ００
〜Ｍ０ｍ−１）のデータが読み出される。
【００３５】このセンス動作では、従来のＤＲＡＭで用
いられている差動増幅のみを行い、次に説明するリコー
ル動作の第２段階で述べるような、フラッシュセル部１
２の不揮発性データの読み出し動作で用いる昇圧動作は
伴わない。
いられている差動増幅のみを行い、次に説明するリコー
ル動作の第２段階で述べるような、フラッシュセル部１
２の不揮発性データの読み出し動作で用いる昇圧動作は
伴わない。
【００３６】（リコール動作）次に、図４に基づき本実
施形態１の不揮発性半導体記憶装置におけるリコール動
作について説明する。なお、このリコール動作は、本発
明のメモリセルＭのフラッシュセル部１２に蓄えられた
不揮発性データをレジスタ部１１に一旦読み出し（一時
記憶し）、同じメモリセルＭのＤＲＡＭキャパシタ部１
３に再記憶する動作をいう。但し、応用によっては、レ
ジスタ部１１に一旦読み出した不揮発性データを他のア
ドレスのメモリセルＭに書き込んでもよい。
施形態１の不揮発性半導体記憶装置におけるリコール動
作について説明する。なお、このリコール動作は、本発
明のメモリセルＭのフラッシュセル部１２に蓄えられた
不揮発性データをレジスタ部１１に一旦読み出し（一時
記憶し）、同じメモリセルＭのＤＲＡＭキャパシタ部１
３に再記憶する動作をいう。但し、応用によっては、レ
ジスタ部１１に一旦読み出した不揮発性データを他のア
ドレスのメモリセルＭに書き込んでもよい。
【００３７】図４に示すように、このリコール動作は第
１段階〜第５段階を経て行われる。
１段階〜第５段階を経て行われる。
【００３８】まず、第１段階では、レジスタ部１１をＤ
ＲＡＭ動作させるため、レジスタ部１１のメモリセルＭ
（Ｍｎ０〜Ｍｎｍ−１）のフラッシュセル部１２の閾値
を下げておく。即ち、同図（ａ）に示すように、プリチ
ャージ回路２のプリチャージ信号ＰＲＥＨを立ち下げ
て、全てのビット線ＢＬ０〜ＢＬｍをＶｃｃに設定した
後（同図（ｆ）、（ｇ）参照）、レジスタ部１１に対応
するワード線ＷＬｎ＋１、ＷＬｎ＋２に一定時間、負電
圧を印加する（同図（ｉ）参照）。なお、レジスタ部１
１を構成するメモリセルＭのフラッシュセル部１２の閾
値が低い場合は、この第１段階は省略することができ
る。
ＲＡＭ動作させるため、レジスタ部１１のメモリセルＭ
（Ｍｎ０〜Ｍｎｍ−１）のフラッシュセル部１２の閾値
を下げておく。即ち、同図（ａ）に示すように、プリチ
ャージ回路２のプリチャージ信号ＰＲＥＨを立ち下げ
て、全てのビット線ＢＬ０〜ＢＬｍをＶｃｃに設定した
後（同図（ｆ）、（ｇ）参照）、レジスタ部１１に対応
するワード線ＷＬｎ＋１、ＷＬｎ＋２に一定時間、負電
圧を印加する（同図（ｉ）参照）。なお、レジスタ部１
１を構成するメモリセルＭのフラッシュセル部１２の閾
値が低い場合は、この第１段階は省略することができ
る。
【００３９】次に、第２段階として、メモリセルＭのフ
ラッシュセル部１２に蓄えられた不揮発性データを読み
出す前準備として、全てのメモリセルに“０”データを
書き込む。即ち、プリチャージ回路２のプリチャージ信
号ＰＲＥＬを立ち上げ（同図（ｂ）参照）、全てのビッ
ト線ＢＬ０〜ＢＬｍをＶｓｓに設定し、全てのワード線
ＷＬ０〜ＷＬｎをＶｃｃに立ち上げて（同図（ｈ）参
照）、ＤＲＡＭキャパシタ部１３に“０”データを記憶
させる。但し、フラッシュセル部１２の閾値が高いメモ
リセルには０データは書き込まれない。
ラッシュセル部１２に蓄えられた不揮発性データを読み
出す前準備として、全てのメモリセルに“０”データを
書き込む。即ち、プリチャージ回路２のプリチャージ信
号ＰＲＥＬを立ち上げ（同図（ｂ）参照）、全てのビッ
ト線ＢＬ０〜ＢＬｍをＶｓｓに設定し、全てのワード線
ＷＬ０〜ＷＬｎをＶｃｃに立ち上げて（同図（ｈ）参
照）、ＤＲＡＭキャパシタ部１３に“０”データを記憶
させる。但し、フラッシュセル部１２の閾値が高いメモ
リセルには０データは書き込まれない。
【００４０】次に、第３段階として、メモリセル部１０
のフラッシュセル部１２に蓄えられた不揮発性データを
読み出し、レジスタ部１１に転送する。即ち、プリチャ
ージ回路２のプリチャージ信号ＰＲＥを一定時間だけ立
ち上げて（同図（ｃ）参照）、全てのビット線ＢＬ０〜
ＢＬｍをＶｃｃ／２にプリチャージした後、選択された
ワ一ド線（例えば、ＷＬ０）をＶｃｃに立ち上げる（同
図（ｈ）参照）。
のフラッシュセル部１２に蓄えられた不揮発性データを
読み出し、レジスタ部１１に転送する。即ち、プリチャ
ージ回路２のプリチャージ信号ＰＲＥを一定時間だけ立
ち上げて（同図（ｃ）参照）、全てのビット線ＢＬ０〜
ＢＬｍをＶｃｃ／２にプリチャージした後、選択された
ワ一ド線（例えば、ＷＬ０）をＶｃｃに立ち上げる（同
図（ｈ）参照）。
【００４１】この第３段階においても、第２段階同様
に、上述したＤＲＡＭとしての読み出し動作時のよう
に、ワード線ＷＬ０〜ＷＬｎの電圧をＶｃｃ＋Ｖｔｈ以
上に上げる必要はない。即ち、ＤＲＡＭキャパシタ部１
３にはＶｓｓの“０”データしか書き込んでいないた
め、閾値降下の問題は生じないからである。
に、上述したＤＲＡＭとしての読み出し動作時のよう
に、ワード線ＷＬ０〜ＷＬｎの電圧をＶｃｃ＋Ｖｔｈ以
上に上げる必要はない。即ち、ＤＲＡＭキャパシタ部１
３にはＶｓｓの“０”データしか書き込んでいないた
め、閾値降下の問題は生じないからである。
【００４２】ここで、選択されたメモリセルＭのフラッ
シュセル部１２の閾値が高ければ、即ち、不揮発性デー
タが“１”ならば、当該メモリセルＭはオンしないた
め、ビット線ＢＬ〜ＢＬｎはプリチャージ電圧に保たれ
る。一方、選択されたメモリセルＭのフラッシュセル部
１２の閾値が低ければ、即ち、不揮発性データが“０”
ならば、当該メモリセルＭはオンするため、ビット線Ｂ
Ｌ〜ＢＬｎはプリチャージ電圧より一定電圧△Ｖだけ下
がる。この一定電圧△Ｖは、下記（１）式に示すよう
に、ＤＲＡＭキャパシタ部１３の容量Ｃｓとビット線容
量Ｃｂとで決まる電圧値になる。
シュセル部１２の閾値が高ければ、即ち、不揮発性デー
タが“１”ならば、当該メモリセルＭはオンしないた
め、ビット線ＢＬ〜ＢＬｎはプリチャージ電圧に保たれ
る。一方、選択されたメモリセルＭのフラッシュセル部
１２の閾値が低ければ、即ち、不揮発性データが“０”
ならば、当該メモリセルＭはオンするため、ビット線Ｂ
Ｌ〜ＢＬｎはプリチャージ電圧より一定電圧△Ｖだけ下
がる。この一定電圧△Ｖは、下記（１）式に示すよう
に、ＤＲＡＭキャパシタ部１３の容量Ｃｓとビット線容
量Ｃｂとで決まる電圧値になる。
【００４３】
△Ｖ＝Ｖｃｃ・Ｃｓ／（Ｃｂ＋Ｃｓ） …（１）
次に、電圧調整回路４のセンスアンプ入力ノードの昇圧
信号（例えば、ＢＯＯＳＴ０）を立ち上げ（同図（ｄ）
参照）、ビット線ＢＬ、ＢＬ＃をΔＶ／２だけ昇圧する
（同図（ｆ）、（ｇ）参照）。その後、センスアンプＳ
Ａを動作させれば、フラッシュセル部１２の不揮発性デ
ータが読み出される。
信号（例えば、ＢＯＯＳＴ０）を立ち上げ（同図（ｄ）
参照）、ビット線ＢＬ、ＢＬ＃をΔＶ／２だけ昇圧する
（同図（ｆ）、（ｇ）参照）。その後、センスアンプＳ
Ａを動作させれば、フラッシュセル部１２の不揮発性デ
ータが読み出される。
【００４４】この場合、センスすべき微小電圧は△Ｖ／
２であり、上述のＤＲＡＭとしての読み出し動作時のセ
ンスすべき電圧△Ｖの半分しかない。従って、センス感
度を上げ、精度良く差動増幅させるためには、センスア
ンプＳＡの動作速度を約半分にすればよい。このように
しても、センス動作に要する時間は約２０ｎｓ程度であ
るから、フラッシュセル部１２の閾値を変化させるのに
要する時間（約１ｍｓ）に比べれば十分短くなってい
る。このため、リコール動作に要するトータル時間への
悪影響は無視できる。
２であり、上述のＤＲＡＭとしての読み出し動作時のセ
ンスすべき電圧△Ｖの半分しかない。従って、センス感
度を上げ、精度良く差動増幅させるためには、センスア
ンプＳＡの動作速度を約半分にすればよい。このように
しても、センス動作に要する時間は約２０ｎｓ程度であ
るから、フラッシュセル部１２の閾値を変化させるのに
要する時間（約１ｍｓ）に比べれば十分短くなってい
る。このため、リコール動作に要するトータル時間への
悪影響は無視できる。
【００４５】続いて、レジスタ部１１のワード線（例え
ば、ＷＬｎ＋１）をＶｃｃ＋Ｖｔｈ以上に立ち上げ、一
定時間経過後に立ち下げることにより（同図（ｉ）参
照）、例えば、ワード線ＷＬ０につながるメモリセルＭ
００〜Ｍ０ｍ−１のフラッシュセル部１２の不揮発性デ
ータが、レジスタ部１１のワード線ＷＬｎ＋１につなが
るメモリセルＭｎ０〜Ｍｎｍ−１に書き込まれる。
ば、ＷＬｎ＋１）をＶｃｃ＋Ｖｔｈ以上に立ち上げ、一
定時間経過後に立ち下げることにより（同図（ｉ）参
照）、例えば、ワード線ＷＬ０につながるメモリセルＭ
００〜Ｍ０ｍ−１のフラッシュセル部１２の不揮発性デ
ータが、レジスタ部１１のワード線ＷＬｎ＋１につなが
るメモリセルＭｎ０〜Ｍｎｍ−１に書き込まれる。
【００４６】次に、第４段階として、不揮発性データを
読み出したフラッシュセル部１２をＤＲＡＭ動作でトラ
ンジスタとして用いるため、その閾値を下げておく。即
ち、センスされた状態のままのビット線電圧で選択すべ
きワード線ＷＬ（例えば、ＷＬ０）に一定時間、負電圧
を印加する。
読み出したフラッシュセル部１２をＤＲＡＭ動作でトラ
ンジスタとして用いるため、その閾値を下げておく。即
ち、センスされた状態のままのビット線電圧で選択すべ
きワード線ＷＬ（例えば、ＷＬ０）に一定時間、負電圧
を印加する。
【００４７】ここで、元々、閾値が低ければ、即ち、不
揮発性データが“０”ならば、ビット線電圧がＶｓｓな
ので、それ以上に閾値は下がらない。一方、元々の閾値
が高ければ、即ち、不揮発性データが“１”ならば、ビ
ット線電圧がＶｃｃなので、閾値は下がる。
揮発性データが“０”ならば、ビット線電圧がＶｓｓな
ので、それ以上に閾値は下がらない。一方、元々の閾値
が高ければ、即ち、不揮発性データが“１”ならば、ビ
ット線電圧がＶｃｃなので、閾値は下がる。
【００４８】次に、第５段階として、レジスタ部１１の
メモリセルＭに一時記憶しておいたデータをメモリセル
部１０の選択されたメモリセルＭに戻す。即ち、一時記
憶しているレジスタ部１１のワード線（例えば、ＷＬｎ
＋１）をＶｃｃ＋Ｖｔｈ以上に立ち上げ（同図（ｉ）参
照）、ビット線セレクタ３のビット線切り離し信号ＣＵ
Ｔを立ち下げて（同図（ｅ）参照）、センスアンプＳＡ
を動作させる。その後、ビット線切り離し信号ＣＵＴを
立ち上げ、選択されたワード線ＷＬ（例えば、ＷＬ０）
をＶｃｃ＋Ｖｔｈ以上に立ち上げ、一定時間経過後に立
ち下げる（同図（ｈ）参照）。
メモリセルＭに一時記憶しておいたデータをメモリセル
部１０の選択されたメモリセルＭに戻す。即ち、一時記
憶しているレジスタ部１１のワード線（例えば、ＷＬｎ
＋１）をＶｃｃ＋Ｖｔｈ以上に立ち上げ（同図（ｉ）参
照）、ビット線セレクタ３のビット線切り離し信号ＣＵ
Ｔを立ち下げて（同図（ｅ）参照）、センスアンプＳＡ
を動作させる。その後、ビット線切り離し信号ＣＵＴを
立ち上げ、選択されたワード線ＷＬ（例えば、ＷＬ０）
をＶｃｃ＋Ｖｔｈ以上に立ち上げ、一定時間経過後に立
ち下げる（同図（ｈ）参照）。
【００４９】以上の第３段階から第５段階を全てのワー
ド線ＷＬについて行えば、全てのメモリセルＭのリコー
ル動作が完了する。この後、メモリセルＭはＤＲＡＭと
して用いる。
ド線ＷＬについて行えば、全てのメモリセルＭのリコー
ル動作が完了する。この後、メモリセルＭはＤＲＡＭと
して用いる。
【００５０】なお、ここではリコール動作の結果、メモ
リセルＭのフラッシュセル部１２に記憶されていた不揮
発性データは破壊されるモードで説明したが、ＤＲＡＭ
として読み出し動作及び書き込み動作をさせる時のワー
ド線電圧をフラッシュセル部１２の閾値の最大値よりも
高く設定し、リコール動作の第４段階を省けば、非破壊
モードのリコール動作も可能である。
リセルＭのフラッシュセル部１２に記憶されていた不揮
発性データは破壊されるモードで説明したが、ＤＲＡＭ
として読み出し動作及び書き込み動作をさせる時のワー
ド線電圧をフラッシュセル部１２の閾値の最大値よりも
高く設定し、リコール動作の第４段階を省けば、非破壊
モードのリコール動作も可能である。
【００５１】（ストア動作）次に、図５に基づき本実施
形態１の不揮発性半導体記憶装置におけるストア動作に
ついて説明する。なお、このストア動作は、メモリセル
部１０のメモリセルＭのＤＲＡＭキャパシタ部１３に蓄
えられた揮発性データをレジスタ部１１に読み出し（一
時記憶し）、同じアドレスのフラッシュセル部１２に再
記憶する動作をいう。
形態１の不揮発性半導体記憶装置におけるストア動作に
ついて説明する。なお、このストア動作は、メモリセル
部１０のメモリセルＭのＤＲＡＭキャパシタ部１３に蓄
えられた揮発性データをレジスタ部１１に読み出し（一
時記憶し）、同じアドレスのフラッシュセル部１２に再
記憶する動作をいう。
【００５２】図５に示すように、このリコール動作は第
１段階〜第４段階を経て行われる。
１段階〜第４段階を経て行われる。
【００５３】まず、第１段階として、レジスタ部１１を
ＤＲＡＭ動作させるため、レジスタ部１１のメモリセル
Ｍのフラッシュセル部１２の閾値を下げておく。即ち、
プリチャージ回路２のプリチャージ信号ＰＲＥＨを立ち
下げて（同図（ａ）参照）、全てのビット線ＢＬをＶｃ
ｃに設定した後（同図（ｆ）、（ｇ）参照）、ワード線
ＷＬｎ＋１、ＷＬｎ＋２に一定時間、負電圧を印加する
（同図（ｉ）参照）。なお、レジスタ部１１のメモリセ
ルＭのフラッシュセル部１２の閾値が低いことが保証で
きれば、この第１段階は省略することができる。
ＤＲＡＭ動作させるため、レジスタ部１１のメモリセル
Ｍのフラッシュセル部１２の閾値を下げておく。即ち、
プリチャージ回路２のプリチャージ信号ＰＲＥＨを立ち
下げて（同図（ａ）参照）、全てのビット線ＢＬをＶｃ
ｃに設定した後（同図（ｆ）、（ｇ）参照）、ワード線
ＷＬｎ＋１、ＷＬｎ＋２に一定時間、負電圧を印加する
（同図（ｉ）参照）。なお、レジスタ部１１のメモリセ
ルＭのフラッシュセル部１２の閾値が低いことが保証で
きれば、この第１段階は省略することができる。
【００５４】次に、第２段階として、メモリセル部１０
のメモリセルＭのＤＲＡＭキャパシタ部１３に蓄えられ
た揮発性データを読み出し、レジスタ部１１に転送す
る。即ち、プリチャージ回路２のプリチャージ信号ＰＲ
Ｅを一定時間だけ立ち上げて（同図（ｃ）参照）、全て
のビット線ＢＬ０〜ＢＬｍをＶｃｃ／２にプリチャージ
した後（同図（ｆ）、（ｇ）参照）、選択されたワード
線ＷＬ（例えば、ＷＬ０）をＶｃｃ＋Ｖｔｈ以上に立ち
上げ（同図（ｈ）参照）、ビット線セレクタ３のビット
線切り離し信号ＣＵＴを立ち下げて（同図（ｅ）参
照）、センスアンプＳＡを動作させる。
のメモリセルＭのＤＲＡＭキャパシタ部１３に蓄えられ
た揮発性データを読み出し、レジスタ部１１に転送す
る。即ち、プリチャージ回路２のプリチャージ信号ＰＲ
Ｅを一定時間だけ立ち上げて（同図（ｃ）参照）、全て
のビット線ＢＬ０〜ＢＬｍをＶｃｃ／２にプリチャージ
した後（同図（ｆ）、（ｇ）参照）、選択されたワード
線ＷＬ（例えば、ＷＬ０）をＶｃｃ＋Ｖｔｈ以上に立ち
上げ（同図（ｈ）参照）、ビット線セレクタ３のビット
線切り離し信号ＣＵＴを立ち下げて（同図（ｅ）参
照）、センスアンプＳＡを動作させる。
【００５５】その後、ビット線切り離し信号ＣＵＴを立
ち上げ、レジスタ部１１のワード線ＷＬ（例えば、ＷＬ
ｎ＋１）をＶｃｃ＋Ｖｔｈ以上に立ち上げ（同図（ｈ）
参照）、一定時間経過後に立ち下げることにより、例え
ば、ワード線ＷＬ０につながるメモリセルＭのＤＲＡＭ
キャパシタ部１３の揮発性データが、レジスタ部１１、
例えばワード線ＷＬｎ＋１につながるメモリセルＭに書
き込まれる。
ち上げ、レジスタ部１１のワード線ＷＬ（例えば、ＷＬ
ｎ＋１）をＶｃｃ＋Ｖｔｈ以上に立ち上げ（同図（ｈ）
参照）、一定時間経過後に立ち下げることにより、例え
ば、ワード線ＷＬ０につながるメモリセルＭのＤＲＡＭ
キャパシタ部１３の揮発性データが、レジスタ部１１、
例えばワード線ＷＬｎ＋１につながるメモリセルＭに書
き込まれる。
【００５６】次に、第３段階として、レジスタ部１１に
転送し、一時記憶したデータを、読み出したメモリセル
Ｍのフラッシュセル部１２に書き込む前準備として、フ
ラッシュセル部１２の閾値を一旦上げておく。即ち、プ
リチャージ回路２のプリチャージ信号ＰＲＥＬを立ち上
げて（同図（ｂ）参照）、全てのビット線ＢＬをＶｓｓ
に設定し（同図（ｆ）、（ｇ）参照）、選択されたワー
ド線ＷＬ（例えば、ＷＬ０）に一定時間だけ所定の高電
圧を印加する（同図（ｈ）参照）。
転送し、一時記憶したデータを、読み出したメモリセル
Ｍのフラッシュセル部１２に書き込む前準備として、フ
ラッシュセル部１２の閾値を一旦上げておく。即ち、プ
リチャージ回路２のプリチャージ信号ＰＲＥＬを立ち上
げて（同図（ｂ）参照）、全てのビット線ＢＬをＶｓｓ
に設定し（同図（ｆ）、（ｇ）参照）、選択されたワー
ド線ＷＬ（例えば、ＷＬ０）に一定時間だけ所定の高電
圧を印加する（同図（ｈ）参照）。
【００５７】この動作は、選択されたワード線ＷＬにつ
ながる全てのメモリセルＭについて行ってよい。なぜな
らば、ＤＲＡＭ動作させるために、全てのメモリセルＭ
のフラッシュセル部１２の閾値は低く設定されているか
らである。また、上述の非破壊モードの場合は、フラッ
シュセル部１２に不揮発性データが保存されているが、
これを更新するのであれば、閾値が高くなり過ぎること
については、通常あまり問題とならないため、やはり初
回のワード線電圧印加は、全てのメモリセルＭについて
行っても構わない。
ながる全てのメモリセルＭについて行ってよい。なぜな
らば、ＤＲＡＭ動作させるために、全てのメモリセルＭ
のフラッシュセル部１２の閾値は低く設定されているか
らである。また、上述の非破壊モードの場合は、フラッ
シュセル部１２に不揮発性データが保存されているが、
これを更新するのであれば、閾値が高くなり過ぎること
については、通常あまり問題とならないため、やはり初
回のワード線電圧印加は、全てのメモリセルＭについて
行っても構わない。
【００５８】次に、第４段階として、レジスタ部１１の
メモリセルＭに一時記憶したデータを、メモリセル部１
０の読み出したメモリセルＭのフラッシュセル部１２に
書き込む。即ち、プリチャージ回路２のプリチャージ信
号ＰＲＥを一定時間だけ立ち上げて（同図（ｃ）参
照）、全てのビット線ＢＬをＶｃｃ／２にプリチャージ
した後（同図（ｆ）、（ｇ）参照）、一時退避している
レジスタ部１０のワード線ＷＬ（例えば、ＷＬｎ＋１）
をＶｃｃ＋Ｖｔｈ以上に立ち上げ（同図（ｉ）参照）、
ビット線セレクタ３のビット線切り離し信号ＣＵＴを立
ち下げて（同図（ｅ）参照）、センスアンプＳＡを動作
させる。
メモリセルＭに一時記憶したデータを、メモリセル部１
０の読み出したメモリセルＭのフラッシュセル部１２に
書き込む。即ち、プリチャージ回路２のプリチャージ信
号ＰＲＥを一定時間だけ立ち上げて（同図（ｃ）参
照）、全てのビット線ＢＬをＶｃｃ／２にプリチャージ
した後（同図（ｆ）、（ｇ）参照）、一時退避している
レジスタ部１０のワード線ＷＬ（例えば、ＷＬｎ＋１）
をＶｃｃ＋Ｖｔｈ以上に立ち上げ（同図（ｉ）参照）、
ビット線セレクタ３のビット線切り離し信号ＣＵＴを立
ち下げて（同図（ｅ）参照）、センスアンプＳＡを動作
させる。
【００５９】その後、ビット線セレクタ３の反転データ
転送信号ＲＥＶを立ち上げて（同図（ｄ）参照）、セン
ス結果の反転データをビット線ＢＬに戻し、選択された
ワード線ＷＬ（例えば、ＷＬ０）に一定時間、負電圧を
印加する（同図（ｈ）参照）。ここで、センス結果が
“０”ならば、ビット線ＢＬにＶｃｃが印加されるの
で、選択されたメモリセルＭのフラッシュセル部１２の
閾値は下がる。一方、センス結果が“１”ならば、ビッ
ト線電圧はＶｓｓであるので、閾値は下がらない。
転送信号ＲＥＶを立ち上げて（同図（ｄ）参照）、セン
ス結果の反転データをビット線ＢＬに戻し、選択された
ワード線ＷＬ（例えば、ＷＬ０）に一定時間、負電圧を
印加する（同図（ｈ）参照）。ここで、センス結果が
“０”ならば、ビット線ＢＬにＶｃｃが印加されるの
で、選択されたメモリセルＭのフラッシュセル部１２の
閾値は下がる。一方、センス結果が“１”ならば、ビッ
ト線電圧はＶｓｓであるので、閾値は下がらない。
【００６０】以上の第２段階から第４段階を全てのワー
ド線ＷＬについて行えば、全てのメモリセルＭに対する
ストア動作が完了する。なお、フラッシュセル部１２の
閾値を上げるのに要する時間が、閾値を下げるのに要す
る時間よりも短い場合は、上記第３段階を省き、第４段
階でワード線ＷＬに所定の高電圧を印加するようにすれ
ばよい。この場合は、ストア動作の高速化が図れる利点
がある。
ド線ＷＬについて行えば、全てのメモリセルＭに対する
ストア動作が完了する。なお、フラッシュセル部１２の
閾値を上げるのに要する時間が、閾値を下げるのに要す
る時間よりも短い場合は、上記第３段階を省き、第４段
階でワード線ＷＬに所定の高電圧を印加するようにすれ
ばよい。この場合は、ストア動作の高速化が図れる利点
がある。
【００６１】また、非破壊モードで動作させ、不揮発性
データの更新の必要がなければ、このストア動作は不要
である。
データの更新の必要がなければ、このストア動作は不要
である。
【００６２】（ベリファイ動作）以上の動作説明の中で
は省略したが、メモリセル部１０やレジスタ部１１のメ
モリセルＭのフラッシュセル部１２の閾値を制御する場
合には、所定の閾値になったかどうかを確認するための
ベリファイ動作が必要になる。この確認動作は、上記リ
コール動作の第３段階のセンスアンプ動作までを行って
判定する。
は省略したが、メモリセル部１０やレジスタ部１１のメ
モリセルＭのフラッシュセル部１２の閾値を制御する場
合には、所定の閾値になったかどうかを確認するための
ベリファイ動作が必要になる。この確認動作は、上記リ
コール動作の第３段階のセンスアンプ動作までを行って
判定する。
【００６３】（リフレッシュ動作）リフレッシュ動作に
ついても、以上の動作説明中では省略したが、ＤＲＡＭ
動作になったメモリセルＭはリフレッシュ動作が必要で
ある。ＤＲＡＭとして読み出し、書き込み動作中は、通
常のＤＲＡＭデバイスと同様、システムからリフレッシ
ュ動作するので問題ない。
ついても、以上の動作説明中では省略したが、ＤＲＡＭ
動作になったメモリセルＭはリフレッシュ動作が必要で
ある。ＤＲＡＭとして読み出し、書き込み動作中は、通
常のＤＲＡＭデバイスと同様、システムからリフレッシ
ュ動作するので問題ない。
【００６４】しかし、デバイス、即ち不揮発性半導体記
憶装置が自動的に行う上記リコール動作及びストア動作
中は、デバイス自身がリフレッシュ動作を定期的に行わ
ねばならない。即ち、プリチャージ回路２のプリチャー
ジ信号ＰＲＥを一定時間だけ立ち上げて、全てのビット
線をＶｃｃ／２にプリチャージし、所定のワード線ＷＬ
をＶｃｃ＋Ｖｔｈ以上に立ち上げ、ビット線セレクタ３
のビット線切り離し信号ＣＵＴを立ち下げて、センス動
作を行った後、該当するワード線ＷＬを立ち下げる。
憶装置が自動的に行う上記リコール動作及びストア動作
中は、デバイス自身がリフレッシュ動作を定期的に行わ
ねばならない。即ち、プリチャージ回路２のプリチャー
ジ信号ＰＲＥを一定時間だけ立ち上げて、全てのビット
線をＶｃｃ／２にプリチャージし、所定のワード線ＷＬ
をＶｃｃ＋Ｖｔｈ以上に立ち上げ、ビット線セレクタ３
のビット線切り離し信号ＣＵＴを立ち下げて、センス動
作を行った後、該当するワード線ＷＬを立ち下げる。
【００６５】実際には、上記リコール動作の第４段階
で、リコール済みのメモリセルＭについて、また、上記
ストア動作の第３段階と第４段階で、ストア前のメモリ
セルＭについて、定期的に（例えば、２５０μｓ毎に）
リフレッシュ動作を行う。
で、リコール済みのメモリセルＭについて、また、上記
ストア動作の第３段階と第４段階で、ストア前のメモリ
セルＭについて、定期的に（例えば、２５０μｓ毎に）
リフレッシュ動作を行う。
【００６６】（実施形態２）図６は、本発明不揮発性半
導体記憶装置の実施形態２を示す。本実施形態２の不揮
発性半導体記憶装置は、レジスタ部１１’の構成が異な
る他は実施形態１の不揮発性半導体記憶装置と同様の構
成になっている。従って、対応する部分に同一の符号を
付し、重複する説明については省略し、以下では異なる
部分についてのみ説明する。
導体記憶装置の実施形態２を示す。本実施形態２の不揮
発性半導体記憶装置は、レジスタ部１１’の構成が異な
る他は実施形態１の不揮発性半導体記憶装置と同様の構
成になっている。従って、対応する部分に同一の符号を
付し、重複する説明については省略し、以下では異なる
部分についてのみ説明する。
【００６７】図６に示すように、本実施形態２のレジス
タ部１１’は、ＤＲＡＭメモリセル１４で構成されてい
る。即ち、実施形態１のレジスタ部１１は、メモリアレ
イ１の一部として、メモリセル部１０と同様にフラッシ
ュセル部１２とＤＲＡＭキャパシタ部１３とを備えて構
成されているのに対し、本実施形態２のレジスタ部１
１’は、フラッシュセル部１２からフローティングゲー
トを無くしたＤＲＡＭメモリセル１４で構成されてい
る。
タ部１１’は、ＤＲＡＭメモリセル１４で構成されてい
る。即ち、実施形態１のレジスタ部１１は、メモリアレ
イ１の一部として、メモリセル部１０と同様にフラッシ
ュセル部１２とＤＲＡＭキャパシタ部１３とを備えて構
成されているのに対し、本実施形態２のレジスタ部１
１’は、フラッシュセル部１２からフローティングゲー
トを無くしたＤＲＡＭメモリセル１４で構成されてい
る。
【００６８】本実施形態２においては、上記リコール動
作とストア動作の第１段階が省略できるので、より一層
高速化を図ることができる不揮発性半導体記憶装置を実
現できる利点がある。
作とストア動作の第１段階が省略できるので、より一層
高速化を図ることができる不揮発性半導体記憶装置を実
現できる利点がある。
【００６９】なお、レジスタ部１１、１１’について
は、図１又は図２に示すように、メモリアレイ１の一部
として構成する方が、レジスタ部１１、１１’のチップ
面積全体に対する占有面積を最小限にできるため実用的
である。
は、図１又は図２に示すように、メモリアレイ１の一部
として構成する方が、レジスタ部１１、１１’のチップ
面積全体に対する占有面積を最小限にできるため実用的
である。
【００７０】また、本実施形態２では、レジスタ部１
１’のメモリセルとして、ＤＲＡＭメモリセル１４を用
いているが、他に、ＳＲＡＭメモリセルやその他のレジ
スタ回路を用いることも可能である。
１’のメモリセルとして、ＤＲＡＭメモリセル１４を用
いているが、他に、ＳＲＡＭメモリセルやその他のレジ
スタ回路を用いることも可能である。
【００７１】
【発明の効果】以上のように、本発明不揮発性半導体記
憶装置は、メモリセルが不揮発性メモリセルと容量素子
とで構成されているため、不揮発性データは不揮発性メ
モリセル部に、揮発性データは容量素子部に記憶するこ
とができる。このため、通常動作時は、容量素子部に記
憶された揮発性データを読み出したり、書き換えたりす
ることで、一般のＤＲＡＭと同等の高速ランダムアクセ
スが可能になる。一方、データ保持モードでは、不揮発
性メモリセル部に不揮発性データとして最終的な情報又
は不変の情報を記憶させておくことができる。
憶装置は、メモリセルが不揮発性メモリセルと容量素子
とで構成されているため、不揮発性データは不揮発性メ
モリセル部に、揮発性データは容量素子部に記憶するこ
とができる。このため、通常動作時は、容量素子部に記
憶された揮発性データを読み出したり、書き換えたりす
ることで、一般のＤＲＡＭと同等の高速ランダムアクセ
スが可能になる。一方、データ保持モードでは、不揮発
性メモリセル部に不揮発性データとして最終的な情報又
は不変の情報を記憶させておくことができる。
【００７２】また、本発明の不揮発性半導体記憶装置で
は、不揮発性データと揮発性データとの変換、つまり、
不揮発性メモリセル部のデータを容量素子部に読み出す
リコール動作及び容量素子部のデータを不揮発性メモリ
セル部に書き込むストア動作を行う時に、レジスタ部に
データを一時記憶させることができるので、リコール動
作及びストア動作を高速かつ高信頼度で行える利点があ
る。
は、不揮発性データと揮発性データとの変換、つまり、
不揮発性メモリセル部のデータを容量素子部に読み出す
リコール動作及び容量素子部のデータを不揮発性メモリ
セル部に書き込むストア動作を行う時に、レジスタ部に
データを一時記憶させることができるので、リコール動
作及びストア動作を高速かつ高信頼度で行える利点があ
る。
【００７３】また、本発明の不揮発性半導体記憶装置
は、ビット線セレクタが設けられているので、一時記憶
させたデータを不揮発性メモリセル部にストアする動
作、即ちセンスされたデータの反転電圧を印加する動作
を容易に行える利点もある。
は、ビット線セレクタが設けられているので、一時記憶
させたデータを不揮発性メモリセル部にストアする動
作、即ちセンスされたデータの反転電圧を印加する動作
を容易に行える利点もある。
【００７４】また、本発明の不揮発性半導体記憶装置
は、電圧調整回路を備えているので、一般にＤＲＡＭで
用いられているセンスアンプを用いて、不揮発性メモリ
部のデータを容易にセンスすることができる。即ち、本
発明の不揮発性半導体記憶装置によれば、ＤＲＡＭで用
いられている通常のセンスアンプを用いて、殆ど同じセ
ンス動作で、それぞれのデータをセンスすることがで
き、新たな回路素子を設ける必要がないので、高速化及
び回路の小規模化を図る上で有利である。
は、電圧調整回路を備えているので、一般にＤＲＡＭで
用いられているセンスアンプを用いて、不揮発性メモリ
部のデータを容易にセンスすることができる。即ち、本
発明の不揮発性半導体記憶装置によれば、ＤＲＡＭで用
いられている通常のセンスアンプを用いて、殆ど同じセ
ンス動作で、それぞれのデータをセンスすることがで
き、新たな回路素子を設ける必要がないので、高速化及
び回路の小規模化を図る上で有利である。
【００７５】また、特に請求項２記載の不揮発性半導体
記憶装置によれば、レジスタ部がメモリセル部と同一の
メモリセルで構成されているので、レジスタ部のチップ
面積全体に対する占有面積を最小限にでき、実用的なチ
ップサイズの不揮発性半導体記憶装置を実現できる利点
がある。。
記憶装置によれば、レジスタ部がメモリセル部と同一の
メモリセルで構成されているので、レジスタ部のチップ
面積全体に対する占有面積を最小限にでき、実用的なチ
ップサイズの不揮発性半導体記憶装置を実現できる利点
がある。。
【００７６】また、特に請求項３記載の不揮発性半導体
記憶装置によれば、レジスタ部がメモリセル部のメモリ
セルからフローティングゲートをなくしたＤＲＡＭメモ
リセルで構成されているので、リコール動作及びストア
動作で、レジスタ部の初期化が不要になるので、その
分、より一層高速動作が可能になる利点がある。
記憶装置によれば、レジスタ部がメモリセル部のメモリ
セルからフローティングゲートをなくしたＤＲＡＭメモ
リセルで構成されているので、リコール動作及びストア
動作で、レジスタ部の初期化が不要になるので、その
分、より一層高速動作が可能になる利点がある。
【００７７】また、特に請求項４記載の不揮発性半導体
記憶装置によれば、ビット線セレクタが、ビット線をセ
ンスアンプの第１及び第２の入力に各々接続するトラン
ジスタと、ビット線に相補なビット線をセンスアンプの
第１及び第２の入力に各々接続するトランジスタとで構
成されているので、一時記憶させたデータを不揮発性メ
モリセル部にストアする動作、即ち、センスされたデー
タの反転電圧を印加する動作を容易に行える利点があ
る。
記憶装置によれば、ビット線セレクタが、ビット線をセ
ンスアンプの第１及び第２の入力に各々接続するトラン
ジスタと、ビット線に相補なビット線をセンスアンプの
第１及び第２の入力に各々接続するトランジスタとで構
成されているので、一時記憶させたデータを不揮発性メ
モリセル部にストアする動作、即ち、センスされたデー
タの反転電圧を印加する動作を容易に行える利点があ
る。
【００７８】また、特に請求項５記載の不揮発性半導体
記憶装置によれば、電圧調整回路が、センスアンプの第
１及び第２の入力に各々接続する容量素子で構成されて
いるので、一般にＤＲＡＭで用いられているセンスアン
プを、不揮発性メモリ部のデータのセンスに流用するこ
とができる。よって、高速化及び回路の小規模化が可能
になる利点がある。
記憶装置によれば、電圧調整回路が、センスアンプの第
１及び第２の入力に各々接続する容量素子で構成されて
いるので、一般にＤＲＡＭで用いられているセンスアン
プを、不揮発性メモリ部のデータのセンスに流用するこ
とができる。よって、高速化及び回路の小規模化が可能
になる利点がある。
【図１】実施形態１の不揮発性半導体記憶装置の構成を
示す回路図。
示す回路図。
【図２】ＤＲＡＭとしての書き込み動作を示すタイミン
グチャート。
グチャート。
【図３】ＤＲＡＭとしての読み出し動作を示すタイミン
グチャート。
グチャート。
【図４】リコール動作を示すタイミングチャート。
【図５】ストア動作を示すタイミングチャート。
【図６】実施形態２の不揮発性半導体記憶装置の構成を
示す回路図。
示す回路図。
１ メモリアレイ
２ プリチャージ回路
３ ビット線セレクタ
４ 電圧調整回路
１０ メモリセル部
１１、１１’ レジスタ部
１２ フラッシュセル部
１３ ＤＲＡＭキャパシタ部
１４ ＤＲＡＭメモリセル
Ｍ メモリセル
ＳＡ センスアンプ
ＢＬ ビット線
ＷＬ ワード線
Ｔｒ１、Ｔｒ２ トランジスタ
Ｃ１、Ｃ２ 容量素子
ＰＲＥ、ＰＲＥＬ、ＰＲＥＨ プリチャージ信号
Ｖｐｒｅ 通常Ｖｃｃ／２の読み出し用プリチャージ電
圧 Ｖｃｃ デバイス電源 Ｖｓｓ グランド ＲＥＶ 反転データ転送信号 ＣＵＴ ビット線切り離し信号 ＢＯＯＳＴ０〜１ センスアンプ入力ノードの昇圧信号
圧 Ｖｃｃ デバイス電源 Ｖｓｓ グランド ＲＥＶ 反転データ転送信号 ＣＵＴ ビット線切り離し信号 ＢＯＯＳＴ０〜１ センスアンプ入力ノードの昇圧信号
Claims (5)
- 【請求項１】 複数のメモリセルからなるメモリセル部
と、該メモリセル部と共通のビット線で接続されたレジ
スタ部と、該ビット線からの信号が入力されるビット線
セレクタと、該ビット線セレクタからの出力を入力信号
とするセンスアンプと、該センスアンプの入力電圧を変
化させる電圧調整回路とを備えた不揮発性半導体記憶装
置において、 該メモリセルがフローティングゲートを有する不揮発性
メモリセルであり、該不揮発性メモリセルのドレインが
該ビット線に、ソースが容量素子の一端に接続され、且
つ該容量素子の他端が電圧端子に接続され、ドレイン側
からトンネル電流により該フローティングゲートへの電
子の注入／引き抜きを行うように構成した不揮発性半導
体記憶装置。 - 【請求項２】 前記レジスタ部が、前記メモリセル部と
同一のメモリセルで構成されている請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】 前記レジスタ部が、前記メモリセル部の
メモリセルから前記フローティングゲートをなくしたダ
イナミック型のランダムアクセスメモリセルで構成され
ている請求項１記載の半導体記憶装置。 - 【請求項４】 前記ビット線セレクタが、前記ビット線
を前記センスアンプの第１又は第２の入力端子に各々接
続するトランジスタと、 該ビット線に相補なビット線を該センスアンプの第１又
は第２の入力端子に各々接続するトランジスタとで構成
されている請求項１又は請求項２記載の不揮発性半導体
記憶装置。 - 【請求項５】 前記電圧調整回路が、前記センスアンプ
の第１及び第２の入力端子に各々接続される容量素子で
構成されている請求項１又は請求項２記載の不揮発性半
導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892497A JP3492168B2 (ja) | 1997-10-21 | 1997-10-21 | 不揮発性半導体記憶装置 |
| TW087113496A TW427000B (en) | 1997-10-21 | 1998-08-17 | Non-volatile semiconductor memory device |
| EP98306627A EP0911831B1 (en) | 1997-10-21 | 1998-08-19 | Non-volatile semiconductor memory device |
| DE69826955T DE69826955T2 (de) | 1997-10-21 | 1998-08-19 | Nichtflüchtige Halbleiterspeicheranordnung |
| US09/138,848 US6166407A (en) | 1997-10-21 | 1998-08-24 | Non-volatile semiconductor memory device |
| KR1019980035329A KR100300166B1 (ko) | 1997-10-21 | 1998-08-29 | 비휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28892497A JP3492168B2 (ja) | 1997-10-21 | 1997-10-21 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11126492A JPH11126492A (ja) | 1999-05-11 |
| JP3492168B2 true JP3492168B2 (ja) | 2004-02-03 |
Family
ID=17736572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28892497A Expired - Fee Related JP3492168B2 (ja) | 1997-10-21 | 1997-10-21 | 不揮発性半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6166407A (ja) |
| EP (1) | EP0911831B1 (ja) |
| JP (1) | JP3492168B2 (ja) |
| KR (1) | KR100300166B1 (ja) |
| DE (1) | DE69826955T2 (ja) |
| TW (1) | TW427000B (ja) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662263B1 (en) | 2000-03-03 | 2003-12-09 | Multi Level Memory Technology | Sectorless flash memory architecture |
| KR100403612B1 (ko) * | 2000-11-08 | 2003-11-01 | 삼성전자주식회사 | 비트라인 프리차아지 시간(ｔＲＰ)을 개선하는 메모리 셀어레이 구조를 갖는 반도체 메모리 장치 및 그 개선 방법 |
| US6466476B1 (en) | 2001-01-18 | 2002-10-15 | Multi Level Memory Technology | Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell |
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| JP2003308691A (ja) | 2002-04-11 | 2003-10-31 | Elpida Memory Inc | 半導体記憶装置 |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
| JP3898152B2 (ja) * | 2003-05-27 | 2007-03-28 | ローム株式会社 | 演算機能付き記憶装置および演算記憶方法 |
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| US8514622B2 (en) | 2007-11-29 | 2013-08-20 | Zeno Semiconductor, Inc. | Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making |
| US7760548B2 (en) | 2006-11-29 | 2010-07-20 | Yuniarto Widjaja | Semiconductor memory having both volatile and non-volatile functionality and method of operating |
| US9391079B2 (en) | 2007-11-29 | 2016-07-12 | Zeno Semiconductor, Inc. | Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making |
| US8077536B2 (en) | 2008-08-05 | 2011-12-13 | Zeno Semiconductor, Inc. | Method of operating semiconductor memory device with floating body transistor using silicon controlled rectifier principle |
| US8547756B2 (en) | 2010-10-04 | 2013-10-01 | Zeno Semiconductor, Inc. | Semiconductor memory device having an electrically floating body transistor |
| US8159868B2 (en) | 2008-08-22 | 2012-04-17 | Zeno Semiconductor, Inc. | Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating |
| US9601493B2 (en) | 2006-11-29 | 2017-03-21 | Zeno Semiconductor, Inc | Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making |
| US8059459B2 (en) | 2007-10-24 | 2011-11-15 | Zeno Semiconductor, Inc. | Semiconductor memory having both volatile and non-volatile functionality and method of operating |
| US8174886B2 (en) | 2007-11-29 | 2012-05-08 | Zeno Semiconductor, Inc. | Semiconductor memory having electrically floating body transistor |
| US8130548B2 (en) * | 2007-11-29 | 2012-03-06 | Zeno Semiconductor, Inc. | Semiconductor memory having electrically floating body transistor |
| US8264875B2 (en) | 2010-10-04 | 2012-09-11 | Zeno Semiconducor, Inc. | Semiconductor memory device having an electrically floating body transistor |
| US10403361B2 (en) | 2007-11-29 | 2019-09-03 | Zeno Semiconductor, Inc. | Memory cells, memory cell arrays, methods of using and methods of making |
| US8130547B2 (en) | 2007-11-29 | 2012-03-06 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US8014200B2 (en) | 2008-04-08 | 2011-09-06 | Zeno Semiconductor, Inc. | Semiconductor memory having volatile and multi-bit, non-volatile functionality and methods of operating |
| USRE47381E1 (en) | 2008-09-03 | 2019-05-07 | Zeno Semiconductor, Inc. | Forming semiconductor cells with regions of varying conductivity |
| US11908899B2 (en) | 2009-02-20 | 2024-02-20 | Zeno Semiconductor, Inc. | MOSFET and memory cell having improved drain current through back bias application |
| SG10201700467UA (en) | 2010-02-07 | 2017-02-27 | Zeno Semiconductor Inc | Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method |
| US10340276B2 (en) | 2010-03-02 | 2019-07-02 | Zeno Semiconductor, Inc. | Method of maintaining the state of semiconductor memory having electrically floating body transistor |
| US10461084B2 (en) | 2010-03-02 | 2019-10-29 | Zeno Semiconductor, Inc. | Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making |
| US9922981B2 (en) | 2010-03-02 | 2018-03-20 | Zeno Semiconductor, Inc. | Compact semiconductor memory device having reduced number of contacts, methods of operating and methods of making |
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| US8957458B2 (en) | 2011-03-24 | 2015-02-17 | Zeno Semiconductor, Inc. | Asymmetric semiconductor memory device having electrically floating body transistor |
| US9025358B2 (en) | 2011-10-13 | 2015-05-05 | Zeno Semiconductor Inc | Semiconductor memory having both volatile and non-volatile functionality comprising resistive change material and method of operating |
| CN104471648B (zh) | 2012-02-16 | 2017-07-21 | 芝诺半导体有限公司 | 包括初级和二级电晶体的存储单元 |
| US9230651B2 (en) | 2012-04-08 | 2016-01-05 | Zeno Semiconductor, Inc. | Memory device having electrically floating body transitor |
| US9208880B2 (en) | 2013-01-14 | 2015-12-08 | Zeno Semiconductor, Inc. | Content addressable memory device having electrically floating body transistor |
| US9029922B2 (en) | 2013-03-09 | 2015-05-12 | Zeno Semiconductor, Inc. | Memory device comprising electrically floating body transistor |
| US9275723B2 (en) | 2013-04-10 | 2016-03-01 | Zeno Semiconductor, Inc. | Scalable floating body memory cell for memory compilers and method of using floating body memories with memory compilers |
| US9368625B2 (en) | 2013-05-01 | 2016-06-14 | Zeno Semiconductor, Inc. | NAND string utilizing floating body memory cell |
| US9281022B2 (en) | 2013-07-10 | 2016-03-08 | Zeno Semiconductor, Inc. | Systems and methods for reducing standby power in floating body memory devices |
| US9548119B2 (en) | 2014-01-15 | 2017-01-17 | Zeno Semiconductor, Inc | Memory device comprising an electrically floating body transistor |
| US9496053B2 (en) | 2014-08-15 | 2016-11-15 | Zeno Semiconductor, Inc. | Memory device comprising electrically floating body transistor |
| CN107592943B (zh) | 2015-04-29 | 2022-07-15 | 芝诺半导体有限公司 | 提高漏极电流的mosfet和存储单元 |
| US10553683B2 (en) | 2015-04-29 | 2020-02-04 | Zeno Semiconductor, Inc. | MOSFET and memory cell having improved drain current through back bias application |
| US10079301B2 (en) | 2016-11-01 | 2018-09-18 | Zeno Semiconductor, Inc. | Memory device comprising an electrically floating body transistor and methods of using |
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| TWI821065B (zh) | 2018-04-18 | 2023-11-01 | 美商季諾半導體股份有限公司 | 包括電性浮體電晶體的記憶裝置 |
| US11600663B2 (en) | 2019-01-11 | 2023-03-07 | Zeno Semiconductor, Inc. | Memory cell and memory array select transistor |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02246099A (ja) * | 1989-03-20 | 1990-10-01 | Hitachi Ltd | 大規模半導体集積回路装置とその欠陥救済法 |
| JPH03269894A (ja) * | 1990-03-19 | 1991-12-02 | Fujitsu Ltd | 半導体記憶装置 |
| JP2564046B2 (ja) * | 1991-02-13 | 1996-12-18 | 株式会社東芝 | 半導体記憶装置 |
| US5331188A (en) * | 1992-02-25 | 1994-07-19 | International Business Machines Corporation | Non-volatile DRAM cell |
| JPH06151780A (ja) * | 1992-11-12 | 1994-05-31 | Nippon Precision Circuits Kk | 半導体装置 |
| JPH07153286A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体不揮発性記憶装置 |
| JPH08167285A (ja) * | 1994-12-07 | 1996-06-25 | Toshiba Corp | 半導体記憶装置 |
| US6006347A (en) * | 1997-09-17 | 1999-12-21 | Cypress Semiconductor Corporation | Test mode features for synchronous pipelined memories |
-
1997
- 1997-10-21 JP JP28892497A patent/JP3492168B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-17 TW TW087113496A patent/TW427000B/zh not_active IP Right Cessation
- 1998-08-19 EP EP98306627A patent/EP0911831B1/en not_active Expired - Lifetime
- 1998-08-19 DE DE69826955T patent/DE69826955T2/de not_active Expired - Fee Related
- 1998-08-24 US US09/138,848 patent/US6166407A/en not_active Expired - Fee Related
- 1998-08-29 KR KR1019980035329A patent/KR100300166B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990036609A (ko) | 1999-05-25 |
| US6166407A (en) | 2000-12-26 |
| JPH11126492A (ja) | 1999-05-11 |
| DE69826955T2 (de) | 2005-12-01 |
| DE69826955D1 (de) | 2004-11-18 |
| EP0911831B1 (en) | 2004-10-13 |
| TW427000B (en) | 2001-03-21 |
| KR100300166B1 (ko) | 2001-09-06 |
| EP0911831A3 (en) | 1999-10-27 |
| EP0911831A2 (en) | 1999-04-28 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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