KR20130114354A - 메모리 시스템 및 컨트롤러의 동작 방법 - Google Patents

메모리 시스템 및 컨트롤러의 동작 방법 Download PDF

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KR20130114354A
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이철호
윤은진
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Abstract

본 발명은 메모리 시스템에 관한 것이다. 본 발명의 메모리 시스템은, 낸드 플래시 메모리, 가변 저항 메모리, 그리고 낸드 플래시 메모리 및 가변 저항 메모리를 제어하는 컨트롤러를 포함한다. 컨트롤러는 낸드 플래시 메모리의 프로그램과 가변 저항 메모리의 프로그램을 동일한 명령 시퀀스에 따라 제어한다.

Description

메모리 시스템 및 컨트롤러의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD OF CONTROLLER}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 메모리 시스템 및 컨트롤러의 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 감소된 복잡도 및 사이즈를 갖는 메모리 시스템 및 컨트롤러의 동작 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 낸드 플래시 메모리; 가변 저항 메모리; 그리고 상기 낸드 플래시 메모리 및 가변 저항 메모리를 제어하도록 구성되는 컨트롤러를 포함하고, 상기 컨트롤러는 상기 낸드 플래시 메모리의 프로그램과 상기 가변 저항 메모리의 프로그램을 동일한 명령 시퀀스에 따라 제어한다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리 각각은, 복수의 데이터 입출력 신호들; 칩 인에이블 신호; 그리고 데이터 스트로브 신호를 상기 컨트롤러와 교환하도록 구성된다.
실시 예로서, 상기 컨트롤러는 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리에 전송되는 칩 인에이블 신호를 활성화한다.
실시 예로서, 상기 컨트롤러는 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리에 클로킹하는 데이터 스트로브 신호 및 상기 클로킹하는 데이터 스트로브 신호와 동기된 복수의 데이터 입력 신호들을 전송한다.
실시 예로서, 상기 컨트롤러는 상기 낸드 플래시 메모리의 읽기와 상기 가변 저항 메모리의 읽기를 동일한 읽기 시퀀스에 따라 제어한다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리 각각은, 복수의 데이터 입출력 신호들; 읽기 인에이블 신호; 그리고 데이터 스트로브 신호를 상기 컨트롤러와 교환하도록 구성된다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리는 상기 컨트롤러로부터 클로킹하는 읽기 인에이블 신호를 수신하고, 상기 클로킹하는 읽기 인에이블 신호에 기반하여 클로킹하는 데이터 스트로브 신호를 생성하고, 상기 클로킹하는 데이터 스트로브 신호를 상기 컨트롤러로 전송한다.
실시 예로서, 상기 선택된 메모리는 상기 클로킹하는 데이터 스트로브 신호와 동기된 복수의 데이터 출력 신호들을 상기 컨트롤러로 전송한다.
실시 예로서, 상기 데이터 출력 신호들은 상기 클로킹하는 데이터 스트로브 신호의 상승 엣지 및 하강 엣지에 동기된다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리 각각은, 복수의 데이터 입출력 신호들; 커맨드 래치 인에이블 신호; 어드레스 래치 인에이블 신호; 그리고 쓰기 인에이블 신호를 상기 컨트롤러와 교환하도록 구성된다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리는, 상기 커맨드 래치 인에이블 신호가 활성 상태이고 상기 쓰기 인에이블 신호가 활성 상태일 때, 상기 컨트롤러로부터 전송되는 복수의 입력 신호들을 커맨드로서 저장한다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리는, 상기 어드레스 래치 인에이블 신호가 활성 상태이고 상기 쓰기 인에이블 신호가 활성 상태일 때, 상기 컨트롤러로부터 전송되는 복수의 입력 신호들을 어드레스로서 저장한다.
실시 예로서, 상기 낸드 플래시 메모리 및 가변 저항 메모리는 공통 버스를 통해 상기 컨트롤러와 통신한다.
낸드 플래시 메모리 및 가변 저항 메모리를 제어하도록 구성되는 본 발명의 실시 예에 따른 컨트롤러의 동작 방법은, 상기 낸드 플래시 메모리를 명령 시퀀스에 따라 프로그램하는 단계; 그리고 상기 가변 저항 메모리를 상기 명령 시퀀스에 따라 프로그램하는 단계를 포함한다.
실시 예로서, 상기 낸드 플래시 메모리를 읽기 시퀀스에 따라 읽는 단계; 그리고 상기 가변 저항 메모리를 상기 읽기 시퀀스에 따라 읽는 단계를 더 포함한다.
본 발명에 따르면, 컨트롤러는 동일한 낸드 인터페이스를 이용하여 낸드 플래시 메모리 및 상 변화 메모리를 제어한다. 따라서, 컨트롤러의 복잡도 및 사이즈가 감소한다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 낸드 플래시 메모리 및 상 변화 메모리와 컨트롤러 사이에서 교환되는 신호들을 보여주는 테이블이다.
도 3은 컨트롤러가 낸드 플래시 메모리 및 상 변화 메모리 중 선택된 메모리에 커맨드를 전송하는 시퀀스를 보여주는 타이밍도이다.
도 4는 컨트롤러(1300)가 낸드 플래시 메모리 및 상 변화 메모리중 선택된 메모리에 어드레스를 전송하는 시퀀스를 보여주는 타이밍도이다.
도 5는 컨트롤러가 낸드 플래시 메모리 및 상 변화 메모리 중 선택된 메모리에 데이터를 전송하는 시퀀스를 보여주는 타이밍도이다.
도 6은 낸드 플래시 메모리 및 상 변화 메모리 중 선택된 메모리가 컨트롤러에 데이터를 전송하는 시퀀스를 보여주는 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 8은 본 발명의 실시 예에 따른 상 변화 메모리를 보여주는 블록도이다.
도 9는 본 발명의 제 2 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 10은 본 발명의 제 3 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 11은 본 발명의 제 4 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 메모리 카드를 보여준다.
도 13은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브를 보여준다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 메모리 시스템(1000)을 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(1000)은 낸드 플래시 메모리(1100), 상 변화 메모리(1200), 그리고 컨트롤러(1300)를 포함한다.
낸드 플래시 메모리(1100)는 낸드 플래시 메모리 셀들을 포함한다. 낸드 플래시 메모리(1100)는 컨트롤러(1300)와 커맨드(CMD), 제어 신호(CTRL), 어드레스(ADDR), 그리고 데이터(DATA)를 교환할 수 있다. 낸드 플래시 메모리(1100)는 컨트롤러(1300)의 제어에 따라 프로그램 및 읽기를 수행할 수 있다. 낸드 플래시 메모리(1100)는 평면형(planar) 또는 수직형(vertical) 낸드 플래시 메모리일 수 있다. 낸드 플래시 메모리(1100)는 하나의 낸드 플래시 메모리 셀에 하나 또는 그 이상의 비트들을 저장할 수 있다.
상 변화 메모리(1200)는 상 변화 메모리 셀들을 포함한다. 상 변화 메모리(1200)는 컨트롤러(1300)와 커맨드(CMD), 제어 신호(CTRL), 어드레스(ADDR), 그리고 데이터(DATA)를 교환할 수 있다. 상 변화 메모리(1200)는 컨트롤러(1300)의 제어에 따라 프로그램 및 읽기를 수행할 수 있다. 상 변화 메모리(1200)는 평면형(planar) 또는 수직형(vertical) 상 변화 메모리일 수 있다. 상 변화 메모리(1200)는 하나의 상 변화 메모리 셀에 하나 또는 그 이상의 비트들을 저장할 수 있다.
상 변화 메모리(1200)는 결정 상태(crystal state) 또는 비정질 상태(amorphous state)를 갖는 메모리 셀들을 포함하는 PRAM (Phase-chamge RAM) 또는 평형 상태(parallel state) 또는 역평형 상태(antiparallel state)를 갖는 메모리 셀들을 포함하는 MRAM (Magnetic RAM)일 수 있다.
컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)를 제어하도록 구성된다. 컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)와 커맨드(CMD), 제어 신호(CTRL), 어드레스(ADDR), 그리고 데이터(DATA)를 교환하도록 구성된다. 컨트롤러(1300)는 낸드 인터페이스(1310)를 포함한다. 컨트롤러(1300)는 낸드 인터페이스(1310)를 통해 낸드 플래시 메모리(1100) 뿐 아니라 상 변화 메모리(1200)도 제어한다.
컨트롤러(1300)는 낸드 인터페이스(1310)에 기반하여 정의된 명령 시퀀스에 따라 낸드 플래시 메모리(1100)를 프로그램할 수 있다. 또한, 컨트롤러(1300)는 낸드 인터페이스(1310)에 기반하여 정의된 명령 시퀀스에 따라 상 변화 메모리(1200)를 프로그램할 수 있다.
컨트롤러(1300)는 낸드 인터페이스(1310)에 기반하여 정의된 읽기 기퀀스에 따라 낸드 플래시 메모리(1100)를 읽을 수 있다. 또한, 컨트롤러(1300)는 낸드 인터페이스(1310)에 기반하여 정의된 읽기 시퀀스에 따라 상 변화 메모리(1200)를 읽을 수 있다.
즉, 컨트롤러(1300)는 동일한 낸드 인터페이스(1310)를 이용하여 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)를 프로그램하고 읽는다. 상 변화 메모리(1200)를 프로그램하고 읽기 위한 별도의 인터페이스가 요구되지 않으므로, 컨트롤러(1300)의 복잡도가 감사하고, 따라서 컨트롤러(1300)의 사이즈가 감소한다.
도 2는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)와 컨트롤러(1300) 사이에서 교환되는 신호들을 보여주는 테이블이다. 도 1 및 도 2를 참조하면, 컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)와 데이터 입출력 신호들(DQ), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 칩 인에이블 신호(nCE), 읽기 인에이블 신호(nRE), 쓰기 인에이블 신호(nWE), 그리고 데이터 스트로브 신호(DQS)를 교환하도록 구성된다.
컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)와 데이터 핀들을 통해 데이터 입출력 신호들(DQ)을 교환할 수 있다. 예시적으로, 데이터 핀들의 규격은 x8, x16, x32 등으로 정의될 수 있다. 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)는 동일한 규격의 데이터 핀들을 통해 컨트롤러(1300)와 데이터 입출력 신호들(DQ)을 교환할 수 있다.
컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)에 커맨드 래치 인에이블 신호(CLE)를 전송할 수 있다. 컨트롤러(1300)는 별도로 할당된 제어 핀을 통해 커맨드 래치 인에이블 신호(CLE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 커맨드 래치 인에이블 신호(CLE)는 데이터 입출력 신호들(DQ)을 통해 전달되는 정보가 커맨드(CMD)임을 가리키는 신호일 수 있다.
컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)에 어드레스 래치 인에이블 신호(CLE)를 전송할 수 있다. 컨트롤러(1300)는 별도로 할당된 제어 핀을 통해 어드레스 래치 인에이블 신호(CLE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 어드레스 래치 인에이블 신호(CLE)는 데이터 입출력 신호들(DQ)을 통해 전달되는 정보가 어드레스(ADDR)임을 가리키는 신호일 수 있다.
컨트롤러(1300)는 칩 인에이블 신호(nCE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 컨트롤러(1300)는 별도로 할당된 제어 핀을 통해 칩 인에이블 신호(nCE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 칩 인에이블 신호(nCE)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)가 복수의 메모리 칩들을 포함할 때, 복수의 메모리 칩들 중 선택된 메모리 칩을 가리킬 수 있다.
컨트롤러(1300)는 읽기 인에이블 신호(nRE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 컨트롤러(1300)는 별도로 할당된 제어 핀을 통해 읽기 인에이블 신호(nRE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 읽기 인에이블 신호(nRE)는 읽기 시에 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)에 제공될 수 있다. 읽기 시에, 읽기 인에이블 신호(nRE)는 클로킹(clocking)할 수 있다. 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)는 클로킹하는 읽기 인에이블 신호(nRE)에 기반하여, 읽어진 데이터를 데이터 출력 신호로서 컨트롤러(1300)로 전송할 수 있다.
컨트롤러(1300)는 쓰기 인에이블 신호(nWE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 컨트롤러(1300)는 별도로 할당된 제어 핀을 통해 쓰기 인에이블 신호(nWE)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송할 수 있다. 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)의 입력 시에 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)로 전송될 수 있다. 쓰기 인에이블 신호(nWE)가 활성화될 때, 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)는 컨트롤러(1300)로부터 전송되는 데이터 입력 신호들을 커맨드(CMD) 또는 어드레스(ADDR)로서 저장할 수 있다.
컨트롤러(1300)는 데이터 스트로브 신호(DQS)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)와 교환할 수 있다. 컨트롤러(1300)는 별도로 할당된 제어 핀을 통해 데이터 스트로브 신호(DQS)를 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)와 교환할 수 있다. 프로그램 시에, 컨트롤러(1300)는 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)에 천이하는 데이터 스트로브 신호를 전송할 수 있다. 읽기 시에, 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200)는 천이하는 데이터 스트로브 신호를 컨트롤러(1300)로 전송할 수 있다.
도 3은 컨트롤러(1300)가 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200) 중 선택된 메모리에 커맨드를 전송하는 시퀀스를 보여주는 타이밍도이다. 도 1 내지 도 3을 참조하면, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))에 전달되는 칩 선택 신호(nCE)가 활성화(예를 들어, 로직 로우)되고, 커맨드 래치 인에이블 신호(CLE)가 활성화(예를 들어, 로직 하이)되고, 그리고 어드레스 래치 인에이블 신호(ALE)가 비활성화(예를 들어, 로직 로우)된다.
이후에, 쓰기 인에이블 신호(nWE)가 로직 로우로 천이한 후 다시 로직 하이로 천이한다. 쓰기 인에이블 신호(nWE)가 로직 하이로 천이할 때, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))는 데이터 입출력 신호(DQ)를 커맨드(CMD)로서 저장한다. 데이터 스트로브 신호(DQS)는 무시될 수 있다.
예시적으로, 파라미터(tCS)는 칩 인에이블 신호(nCE)의 셋업 시간을 가리키고, 쓰기 인에이블 신호(nWE)가 로직 하이로 천이하는 시점과 연관되어 동기될 수 있다. 파라미터(tCH)는 칩 인에이블 신호(nCE()가 홀드되는 시간을 가리키고, 쓰기 인에이블 신호(nWE)가 로직 하이로 천이하는 시점과 연관되어 동기될 수 있다.
파라미터(tCALS)는 커맨드 래치 인에이블 신호(CLE) 또는 어드레스 래치 인에이블 신호(ALE)의 셋업 시간을 가리키고, 쓰기 인에이블 신호(nWE)가 로직 하이로 천이하는 시점과 연관되어 동기될 수 있다. 파라미터(tCALH)는 커맨드 래치 인에이블 신호(CLE) 또는 어드레스 래치 인에이블 신호(ALE)가 홀드되는 시간을 가리키고, 쓰기 인에이블 신호(nWE)가 로직 하이로 천이하는 시점과 연관되어 동기될 수 있다.
파라미터(tWP)는 쓰기 인에이블 신호(nWE)의 로우 펄스 폭(low pulse width)을 가리킬 수 있다.
파라미터(tCAS)는 데이터 입출력 신호(DQ)로 전송되는 커맨드 또는 어드레스의 셋업 시간을 가리키고, 쓰기 인에이블 신호(nWE)가 로직 하이로 천이하는 시점과 연관되어 동기될 수 있다. 파라미터(tCAH)는 커맨드 또는 어드레스가 홀드되는 시간을 가리키고, 쓰기 인에이블 신호(nWE)가 로직 하이로 천이하는 시점과 연관되어 동기될 수 있다.
도 4는 컨트롤러(1300)가 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200) 중 선택된 메모리에 어드레스를 전송하는 시퀀스를 보여주는 타이밍도이다. 도 1, 도 2 및 도 4를 참조하면, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))에 전달되는 칩 선택 신호(nCE)가 활성화(예를 들어, 로직 로우)되고, 커맨드 래치 인에이블 신호(CLE)가 활성화(예를 들어, 로직 하이)되고, 그리고 어드레스 래치 인에이블 신호(ALE)가 비활성화(예를 들어, 로직 로우)된다.
데이터 입출력 신호(DQ)가 어드레스(ADDR)로서 저장되는 것을 제외하면, 어드레스(ADDR)가 전송되는 시퀀스는 도 3의 커맨드(CMD)가 전송되는 시퀀스와 동일하다. 따라서, 중복되는 설명은 생략된다.
도 5는 컨트롤러(1300)가 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200) 중 선택된 메모리에 데이터를 전송하는 시퀀스를 보여주는 타이밍도이다. 예시적으로, 프로그램 데이터가 전송되는 시퀀스가 도 5에 도시되어 있다.
도 1, 도 2 및 도 5를 참조하면, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))의 칩 선택 신호(nCE)는 활성화(예를 들어, 로직 로우)된다. 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE) 또한 비활성화(예를 들어, 로직 로우)된다. 쓰기 인에이블 신호(nWE) 및 읽기 인에이블 신호(nRE)는 비활성화(예를 들어, 로직 하이)된다. 읽기 인에이블 신호(nRE)는 차동 쌍 신호(RE, nRE, differential pair signal)일 수 있다.
커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)의 비활성화(로직 로우)에 동기되어, 데이터 스트로브 신호(DQS)가 로직 로우로 천이할 수 있다. 데이터 스트로브 신호(DQS)는 파라미터(tWPRE)에 해당하는 시간 동안 로직 로우를 유지할 수 있다. 이 시간은 쓰기 프림블(write preamble) 시간일 수 있다. 쓰기 프림블 시간이 경과하면, 데이터 스트로브 신호(DQS)는 로직 하이 및 로직 로우 사이를 순차적으로 그리고 반복적으로 천이할 수 있다.
데이터 스트로브 신호(DQS)는 차동 쌍 신호(DQS, nDQS, differential pair signal)일 수 있다. 파라미터(tDQSL)는 데이터 스트로브 신호(DQS 또는 nDQS)가 로직 로우를 유지하는 시간을 가리키고, 파라미터(tDQSH)는 데이터 스트로브 신호(DQS 또는 nDQS)가 로직 하이를 유지하는 시간을 가리킬 수 있다. 파라미터(tDSC)는 데이터 스트로브 신호(DQS 또는 nDQS)의 사이클 타임(cycle time), 즉 데이터 스트로브 신호(DQS 또는 nDQS)가 로직 하이로 천이한 후 다시 로직 로우로 천이할 때까지의 시간을 가리킬 수 있다. 파라미터(tWPST)는 쓰기 포스트임블(write postamble)을 가리키고, 파라미터(tWPSTH)는 쓰기 포스트임블 홀드 시간(hold time)을 가리킬 수 있다.
선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))로 데이터가 전송될 때, 데이터 스트로브 신호(DQS)는 컨트롤러(1300)에 의해 생성되고, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))로 전송될 수 있다.
쓰기 프림블 시간부터, 데이터 입출력 신호(DQ)로서 데이터(D0~DN)가 순차적으로 수신될 수 있다. 한 번에 수신되는 데이터(예를 들어, D0)는 데이터 입출력 신호(DQ)의 규격에 따라 x8, x16, x32 등과 같은 형태로 수신되는 병렬 데이터일 수 있다. 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))는 데이터 스트로브 신호(DQS)의 상승 엣지(rising edge) 및 하강 엣지(falling edge)에 동기되어, 데이터 입출력 신호(DQ)를 데이터로서 저장할 수 있다.
예시적으로, 파라미터(tDS)는 데이터 셋업 시간을 가리키고, 파라미터(tDH)는 데이터가 홀드되는 시간을 가리킬 수 있다.
도 6은 낸드 플래시 메모리(1100) 및 상 변화 메모리(1200) 중 선택된 메모리가 컨트롤러(1300)에 데이터를 전송하는 시퀀스를 보여주는 타이밍도이다. 예시적으로, 읽기 데이터가 전송되는 시퀀스가 도 6에 도시되어 있다.
도 1, 도 2 및 도 6를 참조하면, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))의 칩 선택 신호(nCE)는 활성화(예를 들어, 로직 로우)된다. 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE) 또한 비활성화(예를 들어, 로직 로우)된다. 쓰기 인에이블 신호(nWE)는 비활성화(예를 들어, 로직 하이)된다.
읽기 인에이블 신호(nRE)는 파라미터(tRPRE)에 해당하는 시간 동안 로직 로우를 유지할 수 있다. 이 시간은 읽기 프림블(read preamble) 시간일 수 있다. 읽기 프림블 시간이 경과하면, 읽기 인에이블 신호(nRE)는 로직 하이 및 로직 로우 사이를 순차적으로 그리고 반복적으로 천이할 수 있다.
읽기 인에이블 신호(nRE)는 차동 쌍 신호(RE, nRE, differential pair signal)일 수 있다. 예시적으로, 파라미터(tREH)는 읽기 인에이블 신호(nRE 또는 RE)의 로직 하이 펄스 폭을 가리키고, 파라미터(tRP)는 읽기 인에이블 신호(RE 또는 RE)의 로직 로우 펄스 폭을 가리킬 수 있다. 파라미터(tRPST)는 읽기 포스트임블(read postamble) 시간을 가리킬 수 있고, 파라미터(tRPSTH)는 읽기 프림블 홀드 시간을 가리킬 수 있다.
읽기 프림블 시간에, 데이터 스트로브 신호(DQS 또는 nDQS)가 로직 로우로 천이한다. 데이터 스트로브 신호(DQS 또는 nDQS)는 읽기 인에이블 신호(nRE 또는 RE)가 로직 로우(읽기 프림블 시간)로 천이한 후 파라미터(tDQSRE)에 해당하는 시간이 경과할 때, 로직 로우로 천이할 수 있다. 파라미터(tDQSRE)는 읽기 인에이블 신호(nRE 또는 RE)와 데이터 스트로브 신호(DQS 또는 nDQS) 사이의 지연(delay)을 가리킬 수 있다.
읽기 프림블 시간이 종료되고, 읽기 인에이블 신호(nRE 또는 RE)가 로직 로우와 로직 하이를 순차적으로 그리고 반복적으로 천이할 때, 데이터 스트로브 신호(DQS 또는 nDQS)는 읽기 인에이블 신호(nRE 또는 RE)와 파라미터(tDQSRE) 만큼 지연되는 파형을 형성할 수 있다. 예시적으로, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))는 컨트롤러(1300)로부터 읽기 인에이블 신호(nRE 또는 RE)를 수신하고, 수신된 읽기 인에이블 신호(nRE 또는 RE)를 지연시켜 데이터 스트로브 신호(DQS 또는 nDQS)를 생성할 수 있다. 생성된 데이터 스트로브 신호(DQS 또는 nDQS)는 컨트롤러(1300)로 전송될 수 있다.
데이터 스트로브 신호(DQS 또는 nDQS)와 동기하여, 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))는 데이터 입출력 신호(DQ)로 읽기 데이터를 출력할 수 있다. 컨트롤러(1300)는 데이터 스트로브 신호(DQS 또는 nDQS)에 동기되어, 데이터 입출력 신호(DQ)를 저장할 수 있다.
파라미터(tDQSQ)는 데이터 입출력 신호(DQ)와 데이터 스트로브 신호(DQS 또는 nDQS) 사이의 스큐(skew)를 가리킬 수 있다. 파라미터(tQH)는 데이터 스트로브 신호(DQS 또는 nDQS)의 출력 홀드 타임, 즉 선택된 메모리(낸드 플래시 메모리(1100) 또는 상 변화 메모리(1200))에서 컨트롤러(1300)로 출력되는 데이터 스트로브 신호(DQS 또는 nDQS)의 홀드 타임을 가리킬 수 있다.
파라미터(tQHS)는 데이터 스트로브 신호(DQS 또는 nDQS)의 홀드 스큐 인자(hold skew factor)를가리킬 수 있다.
파라미터(tDVW)는 데이터 입출력 신호(DQ)로 출력되는 데이터의 유효 윈도(valid window)를 가리킬 수 있다.
파라미터(tCHZ)는 칩 인에이블 신호(nCE)가 비활성(로직 하이)된 후 데이터 입출력 신호(DQ)가 고 임피던스로 설정될 때까지의 시간을 가리킬 수 있다.
도 7은 본 발명의 실시 예에 따른 컨트롤러(1300)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 7을 참조하면, S110 단계에서, 컨트롤러(1300)는 낸드 시퀀스에 따라 프로그램 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 낸드 플래시 메모리(1100)로 전송한다. S120 단계에서, 컨트롤러(1300)는 낸드 시퀀스에 따라 프로그램 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 상 변화 메모리(1200)로 전송한다. S110 단계 및 S120 단계는 독립적으로 수행될 수 있다. 낸드 시퀀스에 따라, 도 3을 참조하여 설명된 바와 같이 프로그램 커맨드(CMD)가 전송되고, 도 4를 참조하여 설명된 바와 같이 어드레스(ADDR)가 전송되고, 그리고 도 5를 참조하여 설명된 바와 같이 데이터(DATA)가 전송될 수 있다. 상 변화 메모리(1200)는 낸드 플래시 메모리(1100)와 동일한 시퀀스에 따라 프로그램 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 수신할 수 있다.
S130 단계에서, 컨트롤러(1300)는 낸드 시퀀스에 따라 읽기 커맨드(CMD) 및 어드레스(ADDR)를 낸드 플래시 메모리(1100)로 전송하고, 낸드 플래시 메모리(1100)로부터 읽기 데이터(DATA)를 수신한다. S140 단계에서, 컨트롤러(1300)는 낸드 시퀀스에 따라 읽기 커맨드(CMD) 및 어드레스(ADDR)를 상 변화 메모리(1200)로 전송하고, 상 변화 메모리(1200)로부터 읽기 데이터(DATA)를 수신한다. S110 단계 및 S120 단계는 독립적으로 수행될 수 있다. 낸드 시퀀스에 따라, 도 3을 참조하여 설명된 바와 같이 읽기 커맨드(CMD)가 전송되고, 도 4를 참조하여 설명된 바와 같이 어드레스(ADDR)가 전송되고, 그리고 도 6을 참조하여 설명된 바와 같이 읽기 데이터(DATA)가 수신될 수 있다. 상 변화 메모리(1200)는 낸드 플래시 메모리(1100)와 동일한 시퀀스에 따라 읽기 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 데이터(DATA)를 출력할 수 있다.
도 6 및 도 7에서, 데이터(DATA)는 데이터 스트로브 신호(DQS 또는 nDQS)의 상승 엣지 및 하강 엣지에 동기되어 전송되는 것으로 설명되었다. 그러나, 데이터(DATA)는 데이터 스트로브 신호(DQS 또는 nDQS)의 상승 엣지 또는 하강 엣지 중 하나에 동기되어 전송될 수 있다. 다른 예로서, 데이터(DATA)는 데이터 스트로브 신호(DQS 또는 nDQS)가 아닌 다른 신호에 동기되어 전송될 수 있다.
도 8은 본 발명의 실시 예에 따른 상 변화 메모리(1200)를 보여주는 블록도이다. 도 8을 참조하면, 상 변화 메모리(1200)는 메모리 셀 어레이(1210), 어드레스 디코더(1220), 읽기 및 쓰기 회로(1230), 제어 로직(1240), 그리고 인터페이스 변환기(1250)를 포함한다.
메모리 셀 어레이(1210)는 복수의 상 변화 메모리 셀들을 포함한다. 행 방향으로 배열되는 상 변화 메모리 셀들은 워드 라인들(WL)에 연결되고, 열 방향으로 배열되는 상 변화 메모리들은 비트 라인들(BL)에 연결될 수 있다. 상 변화 메모리 셀들은 셋 전류(또는 전압)에 의해 프로그램되고, 리셋 전류(또는 전압)에 의해 소거될 수 있다. 상 변화 메모리 셀들은 덮어쓰기(overwrite)를 수행할 수 있다. 상 변화 메모리 셀들은 셀 당 둘 이상의 비트들을 저장할 수 있다.
어드레스 디코더(1220)는 워드 라인들(WL)을 통해 메모리 셀 어레이(1210)에 연결된다. 어드레스 디코더(1220)는 인터페이스 변환기(1220)로부터 변환된 어드레스(ADDR_C)를 수신할 수 있다. 어드레스 디코더(1220)는 변환된 어드레스(ADDR_C) 중 행 어드레스를 디코딩하고, 디코딩된 행 어드레스에 따라 워드 라인들(WL)을 선택할 수 있다. 어드레스 디코더(1220)는 변환된 어드레스(ADDR_C) 중 열 어드레스를 디코딩하고, 디코딩된 행 어드레스(DCA)를 읽기 및 쓰기 회로(1230)로 전송할 수 있다.
읽기 및 쓰기 회로(1230)는 비트 라인들(BL)을 통해 메모리 셀 어레이(1210)와 연결된다. 읽기 및 쓰기 회로(1230)는 어드레스 디코더(1220)로부터 디코딩된 행 어드레스(DCA)를 수신하고, 디코딩된 행 어드레스에 따라 비트 라인들(BL)을 선택할 수 있다. 읽기 및 쓰기 회로(1230)는 인터페이스 변환기(1250)로부터 변환된 데이터(DATA_C)를 수신하고, 변환된 데이터(DATA_C)를 메모리 셀 어레이(1210)에 기입할 수 있다. 읽기 및 쓰기 회로(1230)는 메모리 셀 어레이(1210)에 기입된 변환된 데이터(DATA_C)를 읽고, 이를 인터페이스 변환기(1250)로 출력할 수 있다.
제어 로직(1240)은 어드레스 디코더(1220)와 읽기 및 쓰기 회로(1230)를 제어하도록 구성된다. 제어 로직(1240)은 인터페이스 변환기(1250)로부터 수신되는 변환된 제어 신호(CTRL_C) 및 변환된 커맨드(CMD_C)에 응답하여 동작할 수 있다.
인터페이스 변환기(1250)는 낸드 플래시 메모리의 인터페이스에 따라 외부와 통신할 수 있다. 인터페이스 변환기(1250)는 낸드 플래시 메모리의 인터페이스에 따라 외부로부터 제어 신호(CTRL), 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 수신하고, 외부로 제어 신호(CTRL) 및 데이터(DATA)를 출력할 수 있다.
인터페이스 변환기(1250)는 외부로부터 수신되는 제어 신호(CTRL)를 변환하고, 변환된 제어 신호(CTRL_C)를 제어 로직(1240)에 전달할 수 있다. 변환된 제어 신호(CTRL_C)는 상 변화 메모리(1200)의 내부 인터페이스에 따른 제어 신호일 수 있다. 변환된 제어 신호(CTRL_C)는 제어 신호(CTRL)와 동일할 수 있고, 다를 수 있고, 또는 일부는 동일하되 일부는 다를 수 있다. 또한, 인터페이스 변환기(1250)는 제어 로직(1240)의 제어에 응답하여 낸드 플래시 메모리의 인터페이스에 따라 외부로 제어 신호(CTRL)를 출력할 수 있다.
인터페이스 변환기(1250)는 외부로부터 수신되는 커맨드(CMD)를 변환하고, 변환된 커맨드(CMD_C)를 제어 로직(1240)에 전달할 수 있다. 변환된 커맨드(CMD_C)는 상 변화 메모리(1200)의 내부 인터페이스에 따른 커맨드일 수 있다. 변환된 커맨드(CMD_C)는 제어 신호(CMD_C)와 동일할 수 있고, 다를 수 있고, 또는 일부는 동일하되 일부는 다를 수 있다.
인터페이스 변환기(1250)는 외부로부터 수신되는 어드레스(ADDR)를 변환하고, 변환된 어드레스(ADDR_C)를 어드레스 디코더(1220)에 전달할 수 있다. 변환된 어드레스(ADDR_C)는 상 변화 메모리(1200)의 내부 인터페이스에 따른 어드레스일 수 있다. 변환된 어드레스(ADDR_C)는 어드레스(ADDR)와 동일할 수 있고, 다를 수 있고, 또는 일부는 동일하되 일부는 다를 수 있다.
인터페이스 변환기(1250)는 외부로부터 수신되는 데이터(DATA)를 변환하고, 변환된 데이터(DATA_C)를 읽기 및 쓰기 회로(1230)에 전달할 수 있다. 인터페이스 변환기(1250)는 읽기 및 쓰기 회로(1230)로부터 수신되는 변환된 데이터(DATA_C)를 다시 변환하고, 원본 데이터(DATA)를 외부로 전달할 수 있다. 변환된 데이터(DATA_C)는 상 변화 메모리(1200)의 내부 인터페이스에 따른 데이터일 수 있다. 변환된 데이터(DATA_C)는 데이터(DATA)와 동일할 수 있고, 다를 수 있고, 또는 일부는 동일하되 일부는 다를 수 있다.
도 9는 본 발명의 제 2 실시 예에 따른 메모리 시스템(2000)을 보여주는 블록도이다. 도 1의 메모리 시스템(1000)과 비교하면, 컨트롤러(2300)는 공통 버스를 통해 낸드 플래시 메모리(2100) 및 상 변화 메모리(2200)를 제어할 수 있다. 낸드 플래시 메모리(2100) 및 상 변화 메모리(2200)는 시 분할 방식에 따라 컨트롤러(2300)와 통신할 수 있다.
예시적으로, 컨트롤러(2300)는 낸드 플래시 메모리(2100) 및 상 변화 메모리(2200)에 별도의 칩 인에이블 신호들(nCE1, nCE2)을 전송할 수 있다. 별도의 버스를 통해 별도의 칩 인에이블 신호들(nCE1, nCE2)을 전송함으로써, 컨트롤러(2300)는 낸드 플래시 메모리(2100) 및 상 변화 메모리(2200)를 각각 선택할 수 있다.
도 10은 본 발명의 제 3 실시 예에 따른 메모리 시스템(3000)을 보여주는 블록도이다. 도 1의 메모리 시스템(1000)과 비교하면, 낸드 플래시 메모리(3100)는 복수의 채널들(CH1~CHk)을 통해 컨트롤러(3300)와 통신할 수 있다. 각 채널에 복수의 낸드 플래시 메모리 칩들이 연결될 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 낸드 플래시 메모리(3100)와 컨트롤러(3300)는 하나의 공통 버스를 통해 연결되고, 복수의 채널들(CH1~CHk)은 시 분할 방식으로 공통 버스를 점유할 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 낸드 플래시 메모리(3100)와 상 변화 메모리(3200)는 공통 버스를 통해 컨트롤러(3300)와 연결되고, 시 분할 방식으로 공통 버스를 통해 컨트롤러(3300)와 통신할 수 있다.
도 11는 본 발명의 제 4 실시 예에 따른 메모리 시스템(5000)을 보여주는 블록도이다. 도 1의 메모리 시스템(1000)과 비교하면, 낸드 플래시 메모리(5100)는 복수의 채널들(CH1~CHk)을 통해 컨트롤러(5300)와 통신할 수 있다. 각 채널에 복수의 낸드 플래시 메모리 칩들이 연결될 수 있다. 상 변화 메모리(5100)는 복수의 채널들(CH1~CHk)을 통해 컨트롤러(5300)와 통신할 수 있다. 하나의 채널에 연결된 상 변화 메모리 칩은 하나의 채널에 연결된 복수의 낸드 플래시 메모리 칩들에 대응할 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 낸드 플래시 메모리(5100)와 컨트롤러(5300)는 하나의 공통 버스를 통해 연결되고, 복수의 채널들(CH1~CHk)은 시 분할 방식으로 공통 버스를 점유할 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 상 변화 메모리(5100)와 컨트롤러(5300)는 하나의 공통 버스를 통해 연결되고, 복수의 채널들(CH1~CHk)은 시 분할 방식으로 공통 버스를 점유할 수 있다.
예시적으로, 도 9를 참조하여 설명된 바와 같이, 낸드 플래시 메모리(5100)와 상 변화 메모리(5200)는 공통 버스를 통해 컨트롤러(5300)와 연결되고, 시 분할 방식으로 공통 버스를 통해 컨트롤러(5300)와 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 메모리 카드(6000)를 보여준다. 도 12를 참조하면, 메모리 카드(6000)는 낸드 플래시 메모리(6100), 상 변화 메모리(6200), 컨트롤러(6300), 그리고 커넥터(6400)를 포함한다.
컨트롤러(6300)는 동일한 낸드 시퀀스에 따라 낸드 플래시 메모리(6100) 및 상 변화 메모리(6200)를 제어할 수 있다. 커넥터(6300)는 메모리 카드(6000)와 호스트를 전기적으로 연결할 수 있다.
메모리 카드(6000)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드들을 구성할 수 있다.
도 13은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(7000, SSD, Solid State Drive)를 보여준다. 도 13을 참조하면, 솔리드 스테이트 드라이브(7000)는 복수의 낸드 플래시 메모리들(7100), 상 변화 메모리(7300), 컨트롤러(7400), 그리고 커넥터(7500)를 포함한다.
컨트롤러(7300)는 동일한 낸드 시퀀스에 따라 낸드 플래시 메모리들(7100) 및 상 변화 메모리(7200)를 제어할 수 있다. 커넥터(7300)는 솔리드 스테이트 드라이브(7000)와 호스트를 전기적으로 연결할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템(8000)을 보여주는 블록도이다. 도 14를 참조하면, 컴퓨팅 시스템(8000)은 중앙 처리 장치(8100), 램(8200, RAM, Random Access Memory), 사용자 인터페이스(8300), 모뎀(8400), 시스템 버스(8500), 그리고 메모리 시스템(8600)을 포함한다.
메모리 시스템(8600)은 시스템 버스(8500)를 통해, 중앙처리장치(8100), 램(8200), 사용자 인터페이스(8300), 그리고 모뎀(8400)에 전기적으로 연결된다. 사용자 인터페이스(8300)를 통해 제공되거나, 중앙 처리 장치(8100)에 의해서 처리된 데이터, 또는 모뎀(8400)을 통해 수신되는 데이터는 메모리 시스템(8600)에 저장된다.
메모리 시스템(8600)은 도 1, 도 9 내지 도 11을 참조하여 설명된 메모리 시스템들(1000~5000) 중 하나일 수 있다.
상술된 실시 예들에서, 상 변화 메모리 및 낸드 플래시 메모리를 포함하는 메모리 시스템들이 설명되었다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 본 발명의 기술적 사상은 낸드 플래시 메모리 및 자기 메모리(MRAM), 강유전체 메모리(FeRAM), 저항성 메모리(ReRAM) 등과 같은 다양한 가변 저항 메모리들 중 하나를 포함하는 메모리 시스템으로 응용될 수 있다. 가변 저항 메모리는 낸드 시퀀스에 따라 동작할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000, 2000, 3000, 4000, 5000; 메모리 시스템
6000; 메모리 카드 7000; 솔리드 스테이트 드라이버
8000; 컴퓨팅 시스템
1100, 2100, 3100, 4100, 5100, 6100, 7100; 낸드 플래시 메모리
1200, 2200, 3200, 4200, 5200, 6200, 7200; 상 변화 메모리
1300, 2300, 3300, 4300, 5300, 6300, 7300; 컨트롤러

Claims (10)

  1. 낸드 플래시 메모리;
    가변 저항 메모리; 그리고
    상기 낸드 플래시 메모리 및 가변 저항 메모리를 제어하도록 구성되는 컨트롤러를 포함하고,
    상기 컨트롤러는 상기 낸드 플래시 메모리의 프로그램과 상기 가변 저항 메모리의 프로그램을 동일한 명령 시퀀스에 따라 제어하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 낸드 플래시 메모리 및 가변 저항 메모리 각각은,
    복수의 데이터 입출력 신호들;
    칩 인에이블 신호; 그리고
    데이터 스트로브 신호를 상기 컨트롤러와 교환하도록 구성되는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 컨트롤러는 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리에 전송되는 칩 인에이블 신호를 활성화하는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 컨트롤러는 상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리에 클로킹하는 데이터 스트로브 신호 및 상기 클로킹하는 데이터 스트로브 신호와 동기된 복수의 데이터 입력 신호들을 전송하는 메모리 시스템.
  5. 제 1 항에 있어서,
    상기 컨트롤러는 상기 낸드 플래시 메모리의 읽기와 상기 가변 저항 메모리의 읽기를 동일한 읽기 시퀀스에 따라 제어하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 낸드 플래시 메모리 및 가변 저항 메모리 각각은,
    복수의 데이터 입출력 신호들;
    읽기 인에이블 신호; 그리고
    데이터 스트로브 신호를 상기 컨트롤러와 교환하도록 구성되는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 낸드 플래시 메모리 및 가변 저항 메모리 중 선택된 메모리는 상기 컨트롤러로부터 클로킹하는 읽기 인에이블 신호를 수신하고, 상기 클로킹하는 읽기 인에이블 신호에 기반하여 클로킹하는 데이터 스트로브 신호를 생성하고, 상기 클로킹하는 데이터 스트로브 신호를 상기 컨트롤러로 전송하는 메모리 시스템.
  8. 제 1 항에 있어서,
    상기 낸드 플래시 메모리 및 가변 저항 메모리는 공통 버스를 통해 상기 컨트롤러와 통신하는 메모리 시스템.
  9. 낸드 플래시 메모리 및 가변 저항 메모리를 제어하도록 구성되는 컨트롤러의 동작 방법에 있어서:
    상기 낸드 플래시 메모리를 명령 시퀀스에 따라 프로그램하는 단계; 그리고
    상기 가변 저항 메모리를 상기 명령 시퀀스에 따라 프로그램하는 단계를 포함하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 낸드 플래시 메모리를 읽기 시퀀스에 따라 읽는 단계; 그리고
    상기 가변 저항 메모리를 상기 읽기 시퀀스에 따라 읽는 단계를 더 포함하는 동작 방법.
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