JP6346967B2

JP6346967B2 - 基準電圧回路

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Publication number: JP6346967B2
Application number: JP2017003392A
Authority: JP
Inventors: 曾▲徳▼銘; 許偉展; 洪埜泰; 李文益
Original assignee: 新唐科技股▲ふん▼有限公司
Priority date: 2016-01-12
Filing date: 2017-01-12
Publication date: 2018-06-20
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Description

本発明は、基準電圧回路に係り、具体的には自動開閉機能を有する超低消費電力の基準電圧回路に関するものであり、基準電圧と複製電圧のオフセット値を検出し、かつこの判断結果を制御ロジックに伝送することによって、バンドギャップ基準電圧回路の開路または閉路を行うことができる。

現今、マイクロコントローラユニット（ＭＣＵ）の低消費電力設計は、注目された重要な課題であり、例えば、スマート水道メータの応用において、水道メータを長期的に動作させるために、ＭＣＵのエネルギー消費を低減させることで電池の寿命を延長することは、直面しなければならない難題である。

ＭＣＵに精確な基準電圧を設計することがとりわけ重要であり、この基準電圧は、零温度係数、電圧源に対する安定性、プロセスのばらつきに影響されにくいなどの特性が要求される。基準電圧を、デジタルからアナログへの変換器（ＡＤＣ）または比較器の基準電圧とする以外、さらにマイクロコントローラユニット（ＭＣＵ）の電源管理回路の基準としても用いられている。このため、良好な特性を所有する電源管理回路の第一条件は、すなわち、高品質の基準電圧を有することである。現今、低消費電力の基準電圧に関する設計は、往々にして精確度が下がり、温度係数が大きすぎるなどの問題が付随している。ゆえに、消費電力を低下させる基準電圧及び高品質を維持する基準電圧において取捨選択することは、ＩＣ設計者を悩ませる問題である。

また、低電気消費のシステムにおいて、使用されている基準電圧（ＶｒｅｆまたはＶＢＧ）はいずれも低消費電力のバンドギャップ基準電圧回路によって発生され、より低消費電力を所有するが、システムの効能がよくない。例えば、その出力基準電圧の分布が相当に広くなり、温度補償効果がよくないなどの問題点があった。

また別の低電気消費の設計は、外部のクロックを介してバンドギャップ基準電圧回路の開路または閉路を制御する。しかし、バンドギャップ基準電圧回路を閉路する時間を長くすると、キャパシタ内の基準電圧のずれが大きくなる。逆に、閉路する時間が短いと、回路の消費電力もそれにつれて上昇するので、効能と消費電力の取捨選択に再び直面することになり、必ずしも良好な解決策とは言い難い。

上記問題を解決するために、バンドギャップ基準電圧回路と、バイアス発生回路と、第１キャパシタと、第２キャパシタと、比較器と、制御ロジックとを備える基準電圧回路を提供する。バンドギャップ基準電圧回路が第１スイッチ及び第２スイッチに接続され、バンドギャップ基準電圧を出力する。バイアス発生回路がバンドギャップ基準電圧回路に接続される。第１キャパシタが第１スイッチと接地端との間に接続される。第２キャパシタが第２スイッチと別の接地端との間に接続される。比較器が第１キャパシタと第２キャパシタとにそれぞれ接続されて第１キャパシタと第２キャパシタとの間の電圧差を比較し、かつバイアス発生回路が比較器の給電端に接続される。制御ロジックが比較器と第１スイッチ、第２スイッチ及びバンドギャップ基準電圧回路との間に接続され、制御ロジックの作動モードにおいて、制御ロジックは、第１スイッチ及び第２スイッチを導通するように制御すると共に、バンドギャップ基準電圧回路がバンドギャップ基準電圧を出力するように制御して、第１キャパシタ及び第２キャパシタに対して充電を行い、第１キャパシタと第２キャパシタの電圧がバンドギャップ基準電圧に到達すると、比較器が第１比較信号を制御ロジックに出力することで、省電力モードに切り替え、省電力モードにおいて、制御ロジックは、第１スイッチ及び第２スイッチを遮断するように制御すると共に、バンドギャップ基準電圧回路がバンドギャップ基準電圧の出力を停止するように制御し、この時、第１キャパシタ及び第２キャパシタが放電を行い、比較器が比較する第１キャパシタと第２キャパシタとの間の電圧差が許容値よりも大きい時、比較器が第２比較信号を出力し、制御ロジックは、第２比較信号に基づいて作動モードに戻り、第１キャパシタと前記第２キャパシタの充放電時の電圧変化率が異なる。

より好ましいのは、基準電圧回路は、バンドギャップ基準電圧回路と第１スイッチ及び第２スイッチとの間に接続される第３スイッチをさらに備えてもよく、かつ第３スイッチが制御ロジックに接続されて制御され、作動モードにおいて、制御ロジックは、第１比較信号に基づいて第３スイッチを導通するように制御し、省電力モードにおいて、制御ロジックは、第２比較信号に基づいて第３スイッチを遮断するように制御する。

より好ましいのは、基準電圧回路は、バイアス発生回路と第１スイッチ及び第２スイッチとの間に接続される第４スイッチをさらに備えてもよく、かつ第４スイッチが制御ロジックに接続されて制御され、作動モードにおいて、制御ロジックは、第１比較信号に基づいて第４スイッチを遮断するように制御し、省電力モードにおいて、制御ロジックは、第２比較信号に基づいて第４スイッチを導通するように制御する。

より好ましいのは、基準電圧回路は、第４スイッチとバイアス発生回路との間に接続されるソースフォロワ（ｓｏｕｒｃｅｆｏｌｌｏｗｅｒ）をさらに備えてもよく、かつソースフォロワの第１入力端が第２キャパシタに接続され、その第２入力端がバイアス発生回路に接続され、省電力モードにおいて、第１スイッチ及び第２スイッチを通過するリーク電流を低減するために用いられる。

より好ましいのは、第１スイッチがトランジスタであってもよく、作動モードにおいて、制御ロジックは、第１比較信号に基づいて第１スイッチのベースが選択的にそのソースと接続されるように制御してもよく、省電力モードにおいて、制御ロジックは、第２比較信号に基づいて第１スイッチのベースが選択的に電圧源と接続されるように制御してもよい。

より好ましいのは、第２スイッチが第２トランジスタであってもよく、作動モードにおいて、制御ロジックは、第１比較信号に基づいて第２トランジスタのベースが選択的にそのソースと接続されるように制御してもよく、省電力モードにおいて、制御ロジックは、第２比較信号に基づいて第２トランジスタのベースが選択的に電圧源と接続されるように制御してもよい。

より好ましいのは、基準電圧回路は、バンドギャップ基準電圧回路と第３スイッチとの間に接続される緩衝器をさらに備えてもよい。

より好ましいのは、基準電圧回路は、比較器の出力端と制御ロジックの入力端との間に設けられるシュミットトリガーをさらに備えてもよい。

より好ましいのは、第１キャパシタと第２キャパシタの放電率が異なってもよい。

より好ましいのは、第１キャパシタと第２キャパシタの容量値が異なってもよく、かつ第１キャパシタと第２キャパシタの充放電電流が異なってもよい。

上記を総合すると、本発明の基準電圧回路は、高精度のバンドギャップ基準電圧回路が出力するバンドギャップ基準電圧をキャパシタ内に蓄積してから、良好な制御メカニズム（バンドギャップ基準電圧回路の開／閉）を利用してキャパシタをリフレッシュすることで、キャパシタ内の基準電圧が、バンドギャップ基準電圧回路が出力するバンドギャップ基準電圧と一致するように確保することができる。こうして、省電力の効果を達成することができると同時に、バンドギャップ基準電圧回路の出力の正確性を保持することができる。この制御メカニズムは、異なる温度、製造工程、電圧に伴って自ら調整を行うことができる。このため、高精度かつ低消費電力を同時に達成できるバンドギャップ基準電圧回路を提供することが可能となる。

また、比較器の設置により、本発明の基準電圧回路は、基準電圧のオフセット値を自ら検出でき、基準電圧が許容値外に偏位している場合、本構成は、バンドギャップ基準電圧回路を再起動することで、キャパシタ内の基準電圧を新たにリフレッシュして基準電圧の品質を確保することができる。なお、この回路は、外部のクロックで制御する必要がなく、自己校正の機能を自ら完成することができ、純アナログ信号にも適用されることができる。クロック回路及びその電気消費を節減することができる以外、この回路は、任意の電源管理システム内に移植することができ、クロック制御のシステムを不要とするため、この回路の通用性及び再使用性を大幅に高めることができる。この基準電圧回路は、全時間において高精度の基準電圧が生じるかつ低電気消費の特性を有する。

本発明の上記及びその他の特徴と利点は、添付図面を参照しながら例示的な実施例を詳細に説明することでより一層明らかになる。

本発明による基準電圧回路の第１実施例を図示したブロック図である。本発明による基準電圧回路の第２実施例を図示した作動モードの回路レイアウト図である。本発明による基準電圧回路の第２実施例を図示した省電力モードの回路レイアウト図である。本発明による基準電圧回路の第３実施例を図示した回路レイアウト図である。本発明による比較器の実施例を図示した回路レイアウト図である。本発明による基準電圧回路の実施例を図示した作動モード及び省電力モードの電圧タイミング図である。本発明による基準電圧回路の実施例を図示した流れ図である。本発明による実施例を描いたクロック発生回路の回路レイアウト図である。

本発明をより完全に理解するために、本発明の技術特徴、内容と長所及びそれが達成できる作用効果については、添付図面を参照して、実施例の表現形式で以下のように詳細に説明される。しかし、図示された図面は、単に例示または明細書内容を補助する目的としたものであって、本発明の実施後の原寸に比例したものや精確に配置したものには何ら拘束されない。よって、図示された図面は、添付図面の比例と配置関係で解釈されてはならず、本発明を実際に実施する権利範囲に制限することを意図したものではないことについて先に説明しておきたい。
〔第１実施例〕

図１を参照し、この図は、本発明による基準電圧回路の第１実施例を図示したブロック図である。図示のように、基準電圧回路１は、バンドギャップ基準電圧回路１００と、バイアス発生回路１０２と、第１キャパシタＣ１と、第２キャパシタＣ２と、比較器１０４と、制御ロジック１０６とを備える。バンドギャップ基準電圧回路１００が第１スイッチＳ１及び第２スイッチＳ２に接続され、バンドギャップ基準電圧ＶＢＧ１を出力する。バイアス発生回路１０２がバンドギャップ基準電圧回路１００に接続される。第１キャパシタＣ１の第１端が第１スイッチＳ１に接続され、かつ第２端が接地端ＧＮＤに接続される。第２キャパシタＣ２の第１端が第２スイッチＳ２に接続され、かつ第２端が別の接地端ＧＮＤに接続され、かつ第２キャパシタＣ２の容量値が第１キャパシタＣ１の容量値よりも大きい。

比較器１０４が第１キャパシタＣ１の第１端と第２キャパシタＣ２の第１端とにそれぞれ接続されて第１キャパシタＣ１の第１端と第２キャパシタＣ２の第１端との間の電位差を比較し、かつバイアス発生回路１０２が比較器１０４の給電端に接続される。バイアス発生回路１０２が定トランスコンダクタンス回路（ｃｏｎｓｔａｎｔ−ｇｍｃｉｒｃｕｉｔ）であってもよく、それは、バイアス電流を比較器１０４とバンドギャップ基準電圧回路１００に提供することができる。より好ましいのは、バイアス発生回路１０２は、複数個の出力端を有し、それは複数個の大きさの違い定電流を提供することができ、例を挙げて言えば、バイアス発生回路１０２は、１０ｎＡ／２５ｎＡ／５０ｎＡ／７５ｎＡの定電流を提供することができる。

制御ロジック１０６が比較器１０４と第１スイッチＳ１、第２スイッチＳ２及びバンドギャップ基準電圧回路１００との間に接続される。具体的に言えば、制御ロジック１０６が比較器１０４の出力端と、第１スイッチＳ１の制御端及び第２スイッチＳ２の制御端に接続される。その中、制御ロジック１０６もバンドギャップ基準電圧回路１００に接続される。
〔第２実施例〕

図２Ａ−図２Ｂを参照し、これらの図は、本発明による基準電圧回路の第２実施例を図示した作動モード及び省電力モードの回路レイアウト図である。本願の制御ロジック１０６の作業モードは、作動モード（Ａｃｔｉｖｅｍｏｄｅ）及び省電力モード（Ｌｏｗｐｏｗｅｒｍｏｄｅ）を含む。システム起動後、まず、制御ロジック１０６の作動モードにおいて、制御ロジック１０６は、バンドギャップ基準電圧回路１００がバンドギャップ基準電圧ＶＢＧ１を出力するように制御して、第１スイッチＳ１及び第２スイッチＳ２を導通するように制御する。この時、第１キャパシタＣ１の第１端の電位ＶＲＥＰ及び第２キャパシタＣ２の第１端の電位ＶＢＧがバンドギャップ基準電圧ＶＢＧ１までに充電され、第１キャパシタＣ１と第２キャパシタＣ２の第１端の電圧がバンドギャップ基準電圧ＶＢＧ１に到達すると、比較器１０４が比較した両者の電位差が０であると共に、第１比較信号を制御ロジック１０６に出力することで、省電力モードに切り替える。この時、第２キャパシタＣ２の第１端の電位ＶＢＧを基準電圧として電源管理回路に供給して使用することができる。

省電力モードにおいて、制御ロジック１０６は、第１スイッチＳ１及び第２スイッチＳ２を遮断するように制御すると共に、バンドギャップ基準電圧回路１００がバンドギャップ基準電圧ＶＢＧ１の出力を停止するように制御する。この時、第１キャパシタＣ１及び第２キャパシタＣ２の第１端の電位をバンドギャップ基準電圧ＶＢＧ１に維持することが理想的であるが、第１スイッチＳ１及び第２スイッチＳ２としては、通常、Ｐ型金属酸化物半導体電界効果トランジスタであり、理想的な素子ではないため、遮断状態においても、依然として微小のリーク電流が発生する。このため、省電力モードにおいて、第１キャパシタＣ１と第２キャパシタＣ２は、それぞれ左方の第１スイッチＳ１及び第２スイッチＳ２に向けて放電を行い、このため、第１キャパシタＣ１及び第２キャパシタＣ２における電荷が減少して電位ＶＲＥＰ及び電位ＶＢＧをバンドギャップ基準電圧回路１００が出力するバンドギャップ基準電圧ＶＢＧ１にシフトすることになる。

この電気リーク現象を検出するために、本願では、第１キャパシタＣ１の容量値と第２キャパシタＣ２の容量値について設定を行い、制御ロジック１０６は、電位ＶＲＥＰ及び電位ＶＢＧの変化出力に対応する制御信号に重点を置くことができる。その中、第１キャパシタＣ１の容量値が第２キャパシタＣ２の容量値よりも大きく、かつ省電力モードにおいて、同じリーク電流を有する。容量値の変化は数式（１）で表される。

比較器１０４が比較する第１キャパシタＣ１及び第２キャパシタＣ２の第１端の間の電圧差が許容値よりも大きい時、比較器１０４が第２比較信号を出力し、制御ロジック１０６は、第２比較信号に基づいて作動モードに戻る。

本発明による好ましい実施例において、Ｃ２＝１０×Ｃ１と設定し、上記の数式によれば、第１キャパシタＣ１での電圧降下速度が第２キャパシタＣ２での電圧降下速度より１０倍程度速い結果が得られ、すなわち、ΔＶＲＥＰ=１０ΔＶＢＧが得られる。ゆえに、比較器１０４のヒステリシス電圧を設定すれば、ΔＶＢＧとΔＶＲＥＰとの電圧の差値の変化が判断され、ΔＶＢＧとΔＶＲＥＰとの電圧の差値が許容値を超えると、バンドギャップ基準電圧回路１００を起動して、バンドギャップ基準電圧ＶＢＧ１を出力して第１キャパシタＣ１及び第２キャパシタＣ２に対して電圧リフレッシュを行い、このようにして、バンドギャップ基準電圧回路１００が一時的に開路されるが、長時間の閉路状態にあることから、全体の平均消費電力を大幅に低減させ、また、本願は、開路時間：閉路時間を１：１０００と設定してもよい。一例を挙げれば、バンドギャップ基準電圧回路１００の消費電流が３０μＡである場合、上記のように設定されたバンドギャップ基準電圧回路１００の開路時間の長さが１単位時間となり、閉路時間の長さが１０００単位時間となり、バンドギャップ基準電圧回路１００の消費電流を平均した後、僅かに３０μＡ／１０００＝３０ｎＡとなり、こうして、バンドギャップ基準電圧回路１００の消費電流を大幅に低減できると同時に、効能も維持することができる。

さらに、省電力モードにおいて、第１キャパシタＣ１と第２キャパシタＣ２が同一の容量値及び互いに１０倍差のあるリーク電流を有する場合でも、同様の効果を奏する。数式（１）から、第１キャパシタＣ１と第２キャパシタＣ２のリーク電流が互いに１０倍差がある時、第１キャパシタＣ１での電圧降下速度が第２キャパシタＣ２での電圧降下速度よりも速いことが分かり、すなわち、ΔＶＲＥＰ=１０ΔＶＢＧとなる。ゆえに、比較器１０４のヒステリシス電圧を設定すれば、ΔＶＢＧとΔＶＲＥＰとの電圧の差値の変化が判断され、ΔＶＢＧとΔＶＲＥＰとの電圧の差値が許容値を超えると、バンドギャップ基準電圧回路１００を起動して、バンドギャップ基準電圧ＶＢＧ１を出力して第１キャパシタＣ１及び第２キャパシタＣ２に対して電圧リフレッシュを行う。

より好ましいのは、本発明は、前述した実施例に限定されるものではない。例を挙げて言えば、省電力モードにおいて、第１キャパシタＣ１と第２キャパシタＣ２が互いに２倍差のある容量値及び互いに５倍差のあるリーク電流を有する場合でも、同様の効果を奏する。同じように、数式（１）から、第１キャパシタＣ１での電圧降下速度が第２キャパシタＣ２での電圧降下速度よりも速いことが分かり、すなわち、ΔＶＲＥＰ=１０ΔＶＢＧとなる。ゆえに、比較器１０４のヒステリシス電圧を設定すれば、ΔＶＢＧとΔＶＲＥＰとの電圧の差値の変化が判断され、ΔＶＢＧとΔＶＲＥＰとの電圧の差値が許容値を超えると、バンドギャップ基準電圧回路１００を起動して、バンドギャップ基準電圧ＶＢＧ１を出力して第１キャパシタＣ１及び第２キャパシタＣ２に対して電圧リフレッシュを行う。

本発明の別の例によれば、省電力モードにおいて、第１キャパシタＣ１と第２キャパシタＣ２が互いに２倍差のある容量値及び互いに５倍差の充電電流を有する場合でも、同様の効果を奏する。数式（１）から、上記の条件下、第１キャパシタＣ１での電圧降下速度が第２キャパシタＣ２での電圧降下速度よりも速いことも分かり、すなわち、ΔＶＲＥＰ=１０ΔＶＢＧとなる。同様に、比較器１０４のヒステリシス電圧を設定すれば、ΔＶＢＧとΔＶＲＥＰとの電圧の差値の変化が判断され、ΔＶＢＧとΔＶＲＥＰとの電圧の差値が許容値を超えると、バンドギャップ基準電圧回路１００を起動して、バンドギャップ基準電圧ＶＢＧ１を出力して第１キャパシタＣ１及び第２キャパシタＣ２に対して電圧リフレッシュを行う。

また、本願の基準電圧回路１は、バンドギャップ基準電圧回路１００と第１スイッチＳ１及び第２スイッチＳ２との間に接続される第３スイッチＳ３をさらに備え、かつ第３スイッチＳ３が制御ロジック１０６に接続されて制御され、作動モードにおいて、制御ロジック１０６は、第１比較信号に基づいて第３スイッチＳ３を導通するように制御し、省電力モードにおいて、制御ロジック１０６は、第２比較信号に基づいて第３スイッチＳ３を遮断するように制御する。

さらに、基準電圧回路１は、バイアス発生回路１０２と第１スイッチＳ１及び第２スイッチＳ２との間に接続される第４スイッチＳ４をさらに備え、かつ第４スイッチＳ４が制御ロジック１０６に接続されて制御され、作動モードにおいて、制御ロジック１０６は、第１比較信号に基づいて第４スイッチＳ４を遮断するように制御し、省電力モードにおいて、制御ロジック１０６は、第２比較信号に基づいて第４スイッチＳ４を導通するように制御し、この時、バイアス発生回路１０２は基準電流ＩＲＥＦを供給して、第４スイッチＳ４の一端に電位ＶＳＦを発生させることで、第１スイッチＳ１と第２スイッチＳ２の両端の電位差を低減でき、その詳細は下文に詳しく記述されている。

続いて言えば、図２Ａ−図２Ｂに示すように、基準電圧回路１００は、バンドギャップ基準電圧回路１００と第３スイッチＳ３との間に接続される緩衝器ＢＵＦＦをさらに備え、本実施例において、比較器１０４の出力端と制御ロジック１０６の入力端との間に設けられるシュミットトリガー（Ｓｃｈｍｉｔｔｅｒｔｒｉｇｇｅｒ）１０８は、ノイズを低下させるために用いられ得る。
〔第３実施例〕

図３を参照し、この図は、本発明による基準電圧回路の第３実施例を図示した回路レイアウト図である。上記によれば、バンドギャップ基準電圧回路１００の閉路時間が開路時間より長ければ長いほど、回路全体の平均電気消費が低くなる。バンドギャップ基準電圧回路１００の閉路時間を延長するために、第１キャパシタＣ１及び第２キャパシタＣ２の電気リーク速度を低下させることが最も重要な課題である。この目的を達成するために、回路構成の増加が必要となる。

まず、省電力モードにおいて、キャパシタ上に接続される第１スイッチＳ１及び第２スイッチＳ２の他端の電位ＶＳＦを第２キャパシタＣ１の第１端の電位ＶＢＧと略等しいように設定する必要がある。本願において、ソースフォロワ（ｓｏｕｒｃｅｆｏｌｌｏｗｅｒ）を設けることでこの機能が完成される。ソースフォロワの入力をＶＢＧとし、その出力をＶＢＧ−Ｖｔｈとし、このため、第１スイッチＳ１及び第２スイッチＳ２上の電気リークは、両端のノードの電圧の差量が小さくなるにつれて大幅に低減する。この効果によってバンドギャップ基準電圧回路１００の閉路時間を大幅に延長することができる。

具体的に言えば、ソースフォロワには、第１トランジスタＴ１及び第２トランジスタＴ２を設けてもよい。図示のように、第１トランジスタＴ１のゲートが第２キャパシタＣ１の第１端（電位ＶＢＧ）に接続されて、第２トランジスタＴ２のドレインが第１トランジスタＴ１のソースに接続され、そのゲートがバイアス発生回路１０２に接続され、そのソースが接地端ＧＮＤに接続される。第２トランジスタＴ２のドレインと第１トランジスタＴ１のソースの端電圧が電位ＶＳＦである。このため、省電力モードにおいて、第２スイッチＳ２の左端の電位をＶＢＧ−Ｖｔｈとし、右端の電位をＶＢＧとし、両者の間の電位差が低減する場合、第１キャパシタＣ１及び第２キャパシタＣ２の放電を減少させることができる。

また、第１スイッチＳ１及び第２スイッチＳ２は、ＰＭＯＳで作成してもよく、ＰＭＯＳのベースの電気リーク経路は、電圧源ＡＶＤＤから第１キャパシタＣ１及び第２キャパシタＣ２に向けて充電するので、この効果によって第１キャパシタＣ１及び第２キャパシタＣ２が第１スイッチＳ１及び第２スイッチＳ２を介して電圧の比較的低い方向に向かう電気リークを補償することができる。これにより、バンドギャップ基準電圧回路１００の閉路時間を再度延長することができる。また、作動モードにおいて、第１スイッチＳ１及び第２スイッチＳ２を導通する時、そのソースに接続してもよく、こうした構成は、ＰＭＯＳの基板効果（Ｂｏｄｙｅｆｆｅｃｔ）を除去することができることから、第１スイッチＳ１及び第２スイッチＳ２の導通電気抵抗を効果的に低下させることができ、充電速度を上昇させることができる。

図４を参照し、この図は、本発明による比較器の実施例を図示した回路レイアウト図である。図示のように、比較器１０４の回路は、低消費電力かつ正確なヒステリシスの特性を有する。その構成は、図４に示すように、Ｉａ，Ｉｂ，Ｉｃがバイアス発生回路１０２に発生するバイアス電流であり、Ｒがヒステリシス電気抵抗であり、比較器１０４において、第１入力端ＶＩＮがトランジスタＭｎ１を入力し、第２入力端ＶＩＰがトランジスタＭｎ２を入力する。この比較器１０４のヒステリシス電圧をＶＨＹＳ＝Ｒ×（Ｉａ＋０．５Ｉｂ）とし、バイアス発生回路の電流がヒステリシス電気抵抗Ｒに関連するため、なお、ヒステリシス電気抵抗Ｒを変えると、ヒステリシス電圧ＶＨＹＳの大きさが変わるので、比較器１０４を転態させた後、ヒステリシス電気抵抗Ｒの値を低下させると、ヒステリシス電圧ＶＨＹＳが低下する。この時、ＶＨＹＳの低下により、比較器１０４の両入力端ＶＩＰ及びＶＩＮから、ヒステリシス電圧ＶＨＹＳを減算した差量が大きくなるため、比較器１０４の出力状態をより一層安定化することができ、比較器に対するノイズの干渉を効果的に抑制することができ、ヒステリシス電圧ＶＨＹＳの設定において、下記の数式（２）を用いて算出される。

式中、Ｃ２＝１０×Ｃ１とし、ＶＢＧが出力しようとする基準電圧であり、ＶＲＥＰが第１キャパシタＣ１の基準電圧であり、ｘがΔＶＢＧの降下／上昇に許される範囲である。上記のｘ、Ｃ１及びＣ２から、設定すべきＶＨＹＳ値が得られる。一般的に言えば、第１キャパシタＣ１及び第２キャパシタＣ２の電圧の放電傾向がプロセスのばらつき、温度と電圧源ＡＶＤＤに伴って影響される。たとえ、電気リーク経路が電圧源ＡＶＤＤから第２スイッチＳ２を介して第２キャパシタＣ２に対して充電する場合、第２キャパシタＣ２での基準電圧(ＶＢＧ)が上昇し、反対に、第２キャパシタＣ２が接地端ＧＮＤに対して放電する場合、第２キャパシタＣ２での基準電圧(ＶＢＧ)が降下し、このため、比較器１０４が上昇と降下の双方向検出メカニズムを備えるように設計する必要がある。ＶＢＧ電圧がどんな種類の放電モードにかかわらず、比較器１０４が電位ＶＢＧと電位ＶＲＥＰとの間の変化を反応することができると共に、出力端ＶＯＵＴから比較信号を出力し、このため、制御ロジック１０６は、エネルギーギャップ電圧基準回路１００の開路または閉路を正確に制御することができる。

図５及び図６を参照し、これらの図は、本発明による基準電圧回路の実施例を図示した作動モード及び省電力モードの電圧タイミング図、及び本発明による基準電圧回路の実施例を図示した流れ図である。図示のように、まず、電源をいれると（ステップＳ６０１）、システムが事前設定のように作動モードに切り替える（ステップＳ６０２）。図５中の時間Ｔ１階段のように、基準電圧回路１が作動モードに留まり、バンドギャップ基準電圧回路１００を開路すると共に、バンドギャップ基準電圧ＶＢＧ１を出力する。この時、第１キャパシタＣ１の容量値が１ＰＦであり、第２キャパシタＣ２の容量値が１０ＰＦであり、バンドギャップ基準電圧ＶＢＧ１により第１キャパシタＣ１の第１端の電位ＶＲＥＰ及び第２キャパシタＣ２の第２端の電位ＶＢＧをＶＢＧ１までに充電する。

比較器１０４が比較する第１キャパシタＣ１の第１端の電位ＶＲＥＰと第２キャパシタＣ２の第２端の電位ＶＢＧとの間の電位差が０である場合（ステップＳ６０３）、第１比較信号を出力すると共に、省電力モードに切り替え（ステップＳ６０４）、バンドギャップ基準電圧回路１００を閉路してバンドギャップ基準電圧ＶＢＧ１の出力を停止する（ステップＳ６０５）。

この時、図５の時間Ｔ２に示すように、第１スイッチＳ１及び第２スイッチＳ２が遮断されて、第１キャパシタＣ１と第２キャパシタＣ２が放電し始め、このため、第１キャパシタＣ１の第１端の電位ＶＲＥＰと第２キャパシタＣ２の第２端の電位ＶＢＧとも降下する。しかしながら、容量値が異なり、リーク電流が同じという場合、電位ＶＢＧの降下速度が電位ＶＲＥＰよりも遅い。ＶＢＧとＶＲＥＰとの差値ΔＶが比較器１０４の許容値（すなわち、ヒステリシス電圧ＶＨＹＳ）に到達する時、比較器１０４が比較するＶＢＧとＶＲＥＰとの差値が許容値を超え（ステップＳ６０６）、この時、時間Ｔ３に至り、比較器１０４の比較電圧ＣＯＭＰのレベルが上昇し、第２比較信号を出力し、制御ロジック１０６が第２比較信号を受信した後、バンドギャップ基準電圧回路１００を開路するように制御して作動モードに切り替え（ステップＳ６０７）、バンドギャップ基準電圧ＶＢＧ１を継続出力することで、第１キャパシタＣ１及び第２キャパシタＣ２の電位ＶＲＥＰ及びＶＢＧをリフレッシュする。比較器１０４がＶＢＧとＶＲＥＰとの差値ΔＶが０であることを検出する（ステップＳ６０３に戻り）時になるまでに、省電力モード（ステップＳ６０４）に再び切り替え、バンドギャップ基準電圧回路１００を閉路する。

上記の配置によれば、第１キャパシタＣ１及び第２キャパシタＣ２の容量値または充放電電流を精確に制御する場合、第１スイッチＳ１及び第２スイッチＳ２を導通状態と遮断状態とに切り換えるように規則的に制御することができ、バンドギャップ基準回路がバンドギャップ基準電圧を出力するように規則的に制御することもできる。このため、上記のメカニズムによれば、第１スイッチＳ１及び第２スイッチＳ２のロジック信号は、クロックの特性を有するように制御する。

図７を参照し、この図は、本発明による実施例を描いたクロック発生回路の回路レイアウト図である。図示のように、上記の数式（１）を用いて第１キャパシタＣ１での電圧降下速度が第２キャパシタＣ２での電圧降下速度よりも速いように設定してもよく、さらに、比較器１０４のヒステリシス電圧を設定すれば、ΔＶＢＧとΔＶＲＥＰとの電圧の差値の変化が判断され、ΔＶＢＧとΔＶＲＥＰとの電圧の差値が許容値を超えると、比較器１０４が高電位信号を出力すると同時に、バンドギャップ基準電圧回路１００を起動して、バンドギャップ基準電圧ＶＢＧ１を出力して第１キャパシタＣ１及び第２キャパシタＣ２に対して電圧リフレッシュを行い、第１キャパシタＣ１及び第２キャパシタＣ２の電圧が同じ時、比較器１０４が低電位信号を出力する。第１スイッチＳ１及び第２スイッチＳ２を導通状態と遮断状態とに切り換えるように規則的に制御することによって、規則的な高電位信号及び低電位信号をクロック信号ＣＬＫとして出力することができる。このため、極めて低いエネルギー消費のクロック発生器を実現することができる、

また、比較器の設置により、本発明の基準電圧回路は、基準電圧のオフセット値を自ら検出でき、基準電圧が許容値外に偏位している場合、本構成は、バンドギャップ基準電圧回路を再起動することで、キャパシタ内の基準電圧を再びリフレッシュして基準電圧の品質を確保することができる。なお、この回路は、外部のクロックで制御する必要がなく、自己校正の機能を自ら完成することができ、純アナログ信号にも適用されることができる。クロック回路及びその電気消費を節減することができる以外、この回路は、任意の電源管理システム内に移植することができ、クロック制御のシステムを不要とするため、この回路の通用性及び再使用性を大いに高めることができる。この基準電圧回路は、全時間において高精度の基準電圧が生じるかつ低電気消費の特性を有する。

１００：バンドギャップ基準電圧回路
１０２：バイアス発生回路
１０４：比較器
１０６：制御ロジック
１０８：シュミットトリガー
ＢＵＦＦ：緩衝器
ＡＶＤＤ：電圧源
Ｃ１：第１キャパシタ
Ｃ２：第２キャパシタ
ＩＢＧ，Ｉａ，Ｉｂ，Ｉｃ：バイアス電流
ＩＲＥＦ：基準電流
Ｓ１：第１スイッチ
Ｓ２：第２スイッチ
Ｓ３：第３スイッチ
Ｓ４：第４スイッチ
Ｔ１：第１トランジスタ
Ｔ２：第２トランジスタ
ＶＢＧ，ＶＲＥＰ，ＶＳＦ，ＶＳＷ，ＶＳＦ：電位
ＶＢＧ１：バンドギャップ基準電圧
ＶＯＵＴ：出力端
Ｍｎ１，Ｍｎ２：トランジスタ
ΔＶ：電圧差
ＣＯＭＰ＿ＯＵＴ：比較器出力信号
Ｓ６０１〜Ｓ６０７：ステップ
ＣＬＫ：クロック信号

Claims

第１スイッチ及び第２スイッチに接続され、バンドギャップ基準電圧を出力するバンドギャップ基準電圧回路と、前記バンドギャップ基準電圧回路に接続されるバイアス発生回路と、前記第１スイッチと接地端との間に接続される第１キャパシタと、前記第２スイッチと別の接地端との間に接続される第２キャパシタと、前記第１キャパシタと前記第２キャパシタとにそれぞれ接続されて前記第１キャパシタと前記第２キャパシタとの間の電圧差を比較する比較器と、前記比較器と前記第１スイッチ、前記第２スイッチ及び前記バンドギャップ基準電圧回路との間に接続される制御ロジックとを備える基準電圧回路であって、
前記バイアス発生回路が前記比較器の給電端に接続され、
前記制御ロジックの作動モードにおいて、前記制御ロジックは、前記第１スイッチ及び前記第２スイッチを導通するように制御すると共に、前記バンドギャップ基準電圧回路が前記バンドギャップ基準電圧を出力するように制御して、前記第１キャパシタ及び前記第２キャパシタに対して充電を行い、前記第１キャパシタと前記第２キャパシタの電圧が前記バンドギャップ基準電圧に到達すると、前記比較器が第１比較信号を前記制御ロジックに出力することで、省電力モードに切り替え、前記省電力モードにおいて、前記制御ロジックは、前記第１スイッチ及び前記第２スイッチを遮断するように制御すると共に、前記バンドギャップ基準電圧回路が前記バンドギャップ基準電圧の出力を停止するように制御し、この時、前記第１キャパシタ及び前記第２キャパシタが放電を行い、前記比較器が比較する前記第１キャパシタと前記第２キャパシタとの間の電圧差が許容値よりも大きい時、前記比較器が第２比較信号を出力し、前記制御ロジックは、前記第２比較信号に基づいて前記作動モードに戻り、その中、前記第１キャパシタと前記第２キャパシタの充放電時の電圧変化率が異なることを特徴とする、基準電圧回路。
前記バンドギャップ基準電圧回路と前記第１スイッチ及び前記第２スイッチとの間に接続される第３スイッチをさらに備え、かつ前記第３スイッチが前記制御ロジックに接続されて制御され、前記作動モードにおいて、前記制御ロジックは、前記第１比較信号に基づいて前記第３スイッチを導通するように制御し、前記省電力モードにおいて、前記制御ロジックは、前記第２比較信号に基づいて前記第３スイッチを遮断するように制御することを特徴とする、請求項１に記載の基準電圧回路。
前記バイアス発生回路と前記第１スイッチ及び前記第２スイッチとの間に接続される第４スイッチをさらに備え、かつ前記第４スイッチが前記制御ロジックに接続されて制御され、前記作動モードにおいて、前記制御ロジックは、前記第１比較信号に基づいて前記第４スイッチを遮断するように制御し、前記省電力モードにおいて、前記制御ロジックは、前記第２比較信号に基づいて前記第４スイッチを導通するように制御することを特徴とする、請求項２に記載の基準電圧回路。
前記第４スイッチと前記バイアス発生回路との間に接続されるソースフォロワ（ｓｏｕｒｃｅｆｏｌｌｏｗｅｒ）をさらに備え、かつ前記ソースフォロワの第１入力端が前記第２キャパシタに接続され、その第２入力端が前記バイアス発生回路に接続され、前記省電力モードにおいて、前記第１スイッチ及び前記第２スイッチを通過するリーク電流を低減するために用いられることを特徴とする、請求項３に記載の基準電圧回路。
前記第１スイッチがトランジスタであり、前記作動モードにおいて、前記制御ロジックは、前記第１比較信号に基づいて前記第１スイッチのベースが選択的にそのソースと接続されるように制御し、前記省電力モードにおいて、前記制御ロジックは、前記第２比較信号に基づいて前記第１スイッチのベースが選択的に電圧源と接続されるように制御することを特徴とする、請求項１に記載の基準電圧回路。
前記第２スイッチが第２トランジスタであり、前記作動モードにおいて、前記制御ロジックは、前記第１比較信号に基づいて前記第２トランジスタのベースが選択的にそのソースと接続されるように制御し、前記省電力モードにおいて、前記制御ロジックは、前記第２比較信号に基づいて前記第２トランジスタのベースが選択的に電圧源と接続されるように制御することを特徴とする、請求項１に記載の基準電圧回路。
前記バンドギャップ基準電圧回路と前記第３スイッチとの間に接続される緩衝器をさらに備えることを特徴とする、請求項２に記載の基準電圧回路。
前記比較器の出力端と前記制御ロジックの入力端との間に設けられるシュミットトリガーをさらに備えることを特徴とする、請求項１に記載の基準電圧回路。
前記第１キャパシタと前記第２キャパシタの放電率が異なることを特徴とする、請求項１に記載の基準電圧回路。
前記第１キャパシタと前記第２キャパシタの容量値が異なり、かつ前記第１キャパシタと前記第２キャパシタの充放電電流が異なることを特徴とする、請求項９に記載の基準電圧回路。