JP6339280B2 - ハイブリッドメモリのためのシステム、方法及び装置 - Google Patents
ハイブリッドメモリのためのシステム、方法及び装置 Download PDFInfo
- Publication number
- JP6339280B2 JP6339280B2 JP2017157380A JP2017157380A JP6339280B2 JP 6339280 B2 JP6339280 B2 JP 6339280B2 JP 2017157380 A JP2017157380 A JP 2017157380A JP 2017157380 A JP2017157380 A JP 2017157380A JP 6339280 B2 JP6339280 B2 JP 6339280B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- logic
- die
- error
- portions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 title claims description 449
- 238000000034 method Methods 0.000 title claims description 34
- 238000012545 processing Methods 0.000 claims description 58
- 230000003044 adaptive effect Effects 0.000 claims description 17
- 238000012360 testing method Methods 0.000 claims description 16
- 230000008859 change Effects 0.000 claims description 10
- 238000012937 correction Methods 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 4
- 239000000758 substrate Substances 0.000 description 41
- 238000010586 diagram Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 14
- 241000724291 Tobacco streak virus Species 0.000 description 8
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000003491 array Methods 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000010397 one-hybrid screening Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000013459 approach Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 1
- 238000004590 computer program Methods 0.000 description 1
- 238000013101 initial test Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Algebra (AREA)
- Pure & Applied Mathematics (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- Memory System (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
本発明の他の態様は、第1サイドを有するパッケージ基板と、前記パッケージ基板に付属するハイブリッドメモリバッファチップであって、プロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、前記パッケージ基板に垂直方向にスタックされ、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを有する1以上のメモリタイルと、を有する記憶装置に関する。
本発明の更なる他の態様は、プロセッサと、高速インターコネクトを介し前記プロセッサに接続されるメモリ装置と、を有するシステムであって、前記メモリ装置は、第1サイドを有するパッケージ基板と、前記パッケージ基板の第1サイドに付属するハイブリッドメモリバッファチップであって、プロセッサとのHSIO(High Speed Input/Output)インタフェースをサポートするHSIOロジックと、前記HSIOインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、前記ハイブリッドメモリバッファチップに垂直方向にスタックされ、各メモリタイルがメモリアレイとタイル入出力(IO)ロジックとを有する1以上のメモリタイルと、を有するシステムに関する。
フルハイブリッドメモリバッファ300は、部分的にはフルハイブリッドメモリバッファ300のサイズのため、各メモリストレイタム306〜312への電力提供を完全に制御する。例えば、S−to−S(Silicon−to−Silicon)EC(Electrical Connection)の一部は、電力供給ラインである。いくつかの実施例では、S−to−S EC304はソルダバンプを有し、他の実施例では、他の結合技術を有してもよい。S−to−S EC304を介しパッケージ基板302から経由した各ラインがフルハイブリッドメモリバッファ300に到着するため、メモリバッファは、スイッチオンし、ストレイタムのスタックから構成される装置全体、個別のメモリストレイタム、又は可能性としては所与のメモリストレイタム内の各タイルにさえ電力供給する電力ゲーティングスキームを実装してもよい。
102 システムボード
104 CPU
Claims (20)
- 入出力(IO)インタフェース及びパケット処理をサポートするロジックを有するロジックダイと、
前記ロジックダイ上にスタックされる複数のメモリダイであって、前記メモリダイはそれぞれメモリダイ部分を有し、各メモリダイ部分はメモリアレイ及びIOロジックを有する、複数のメモリダイと、
を有するメモリ装置であって、
前記ロジックダイは更に、複数のロジック部分を有し、
各ロジック部分は、前記メモリダイ部分の垂直方向に揃えられたメモリダイ部分とスルーシリコンビアを介し結合され、
各ロジック部分は、
前記複数のメモリダイのメモリアレイのテストを提供するBIST(Built−In Self Test)ロジックと、
前記複数のメモリダイの1つ以上のメモリダイ部分のメモリアレイにおいて発生したソフトエラー及びハードエラーを処理する能力を提供する動的エラー回避ロジックを有し、
前記ロジックダイの動的エラー回避ロジックは、前記複数のメモリダイのメモリアレイにおいて発生したエラーをチェックするための誤りチェック訂正(ECC)ロジックと、冗長制御ロジックとを有し、
前記ソフトエラー及びハードエラーの処理は、前記ロジックダイの前記動的エラー回避ロジックが、前記ロジックダイのECCロジックを利用してソフトエラーを訂正することを試みることを含む、第1の方法により前記複数のメモリダイにおけるソフトエラーを処理し、前記ロジックダイの冗長制御ロジックを利用して前記1つ以上のメモリダイ部分のメモリアレイにおけるハードエラーを処理することを含む、第2の方法によりハードエラーを処理することを含むメモリ装置。 - 前記ECCロジックは、BCH(Bose,Ray−Chaudhuri,and Hocquenghem)エラー訂正コードを有する、請求項1記載のメモリ装置。
- 前記冗長制御ロジックを利用してハードエラーを処理することは、前記冗長制御ロジックが、特定のテスト結果に応答して、メモリダイ部分のメモリアレイの1以上の部分をシャットダウンすることを含む、請求項1記載のメモリ装置。
- 前記動的エラー回避ロジックの前記冗長制御ロジックによるメモリアレイの一部のシャットダウンは永続的である、請求項3記載のメモリ装置。
- 前記冗長制御ロジックによるメモリアレイの1つ以上の部分のシャットダウンは、メモリのカラムのシャットダウンを含む、請求項3記載のメモリ装置。
- 前記動的エラー回避ロジックの前記冗長制御ロジックは、前記複数のメモリダイの前記1つ以上のメモリダイ部分のメモリアレイにおけるシャットダウンのためメモリの部分を追跡するマルチプレクサロジックを有する、請求項3記載のメモリ装置。
- 前記ロジックダイの前記動的エラー回避ロジックは更に、メモリページ又はローを無効にするキャッシュライン無効ロジックを有する、請求項1記載のメモリ装置。
- 前記ロジックダイは更にタグキャッシュを有する、請求項7記載のメモリ装置。
- 前記ロジックダイのロジックは更に、前記IOインタフェースをサポートするIOロジックと、前記パケット処理をサポートするパケット処理ロジックとを有する、請求項1記載のメモリ装置。
- 当該メモリ装置は、2つ以上のレベルのメモリを有する計算システムにおける第1レベルメモリを提供し、前記計算システムは当該メモリ装置の外部の第2レベルメモリを有し、前記第2レベルメモリは複数のメモリブロックを有する、請求項1記載のメモリ装置。
- 前記ロジックダイは更に、前記メモリダイに送られる電力を変更するよう動作可能な適応的電力ロジックと、メモリリフレッシュ間の時間を変更するよう動作可能な適応的リフレッシュロジックとの1つ以上を有する、請求項1記載のメモリ装置。
- プロセッサと、
インターコネクトを介し前記プロセッサに結合されるメモリ装置と、
を有するシステムであって、
前記メモリ装置は、
プロセッサとの入出力(IO)インタフェース及びパケット処理をサポートするロジックを有するロジックダイと、
前記ロジックダイ上にスタックされる複数のメモリダイであって、前記メモリダイはそれぞれメモリダイ部分を有し、各メモリダイ部分はメモリアレイ及びIOロジックを有する、複数のメモリダイと、
を有し、
前記ロジックダイは更に、複数のロジック部分を有し、
各ロジック部分は、前記メモリダイ部分の垂直方向に揃えられたメモリダイ部分とスルーシリコンビアを介し結合され、
各ロジック部分は、
前記メモリダイのメモリアレイのテストを提供するBIST(Built−In Self Test)ロジックと、
前記複数のメモリダイの1つ以上のメモリダイ部分のメモリアレイにおいて発生したソフトエラー及びハードエラーを処理する能力を提供する動的エラー回避ロジックとを有し、
前記ロジックダイの動的エラー回避ロジックは、メモリにおいて発生したエラーをチェックするための誤りチェック訂正(ECC)ロジックと、冗長制御ロジックとを有し、
前記ソフトエラー及びハードエラーの処理は、前記ロジックダイの前記動的エラー回避ロジックが、前記ロジックダイのECCロジックを利用してソフトエラーを訂正することを試みることを含む、第1の方法によりソフトエラーを処理し、前記ロジックダイの冗長制御ロジックを利用して前記1つ以上のメモリダイ部分のメモリアレイにおけるハードエラーを処理することを含む、第2の方法によりハードエラーを処理することを含むシステム。 - 前記冗長制御ロジックを利用してハードエラーを処理することは、前記冗長制御ロジックが、特定のテスト結果に応答して、メモリダイ部分のメモリアレイの1つ以上の部分をシャットダウンすることを含む、請求項12記載のシステム。
- 前記動的エラー回避ロジックの前記冗長制御ロジックによるメモリアレイの一部のシャットダウンは永続的である、請求項13記載のシステム。
- 前記動的エラー回避ロジックの前記冗長制御ロジックは、前記複数のメモリダイの前記1つ以上のメモリダイ部分のメモリアレイにおけるシャットダウンのためメモリの部分を追跡するマルチプレクサロジックを有する、請求項13記載のシステム。
- 前記プロセッサに通信接続されるネットワークインタフェースを更に有する、請求項12記載のシステム。
- 入出力(IO)インタフェース及びパケット処理をサポートするロジックを有するロジックダイと、
前記ロジックダイ上にスタックされる複数のメモリダイであって、前記複数のメモリダイはそれぞれ複数のメモリタイルを有し、前記複数のメモリダイにわたって前記メモリダイの垂直方向に揃えられたメモリダイは、メモリタイルの各カラムを形成し、メモリタイルのカラムの各メモリタイルはメモリアレイ及びIOロジックを有する、複数のメモリダイと、
を有する装置であって、
前記ロジックダイは更に、複数のロジック部分を有し、
各ロジック部分は、メモリタイルの各カラムとスルーシリコンビアを介し結合され、
各ロジック部分は、
前記メモリダイのメモリアレイのテストを提供するBIST(Built−In Self Test)ロジックと、
前記複数のメモリダイのメモリタイルのメモリアレイにおいて発生したソフトエラー及びハードエラーを処理する能力を提供する動的エラー回避ロジックとを有し、
前記ロジックダイの前記動的エラー回避ロジックは、メモリにおいて発生したエラーをチェックするエラーチェック訂正(ECC)ロジックと冗長制御ロジックとを有し、
前記ソフトエラー及びハードエラーの処理は、前記ロジックダイの前記動的エラー回避ロジックが、前記ロジックダイの前記ECCロジックを利用してソフトエラーを訂正することを試みることを含む、第1の方法によりソフトエラーを処理し、前記ロジックダイの前記冗長制御ロジックを利用して前記1つ以上のメモリダイ部分のメモリアレイにおけるハードエラーを処理することを含む、第2の方法によりハードエラーを処理することを含む装置。 - 前記冗長制御ロジックを利用してハードエラーを処理することは、前記ロジックダイの前記冗長制御ロジックが、特定のテスト結果に応答して、メモリタイルのメモリアレイの1以上の部分をシャットダウンすることを含む、請求項17記載の装置。
- 前記動的エラー回避ロジックの前記冗長制御ロジックによるメモリアレイの一部のシャットダウンは永続的である、請求項18記載の装置。
- 前記動的エラー回避ロジックの前記冗長制御ロジックは、前記複数のメモリダイの前記メモリタイルのメモリアレイにおけるシャットダウンのためメモリの部分を追跡するマルチプレクサロジックを有する、請求項18記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/655,590 | 2009-12-31 | ||
US12/655,590 US8612809B2 (en) | 2009-12-31 | 2009-12-31 | Systems, methods, and apparatuses for stacked memory |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015200976A Division JP2016027498A (ja) | 2009-12-31 | 2015-10-09 | ハイブリッドメモリのためのシステム、方法及び装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017224382A JP2017224382A (ja) | 2017-12-21 |
JP6339280B2 true JP6339280B2 (ja) | 2018-06-06 |
Family
ID=44188959
Family Applications (4)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012547101A Active JP5676644B2 (ja) | 2009-12-31 | 2010-12-10 | ハイブリッドメモリのためのシステム、方法及び装置 |
JP2014262730A Active JP5869097B2 (ja) | 2009-12-31 | 2014-12-25 | ハイブリッドメモリのためのシステム、方法及び装置 |
JP2015200976A Pending JP2016027498A (ja) | 2009-12-31 | 2015-10-09 | ハイブリッドメモリのためのシステム、方法及び装置 |
JP2017157380A Active JP6339280B2 (ja) | 2009-12-31 | 2017-08-17 | ハイブリッドメモリのためのシステム、方法及び装置 |
Family Applications Before (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012547101A Active JP5676644B2 (ja) | 2009-12-31 | 2010-12-10 | ハイブリッドメモリのためのシステム、方法及び装置 |
JP2014262730A Active JP5869097B2 (ja) | 2009-12-31 | 2014-12-25 | ハイブリッドメモリのためのシステム、方法及び装置 |
JP2015200976A Pending JP2016027498A (ja) | 2009-12-31 | 2015-10-09 | ハイブリッドメモリのためのシステム、方法及び装置 |
Country Status (7)
Country | Link |
---|---|
US (6) | US8612809B2 (ja) |
EP (3) | EP3029679A1 (ja) |
JP (4) | JP5676644B2 (ja) |
KR (1) | KR101454090B1 (ja) |
CN (2) | CN104575568B (ja) |
TW (2) | TWI517179B (ja) |
WO (1) | WO2011081846A2 (ja) |
Families Citing this family (118)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5559507B2 (ja) * | 2009-10-09 | 2014-07-23 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びこれを備える情報処理システム |
US8612809B2 (en) | 2009-12-31 | 2013-12-17 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
US8650446B2 (en) * | 2010-03-24 | 2014-02-11 | Apple Inc. | Management of a non-volatile memory based on test quality |
US8582373B2 (en) * | 2010-08-31 | 2013-11-12 | Micron Technology, Inc. | Buffer die in stacks of memory dies and methods |
US8191034B1 (en) * | 2010-09-23 | 2012-05-29 | Cadence Design Systems, Inc. | Method and system for measuring terminal compatibility and alignment |
US8612676B2 (en) | 2010-12-22 | 2013-12-17 | Intel Corporation | Two-level system main memory |
US8607089B2 (en) | 2011-05-19 | 2013-12-10 | Intel Corporation | Interface for storage device access over memory bus |
WO2013048385A1 (en) | 2011-09-28 | 2013-04-04 | Intel Corporation | Maximum-likelihood decoder in a memory controller for synchronization |
CN103946814B (zh) | 2011-09-30 | 2017-06-06 | 英特尔公司 | 计算机***中的非易失性随机存取存储器的自主初始化 |
CN103946826B (zh) | 2011-09-30 | 2019-05-31 | 英特尔公司 | 用于在公共存储器通道上实现多级存储器层级的设备和方法 |
WO2013048503A1 (en) | 2011-09-30 | 2013-04-04 | Intel Corporation | Apparatus and method for implementing a multi-level memory hierarchy having different operating modes |
EP2761476B1 (en) | 2011-09-30 | 2017-10-25 | Intel Corporation | Apparatus, method and system that stores bios in non-volatile random access memory |
WO2013048493A1 (en) | 2011-09-30 | 2013-04-04 | Intel Corporation | Memory channel that supports near memory and far memory access |
US9529708B2 (en) | 2011-09-30 | 2016-12-27 | Intel Corporation | Apparatus for configuring partitions within phase change memory of tablet computer with integrated memory controller emulating mass storage to storage driver based on request from software |
US9600407B2 (en) | 2011-09-30 | 2017-03-21 | Intel Corporation | Generation of far memory access signals based on usage statistic tracking |
CN103946824B (zh) | 2011-11-22 | 2016-08-24 | 英特尔公司 | 一种用于非易失性随机访问存储器的访问控制方法、装置及*** |
CN103975287B (zh) | 2011-12-13 | 2017-04-12 | 英特尔公司 | 使用非易失性随机存取存储器的服务器中的增强***睡眠状态支持 |
US9958926B2 (en) | 2011-12-13 | 2018-05-01 | Intel Corporation | Method and system for providing instant responses to sleep state transitions with non-volatile random access memory |
WO2013095385A1 (en) | 2011-12-20 | 2013-06-27 | Intel Corporation | Apparatus and method for phase change memory drift management |
KR101915073B1 (ko) | 2011-12-20 | 2018-11-06 | 인텔 코포레이션 | 2-레벨 메모리 계층구조에서 메모리측 캐쉬의 동적인 부분적 전원 차단 |
CN103999067A (zh) | 2011-12-21 | 2014-08-20 | 英特尔公司 | 以多个非易失性存储器为特征的高性能存储结构和*** |
DE112011106032B4 (de) | 2011-12-22 | 2022-06-15 | Intel Corporation | Energieeinsparung durch Speicherkanal-Abschaltung |
US20130166672A1 (en) * | 2011-12-22 | 2013-06-27 | International Business Machines Corporation | Physically Remote Shared Computer Memory |
CN104137084B (zh) | 2011-12-28 | 2017-08-11 | 英特尔公司 | 提高耐久性和抗攻击性的用于pcm缓存的有效动态随机化地址重映射 |
US9236143B2 (en) | 2011-12-28 | 2016-01-12 | Intel Corporation | Generic address scrambler for memory circuit test engine |
US8645777B2 (en) | 2011-12-29 | 2014-02-04 | Intel Corporation | Boundary scan chain for stacked memory |
TWI602181B (zh) * | 2012-02-29 | 2017-10-11 | 三星電子股份有限公司 | 記憶體系統以及使用測試元件傳輸失效位址至記憶體元件的操作方法 |
US9953725B2 (en) | 2012-02-29 | 2018-04-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of operating the same |
US9087613B2 (en) | 2012-02-29 | 2015-07-21 | Samsung Electronics Co., Ltd. | Device and method for repairing memory cell and memory system including the device |
KR102076584B1 (ko) * | 2012-10-22 | 2020-04-07 | 삼성전자주식회사 | 메모리 셀을 리페어 하는 방법과 장치 및 이를 포함하는 메모리 시스템 |
US8587340B2 (en) * | 2012-03-27 | 2013-11-19 | Micron Technology, Inc. | Apparatuses including scalable drivers and methods |
DE112012006172B4 (de) | 2012-03-30 | 2020-12-03 | Intel Corporation | Generischer Adressen-Scrambler für Speicherschaltungs-Testengine |
JP5980556B2 (ja) * | 2012-04-27 | 2016-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9252996B2 (en) | 2012-06-21 | 2016-02-02 | Micron Technology, Inc. | Apparatuses and methods to change information values |
US10303618B2 (en) * | 2012-09-25 | 2019-05-28 | International Business Machines Corporation | Power savings via dynamic page type selection |
US8830716B2 (en) * | 2012-09-29 | 2014-09-09 | Intel Corporation | Intelligent far memory bandwith scaling |
US9298395B2 (en) * | 2012-10-22 | 2016-03-29 | Globalfoundries Inc. | Memory system connector |
EP2915049B1 (en) | 2012-10-30 | 2020-03-04 | Hewlett-Packard Enterprise Development LP | Smart memory buffers |
US9354875B2 (en) * | 2012-12-27 | 2016-05-31 | Intel Corporation | Enhanced loop streaming detector to drive logic optimization |
US20140189227A1 (en) * | 2012-12-28 | 2014-07-03 | Samsung Electronics Co., Ltd. | Memory device and a memory module having the same |
KR102029682B1 (ko) | 2013-03-15 | 2019-10-08 | 삼성전자주식회사 | 반도체 장치 및 반도체 패키지 |
US9679615B2 (en) * | 2013-03-15 | 2017-06-13 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
US11074169B2 (en) * | 2013-07-03 | 2021-07-27 | Micron Technology, Inc. | Programmed memory controlled data movement and timing within a main memory device |
US9338918B2 (en) | 2013-07-10 | 2016-05-10 | Samsung Electronics Co., Ltd. | Socket interposer and computer system using the socket interposer |
US9147438B2 (en) | 2013-10-23 | 2015-09-29 | Qualcomm Incorporated | Monolithic three dimensional (3D) integrated circuits (ICs) (3DICs) with vertical memory components, related systems and methods |
US9910484B2 (en) * | 2013-11-26 | 2018-03-06 | Intel Corporation | Voltage regulator training |
JP2015141725A (ja) * | 2014-01-28 | 2015-08-03 | マイクロン テクノロジー, インク. | 半導体装置及びこれを備える情報処理システム |
US9237670B2 (en) | 2014-02-26 | 2016-01-12 | Samsung Electronics Co., Ltd. | Socket interposer and computer system using the socket |
KR102192539B1 (ko) * | 2014-05-21 | 2020-12-18 | 삼성전자주식회사 | 반도체 장치 및 이의 프로그램 방법 |
US10204047B2 (en) | 2015-03-27 | 2019-02-12 | Intel Corporation | Memory controller for multi-level system memory with coherency unit |
KR102296738B1 (ko) * | 2015-06-01 | 2021-09-01 | 삼성전자 주식회사 | 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 에러 정정 방법 |
KR102290020B1 (ko) * | 2015-06-05 | 2021-08-19 | 삼성전자주식회사 | 스택드 칩 구조에서 소프트 데이터 페일 분석 및 구제 기능을 제공하는 반도체 메모리 장치 |
US10387259B2 (en) | 2015-06-26 | 2019-08-20 | Intel Corporation | Instant restart in non volatile system memory computing systems with embedded programmable data checking |
US10073659B2 (en) | 2015-06-26 | 2018-09-11 | Intel Corporation | Power management circuit with per activity weighting and multiple throttle down thresholds |
US20170060434A1 (en) * | 2015-08-27 | 2017-03-02 | Samsung Electronics Co., Ltd. | Transaction-based hybrid memory module |
US10740116B2 (en) * | 2015-09-01 | 2020-08-11 | International Business Machines Corporation | Three-dimensional chip-based regular expression scanner |
US10108549B2 (en) | 2015-09-23 | 2018-10-23 | Intel Corporation | Method and apparatus for pre-fetching data in a system having a multi-level system memory |
US10185501B2 (en) | 2015-09-25 | 2019-01-22 | Intel Corporation | Method and apparatus for pinning memory pages in a multi-level system memory |
US10261901B2 (en) | 2015-09-25 | 2019-04-16 | Intel Corporation | Method and apparatus for unneeded block prediction in a computing system having a last level cache and a multi-level system memory |
CN116560563A (zh) | 2015-10-01 | 2023-08-08 | 拉姆伯斯公司 | 具有高速缓存的存储器模块操作的存储器*** |
US9792224B2 (en) | 2015-10-23 | 2017-10-17 | Intel Corporation | Reducing latency by persisting data relationships in relation to corresponding data in persistent memory |
US10033411B2 (en) | 2015-11-20 | 2018-07-24 | Intel Corporation | Adjustable error protection for stored data |
US10095618B2 (en) | 2015-11-25 | 2018-10-09 | Intel Corporation | Memory card with volatile and non volatile memory space having multiple usage model configurations |
US10275160B2 (en) | 2015-12-21 | 2019-04-30 | Intel Corporation | Method and apparatus to enable individual non volatile memory express (NVME) input/output (IO) Queues on differing network addresses of an NVME controller |
US9747041B2 (en) | 2015-12-23 | 2017-08-29 | Intel Corporation | Apparatus and method for a non-power-of-2 size cache in a first level memory device to cache data present in a second level memory device |
CN109684653B (zh) * | 2017-10-19 | 2023-12-22 | 成都海存艾匹科技有限公司 | 含有可编程计算单元的可编程门阵列封装 |
US10007606B2 (en) | 2016-03-30 | 2018-06-26 | Intel Corporation | Implementation of reserved cache slots in computing system having inclusive/non inclusive tracking and two level system memory |
US10185619B2 (en) | 2016-03-31 | 2019-01-22 | Intel Corporation | Handling of error prone cache line slots of memory side cache of multi-level system memory |
US10073787B2 (en) * | 2016-04-18 | 2018-09-11 | Via Alliance Semiconductor Co., Ltd. | Dynamic powering of cache memory by ways within multiple set groups based on utilization trends |
KR102533236B1 (ko) | 2016-06-20 | 2023-05-17 | 삼성전자주식회사 | 개선된 레이턴시를 갖는 메모리 장치 및 그것의 동작 방법 |
JP2019520636A (ja) * | 2016-06-27 | 2019-07-18 | アップル インコーポレイテッドApple Inc. | 高密度低バンド幅メモリと低密度高バンド幅メモリを組み合わせたメモリシステム |
US10120806B2 (en) | 2016-06-27 | 2018-11-06 | Intel Corporation | Multi-level system memory with near memory scrubbing based on predicted far memory idle time |
KR102612003B1 (ko) | 2016-07-11 | 2023-12-08 | 삼성전자주식회사 | 솔리드 스테이트 드라이브 장치 및 이를 포함하는 저장 시스템 |
US10241906B1 (en) * | 2016-07-30 | 2019-03-26 | EMC IP Holding Company LLC | Memory subsystem to augment physical memory of a computing system |
US10387303B2 (en) * | 2016-08-16 | 2019-08-20 | Western Digital Technologies, Inc. | Non-volatile storage system with compute engine to accelerate big data applications |
US10200376B2 (en) | 2016-08-24 | 2019-02-05 | Intel Corporation | Computer product, method, and system to dynamically provide discovery services for host nodes of target systems and storage resources in a network |
US10176116B2 (en) | 2016-09-28 | 2019-01-08 | Intel Corporation | Computer product, method, and system to provide discovery services to discover target storage resources and register a configuration of virtual target storage resources mapping to the target storage resources and an access control list of host nodes allowed to access the virtual target storage resources |
US9818457B1 (en) * | 2016-09-30 | 2017-11-14 | Intel Corporation | Extended platform with additional memory module slots per CPU socket |
US10216657B2 (en) | 2016-09-30 | 2019-02-26 | Intel Corporation | Extended platform with additional memory module slots per CPU socket and configured for increased performance |
US10915453B2 (en) | 2016-12-29 | 2021-02-09 | Intel Corporation | Multi level system memory having different caching structures and memory controller that supports concurrent look-up into the different caching structures |
US10445261B2 (en) | 2016-12-30 | 2019-10-15 | Intel Corporation | System memory having point-to-point link that transports compressed traffic |
US10318381B2 (en) * | 2017-03-29 | 2019-06-11 | Micron Technology, Inc. | Selective error rate information for multidimensional memory |
US10185652B2 (en) | 2017-05-26 | 2019-01-22 | Micron Technology, Inc. | Stack access control for memory device |
JP6866785B2 (ja) * | 2017-06-29 | 2021-04-28 | 富士通株式会社 | プロセッサおよびメモリアクセス方法 |
US10304814B2 (en) | 2017-06-30 | 2019-05-28 | Intel Corporation | I/O layout footprint for multiple 1LM/2LM configurations |
KR102395463B1 (ko) * | 2017-09-27 | 2022-05-09 | 삼성전자주식회사 | 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법 |
US11188467B2 (en) | 2017-09-28 | 2021-11-30 | Intel Corporation | Multi-level system memory with near memory capable of storing compressed cache lines |
US11301378B2 (en) | 2017-10-12 | 2022-04-12 | Rambus Inc. | Nonvolatile physical memory with DRAM cache and mapping thereof |
US10269445B1 (en) * | 2017-10-22 | 2019-04-23 | Nanya Technology Corporation | Memory device and operating method thereof |
US10297304B1 (en) * | 2017-11-12 | 2019-05-21 | Nanya Technology Corporation | Memory device and operating method thereof |
US10860244B2 (en) | 2017-12-26 | 2020-12-08 | Intel Corporation | Method and apparatus for multi-level memory early page demotion |
US10541010B2 (en) * | 2018-03-19 | 2020-01-21 | Micron Technology, Inc. | Memory device with configurable input/output interface |
US11099995B2 (en) | 2018-03-28 | 2021-08-24 | Intel Corporation | Techniques for prefetching data to a first level of memory of a hierarchical arrangement of memory |
KR102512754B1 (ko) | 2018-03-30 | 2023-03-23 | 삼성전자주식회사 | 관통 전극을 통해 전송되는 제어 신호를 이용하여 데이터를 샘플링하는 메모리 장치 |
CN109472099A (zh) * | 2018-11-19 | 2019-03-15 | 郑州云海信息技术有限公司 | 一种服务器的印刷电路板及制作方法 |
KR20200081045A (ko) * | 2018-12-27 | 2020-07-07 | 삼성전자주식회사 | 3차원 적층 메모리 장치 및 그 동작 방법 |
US11157374B2 (en) * | 2018-12-28 | 2021-10-26 | Intel Corporation | Technologies for efficient reliable compute operations for mission critical applications |
US10606775B1 (en) * | 2018-12-28 | 2020-03-31 | Micron Technology, Inc. | Computing tile |
US10978426B2 (en) * | 2018-12-31 | 2021-04-13 | Micron Technology, Inc. | Semiconductor packages with pass-through clock traces and associated systems and methods |
US11055228B2 (en) | 2019-01-31 | 2021-07-06 | Intel Corporation | Caching bypass mechanism for a multi-level memory |
CN113767435A (zh) * | 2019-02-22 | 2021-12-07 | 美光科技公司 | 存储器装置接口及方法 |
US11139270B2 (en) | 2019-03-18 | 2021-10-05 | Kepler Computing Inc. | Artificial intelligence processor with three-dimensional stacked memory |
US11836102B1 (en) | 2019-03-20 | 2023-12-05 | Kepler Computing Inc. | Low latency and high bandwidth artificial intelligence processor |
KR102679095B1 (ko) | 2019-05-30 | 2024-07-01 | 삼성전자주식회사 | 반도체 패키지 |
US11844223B1 (en) | 2019-05-31 | 2023-12-12 | Kepler Computing Inc. | Ferroelectric memory chiplet as unified memory in a multi-dimensional packaging |
US11043472B1 (en) | 2019-05-31 | 2021-06-22 | Kepler Compute Inc. | 3D integrated ultra high-bandwidth memory |
US11144228B2 (en) * | 2019-07-11 | 2021-10-12 | Micron Technology, Inc. | Circuit partitioning for a memory device |
CN110968529A (zh) * | 2019-11-28 | 2020-04-07 | 深圳忆联信息***有限公司 | 无缓存固态硬盘的实现方法、装置、计算机设备及存储介质 |
KR20220119697A (ko) * | 2019-12-27 | 2022-08-30 | 마이크론 테크놀로지, 인크. | 뉴로모픽 메모리 장치 및 방법 |
WO2021138329A1 (en) | 2019-12-30 | 2021-07-08 | Micron Technology, Inc. | Memory device interface and method |
CN114902332A (zh) | 2019-12-31 | 2022-08-12 | 美光科技公司 | 存储器模块多端口缓冲技术 |
US11410737B2 (en) * | 2020-01-10 | 2022-08-09 | Micron Technology, Inc. | Power regulation for memory systems |
KR20210093612A (ko) | 2020-01-20 | 2021-07-28 | 삼성전자주식회사 | 차단층을 포함하는 반도체 패키지 |
US11954040B2 (en) * | 2020-06-15 | 2024-04-09 | Arm Limited | Cache memory architecture |
WO2022015741A1 (en) * | 2020-07-14 | 2022-01-20 | Micron Technology, Inc. | Multiplexed memory device interface and method |
US20210335393A1 (en) * | 2021-07-09 | 2021-10-28 | Intel Corporation | Stacked memory chip solution with reduced package inputs/outputs (i/os) |
US11791233B1 (en) | 2021-08-06 | 2023-10-17 | Kepler Computing Inc. | Ferroelectric or paraelectric memory and logic chiplet with thermal management in a multi-dimensional packaging |
KR102583916B1 (ko) | 2021-10-26 | 2023-09-26 | 연세대학교 산학협력단 | 저전력 테스트를 위한 스캔 상관관계 기반 스캔 클러스터 리오더링 방법 및 장치 |
Family Cites Families (56)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3273119A (en) * | 1961-08-21 | 1966-09-13 | Bell Telephone Labor Inc | Digital error correcting systems |
JPS6465650A (en) * | 1987-09-04 | 1989-03-10 | Hitachi Ltd | Error detecting device for storage device |
JPH0420504Y2 (ja) | 1987-10-19 | 1992-05-11 | ||
DE69034227T2 (de) * | 1989-04-13 | 2007-05-03 | Sandisk Corp., Sunnyvale | EEprom-System mit Blocklöschung |
JPH02302856A (ja) | 1989-05-18 | 1990-12-14 | Nec Field Service Ltd | キャッシュメモリ縮退方式 |
JPH03273673A (ja) * | 1990-03-23 | 1991-12-04 | Matsushita Electron Corp | 半導体装置 |
US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
US5568437A (en) * | 1995-06-20 | 1996-10-22 | Vlsi Technology, Inc. | Built-in self test for integrated circuits having read/write memory |
KR100313514B1 (ko) * | 1999-05-11 | 2001-11-17 | 김영환 | 하이브리드 메모리 장치 |
JP3799197B2 (ja) | 1999-08-26 | 2006-07-19 | 株式会社東芝 | 半導体記憶装置 |
US7266634B2 (en) * | 2000-01-05 | 2007-09-04 | Rambus Inc. | Configurable width buffered module having flyby elements |
US20050066968A1 (en) * | 2000-08-01 | 2005-03-31 | Shofner Frederick M. | Generation, delivery, measurement and control of aerosol boli for diagnostics and treatments of the respiratory/pulmonary tract of a patient |
JP4497683B2 (ja) * | 2000-09-11 | 2010-07-07 | ローム株式会社 | 集積回路装置 |
US6483764B2 (en) * | 2001-01-16 | 2002-11-19 | International Business Machines Corporation | Dynamic DRAM refresh rate adjustment based on cell leakage monitoring |
US6373758B1 (en) * | 2001-02-23 | 2002-04-16 | Hewlett-Packard Company | System and method of operating a programmable column fail counter for redundancy allocation |
JP4262912B2 (ja) * | 2001-10-16 | 2009-05-13 | Necエレクトロニクス株式会社 | 半導体記憶装置 |
TW556961U (en) * | 2002-12-31 | 2003-10-01 | Advanced Semiconductor Eng | Multi-chip stack flip-chip package |
JP4137757B2 (ja) * | 2003-10-01 | 2008-08-20 | 株式会社日立製作所 | ネットワーク変換器及び情報処理システム |
JP4272968B2 (ja) * | 2003-10-16 | 2009-06-03 | エルピーダメモリ株式会社 | 半導体装置および半導体チップ制御方法 |
JP3896112B2 (ja) * | 2003-12-25 | 2007-03-22 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
US7085152B2 (en) | 2003-12-29 | 2006-08-01 | Intel Corporation | Memory system segmented power supply and control |
US7577859B2 (en) * | 2004-02-20 | 2009-08-18 | International Business Machines Corporation | System and method of controlling power consumption in an electronic system by applying a uniquely determined minimum operating voltage to an integrated circuit rather than a predetermined nominal voltage selected for a family of integrated circuits |
JP4569182B2 (ja) * | 2004-03-19 | 2010-10-27 | ソニー株式会社 | 半導体装置 |
US7557941B2 (en) * | 2004-05-27 | 2009-07-07 | Silverbrook Research Pty Ltd | Use of variant and base keys with three or more entities |
US7680966B1 (en) * | 2004-06-29 | 2010-03-16 | National Semiconductor Corporation | Memory interface including generation of timing signals for memory operation |
US7451282B2 (en) * | 2005-03-09 | 2008-11-11 | Dolphin Interconnect Solutions North America Inc. | System and method for storing a sequential data stream |
JP4216825B2 (ja) * | 2005-03-22 | 2009-01-28 | 株式会社日立製作所 | 半導体パッケージ |
JP4309368B2 (ja) * | 2005-03-30 | 2009-08-05 | エルピーダメモリ株式会社 | 半導体記憶装置 |
JP4401319B2 (ja) * | 2005-04-07 | 2010-01-20 | 株式会社日立製作所 | Dram積層パッケージ並びにdram積層パッケージの試験および救済方法 |
US7827345B2 (en) * | 2005-08-04 | 2010-11-02 | Joel Henry Hinrichs | Serially interfaced random access memory |
US7327592B2 (en) * | 2005-08-30 | 2008-02-05 | Micron Technology, Inc. | Self-identifying stacked die semiconductor components |
US7464225B2 (en) * | 2005-09-26 | 2008-12-09 | Rambus Inc. | Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology |
JP2007273072A (ja) * | 2006-03-09 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置および半導体装置 |
JP2007280562A (ja) * | 2006-04-11 | 2007-10-25 | Sharp Corp | リフレッシュ制御装置 |
US7716411B2 (en) * | 2006-06-07 | 2010-05-11 | Microsoft Corporation | Hybrid memory device with single interface |
JP2008140220A (ja) * | 2006-12-04 | 2008-06-19 | Nec Corp | 半導体装置 |
US20080136002A1 (en) * | 2006-12-07 | 2008-06-12 | Advanced Chip Engineering Technology Inc. | Multi-chips package and method of forming the same |
EP4254413A3 (en) * | 2006-12-14 | 2023-12-27 | Rambus Inc. | Multi-die memory device |
US7672178B2 (en) * | 2006-12-29 | 2010-03-02 | Intel Corporation | Dynamic adaptive read return of DRAM data |
US20090006757A1 (en) * | 2007-06-29 | 2009-01-01 | Abhishek Singhal | Hierarchical cache tag architecture |
US7813210B2 (en) * | 2007-08-16 | 2010-10-12 | Unity Semiconductor Corporation | Multiple-type memory |
US7623365B2 (en) * | 2007-08-29 | 2009-11-24 | Micron Technology, Inc. | Memory device interface methods, apparatus, and systems |
WO2009051917A1 (en) * | 2007-10-15 | 2009-04-23 | Joseph Schweiray Lee | Providing error correction to unwritten pages and for identifying unwritten pages in flash memory |
US8059443B2 (en) * | 2007-10-23 | 2011-11-15 | Hewlett-Packard Development Company, L.P. | Three-dimensional memory module architectures |
US7383475B1 (en) * | 2007-10-29 | 2008-06-03 | International Business Machines Corporation | Design structure for memory array repair where repair logic cannot operate at same operating condition as array |
JP2009116978A (ja) * | 2007-11-08 | 2009-05-28 | Nec Computertechno Ltd | 半導体記憶装置 |
KR101393311B1 (ko) * | 2008-03-19 | 2014-05-12 | 삼성전자주식회사 | 프로세스 변화량을 보상하는 멀티 칩 패키지 메모리 |
US20090282308A1 (en) * | 2008-05-09 | 2009-11-12 | Jan Gutsche | Memory Cell Arrangement and Method for Reading State Information From a Memory Cell Bypassing an Error Detection Circuit |
US8060719B2 (en) * | 2008-05-28 | 2011-11-15 | Micron Technology, Inc. | Hybrid memory management |
US7979757B2 (en) * | 2008-06-03 | 2011-07-12 | Micron Technology, Inc. | Method and apparatus for testing high capacity/high bandwidth memory devices |
US8283771B2 (en) * | 2008-06-30 | 2012-10-09 | Intel Corporation | Multi-die integrated circuit device and method |
JP2010021306A (ja) * | 2008-07-10 | 2010-01-28 | Hitachi Ltd | 半導体装置 |
US7929368B2 (en) * | 2008-12-30 | 2011-04-19 | Micron Technology, Inc. | Variable memory refresh devices and methods |
US9105323B2 (en) * | 2009-01-23 | 2015-08-11 | Micron Technology, Inc. | Memory device power managers and methods |
US8018752B2 (en) * | 2009-03-23 | 2011-09-13 | Micron Technology, Inc. | Configurable bandwidth memory devices and methods |
US8612809B2 (en) | 2009-12-31 | 2013-12-17 | Intel Corporation | Systems, methods, and apparatuses for stacked memory |
-
2009
- 2009-12-31 US US12/655,590 patent/US8612809B2/en active Active
-
2010
- 2010-12-10 EP EP15198043.0A patent/EP3029679A1/en active Pending
- 2010-12-10 WO PCT/US2010/059853 patent/WO2011081846A2/en active Application Filing
- 2010-12-10 CN CN201510062141.0A patent/CN104575568B/zh active Active
- 2010-12-10 JP JP2012547101A patent/JP5676644B2/ja active Active
- 2010-12-10 CN CN201080054325.8A patent/CN102640225B/zh active Active
- 2010-12-10 EP EP10841482.2A patent/EP2519948B1/en active Active
- 2010-12-10 KR KR1020127016830A patent/KR101454090B1/ko active IP Right Grant
- 2010-12-10 EP EP21181239.1A patent/EP3910632A1/en active Pending
- 2010-12-20 TW TW099144741A patent/TWI517179B/zh active
- 2010-12-20 TW TW104134702A patent/TWI587315B/zh active
-
2012
- 2012-05-01 US US13/461,324 patent/US8984189B2/en active Active
-
2014
- 2014-12-25 JP JP2014262730A patent/JP5869097B2/ja active Active
-
2015
- 2015-02-13 US US14/622,776 patent/US9886343B2/en active Active
- 2015-10-09 JP JP2015200976A patent/JP2016027498A/ja active Pending
-
2017
- 2017-08-17 JP JP2017157380A patent/JP6339280B2/ja active Active
-
2018
- 2018-02-05 US US15/889,082 patent/US10621043B2/en active Active
-
2019
- 2019-08-01 US US16/529,716 patent/US10956268B2/en active Active
-
2020
- 2020-04-09 US US16/844,925 patent/US11003534B2/en active Active
Also Published As
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6339280B2 (ja) | ハイブリッドメモリのためのシステム、方法及び装置 | |
US11500576B2 (en) | Apparatus and architecture of non-volatile memory module in parallel configuration | |
US9324458B2 (en) | Method and controller for receiving and outputting commands and addresses using a queue | |
US20210049062A1 (en) | Data integrity for persistent memory systems and the like | |
US8984368B2 (en) | High reliability memory controller | |
KR20190049710A (ko) | 메모리에서 에러 체킹 및 정정 코드의 확장된 적용 | |
US9954557B2 (en) | Variable width error correction | |
US20230195327A1 (en) | Memory system and method of operating the same | |
US20240168896A1 (en) | Memory controller, electric system including the same and method of controlling memory access |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180410 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180509 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6339280 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |