JP4401319B2 - Dram積層パッケージ並びにdram積層パッケージの試験および救済方法 - Google Patents
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Description
本発明に係る第1の実施の形態であるDRAM積層パッケージの試験方法について説明する。
次に、本発明に係る第2の実施の形態である複数個のDRAM積層パッケージを基板に搭載したDIMM(Dual in-line Memory Module)の試験方法について説明する。
以上の構成により、DIMM100の救済が可能である。
本発明に係る第3の実施の形態である、半導体試験装置を適用したDRAM及びDIMMの試験フロー並びに半導体製造方法について図13を用いて説明する。DRAMおよびDIMM試験の工程は、まず、前工程(S131)の終了後にウエハ状態でのプローブ検査を行い(S132)、ここで欠陥となったDRAMに対して救済処理(1)が行われる(S133)。その後、インターフェースチップ2およびDRAM4の積層を行い(S134)、パッケージングされ(S135)、本発明による試験装置にて選別検査(1)と救済処理(2)が行われる(S136、S137)。その後、積層パッケージのDIMM組立てを行い(S138)、本発明による試験装置にて選別検査(2)と救済処理(3)が行われる(S139、S140)。DRAMの容量が少ない場合には、パッケージング後の選別検査で不一致となるDRAMが少なく、不一致したDRAMを不良品として廃棄しても歩留まりに影響なかったが、DRAMの大容量化によりDRAMチップ1つ当たりに欠陥が発生する割合が多くなるため、大容量化によって製品歩留まりが低下し、DRAMの低価格化が困難になる。そのため、パッケージング(S135)後の選別検査(1)および救済処理(2)とDIMM組立て(S138)後の選別検査(2)および救済処理(3)を本発明の半導体試験装置で行うことで、選別検査から救済処理、救済後の再選別検査が同一装置で可能になり、DRAM積層パッケージおよびDIMM取り外し中の作業を省略でき、DRAMの低価格化が可能となる。なお、S141はマーキング工程、S142は出荷工程を示す。
Claims (7)
- 積層された複数のDRAMと、試験装置に接続される少なくともアドレス、コマンド及びデータを該複数のDRAMに入出力させる外部端子と、該複数のDRAMと該外部端子との間に設けられたインターフェースチップとを備え、前記複数のDRAM及び前記インターフェースチップをパッケージに実装してなるDRAM積層パッケージであって、
前記インターフェースチップには、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路と、前記複数のDRAMを試験するための試験パターンを生成するアルゴリズミックパターン発生部と、前記試験パターンを前記複数のDRAMに印加する印加回路と、前記複数のDRAMからの応答信号と前記試験パターンに応じた期待値とを比較して判定する比較器と、該比較器での比較結果が不一致であった場合に、フェイルしたフェイルアドレスを格納するフェイルアドレスメモリと、前記フェイルアドレスメモリに格納されたフェイルアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部と、該フェイルアドレス解析部で算出された救済すべきアドレスを前記アルゴリズミックパターン発生部で生成される救済パターンとしての前記試験パターンに挿入する救済アドレス挿入部と、救済対象のDRAMを特定するチップ選択信号を該DRAMに印加するチップセレクト回路とを有し、
前記フェイルアドレス解析部は、更に、前記フェイルアドレスメモリに格納されたフェイルアドレスと前記DRAMから得られる救済情報とを比較して救済可否の判定を行い、
前記アルゴリズミックパターン発生部は、前記フェイルアドレス解析部から得られる救済可否判定結果と前記フェイルアドレス解析部で算出された救済すべきアドレスとにより前記救済パターンを生成することを特徴とするDRAM積層パッケージ。 - 前記印加回路は、前記救済アドレス挿入部からのアドレスまたはコマンドの出力を制御する出力イネーブル回路と前記アルゴリズミックパターン発生部からのデータの出力を制御する救済イネーブル回路とで構成され、
前記テスト回路には、前記テストモード検出回路で救済テストモードを検出したとき前記救済パターンとしての試験パターンを前記DRAMに印加するか否かに応じて前記チップセレクト回路、前記出力イネーブル回路及び前記救済イネーブル回路を制御する救済制御部を有することを特徴とする請求項1記載のDRAM積層パッケージ。 - 前記インターフェースチップには、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のDRAMへの経路と前記テスト回路の前記印加回路から試験パターンとして得られるアドレス、コマンド及びデータ入出力の前記複数のDRAMへの回路とを前記テストモード検出回路からの制御に基づいて切替える切替部を備えることを特徴とする請求項1または2に記載のDRAM積層パッケージ。
- 請求項1または2に記載のDRAM積層パッケージを基板に複数個搭載して構成したことを特徴とするDIMM。
- 積層した複数のDRAMと、試験装置に接続される少なくともアドレス、コマンド及びデータを該複数のDRAMに入出力させる外部端子と、該複数のDRAMと該外部端子との間に設けられたインターフェースチップとを備え、前記複数のDRAM及び前記インターフェースチップをパッケージに実装してなるDRAM積層パッケージの試験および救済方法であって、
前記インターフェースチップには、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路と、アルゴリズミックパターン発生部と、印加回路と、比較器と、フェイルアドレスメモリと、フェイルアドレス解析部と、救済アドレス挿入部と、チップセレクタ回路とを有するテスト回路とを備え、
前記アルゴリズミックパターン発生部により前記複数のDRAMを試験するための試験パターンを生成し、
前記印加回路により前記試験パターンを前記複数のDRAMに印加し、
前記比較器により、前記複数のDRAMからの応答信号と前記試験パターンに応じた期待値とを比較して判定し、
該比較結果が不一致であった場合に、フェイルしたフェイルアドレスを前記フェイルアドレスメモリに格納し、
前記フェイルアドレス解析部により前記フェイルアドレスメモリに格納されたフェイルアドレスを解析して救済すべきアドレスを算出し、
前記救済アドレス挿入部により前記算出された救済すべきアドレスを前記アルゴリズミックパターン発生器で生成される救済パターンとしての前記試験パターンに挿入し、
前記チップセレクト回路により救済対象のDRAMを特定するチップ選択信号を該DRAMに印加し、
前記フェイルアドレス解析部は、更に、前記フェイルアドレスメモリに格納されたフェイルアドレスと前記DRAMから得られる救済情報とを比較して救済可否の判定を行い、
前記アルゴリズミックパターン発生部は、前記フェイルアドレス解析部から得られる救済可否判定結果と前記フェイルアドレス解析部で算出された救済すべきアドレスとにより前記救済パターンを生成することを特徴とするDRAM積層パッケージの試験および救済方法。 - 前記印加回路は、前記救済アドレス挿入部からのアドレスまたはコマンドの出力を制御する出力イネーブル回路と前記アルゴリズミックパターン発生部からのデータの出力を制御する救済イネーブル回路とで構成され、
前記テスト回路には、更に、救済制御部を有し、
前記テストモード検出回路により救済テストモードを検出したとき前記救済パターンとしての試験パターンを前記DRAMに印加するか否かに応じて前記救済制御部により前記チップセレクト回路、前記出力イネーブル回路及び前記出力イネーブル回路を制御することを特徴とする請求項5記載のDRAM積層パッケージの試験および救済方法。 - 前記インターフェースチップには、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のDRAMへの経路と前記テスト回路の前記印加回路から試験パターンとして得られるアドレス、コマンド及びデータ入出力の前記複数のDRAMへの経路とを前記テストモード検出回路からの制御に基づいて切替える切替部を備えることを特徴とする請求項5または6に記載のDRAM積層パッケージの試験および救済方法。
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