JP4401319B2 - Ｄｒａｍ積層パッケージ並びにｄｒａｍ積層パッケージの試験および救済方法 - Google Patents

Ｄｒａｍ積層パッケージ並びにｄｒａｍ積層パッケージの試験および救済方法 Download PDF

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Description

本発明は、ＤＲＡＭ積層パッケージ、ＤＩＭＭ及びこれらの試験方法並びに半導体製造方法に関する。
従来の半導体装置の試験方法としては、特開２００１−３５１８８号公報（特許文献１）が知られている。該特許文献１には、チップ上にそれぞれ独立してアクセスすることが可能なＤＲＡＭが少なくとも３個以上搭載され、その３個以上のＤＲＡＭのうち少なくとも１つが他のＤＲＡＭと記憶容量が相違する半導体装置の試験方法において、各ＤＲＡＭに対してそれぞれ独立の試験用アドレス信号を入力して各ＤＲＡＭの試験を行うとき、試験時間が最も長いＤＲＡＭを除く他のＤＲＡＭの少なくとも２個のＤＲＡＭをシリアルに試験を行うとともに、このシリアルな試験に平行して前記試験時間の最も長いＤＲＡＭをパラレルに試験を行うことが記載されている。
特開２００１−３５１８８号公報
メモリＩ／Ｏの高速化に伴いデータの伝送線路に接続可能なメモリ数が減少している。１Ｇｂｐｓの速度を睨んだメモリＩ／Ｏでは、クロストークや反射などによる信号品質への影響を低減するためにポイントｔｏポイント接続が基本であり、ＰＣのマザー基板のメモリスロットは１スロットのみとなる。このため、メモリメーカはＤＲＡＭチップを積層するなどの高密度実装により記憶容量で他社に差別化を図ることが必須となる。
しかしながら、１Ｇｂｐｓ以降の高速ＤＲＡＭの積層では、インターフェースチップを介して外部端子とＤＲＡＭとを接続して、アドレス並びにコマンドの外部端子、及びデータ入出力用外部端子に接続されるチップを１つのチップで構成する。これにより、アドレス、コマンド、及びデータ入出力の周波数を１チップ品と同等までに高められるため、インターフェースチップの介在が不可欠となるが、上記従来技術においてはこの点について考慮されていなかった。
本発明の目的は、上記課題を解決すべく、半導体試験装置から高速ＤＲＡＭ積層パッケージに対して試験及び／又は救済を可能にしたＤＲＡＭ積層パッケージ、その試験方法および救済方法並びに半導体製造方法を提供することにある。
また、本発明の他の目的は、ＤＲＡＭ積層パッケージを基板に複数個搭載したＤＩＭＭの試験及び／又は救済を可能にしたＤＩＭＭ、その試験方法および救済方法並びに半導体製造方法を提供することにある。
上記目的を達成するために、本発明は、積層した複数のＤＲＡＭと試験装置が接続される少なくともアドレス、コマンド及びデータ入出力用の外部端子との間にインターフェースチップを設け、前記複数のＤＲＡＭと前記インターフェースチップとをパッケージに実装し、前記パッケージの前記アドレス、コマンド及びデータ入出力用の前記外部端子に試験装置を接続し、前記試験装置から前記パッケージの前記外部端子に前記ＤＲＡＭを試験するための試験パターンを印加し、前記パッケージ内の前記ＤＲＡＭからの応答信号と期待値とを比較判定することで、前記パッケージ内の前記インターフェースチップと前記ＤＲＡＭとの間の前記アドレスの信号線、前記コマンドの信号線、及び前記データの信号線の接続を試験することを特徴とするＤＲＡＭ積層パッケージの試験方法を提供する。
また、本発明は、積層された複数のＤＲＡＭ、試験装置に接続される少なくともアドレス、コマンド及びデータを該複数のＤＲＡＭに入出力させる外部端子、該複数のＤＲＡＭと該外部端子との間に設けられたインターフェースチップを備え、前記複数のＤＲＡＭ及び前記インターフェースチップをパッケージに実装してなるＤＲＡＭ積層パッケージであって、前記インターフェースチップには、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路と前記複数のＤＲＡＭを試験するための試験パターンを生成するアルゴリズミックパターン発生部と該アルゴリズミックパターン発生部で生成された試験パターンをアドレス、コマンド及びデータ入出力として得る印加回路とを有するテスト回路と、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路と前記テスト回路の前記印加回路から得られるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路とを前記テスト回路の前記テストモード検出回路からの制御に基づいて切替える切替部とを備えることを特徴とするＤＲＡＭ積層パッケージである。
また、本発明は、前記インターフェースチップには、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路と前記複数のＤＲＡＭを試験するための試験パターンを生成するアルゴリズミックパターン発生部と該アルゴリズミックパターン発生部で生成された試験パターンをアドレス、コマンド及びデータ入出力として得る印加回路とを有するテスト回路と、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路と前記テスト回路の前記印加回路から得られるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路とを前記テスト回路の前記テストモード検出回路からの制御に基づいて切替える切替部とを備えることを特徴とする。
また、本発明は、前記インターフェースチップには、前記複数のＤＲＡＭを試験するための試験パターンを生成するアルゴリズミックパターン発生部と、該アルゴリズミックパターン発生部で生成された試験パターンを前記複数のＤＲＡＭに印加する印加回路と、前記複数のＤＲＡＭからの応答信号と前記試験パターンに応じた期待値とを比較して判定する比較器と、該比較器での比較結果が不一致であった場合に、フェイルしたアドレスを格納するフェイルアドレスメモリとを有するテスト回路を備えたことを特徴とする。
また、本発明は、前記テスト回路には、更に、前記フェイルアドレスメモリに格納されたフェイルアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部と、該フェイルアドレス解析部で算出された救済すべきアドレスを前記アルゴリズミックパターン発生部で生成される救済パターンとしての前記試験パターンに挿入する救済アドレス挿入部と、前記複数のＤＲＡＭの内、救済対象のＤＲＡＭを特定するチップ選択信号を該ＤＲＡＭに印加するチップセレクト回路とを有することを特徴とする。
また、本発明は、前記インターフェースチップには、前記複数のＤＲＡＭを試験するための試験パターンを生成するアルゴリズミックパターン発生部と、該アルゴリズミックパターン発生部で生成された試験パターンを前記複数のＤＲＡＭに印加する印加回路と、前記複数のＤＲＡＭからの応答信号と前記試験パターンに応じた期待値とを比較して判定する比較器と、該比較器での比較結果が不一致であった場合に、フェイルしたアドレスを格納するフェイルアドレスメモリと、該フェイルアドレスメモリに格納されたフェイルアドレスを解析して救済アドレスを算出するフェイルアドレス解析部と、該フェイルアドレス解析部で算出された救済すべきアドレスを前記アルゴリズミックパターン発生部から生成された救済パターンとしての前記試験パターンに挿入する救済アドレス挿入部と、前記複数のＤＲＡＭの内、救済対象のＤＲＡＭを特定するチップ選択信号を該ＤＲＡＭに印加するチップセレクト回路とを有するテスト回路を備えたことを特徴とする。
また、本発明は、前記印加回路は、前記救済アドレス挿入部からのアドレス、コマンドの出力を制御する出力イネーブル回路と前記アルゴリズミックパターン発生部からのデータの出力を制御する救済イネーブル回路とで構成し、前記テスト回路には、前記外部端子から入力されるアドレス及びコマンドに基づいて救済テストモードを検出するテストモード検出回路と、該テストモード検出回路で救済テストモードを検出したとき前記救済パターンとしての試験パターンを前記ＤＲＡＭに印加するか否かに応じて前記チップセレクト回路、前記出力イネーブル回路及び前記救済イネーブル回路を制御する救済制御部とを備えたことを特徴とする。
また、本発明は、前記フェイルアドレス解析部は、更に、前記フェイルアドレスメモリに格納されたフェイルアドレスと前記ＤＲＡＭから得られる救済情報と比較して救済可否の判定を行い、前記アルゴリズミックパターン発生部は、前記フェイルアドレス解析部から得られる救済可否判定結果と前記フェイルアドレス解析部で算出された救済すべきアドレスとにより前記救済パターンを生成することを特徴とする。
また、本発明は、前記テスト回路には、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路を備え、前記インターフェースチップには、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路と前記テスト回路の前記印加回路から試験パターンとして得られるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路とを前記テストモード検出回路からの制御に基づいて切替える切替部を備えることを特徴とする。
また、本発明は、積層した複数のＤＲＡＭと試験装置が接続される少なくともアドレス、コマンド及びデータ入出力用の外部端子との間にインターフェースチップを設け、前記複数のＤＲＡＭと前記インターフェースチップとをパッケージに実装して構成し、前記試験装置から前記外部端子に入力される試験パターンを前記複数のＤＲＡＭに印加する印加手段と、前記複数のＤＲＡＭからの応答信号と前記試験パターンに応じた期待値とを比較判定する比較器とを前記インターフェースチップ内に設けて、前記インターフェースチップを介して前記ＤＲＡＭを試験するように構成したことを特徴とするＤＲＡＭ積層パッケージである。
また、本発明は、前記ＤＲＡＭ積層パッケージを複数個基板に搭載して構成したことを特徴とするＤＩＭＭである。
また、本発明は、ＤＲＡＭ積層パッケージを複数個基板に搭載して構成したＤＩＭＭであって、試験装置に接続されるＤＩＭＭの外部端子から入力されるデータにより前記ＤＩＭＭ中の救済対象となるＤＲＡＭ積層パッケージを特定するように構成したことを特徴とするＤＩＭＭである。
また、本発明は、積層した複数のＤＲＡＭとインターフェースチップとをパッケージに実装してＤＲＡＭ積層パッケージを製造する第１の製造工程と、該第１の製造工程で製造されたＤＲＡＭ積層パッケージの状態でパッケージ外部端子を試験装置に接続して前記インターフェースチップを介した前記ＤＲＡＭの動作の試験及び前記インターフェースチップを介した前記ＤＲＡＭの救済の試験を行う第１の試験工程と、前記第１の製造工程で製造されたＤＲＡＭ積層パッケージの複数個を基板に搭載してＤＩＭＭを製造する第２の製造工程と、該第２の製造工程で製造されたＤＩＭＭの状態でＤＩＭＭの外部端子を試験装置に接続して各ＤＲＡＭ積層パッケージに対してＤＲＡＭの動作の試験及び救済の試験を行う第２の試験工程とを有する半導体製造方法である。
本発明によれば、次のいずれかの効果を得ることができる。
（１）ＤＲＡＭ積層パッケージの試験及び／又は救済が可能となる。
（２）ＤＲＡＭ積層パッケージを基板に複数個搭載したＤＩＭＭの試験及び／又は救済が可能となる。
（３）ファンクションテストによるインターフェースチップとＤＲＡＭ間のアドレス、コマンド、データ信号線の接続確認が可能となる。
（４）ＤＲＡＭ積層パッケージの試験においても同一の装置にて、選別検査と救済処理が可能になる。
（５）ＤＲＡＭ積層パッケージを基板に複数個搭載したＤＩＭＭの試験においても同一の装置にて、選別検査と救済処理が可能になる。
（６）パッケージング後に救済処理を行うことにより、ＤＲＡＭ積層パッケージにおいて歩留まりの低下を防止することができ、ＤＲＡＭ積層パッケージの製品価格を低減することができる。
（７）ＤＩＭＭ組立て後に救済処理を行うことにより、ＤＲＡＭ積層パッケージを基板に複数個搭載したＤＩＭＭにおいても歩留まりの低下を防止することができ、ＤＩＭＭの製品価格を低減することができる。
本発明に係るＤＲＡＭ積層パッケージ、ＤＲＡＭ積層パッケージの試験方法、複数個のＤＲＡＭ積層パッケージを基板に搭載したＤＩＭＭ（Dual in-line Memory Module）、ＤＩＭＭの試験方法並びに半導体製造方法の実施の形態について図面を用いて説明する。
［第１の実施の形態］
本発明に係る第１の実施の形態であるＤＲＡＭ積層パッケージの試験方法について説明する。
まず、本発明に係る第１の実施の形態である、ＤＲＡＭ積層パッケージ内のインターフェースチップとＤＲＡＭ間のアドレス、コマンド、データ信号線の接続（接続パターン）を試験するファンクションテストによる試験方法について図１〜図４を用いて説明する。
図１はＤＲＡＭ積層パッケージ３を例えば４層積層パッケージとしたテスト構成の概略構成を示したものである。本発明に係るＤＲＡＭ積層パッケージ３は、複数のＤＲＡＭ４を積層したものと、試験装置１が接続される外部端子から接続するチップを１チップにするためのインターフェースチップ２を１つのパッケージに実装して構成される。そして、ＤＲＡＭ積層パッケージ（例えば４層積層パッケージ）３のアドレス、コマンドおよびデータ入出力用の外部端子５１〜５６に試験装置１を接続し、試験装置１から該パッケージの外部端子５１〜５６に印加されたＤＲＡＭを試験するための試験パターンをインターフェースチップ２からパッケージ内のＤＲＡＭ４に印加し、該ＤＲＡＭ４からの応答信号と上記試験パターンによる期待値とを比較器５７において比較することで、パッケージ内のインターフェースチップ２とＤＲＡＭ４間のアドレス、コマンド、データ信号線の接続（接続パターン）を試験する。その際、インターフェースチップ２とＤＲＡＭ４間の接続を試験するため、低速動作で確認ができれば良い。
以下、図２〜図４を用いて接続試験方法の第１〜第３の実施例について説明する。
図２は本発明に係る半導体試験装置で用いられるファンクションテストによる接続試験方法の第１の実施例であり、（ａ）は、データビットの接続試験方法を示し、（ｂ）はアドレスビットの接続試験方法を示す。
データビットの接続試験は、アドレスＸ０にデータＨ’００（１６進数）をライトし、アドレスＸ０をリードする。次に、アドレスＸ０にデータＨ’０１（１６進数）をライトし、アドレスＸ０をリードする。以後、アドレスＸ０に順次データビットをシフトした値をライトし、アドレスＸ０をリードする。データがＨ’８０（１６進数）(データのビット幅)まで到達したら、データを反転させ、前記と同様の手順を繰り返す。このような試験パターンを試験装置１からパッケージの外部端子５１、５３に印加することによって、インターフェースチップ２を介してパッケージ内のＤＲＡＭに印加し、該ＤＲＡＭ４からの応答信号（アドレスＸ０をリード）と期待値（Ｈ’００〜Ｈ’８０）を比較器５７において比較し、一致した場合は接続ＯＫ、不一致の場合は接続ＮＧと判断する。
アドレスビットの接続試験は、アドレスＸ０にデータＨ’００（１６進数）をライトし、アドレスＸ０以外にデータＨ’ＦＦ（１６進数）をライトし、アドレスＸ０をリードする。次に、アドレスＸ１にデータＨ’００（１６進数）をライトし、アドレスＸ１以外にデータＨ’ＦＦ（１６進数）をライトし、アドレスＸ１をリードする。以後、Ｘ２〜Ｘｎまで前記と同様の手順を繰り返す。このような試験パターンを試験装置１からパッケージの外部端子５１、５３に印加することによって、インターフェースチップ２を介してパッケージ内のＤＲＡＭに印加し、該パッケージ内のＤＲＡＭ４からの応答信号（アドレスＸｔ＝Ｘ０〜Ｘｎをリード）と期待値（Ｈ’００）を比較器５７において比較し、一致した場合は接続ＯＫ、不一致の場合は接続ＮＧと判断する。
図３は本発明に係る半導体試験装置で用いられるファンクションテストによる接続試験方法の第２の実施例であり、（ａ）は、コマンドビット（／ＲＡＳ、／ＣＡＳ、／ＷＥ）の接続試験方法を示し、（ｂ）はコマンドビット（／ＣＳ）とクロック（ＣＫＥ）の接続試験方法を示す。
コマンドビット（／ＲＡＳ，／ＣＡＳ，／ＷＥ）の接続試験は、アドレスＸ０〜ＸｍａｘにデータＨ’００（１６進数）をライトし、アドレスＸ０をリードする。次に、データを反転し、アドレスＸ０〜Ｘｍａｘに反転したデータをライトし、アドレスＸ０をリードする。このような試験パターンを試験装置１からパッケージの外部端子５１〜５３に印加することによって、インターフェースチップ２を介してパッケージ内のＤＲＡＭに印加し、該パッケージ内のＤＲＡＭ４からの応答信号（アドレスＸ０をリード）と期待値（Ｈ’００）を比較器５７において比較し、一致した場合は接続ＯＫ、不一致の場合は接続ＮＧと判断し、該判断結果（判定結果）をインターフェースチップ２から試験装置１に出力される。
コマンドビット（／ＣＳ）とクロック（ＣＫＥ）の接続試験は、アドレスＸ０〜ＸｍａｘにデータＨ’００（１６進数）をライトし、アドレスＸ０〜ＸｍａｘにデータＨ’ＦＦ（１６進数）をライトする。次に、アドレスＸ０をリードする。その後、データを反転し、前記と同様の手順を繰り返す。このような試験パターンを試験装置１からパッケージの端子５１〜５４に印加することによって、インターフェースチップ２を介してパッケージ内のＤＲＡＭに印加し、該パッケージ内のＤＲＡＭ４からの応答信号（アドレスＸ０をリード）と期待値（Ｈ’００）を比較器５７において比較し、一致した場合は接続ＯＫ、不一致の場合は接続ＮＧと判断する。コマンドビットの接続試験は、基本的に他のテスト中の制御（ＡＣＴＶ、ＮＯＰ、ＲＥＡＤ、ＷＲＩＴＥなど）が機能することで接続の確認は可能である。
図４は本発明に係る半導体試験装置で用いられるファンクションテストによる接続試験方法の第３の実施例であり、クロック（／ＣＬＫ）とＤＱ制御（／ＤＱＳ、ＲＤＱＳ、／ＲＤＱＳ）の接続試験方法を示したものである。
クロック（／ＣＬＫ）とＤＱ制御（／ＤＱＳ、ＲＤＱＳ、／ＲＤＱＳ）の接続試験は、アドレスＸ０にバースト毎にそれぞれ、バースト１にはＨ’００（１６進数）、バースト２にはＨ’ＦＦ（１６進数）、バースト３にはＨ’００（１６進数）、バースト４にはＨ’ＦＦ（１６進数）のデータをライトし、アドレスＸ０をリードする。その後、データを反転し、前記と同様の手順を繰り返す。このように高速にデータを切替えたタイミングの厳しいパターンを試験装置１からパッケージの外部端子５１〜５４に印加することによって、インターフェースチップ２を介してパッケージ内のＤＲＡＭに印加し、該パッケージ内のＤＲＡＭ４からの応答信号（アドレスＸ０をリード）と期待値（Ｈ’００）を比較器５７において比較し、一致した場合は接続ＯＫ、不一致の場合は接続ＮＧと判断する。
以上により、ファンクションテストによるインターフェースチップ２と複数のＤＲＡＭ４との間のアドレス、コマンド及びデータの信号線の接続試験（接続パターンの試験）を行うことが可能である。
次に、インターフェースチップ２を介したＤＲＡＭ積層パッケージ（例えば４層積層パッケージ）の試験方法の一実施例について図５〜図９を用いて具体的に説明する。
図５は本発明に係る１Ｇｂｐｓ以降の高速ＤＲＡＭの積層パッケージの試験及び／又は救済において不可欠なインターフェースチップ２の構成の一実施の形態を示したものである。本発明に係るインターフェースチップ２には、パッケージ外部端子５１からのアドレスビットの一部（Ａ１５，Ａ１４）をデコードしてチップ選択信号を発生するＣＳ発生回路５と、テスト回路８と、該テスト回路８内に設けられたテストモード検出回路２２からのテスト回路起動命令２３またはテスト回路終了命令２４により、パッケージ外部端子５１〜５６からのアドレス、コマンドおよびデータ入出力とテスト回路８からのアドレス、コマンドおよびデータ入出力との経路を切替える切替部６とを備えて構成される。上記テスト回路８は、パッケージ外部端子５１，５２からのアドレス（Ａ１３−Ａ０）、コマンド（／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ）によりテストモードを検出するテストモード検出回路２２と、ＣＳ発生回路５からのチップ選択信号とテストモード検出回路２２からのＣＳ設定命令３１とによりＤＲＡＭのチップセレクトを制御するチップセレクト回路１９と、上記テストモード検出回路２２からのテストスタート命令２６によりテストスタートを制御するテストスタート制御部１３と、上記テストモード検出回路２２からのテスト終了命令２５によりテスト終了を制御するテスト終了制御部１２と、上記テストモード検出回路２２からの試験パターンロード命令２７により、インストラクションメモリ１１への試験装置１からのアドレス、コマンドに応じた試験パターン（データ）の書込みを制御するパターン制御部１４と、ＤＲＡＭ４を試験するための試験パターンを生成し、ＤＲＡＭ４に印加（付与）するアルゴリズミックパターン発生器１０と、ＤＲＡＭ４からの応答信号と試験パターンに応じた期待値とを比較する比較器１８と、比較結果が不一致であった場合にフェイルアドレスを格納するフェイルアドレスメモリ１７と、テスト終了制御部１２からのテスト終了とテストモード検出回路２２からの結果回収命令２９によりフェイルアドレス解析部１６からのフェイルアドレスおよび判定結果をデータ信号によりパッケージ外部端子５３を介して試験装置１に出力する結果出力部９とを有する。
以下、インターフェースチップ２の構成及び作用について説明する。即ち、ＤＲＡＭ４を試験する場合、まずテスト回路起動２３をアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、切替部６をテスト回路側に切替える。その後、試験パターンロード２７をアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、パターン制御部１４の制御によりインストラクションメモリ１１に試験装置１から入力された試験パターンを書込む。その後、テストスタート２６をアドレス、コマンドを用いたテストモードにより行い、テスト回路２２がそのテストモードを識別し、テストスタート制御部１３の制御によりテストがスタートする。試験パターンは、試験順序に応じた規則的なアドレスおよびＤＲＡＭ４に書込む試験データ、書込み・読出し動作をさせるための制御信号からなり、アルゴリズミックパターン発生器１０からＤＲＡＭ４に印加される。まず、任意の１つのアドレスに対して書込み制御信号（ライトコマンド）と共に‘１’または‘０’のデータを印加してＤＲＡＭ４への書込みを行い、次に書込みを行った１つのアドレスから読出し制御信号（リードコマンド）を印加すると、ＤＲＡＭ４からデータ（応答信号）が出力されるため、このデータ（応答信号）を読出して、先に書込みを行ったデータ（期待値）と比較器１８により比較して一致または不一致の判定する。これをＤＲＡＭ４の全てのアドレスに対して行い、ＤＲＡＭ４の良否（一致／不一致）判定を行う。以上により、インターフェースチップ２を介した４層積層パッケージの試験を行うことが可能となる。
テスト終了２５はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、テスト終了制御部１２がテストモード投入によりある一定間隔でインストラクションメモリ１１をモニタリングし、テスト終了を検出したら結果出力部９にそれを伝達し、結果出力部９はデータ線によりパッケージ外部端子５３に出力する。テスト回路の終了２４はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、切替部６をパッケージ外部端子側に切替える。
結果回収２９はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、フェイルアドレスメモリ１７に格納されているフェイルアドレスと判定結果を結果出力部９に伝達し、結果出力部９はデータ線によりパッケージ外部端子５３に出力する。以上の構成及び作用により、インターフェースチップ２を介したＤＲＡＭ積層パッケージ３の試験を行うことが可能となる。
次に、テスト回路８の制御方法について図６〜図９を用いて説明する。
図６はテスト回路８の制御方法の第１の実施例を示したものであり、（ａ）はテスト回路の起動２３を示すテストモードであり、(ｂ)はテスト回路の終了２４を示すテストモードである。
テスト回路の起動２３は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳ（Mode Resister Set）コマンド時のアドレスを、テスト回路の起動を意味する例えば（０ＦＦ）Ｈとする。このアドレスを新規にテストモードコード（例えば（０ＦＦ）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドからテスト回路の起動であることを識別し、テスト回路８の制御を行う。このテストモード投入により、切替部６はテスト回路側に切り替わる。
テスト回路の終了２４は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスをテスト回路の終了を意味する例えばアドレスＡ７を‘０’とする。このアドレスとコマンドから、テストモード検出回路２２がテスト回路の終了であることを識別し、テスト回路８の制御を行う。このテストモード投入により、切替部６はパッケージ外部端子側に切り替わる。
図７はテスト回路８の制御方法の第２の実施例を示したものであり、テスト回路８への試験パターンロード２７を示すテストモードである。テスト回路８への試験パターンロード２７は、アドレス、コマンド、データを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスをテスト回路８のインストラクションメモリアドレス設定を意味する例えば（０ＦＥ）Ｈとする。次のＭＲＳコマンド時のアドレスをテスト回路８のインストラクションメモリ１１へデータ（試験パターン）をライトし、アドレスをインクリメントすることを意味する（０ＦＤ）Ｈとする。インストラクションメモリ１１へ書込むデータはこの時の試験装置１からのデータ（ＤＱ０〜ＤＱ７）を使用して実施する。このアドレスを新規にテストモードコード（例えば（０ＦＥ）Ｈ，（０ＦＤ）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドからテスト回路への試験パターンロードであることを識別し、テスト回路８のパターン制御部１４の制御を行う。このテストモード投入により、インストラクションメモリに試験パターンを書込む。
図８はテスト回路８の制御方法の第３の実施例を示したものであり、（ａ）はテストスタート２６を示すテストモードであり、（ｂ）はテスト終了２５を示すテストモードである。
テストスタート２６は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳ（Mode Resister Set）コマンド時のアドレスを、テストスタートを意味する例えば（０ＦＣ）Ｈとする。このアドレスを新規にテストモードコード（例えば（０ＦＣ）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドからテストスタートであることを識別し、テスト回路８のテストスタート制御部１３の制御を行う。このテストモード投入により、テストスタート制御部１３がテストをスタートさせる。
テスト終了２５は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスを、テスト終了を意味する例えば（０ＦＢ）Ｈとする。このアドレスとコマンドをある一定間隔で行う。このアドレスを新規にテストモードコード（例えば（０ＦＢ）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドからテスト終了であることを識別し、テスト回路８のテスト終了制御部１２の制御を行う。このテストモード投入により、テスト終了制御部１２がインストラクションメモリ１１をテストモードにより決められた間隔でモニタリングしテスト終了を検出し、結果出力部９に出力する。
図９はテスト回路８の制御方法の第４の実施例を示したものであり、結果回収２９を示すテストモードである。結果回収２９は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスを、結果回収を意味する例えば（０ＦＡ）Ｈとする。このアドレスを新規にテストモードコード（例えば（０ＦＡ）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドから結果回収であることを識別し、テスト回路８のフェイルアドレス解析部１６の制御を行う。このテストモード投入により、フェイルアドレス解析部１６はフェイルアドレスと判定結果を結果出力部９に出力する。
次に、本発明に係る第１の実施の形態である、インターフェースチップ２を介したＤＲＡＭ積層パッケージの救済方法について図５および図１０、図１１を用いて説明する。
本発明に係るインターフェースチップ２には、図５に示すように、さらに、ＤＲＡＭ積層パッケージの救済方法に関する構成として、さらに、比較器１８での比較結果が不一致であった場合にフェイルアドレスを格納するフェイルアドレスメモリ１７と、テストモード検出回路２２からの救済処理命令３０によりフェイルアドレスメモリに格納されたフェイルアドレスを解析して救済アドレスを算出するフェイルアドレス解析部１６と、救済すべきアドレスを試験パターン（救済パターン）に挿入してＤＲＡＭ４に印加する救済アドレス挿入部３２と、ＣＳ発生回路５からのチップ選択信号とテストモード検出回路２２からのＣＳ設定命令３１とにより救済パターンを印加するチップセレクトを制御するチップセレクト回路１９と、アルゴリズミックパターン発生器１０の救済アドレス挿入部３２から得られる救済パターンのアドレス、コマンドの出力を制御する出力イネーブル回路２０と、アルゴリズミックパターン発生器１０で生成して得られる救済パターンのデータの出力を制御する救済イネーブル回路２１と、テストモード検出回路２２からの救済開始命令２８により、アルゴリズミックパターン発生器１０で生成された救済パターンをＤＲＡＭに印加できるようにチップセレクト回路１９、出力イネーブル回路２０、救済イネーブル回路２１を制御する救済制御部１５を有する。
以下この構成及び作用について説明する。
ＤＲＡＭ４を試験及び救済する場合、まず、テスト回路起動２３をアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、切替部６をテスト回路側に切替える。その後、試験パターンロード２７をアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、パターン制御部１４の制御によりインストラクションメモリ１１に試験パターンを書込む。その後、テストスタート２６をアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、テストスタート制御部１３の制御によりテストがスタートする。次に、試験順序に応じた規則的なアドレスおよびＤＲＡＭ４に書込む試験データ、書込み・読出し動作をさせるための制御信号に基づいて、アルゴリズミックパターン発生器１１から試験パターンをＤＲＡＭ４に印加する。まず、任意の１つのアドレスに対して書込み制御信号（ライトコマンド）と共に‘１’または‘０’のデータを印加してＤＲＡＭ４への書込みを行い、次に書込みを行った１つのアドレスから読出し制御信号（リードコマンド）を印加すると、ＤＲＡＭ４からデータ（応答信号）が出力されるため、このデータ（応答信号）を読出して、先に書込みを行ったデータ（期待値）と比較器１８により比較して一致または不一致の判定する。これをＤＲＡＭ４の全てのアドレスに対して行い、ＤＲＡＭ４の良否（一致／不一致）判定を行う。
ここで、１つでも不一致となるアドレスがあった場合、通常、ＤＲＡＭ４は、不良品として判定されるが、歩留まりの低下を防ぐための救済処理を行う場合、フェイルとなったアドレス値をフェイルアドレスメモリ１７に記憶しておく。このフェイルしたアドレス値を基に救済を行うには、救済処理命令３０をアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、救済処理命令３０をフェイルアドレス解析部１６に送り、フェイルアドレス解析部１６がフェイルしたアドレス値を基に実際に救済を行うべきアドレスの算出およびＤＲＡＭ４から読み出した救済情報（欠陥セルを冗長セルに切り替えて救済ができるかの情報）と比較して救済可否の判定を行う。アルゴリズミックパターン発生器１０は、フェイルアドレス解析部１６で出力された救済可否判定結果と救済アドレスにより、ＤＲＡＭ４に印加する救済パターンを生成し、救済アドレス挿入部３２により救済すべきアドレスを試験パターン（救済パターン）に挿入する。救済開始２８は、アドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、救済開始命令２８を救済制御部１５に送る。救済制御部１５は、アルゴリズミックパターン発生器１０からの救済制御信号とテストモード検出回路２２からの救済開始命令２８により、ＤＲＡＭ４に救済パターンを印加するか否かを判断する。該救済パターンを印加する場合には、チップセレクト回路１９、出力イネーブル回路２０、救済イネーブル回路２１から、それぞれチップ選択信号、アドレスおよびコマンド、データが出力されてＤＲＡＭ４に印加される。
次に、救済情報の読み出し及び救済について説明する。救済情報の読み出しには、まず４層積層パッケージ３内の１つのＤＲＡＭをアドレスＡ１５、Ａ１４によるチップ選択信号により選択する。次に、試験装置１からインターフェースチップ２を介してテストモードエントリするためのパターンをＤＲＡＭ４に印加する。ＤＲＡＭ４はテストモードエントリパターンが印加されると救済回路（図示せず）が活性化され、切替部６がテストモードに切り替わる。次に、出力イネーブル回路２０から救済情報を読み出すためのコマンドを印加すると、ＤＲＡＭ４から救済情報が出力される。これをＤＲＡＭ積層パッケージ３内の４個のＤＲＡＭ４全てに対して行い、フェイルアドレス解析部１６はＤＲＡＭ４個の救済可否判定処理を行う。
救済は、まずＤＲＡＭ積層パッケージ（４層積層パッケージ）３内のＤＲＡＭから救済対象のＤＲＡＭをアドレスＡ１５、Ａ１４によるチップ選択信号により選択する。次に、試験装置１からインターフェースチップ２を介してテストモードにエントリするためのパターンをＤＲＡＭ４に印加する。ＤＲＡＭ４はテストモードエントリパターンが印加されると、救済回路（図示せず）が活性化され、切替部６によりテストモードに切り替わる。次に、アルゴリズミックパターン発生器１０から出力イネーブル回路２０を介して救済を行うコマンドと共に救済させるアドレスを印加するとＤＲＡＭ４に内蔵された救済回路（図示せず）により、欠陥セルを冗長セルに置き換えて救済を行う。
テスト終了２５はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、テスト終了制御部１２がテストモード投入によりある一定間隔でインストラクションメモリ１１をモニタリングし、テスト終了を検出したら結果出力部９にそれを伝達し、結果出力部９はデータ線によりパッケージ外部端子に出力する。テスト回路の終了２４はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、切替部６をパッケージ外部端子側に切替える。
以上の構成により、インターフェースチップ２を介したＤＲＡＭ積層パッケージ３の救済が可能である。
次に図１０、図１１を用いて、救済実施時のテスト回路の制御方法について説明する。
図１０は救済実施時のテスト回路の制御方法の第１の実施例を示したものであり、（ａ）は救済開始２８を示すテストモードであり、（ｂ）は救済処理３０を示すテストモードである。
救済開始２８は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスを、救済開始を意味する例えば（０Ｆ９）Ｈとする。このアドレスを新規にテストモードコード（例えば（０Ｆ９）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドから救済開始２８であることを識別し、テスト回路８の制御を行う。このテストモード投入により、救済制御部１５は、チップセレクト回路１９、出力イネーブル回路２０及び救済イネーブル回路２１の制御を行う。
救済処理３０は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスを、救済処理を意味する例えば（０Ｆ８）Ｈとする。このアドレスを新規にテストモードコード（例えば（０Ｆ８）Ｈ）として追加する。テストモード検出回路２２は、アドレスとコマンドから救済処理であることを識別し、テスト回路８の制御を行う。このテストモード投入により、フェイルアドレス解析部１６がフェイルしたアドレス値を基に実際に救済を行うべきアドレスを算出し、該算出した実際に救済すべきアドレスの情報とＤＲＡＭから読み出した救済情報とを比較して救済可否の判定を行う。
図１１は救済実施時のテスト回路の制御方法の第２の実施例を示したものであり、ＣＳ設定３１を示すテストモードである。ＣＳ設定３１は、アドレス、コマンドを用いたテストモードにより実施する。ＭＲＳコマンド時のアドレスを、ＣＳ設定を意味する例えば（０Ｆ７）Ｈとする。このアドレスを新規にテストモードコード（例えば（０Ｆ７））として追加する。テストモード検出回路２２は、アドレスとコマンドからＣＳ設定３１であることを識別し、テスト回路８のチップセレクト回路１９の制御を行う。このテストモード投入により、ＣＳ０〜ＣＳ３の全てを選択することが可能となる。
このようにＣＳ設定テストモードを活用することで、ＤＲＡＭ積層パッケージ３内の全てのＤＲＡＭ４を一括して救済することも可能である。
［第２の実施の形態］
次に、本発明に係る第２の実施の形態である複数個のＤＲＡＭ積層パッケージを基板に搭載したＤＩＭＭ（Dual in-line Memory Module）の試験方法について説明する。
まず、本発明に係る第２の実施の形態であるＤＩＭＭの試験方法について図５及び図１２を用いて説明する。
図１２はＤＲＡＭ積層パッケージを基板に複数個搭載したＤＩＭＭ１００の試験の構成の一実施の形態を示したものである。本発明に係る第２の実施の形態であるＤＩＭＭ１００は、図５に示す第１の実施の形態で構成されるＤＲＡＭ積層パッケージ３を複数個基板１０１に搭載して構成される。ＤＩＭＭ１００を試験する第２の実施の形態において第１の実施の形態と相違する点は、試験装置１から見たときの接続形態が図１２に示すように、アドレス、コマンド、バンク、クロック、ＤＱ制御は、全てのＤＲＡＭ積層パッケージ３で共通であり、データはＤＲＡＭ積層パッケージ毎に８ビット毎で個別となっている点である。その結果、ＤＲＡＭ積層パッケージ３を基板１０１に複数個搭載したＤＩＭＭ１００の試験を第１の実施の形態と同様に行うことが可能となる。
次に、本発明に係る第２の実施の形態である、複数個のＤＲＡＭ積層パッケージを基板に搭載したＤＩＭＭの救済方法について図５および図１２を用いて説明する。
図１２はＤＲＡＭ積層パッケージを基板に複数個搭載したＤＩＭＭの救済の構成の一実施の形態を示したものである。本発明に係る第２の実施の形態であるＤＩＭＭ１００は、図５に示す第１の実施の形態で構成されるＤＲＡＭ積層パッケージ３を複数個基板１０１に搭載して構成される。ＤＩＭＭ１００を試験及び救済する第２の実施の形態において第１の実施の形態と相違する点は、試験装置１から見たときの接続形態が図１２に示すように、アドレス、コマンド、バンク、クロック、ＤＱ制御は、全てのＤＲＡＭ積層パッケージ３で共通であり、データはＤＲＡＭ積層パッケージ毎に８ビット毎で個別となっており、更に、救済を行うべきアドレスがＤＩＭＭ上の例えば３２個のＤＲＡＭ毎に異なるため、例えば３２個の中から１つのＤＲＡＭを判別するため、ＤＲＡＭ積層パッケージ（例えば４層積層パッケージ）３内のＤＲＡＭの判別をアドレスＡ１５、Ａ１４で行い、ＤＲＡＭ積層パッケージ（例えば４層積層パッケージ１〜８）（３）の判別をパッケージ毎に例えば８ビット区切りに異なるデータビット（ＤＱ５６−ＤＱ６３）により行うことにある。
次に、ＤＩＭＭ１００における救済情報の読み出し及び救済について説明する。試験装置１からの救済情報の読み出しには、まずＤＲＡＭ積層パッケージ３内の１つのＤＲＡＭ４をアドレスＡ１５、Ａ１４によるチップ選択信号により選択する。次にＤＲＡＭ外部からテストモードエントリするためのパターンを印加する。一つのＤＲＡＭ４はテストモードエントリパターンが印加されると、救済回路（図示せず）が活性化され，切替部６によりテストモードに切り替わる。次に、アルゴリズミックパターン発生器１０から出力イネーブル回路２０を介して救済情報を読み出すためのコマンドを印加すると、一つのＤＲＡＭ４から救済情報が出力される。これにより各ＤＲＡＭ積層パッケージ３毎にフェイルアドレス解析部１６はフェイルしたアドレス値を基に算出した実際に救済すべきアドレスの情報とＤＲＡＭから読み出した救済情報とを比較して救済可否の判定を行う。その結果、ＤＩＭＭ１００内の３２個のＤＲＡＭ全てに対して救済可否判定処理を行うことが可能となる。
救済は、まず試験装置１からのＤＲＡＭ積層パッケージ３内のＤＲＡＭ４をアドレスＡ１５、Ａ１４によるチップ選択信号により選択する。次に、ＤＲＡＭ外部からテストモードにエントリするためのパターンを印加する。ＤＲＡＭはテストモードエントリパターンが印加されると、救済回路が活性化され、切替部６によりテストモードに切り替わる。次に、救済を行うコマンドと共に救済させるアドレスを印加するとＤＲＡＭに内蔵された救済回路により、欠陥セルを冗長セルに置き換えて救済を行うが、アドレス線が共通であるため、全ての４層積層パッケージに同じアドレスが印加されてしまう。そこで、救済制御部１５でデータをモニタリングして、その値により出力イネーブル回路２０の選択信号を制御し、救済対象でないＤＲＡＭにはＮＯＰコマンドを挿入する機能を持たせる。例えば、ＤＲＡＭ積層パッケージ８が救済対象のＤＲＡＭを搭載している場合、データビットＤＱ５６−ＤＱ６３に‘１’を入力する。ＤＲＡＭ積層パッケージ１が救済対象でない場合、データビットＤＱ０−ＤＱ７に‘０’を入力する。このような救済パターンを印加する。データビットを救済制御部１５でモニタリングし、‘１’の場合は、救済パターンを印加するため、救済制御部１５の制御により、出力イネーブル回路２０は、救済を行うためのコマンドを選択し印加する。またデータが‘０’の場合は、救済パターンを印加しないため、救済制御部１５の制御により、出力イネーブル回路２０は、ＮＯＰコマンドを選択し印加する。以上により、ＤＩＭＭ上の３２個のＤＲＡＭに対し、個別の救済アドレスを印加することが可能である。
また、前記した図１１のテストモードと、データモニタリング機能を活用することで、ＤＩＭＭ上の全てのＤＲＡＭを一括して救済することも可能である。
テスト終了２５はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、テスト終了制御部１２がテストモード投入によりある一定間隔でインストラクションメモリ１１をモニタリングし、テスト終了２５を検出したら結果出力部９にそれを伝達し、結果出力部９はデータ線によりパッケージ外部端子５３を経由してＤＩＭＭ外部端子１１３に出力する。テスト回路の終了２４はアドレス、コマンドを用いたテストモードにより行い、テストモード検出回路２２がそのテストモードを識別し、切替部６をパッケージ外部端子側即ちＤＩＭＭ外部端子側に切替える。
以上の構成により、ＤＩＭＭ１００の救済が可能である。
［第３の実施の形態］
本発明に係る第３の実施の形態である、半導体試験装置を適用したＤＲＡＭ及びＤＩＭＭの試験フロー並びに半導体製造方法について図１３を用いて説明する。ＤＲＡＭおよびＤＩＭＭ試験の工程は、まず、前工程（Ｓ１３１）の終了後にウエハ状態でのプローブ検査を行い（Ｓ１３２）、ここで欠陥となったＤＲＡＭに対して救済処理（１）が行われる（Ｓ１３３）。その後、インターフェースチップ２およびＤＲＡＭ４の積層を行い（Ｓ１３４）、パッケージングされ（Ｓ１３５）、本発明による試験装置にて選別検査（１）と救済処理（２）が行われる（Ｓ１３６、Ｓ１３７）。その後、積層パッケージのＤＩＭＭ組立てを行い（Ｓ１３８）、本発明による試験装置にて選別検査（２）と救済処理（３）が行われる（Ｓ１３９、Ｓ１４０）。ＤＲＡＭの容量が少ない場合には、パッケージング後の選別検査で不一致となるＤＲＡＭが少なく、不一致したＤＲＡＭを不良品として廃棄しても歩留まりに影響なかったが、ＤＲＡＭの大容量化によりＤＲＡＭチップ１つ当たりに欠陥が発生する割合が多くなるため、大容量化によって製品歩留まりが低下し、ＤＲＡＭの低価格化が困難になる。そのため、パッケージング（Ｓ１３５）後の選別検査（１）および救済処理（２）とＤＩＭＭ組立て（Ｓ１３８）後の選別検査（２）および救済処理（３）を本発明の半導体試験装置で行うことで、選別検査から救済処理、救済後の再選別検査が同一装置で可能になり、ＤＲＡＭ積層パッケージおよびＤＩＭＭ取り外し中の作業を省略でき、ＤＲＡＭの低価格化が可能となる。なお、Ｓ１４１はマーキング工程、Ｓ１４２は出荷工程を示す。
図１４は、テスト回路８の起動及び終了を制御するためのテストモードのデータシートへの記載例を示したものである。
本発明に係るＤＲＡＭ積層パッケージを例えば４層積層パッケージとしたテスト構成の概略構成を示した図である。 本発明に係るファンクションテストによる接続試験方法の第１の実施例を示す図で、（ａ）はデータビットの接続試験方法を示す図、（ｂ）はアドレスビットの接続試験方法を示す図である。 本発明に係るファンクションテストによる接続試験方法の第２の実施例を示した図で、（ａ）はコマンドビット（／ＲＡＳ、／ＣＡＳ、／ＷＥ）の接続試験方法を示す図、（ｂ）はコマンドビット（／ＣＳ）とクロックアドレス（ＣＫＥ）の接続試験方法を示す図である。 本発明に係るファンクションテストによる接続試験のテスト方法の第３の実施例を示した図で、クロック（／ＣＬＫ）と制御（／ＤＱＳ、ＲＤＱＳ、／ＲＤＱＳ）の接続試験方法を示した図である。 本発明に係るＤＲＡＭ積層パッケージにおけるインターフェースチップの構成の一実施の形態を示した図である。 本発明に係るテスト回路の制御方法の第１の実施例を示した図で、（ａ）はテスト回路の起動のテストモードを示す図、（ｂ）はテスト回路の終了のテストモードを示す図である。 本発明に係るテスト回路の制御方法の第２の実施例である試験パターンロードのテストモードを示した図である。 本発明に係るテスト回路の制御方法の第３の実施例を示した図で、（ａ）はテストスタートのテストモードを示す図、（ｂ）はテスト終了のテストモードを示す図である。 本発明に係るテスト回路の制御方法の第４の実施例である結果回収のテスとモードを示す図である。 本発明に係る救済実施時のテスト回路の制御方法の第１の実施例を示した図で、（ａ）は救済開始のテストモードを示す図、（ｂ）は救済処理のテストモードを示す図である。 本発明に係る救済実施時のテスト回路の制御方法の第２の実施例であるＣＳ設定のテストモードを示す図である。 本発明に係るＤＩＭＭの試験および救済の構成の一実施の形態を示した図である。 本発明に係るＤＲＡＭおよびＤＩＭＭの試験フロー並びに半導体製造方法の一実施の形態を示した図である。 本発明に係るテスト回路を制御するためのテストモードのデータシートへの記載例を示した図である。
符号の説明
１…試験装置、２…インターフェースチップ、３…ＤＲＡＭ積層パッケージ（例えば４層積層パッケージ）、４…ＤＲＡＭ、５…ＣＳ発生回路、６…切替部、８…テスト回路、９…結果出力部、１０…アルゴリズミックパターン発生器、１１…インストラクションメモリ、１２…テスト終了制御部、１３…テストスタート制御部、１４…パターン制御部、１５…救済制御部、１６…フェイルアドレス解析部、１７…フェイルアドレスメモリ、１８、４７…比較器、１９、４８…チップセレクト回路、２０…出力イネーブル回路、２１…救済イネーブル回路、２２…テストモード検出回路、２３…テスト回路起動、２４…テスト回路終了、２５…テスト終了、２６…テストスタート、２７…試験パターンロード、２８…救済開始、２９…結果回収、３０…救済処理、３１…ＣＳ設定、３２…救済アドレス挿入部、５１〜５６…パッケージ外部端子、５７…比較器、１００…ＤＩＭＭ、１０１…基板、１１１〜１１７…ＤＩＭＭ外部端子。

Claims (7)

  1. 積層された複数のＤＲＡＭと、試験装置に接続される少なくともアドレス、コマンド及びデータを該複数のＤＲＡＭに入出力させる外部端子と、該複数のＤＲＡＭと該外部端子との間に設けられたインターフェースチップとを備え、前記複数のＤＲＡＭ及び前記インターフェースチップをパッケージに実装してなるＤＲＡＭ積層パッケージであって、
    前記インターフェースチップには、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路と、前記複数のＤＲＡＭを試験するための試験パターンを生成するアルゴリズミックパターン発生部と、前記試験パターンを前記複数のＤＲＡＭに印加する印加回路と、前記複数のＤＲＡＭからの応答信号と前記試験パターンに応じた期待値とを比較して判定する比較器と、該比較器での比較結果が不一致であった場合に、フェイルしたフェイルアドレスを格納するフェイルアドレスメモリと、前記フェイルアドレスメモリに格納されたフェイルアドレスを解析して救済すべきアドレスを算出するフェイルアドレス解析部と、該フェイルアドレス解析部で算出された救済すべきアドレスを前記アルゴリズミックパターン発生部で生成される救済パターンとしての前記試験パターンに挿入する救済アドレス挿入部と、救済対象のＤＲＡＭを特定するチップ選択信号を該ＤＲＡＭに印加するチップセレクト回路とを有し、
    前記フェイルアドレス解析部は、更に、前記フェイルアドレスメモリに格納されたフェイルアドレスと前記ＤＲＡＭから得られる救済情報とを比較して救済可否の判定を行い、
    前記アルゴリズミックパターン発生部は、前記フェイルアドレス解析部から得られる救済可否判定結果と前記フェイルアドレス解析部で算出された救済すべきアドレスとにより前記救済パターンを生成することを特徴とするＤＲＡＭ積層パッケージ。
  2. 前記印加回路は、前記救済アドレス挿入部からのアドレスまたはコマンドの出力を制御する出力イネーブル回路と前記アルゴリズミックパターン発生部からのデータの出力を制御する救済イネーブル回路とで構成され、
    前記テスト回路には、前記テストモード検出回路で救済テストモードを検出したとき前記救済パターンとしての試験パターンを前記ＤＲＡＭに印加するか否かに応じて前記チップセレクト回路、前記出力イネーブル回路及び前記救済イネーブル回路を制御する救済制御部を有することを特徴とする請求項１記載のＤＲＡＭ積層パッケージ。
  3. 前記インターフェースチップには、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路と前記テスト回路の前記印加回路から試験パターンとして得られるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの回路とを前記テストモード検出回路からの制御に基づいて切替える切替部を備えることを特徴とする請求項１または２に記載のＤＲＡＭ積層パッケージ。
  4. 請求項１または２に記載のＤＲＡＭ積層パッケージを基板に複数個搭載して構成したことを特徴とするＤＩＭＭ。
  5. 積層した複数のＤＲＡＭと、試験装置に接続される少なくともアドレス、コマンド及びデータを該複数のＤＲＡＭに入出力させる外部端子と、該複数のＤＲＡＭと該外部端子との間に設けられたインターフェースチップとを備え、前記複数のＤＲＡＭ及び前記インターフェースチップをパッケージに実装してなるＤＲＡＭ積層パッケージの試験および救済方法であって、
    前記インターフェースチップには、前記外部端子から入力されるアドレス及びコマンドに基づいてテストモードを検出するテストモード検出回路と、アルゴリズミックパターン発生部と、印加回路と、比較器と、フェイルアドレスメモリと、フェイルアドレス解析部と、救済アドレス挿入部と、チップセレクタ回路とを有するテスト回路とを備え、
    前記アルゴリズミックパターン発生部により前記複数のＤＲＡＭを試験するための試験パターンを生成し、
    前記印加回路により前記試験パターンを前記複数のＤＲＡＭに印加し、
    前記比較器により、前記複数のＤＲＡＭからの応答信号と前記試験パターンに応じた期待値とを比較して判定し、
    該比較結果が不一致であった場合に、フェイルしたフェイルアドレスを前記フェイルアドレスメモリに格納し、
    前記フェイルアドレス解析部により前記フェイルアドレスメモリに格納されたフェイルアドレスを解析して救済すべきアドレスを算出し、
    前記救済アドレス挿入部により前記算出された救済すべきアドレスを前記アルゴリズミックパターン発生器で生成される救済パターンとしての前記試験パターンに挿入し、
    前記チップセレクト回路により救済対象のＤＲＡＭを特定するチップ選択信号を該ＤＲＡＭに印加し、
    前記フェイルアドレス解析部は、更に、前記フェイルアドレスメモリに格納されたフェイルアドレスと前記ＤＲＡＭから得られる救済情報とを比較して救済可否の判定を行い、
    前記アルゴリズミックパターン発生部は、前記フェイルアドレス解析部から得られる救済可否判定結果と前記フェイルアドレス解析部で算出された救済すべきアドレスとにより前記救済パターンを生成することを特徴とするＤＲＡＭ積層パッケージの試験および救済方法。
  6. 前記印加回路は、前記救済アドレス挿入部からのアドレスまたはコマンドの出力を制御する出力イネーブル回路と前記アルゴリズミックパターン発生部からのデータの出力を制御する救済イネーブル回路とで構成され、
    前記テスト回路には、更に、救済制御部を有し、
    前記テストモード検出回路により救済テストモードを検出したとき前記救済パターンとしての試験パターンを前記ＤＲＡＭに印加するか否かに応じて前記救済制御部により前記チップセレクト回路、前記出力イネーブル回路及び前記出力イネーブル回路を制御することを特徴とする請求項５記載のＤＲＡＭ積層パッケージの試験および救済方法。
  7. 前記インターフェースチップには、前記外部端子から入力されるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路と前記テスト回路の前記印加回路から試験パターンとして得られるアドレス、コマンド及びデータ入出力の前記複数のＤＲＡＭへの経路とを前記テストモード検出回路からの制御に基づいて切替える切替部を備えることを特徴とする請求項５または６に記載のＤＲＡＭ積層パッケージの試験および救済方法。
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