JP5559507B2 - 半導体装置及びこれを備える情報処理システム - Google Patents
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Description
4〜6 内部回路
10,20 半導体装置
11a,11b クロック端子
11c クロックイネーブル端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16 キャリブレーション端子
17a,17b 電源端子
21 クロック発生回路
22 DLL回路
23 入出力バッファ回路
24 キャリブレーション回路
25 データラッチ回路
26 論理レベル保持回路
31 コマンド入力バッファ
32 コマンドデコーダ
33 不使用チップ情報保持回路
41 アドレス入力バッファ
42 モードレジスタ
43 パワーオン検出回路
44 層アドレス設定回路
45 層アドレスコントロール回路
46 層アドレス発生回路
47 層アドレス比較回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
54 データコントロール回路
55 入出力回路
61 ロウ制御回路
61a アドレスバッファ
61b リフレッシュカウンタ
62 カラム制御回路
62a アドレスバッファ
62b バーストカウンタ
63 コントロールロジック回路
64 モードレジスタ
65 コマンドデコーダ
70 内部電圧発生回路
71 パワーオン検出回路
80 シリコン基板
81 層間絶縁膜
82 絶縁リング
83,86 TSVの端部
84 裏面バンプ
85 表面バンプ
91 電極
92 スルーホール電極
93 再配線層
94 NCF
95 リードフレーム
96 アンダーフィル
97 封止樹脂
100 メモリモジュール
101 モジュール基板
102 レジスタ
200 コントローラ
CC0〜CC7 コアチップ
IB 入力バッファ
INV1,INV2 インバータ
IP インターポーザ
LOG1,LOG2 ロジック部
MC メモリセル
MCO メモリコア部
OB 出力バッファ
RWBS リードライトバス
TSBOB 出力バッファ
TSV,TSV1〜TSV3 貫通電極
TSVIB 入力バッファ
TSVOB 出力バッファ
Claims (13)
- 少なくとも出力バッファを有する第1の半導体チップと、
少なくとも入力バッファを有する第2の半導体チップと、
前記第1又は第2の半導体チップを貫通して設けられ、前記出力バッファの出力端及び前記入力バッファの入力端に接続された貫通電極と、
前記第1又は第2の半導体チップに設けられ、前記貫通電極の論理レベルを保持する論理レベル保持回路と、を備えることを特徴とする半導体装置。 - 前記第1の半導体チップを複数備え、
前記複数の第1の半導体チップにそれぞれ設けられた前記貫通電極が短絡されていることを特徴とする請求項1に記載の半導体装置。 - 前記複数の第1の半導体チップは、入力端が前記貫通電極に接続された入力バッファをそれぞれ有し、
前記第2の半導体チップは、出力端が前記貫通電極に接続された出力バッファを有することを特徴とする請求項2に記載の半導体装置。 - 前記論理レベル保持回路による前記貫通電極の駆動能力は、前記出力バッファのいずれの駆動能力よりも小さいことを特徴とする請求項2又は3に記載の半導体装置。
- 前記出力バッファがいずれもトライステートバッファであることを特徴とする請求項2乃至4のいずれか一項に記載の半導体装置。
- 前記複数の第1の半導体チップが積層されていることを特徴とする請求項2乃至5のいずれか一項に記載の半導体装置。
- 前記複数の第1の半導体チップと前記第2の半導体チップが積層されていることを特徴とする請求項6に記載の半導体装置。
- 前記第1の半導体チップは、メモリコアを含むバックエンド部が集積されたコアチップであり、
前記第2の半導体チップは、外部とのインターフェースを行うフロントエンド部が集積されたインターフェースチップであることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。 - 前記貫通電極を複数備え、
前記インターフェースチップから外部へ同時に出力する単位外部データのビット数よりも、前記複数の貫通電極を用いて前記複数のコアチップから前記インターフェースチップへ同時に出力する単位内部データのビット数の方が多いことを特徴とする請求項8に記載の半導体装置。 - 前記インターフェースチップは、前記複数の貫通電極を介して前記コアチップより供給されるパラレルな前記単位内部データをシリアルな前記単位外部データに変換するデータラッチ回路を含むことを特徴とする請求項9に記載の半導体装置。
- 複数のコアチップを製造する工程と、
前記複数のコアチップを制御するインターフェースチップを製造する工程と、
前記複数のコアチップ及び前記インターフェースチップの動作試験を行う工程と、
前記複数のコアチップ及び前記インターフェースチップを積層して積層型半導体装置を製造する工程とを備え、
前記インターフェースチップを製造する工程は、
基板を貫通する複数の貫通電極、前記貫通電極を駆動する双方向バッファ回路、及び前記貫通電極の論理レベルを保持する論理レベル保持回路を形成する工程を含み、
前記インターフェースチップの動作試験を行う工程は、前記双方向バッファ回路から出力されるデータを前記論理レベル保持回路に保持させる工程と、前記論理レベル保持回路に保持されたデータを前記双方向バッファ回路から読み出す工程とを含むことを特徴とする半導体装置の製造方法。 - 前記インターフェースチップの動作試験を行う工程は、
前記インターフェースチップのデータ入出力端子に所定のテストデータを入力し、前記複数の貫通電極のうち所定のアドレス信号により指定されるデータ伝送用貫通電極に接続された論理レベル保持回路にテストデータを書き込んだ後、前記論理レベル保持回路によって保持されたテストデータを前記データ入出力端子から読み出して入力したテストデータと比較することにより行うことを特徴とする請求項11に記載の半導体装置の製造方法。 - 複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、前記半導体装置を制御するコントローラと、を備える情報処理システムであって、
前記複数のコアチップは、基板を貫通する複数の貫通電極と、出力端が前記貫通電極に接続されたトライステートバッファとを含み、
前記インターフェースチップは、入力端が前記貫通電極に接続された入力バッファと、前記貫通電極の論理レベルを保持する論理レベル保持回路とを含むことを特徴とする情報処理システム。
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