JP6338943B2 - 出力回路、検出センサ - Google Patents
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Description
この構成によれば、第2トランジスタがオフし第1トランジスタがオンしたとき、出力トランジスタの制御端子は、第1抵抗のみにより第1配線に接続される。したがって、第1抵抗の抵抗値を大きくすることにより、出力トランジスタの制御端子と第1配線との間の電流量を少なくし、消費電力の増加を抑制する。
この構成によれば、第3トランジスタにより第2トランジスタを容易にオフすることが可能となる。
この構成によれば、MOS型のトランジスタである出力トランジスタを駆動するための消費電力が、バイポーラトランジスタを用いる場合と比べて減少する。
以下、第1実施形態を説明する。
図1に示す検出センサ10は、図示しないコントローラに接続される。たとえば、検出センサ10の外部端子T1〜T4は、図示しないケーブルを介してコントローラに接続される。外部端子T1,T4は電源端子であり、コントローラから駆動電圧(高電位電圧VC、低電位電圧GND)が供給される。外部端子T2,T3は出力端子である。
図2に示すように、出力回路16は、バッファ回路21、トランジスタM1,M2,M3、キャパシタC1、抵抗R1,R2、ツェナーダイオードZD1、ダイオードD1を有している。
出力制御信号OC1がLレベルのとき、バッファ回路21の出力信号S1に基づいて、トランジスタM2がオンし、トランジスタM3がオフする。したがって、出力トランジスタM1のゲート端子は、オンしたトランジスタM2により配線VDDに接続されるとともに、抵抗R1により配線GNDに接続される。この抵抗R1の抵抗値は、オンしたトランジスタM2による出力トランジスタM1のゲート電圧の上昇を妨げないように、大きな値に設定される。これにより、出力トランジスタM1のゲート端子に高電位電圧VDDが供給されて出力トランジスタM1がオンする。つまり、抵抗R1の抵抗値を大きな値に設定することで、出力トランジスタM1を確実にオンする。したがって、出力トランジスタM1を介して図示しないコントローラの負荷抵抗を介して電流が流れ、コントローラはLレベルの信号を入力する。
(1−1)出力制御信号OC1に基づいてトランジスタM3がオンしたとき、そのトランジスタM3と抵抗R2を介して出力トランジスタM1のゲート端子が低電位側の配線GNDに接続され、出力トランジスタM1がオフする。そして、トランジスタM3と抵抗R2の直列回路は、抵抗R1に対して並列に接続される。したがって、出力トランジスタM1のゲート端子と配線GNDの間の合成抵抗の抵抗値は、抵抗R1のみの場合よりも小さくなる。この抵抗R1,R2とアクティブクランプ回路22は、外部端子T2に加わるサージによるその外部端子T2の電圧を所定電圧にクランプし、出力トランジスタM1を保護する。また、出力トランジスタM1のゲート端子と配線GNDの間の抵抗R1,R2は、ノイズなどにより出力トランジスタM1のゲート端子における電圧変動を抑制するため、出力トランジスタM1が意図せずにオンする誤作動を低減することができる。
以下、第2実施形態を説明する。
なお、検出センサの構成は第一実施形態と同じであるため、図面及び説明を省略する。
図3に示すように、この実施形態の出力回路31は、バッファ回路21、トランジスタM1,M2,M3,M4、キャパシタC1、抵抗R11,R12,R13,R14、ツェナーダイオードZD1,ZD2、ダイオードD1,D2を有している。
また、外部端子T2はキャパシタC1を介してトランジスタM1のゲート端子に接続されている。
出力制御信号OC1がLレベルのとき、バッファ回路21の出力信号S1は、トランジスタM2のゲート端子に供給されるとともに、抵抗R13を介してトランジスタM3のゲート端子に供給される。このトランジスタM3のゲート端子に接続されたトランジスタM4は、ゲート端子が抵抗R14によりプルダウンされており、オフしている。したがって、出力信号S1に基づいて、トランジスタM2がオンし、トランジスタM3がオフする。出力トランジスタM1のゲート端子は、オンしたトランジスタM2により配線VDDに接続されるとともに、抵抗R11により配線GNDに接続される。したがって、この抵抗R11の抵抗値は、オンしたトランジスタM2による出力トランジスタM1のゲート電圧の上昇を妨げないように、大きな値に設定される。これにより、出力トランジスタM1のゲート端子に高電位電圧VDDが供給されて出力トランジスタM1がオンする。したがって、出力トランジスタM1を介して図示しないコントローラの負荷抵抗を介して電流が流れ、コントローラはLレベルの信号を入力する。
(2−1)出力制御信号OC1に基づいてオンしたトランジスタM3は、出力トランジスタM1のゲート端子を低電位側の配線GNDに接続し、出力トランジスタM1がオフする。したがって、ノイズ等が加わったときにトランジスタM3が出力トランジスタM1のゲート端子の電圧変動を抑制するため、出力トランジスタM1の意図しないオン、つまり出力トランジスタM1の誤作動を低減することができる。
・上記第1実施形態に対し、抵抗R2をトランジスタM3と配線GNDの間に接続してもよい。また、トランジスタM3と出力トランジスタM1のゲート端子の間、トランジスタM3と配線GNDの間、の少なくとも一方に抵抗を挿入接続してもよい。
・上記第1実施形態において、トランジスタM1〜M3をバイポーラトランジスタとしてもよい。また、第2実施形態において、トランジスタM1〜M4をバイポーラトランジスタとしてもよい。
・上記各形態に対し、投光回路12と受光回路13とを互いに異なる筐体内に収納した検出システムとしてもよい。つまり、図1に示す検出センサ10において投光回路12を削除したセンサとしてもよい。
Claims (5)
- 検出センサに設けられる出力回路であって、
出力端子に第1端子が接続され、低電位側の第1配線に第2端子が接続された出力トランジスタと、
前記出力端子と前記出力トランジスタの制御端子との間に接続された第1アクティブクランプ回路と、
前記出力トランジスタの制御端子と前記第1配線との間に接続された第1抵抗と、
出力制御信号が入力端子に供給されるバッファ回路と、
高電位側の第2配線に第2端子が接続され、前記出力トランジスタの制御端子に第1端子が接続され、制御端子に前記バッファ回路の出力信号が供給される第1トランジスタと、
前記出力トランジスタの制御端子に第1端子が接続され、前記第1配線に第2端子が接続され、制御端子に前記バッファ回路の出力信号が供給され、前記第1トランジスタに対して相補的にオンオフする第2トランジスタと、
前記出力トランジスタの制御端子と前記第2トランジスタの第1端子との間、及び前記第2トランジスタの第2端子と前記第1配線との間、の少なくとも一方に挿入接続された第2抵抗と、
前記第2トランジスタの制御端子に第2端子が接続され、前記第1配線に第1端子が接続された第3トランジスタと、
前記出力端子と前記第3トランジスタの制御端子との間に接続された第2アクティブクランプ回路と、
前記第3トランジスタの制御端子と前記第1配線の間に接続された第3抵抗と、
を備え、
前記第2トランジスタの制御端子は、第4抵抗を介して前記バッファ回路の出力端子に接続されること、を特徴とする出力回路。 - 前記第1抵抗の抵抗値は、前記第2抵抗の抵抗値より大きく設定されたこと、を特徴とする請求項1に記載の出力回路。
- 前記出力トランジスタは前記第1端子がドレイン端子であり、前記第2端子がソース端子である、MOS型のトランジスタであること、を特徴とする請求項1または2に記載の出力回路。
- 前記第1アクティブクランプ回路は、前記出力端子から前記出力トランジスタの制御端子に向かう方向に対して、順方向接続のダイオードと逆方向接続のツェナーダイオードを含むこと、
を特徴とする請求項1〜3のいずれか一項に記載の出力回路。 - 検出対象の物理量に応じた検出信号を出力する検出回路と、
前記検出信号に応じた判定信号を出力する判定回路と、
前記判定信号に基づいて出力制御信号を出力する信号処理回路と、
請求項1〜4のいずれか一項に記載の出力回路と、
を備えたことを特徴とする検出センサ。
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