KR20220108490A - 정전기 보호 회로 - Google Patents

정전기 보호 회로 Download PDF

Info

Publication number
KR20220108490A
KR20220108490A KR1020210011535A KR20210011535A KR20220108490A KR 20220108490 A KR20220108490 A KR 20220108490A KR 1020210011535 A KR1020210011535 A KR 1020210011535A KR 20210011535 A KR20210011535 A KR 20210011535A KR 20220108490 A KR20220108490 A KR 20220108490A
Authority
KR
South Korea
Prior art keywords
node
pad
transistor
source
gate
Prior art date
Application number
KR1020210011535A
Other languages
English (en)
Inventor
이상목
장준태
박원석
김려연
김승후
Original Assignee
주식회사 디비하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 디비하이텍 filed Critical 주식회사 디비하이텍
Priority to KR1020210011535A priority Critical patent/KR20220108490A/ko
Priority to US17/555,405 priority patent/US11715947B2/en
Publication of KR20220108490A publication Critical patent/KR20220108490A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

실시 예는 패드와 메모리 사이에 접속되는 정전기 보호 회로에 관한 것으로, 패드와 제1 전원 사이에 접속되고, 패드를 통하여 유입되는 정전기 방출을 검출한 결과에 기초하여 검출 신호를 생성하는 정전기 방출 검출기, 검출 신호에 의하여 제어되는 게이트 및 패드와 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터, 및 제2 전원에 접속되는 제1 게이트 및 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 제1 패드에 접속되는 제2 게이트, 제1 노드와 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터를 포함하는 누설 전류 방지 회로를 포함하고, 제1 노드는 스위치 트랜지스터의 벌크 노드에 접속된다.

Description

정전기 보호 회로{ELECTROSTATIC DISCHARGE PROTECTION CIRCUIT}
실시 예는 정전기 보호 회로 및 이를 포함하는 입출력 회로에 관한 것이다.
전자 소자의 입출력 회로는 전자 장치의 내부 회로와 전자 장치 밖의 외부 회로 간의 전기적 인터페이스로 기능할 수 있다. 전자 장치의 입출력 회로는 내부 회로와 외부 회로 간의 전압 신호를 송신 또는 수신할 수 있다.
입출력 회로는 입출력 패드로 서지 전압이 인가될 경우, ESD 보호 회로에 의하여 메모리와 입출력 회로 사이에 연결되는 저항 또는 스위치에 흐르는 전류를 제한하고, 그라운드 노드로 과도한 전류를 방전시킴으로써, 메모리를 보호할 수 있다. 입출력 회로의 ESD 보호 회로가 메모리로 유입되는 전류를 완전히 막지 못할 경우에는 메모리에 대한 프로그램 동작에 오류가 발생될 수 있다.
실시 예는 정전기 방출에 의한 서지(surge)가 메모리에 유입되는 것을 차단하고 누설 전류를 방지할 수 있는 정전기 보호 회로를 제공한다.
실시 예는 패드와 메모리 사이에 접속되는 정전기 보호 회로에 관한 것으로, 상기 패드와 제1 전원 사이에 접속되고, 상기 패드를 통하여 유입되는 ESD((ElectroStatic Discharge)를 검출한 결과에 기초하여 검출 신호를 생성하는 ESD 검출기; 상기 검출 신호에 의하여 제어되는 게이트 및 상기 패드와 상기 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터; 및 제2 전원에 접속되는 제1 게이트 및 상기 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 상기 제1 패드에 접속되는 제2 게이트, 상기 제1 노드와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터를 포함하는 누설 전류 방지 회로를 포함하고, 상기 제1 노드는 상기 스위치 트랜지스터의 벌크 노드에 접속된다.
상기 정전기 보호 회로는 상기 제1 노드에 접속되는 플로팅 N웰 노드를 더 포함할 수 있다.
상기 플로팅 N웰 노드는 상기 제1 트랜지스터의 벌크 노드에 접속될 수 있다.
상기 플로팅 N웰 노드는 상기 제2 트랜지스터의 벌크 노드에 접속될 수 있다.
상기 ESD 검출기는 상기 패드와 제2 노드 사이에 접속되는 커패시터; 상기 제2 노드와 상기 제1 전원 사이에 접속되는 저항; 및 상기 제2 노드에 접속되는 게이트, 상기 패드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 방전 트랜지스터를 포함하고, 상기 검출 신호는 상기 제2 노드로부터 출력될 수 있다.
상기 커패시터는 상기 제2 노드에 접속되는 게이트 및 상기 패드에 접속되는 소스와 드레인을 포함하는 트랜지스터일 수 있다.
상기 정전기 보호 회로는 상기 검출 신호를 버퍼링하고, 버퍼링된 검출 신호를 상기 스위치 트랜지스터의 게이트에 인가하는 버퍼 회로를 더 포함할 수 있다.
상기 정전기 보호 회로는 직렬 연결되는 제1 인버터 및 제2 인버터를 더 포함하고, 상기 검출 신호는 상기 제1 인버터에 입력되고, 상기 제2 인버터의 출력은 상기 스위치 트랜지스터의 게이트에 입력될 수 있다.
상기 정전기 보호 회로는 상기 제2 노드에 접속되는 게이트 및 상기 제2 전원과 제3 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터; 상기 제2 노드에 접속되는 게이트 및 상기 제3 노드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터; 제3 노드에 접속되는 게이트 및 상기 패드와 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 PMOS 트랜지스터; 및 상기 제3 노드에 접속되는 게이트 및 상기 제1 전원과 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 더 포함할 수 있다.
상기 제2 전원의 전압은 상기 제1 전원의 전압보다 클 수 있다.
상기 플로팅 N웰 노드는 상기 제2 PMOS 트랜지스터의 벌크 노드에 접속될 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 PMOS 트랜지스터일 수 있다. 상기 스위치 트랜지스터는 PMOS 트랜지스터일 수 있다.
다른 실시 예에 따른 정전기 보호 회로는 패드와 메모리 사이에 접속되는 정전기 보호 회로에 관한 것으로, 상기 패드와 제1 전원 사이에 접속되고, 상기 패드를 통하여 유입되는 ESD(ElectroStatic Discharge)를 검출한 결과에 기초하여 검출 신호를 생성하는 ESD 검출기; 상기 검출 신호에 의하여 제어되는 게이트 및 상기 패드와 상기 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터; 및 제2 전원에 접속되는 제1 게이트 및 상기 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 상기 제1 패드에 접속되는 제2 게이트, 상기 제1 노드와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터를 포함하는 누설 전류 방지 회로를 포함하고, 상기 제1 노드는 상기 제1 트랜지스터의 벌크 노드 및 상기 제2 트랜지스터의 벌크 노드에 접속될 수 있다.
상기 정전기 보호 회로는 상기 제1 노드에 접속되는 플로팅 N웰 노드를 더 포함하고, 상기 제2 전원의 접압은 상기 제1 전원의 전압보다 클 수 있다.
다른 실시 예에 따른 상기 정전기 보호 회로는 상기 검출 신호가 출력되는 상기 ESD 검출기의 제2 노드에 접속되는 게이트 및 상기 제2 전원과 제3 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터; 상기 제2 노드에 접속되는 게이트 및 상기 제3 노드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터; 제3 노드에 접속되는 게이트 및 상기 패드와 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 PMOS 트랜지스터; 및 상기 제3 노드에 접속되는 게이트 및 상기 제1 전원과 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 더 포함할 수 있다.
상기 플로팅 N웰 노드는 상기 스위치 트랜지스터의 벌크 노드 및 상기 제2 PMOS 트랜지스터의 벌크 노드 각각에 접속될 수 있다. 상기 스위치 트랜지스터는 PMOS 트랜지스터일 수 있다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 PMOS 트랜지스터일 수 있다.
또 다른 실시 예는 패드와 메모리 사이에 접속되는 정전기 보호 회로에 관한 것으로, 상기 패드와 제1 전원 사이에 접속되고, 상기 패드를 통하여 유입되는 ESD((ElectroStatic Discharge)를 검출한 결과에 기초하여 검출 신호를 생성하는 ESD 검출기; 상기 검출 신호에 의하여 제어되는 게이트 및 상기 패드와 상기 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터; 제2 전원에 접속되는 제1 게이트 및 상기 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 상기 제1 패드에 접속되는 제2 게이트, 상기 제1 노드와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터; 상기 검출 신호가 출력되는 상기 ESD 검출기의 제2 노드에 접속되는 게이트 및 상기 제2 전원과 제3 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터; 상기 제2 노드에 접속되는 게이트 및 상기 제3 노드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터; 제3 노드에 접속되는 게이트 및 상기 패드와 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 PMOS 트랜지스터; 및 상기 제3 노드에 접속되는 게이트 및 상기 제1 전원과 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 포함하고, 상기 제1 노드는 상기 제1 트랜지스터의 벌크 노드, 상기 제2 트랜지스터의 벌크 노드, 상기 스위치 트랜지스터의 벌크 노드, 및 상기 제2 PMOS 트랜지스터의 벌크 노드 중 적어도 하나에 접속될 수 있다.
실시 예는 정전기 방출에 의한 서지(surge)가 메모리에 유입되는 것을 차단하고 누설 전류를 방지할 수 있다.
도 1은 실시 예에 따른 정전기 보호 회로의 구성도를 나타낸다.
도 2a 및 도 2b는 도 1의 정전기 보호 회로의 ESD 보호 모드 동작을 나타낸다.
도 3은 프로그램 모드에서 정전기 보호 회로의 동작을 나타낸다.
도 4는 리드 모드에서 정전기 보호 회로의 동작을 나타낸다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
실시 예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 개의 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 “제1” 및 “제2”, “상/상부/위” 및 “하/하부/아래” 등과 같은 관계적 용어들은 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
"플로트(float) 또는 플로팅(floating)" 이라는 용어는 상세한 설명에서 회로의 특정 부분이 임의의 특정 전압 값에 한정되지 않는다는 것을 나타내는데 사용될 수 있다.
본 발명은 패드(101)와 내부 회로(102) 사이에 접속되는 정전기 보호 회로(100)에 관한 것으로, 정전기 보호 회로(100)는 패드(101)에 ESD에 의한 서지 전압 또는 서지 전류가 유입될 때, 서지 전압 또는 서지 전류가 패드(101)로부터 내부 회로(102)로 전달 또는 도달되는 것을 차단하는 것이다.
예컨대, 패드(101)는 입출력 패드일 수 있다. 또한 예컨대, 내부 회로(102)는 메모리일 수 있으나, 이에 한정되는 것은 아니며, 데이터 또는 신호를 수신할 수 있는 장치이면 충분하다. 이하, 내부 회로(102)는 메모리로 표현한다.
또한 실시 예는 패드(101) 및 정전기 보호 회로(100)를 포함하는 입출력 회로를 포함할 수 있다.
도 1은 실시 예에 따른 정전기 보호 회로(100)의 구성도를 나타낸다.
도 1을 참조하면, 정전기 보호 회로(100)는 ESD(ElectroStatic Discharge) 검출기(110), 스위치(120), 및 스위치 제어부(130)를 포함한다. 다른 실시 예에서는 정전기 보호 회로(100)는 패드(101)를 포함할 수도 있다.
ESD 검출기(110)는 패드(101)에 접속되고, 패드(101)를 통하여 유입되는 ESD(ElectroStatic Discharge)를 검출하고, 검출된 결과에 기초하여 패드(101)로 유입된 ESD 전하를 방전시킨다. 예컨대, ESD 검출기(110)는 패드(101)와 제1 전원(DVSS) 사이에 접속될 수 있다.
예컨대, ESD 검출기(110)는 패드(101)를 통하여 유입되는 ESD를 검출한 결과에 기초하여 검출 신호(DS)를 생성하고, 생성된 검출 신호(DS)를 출력할 수 있다.
스위치(120)는 패드(101)와 메모리(102) 사이에 접속되고, 정전기 검출기(110)에서 출력되는 검출 신호(DS)에 기초하여 턴 온 또는 턴 오프될 수 있고, 패드(101)와 메모리(102) 사이를 전기적으로 단락 또는 단선시킬 수 있다.
스위치 제어부(130)는 검출 신호(DS)에 기초하여 스위치(120)의 턴 온 또는 턴 오프를 제어한다.
ESD 검출기(110)는 "ESD 검출 회로" 또는 "ESD 검출부"로 대체하여 표현될 수 있다.
예컨대, ESD 검출기(110)는 패드(101)에 접속되는 커패시터(25), 저항(R0), 및 방전 트랜지스터(NM0)를 포함할 수 있다.
방전 트랜지스터(NM0)는 게이트, 및 패드(101)와 제1 전원(DVSS) 사이에 접속되는 소스와 드레인을 포함할 수 있다. 저항(R0)은 방전 트랜지스터(NM0)의 게이트(NG)와 제1 전원(DVSS) 사이에 접속될 수 있다. 커패시터(25)는 방전 트랜지스터(NM0)의 게이트(NG)와 저항(R0)이 접속되는 접속 노드와 패드(101) 사이에 접속된다.
예컨대, 커패시터(25), 저항(R0), 및 방전 트랜지스터(NM0)의 게이트(NG)가 서로 접속되는 노드는 검출 신호(DS)가 출력되는 "검출 노드" 또는 "제2 노드(N2)"일 수 있다. 제1 전원(DVSS)는 "제1 전원 노드"로 대체하여 표현될 수도 있다.
예컨대, 커패시터(25)는 MOS 커패시터, 예컨대, PMOS 커패시터일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 커패시터(25)는 제2 노드(N2)에 접속되는 게이트 및 제1 패드(101)에 접속되는 소스와 드레인을 포함할 수 있다. 예컨대, PMOS 커패시터(25)의 기판(예컨대, Si body(p-substrate))은 패드(101)에 접속될 수 있다.
예컨대, 방전 트랜지스터(NM0)는 NMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 PMOS 트랜지스터로 구현될 수도 있다.
스위치(120)는 게이트, 및 패드(101)와 메모리(102) 사이에 접속되는 소스와 드레인을 포함할 수 있다. 예컨대, 스위치(120)는 스위치 트랜지스터, 예컨대, PMOS 트랜지스터(PM1)를 포함할 수 있다. 예컨대, 메모리(102)는 One Time Programmable(OTP)일 수 있으나, 이에 한정되는 것은 아니다.
예컨대, PMOS 트랜지스터(PM1)는 게이트 및 패드(101)와 메모리(102) 사이에 접속되는 소스와 드레인을 포함할 수 있다. 예컨대, PMOS 트랜지스터(PM1)의 소스는 패드(101)에 접속될 수 있고, PMOS 트랜지스터(PM1)의 드레인은 메모리(102)에 접속될 수 있다. 예컨대, PMOS 트랜지스터(PM1)의 게이트는 검출 신호(DS)에 기초하여 제어될 수 있다.
스위치 제어부(130)는 제1 제어부(131) 및 제2 제어부(132)를 포함한다.
제1 제어부(131)는 제2 전원(DVDD)에 접속되는 제1 게이트, 및 제1 패드(101)와 제1 노드(N1) 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터(PM4) 및 제1 패드(101)에 접속되는 제2 게이트, 제1 노드(N1)와 제2 전원(DVDD) 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터(PM5)를 포함할 수 있다. 제2 전원(DVDD)은 "제2 전원 노드"로 대체하여 표현될 수도 있다. 또한 예컨대, 제2 전원(DVDD)의 전압은 제1 전원(DVSS)의 전압보다 클 수 있다.
제1 노드(N1)는 제1 트랜지스터(PM4)와 제2 트랜지스터(PM5)의 접속 노드일 수 있다. 제1 노드(N1)는 플로팅 N웰 노드(FNW)에 접속될 수 있다. 예컨대, 제1 트랜지스터(PM4)와 제2 트랜지스터(PM5) 각각은 PMOS 트랜지스터일 수 있다.
예컨대, 제1 트랜지스터(PM4)와 제2 트랜지스터(PM5) 각각의 벌크(bulk)(또는 바디(body)) 또는 벌크 노드(또는 바디 노드)에는 플로팅 N웰 노드(FNW)가 접속될 수 있다. 여기서 트랜지스터의 벌크(bulk)는 트랜지스터의 벌크 노드일 수 있고, 트랜지스터의 바디(예컨대, P형 바디)는 트랜지스터의 바디 노드일 수 있다.
또한 플로팅 N웰 노드(FNW)는 스위치(120)에 포함된 PMOS 트랜지스터(PM1)의 벌크(bulk)(또는 바디(body)) 또는 벌크 노드(또는 바디 노드)에 접속될 수 있다.
예컨대, 플로팅 N웰 노드(FNW)는 제1 노드(N1)에 접속되는 PMOS 트랜지스터(예컨대, PM1, PM3, PM4, PM5)의 공통 벌크 노드일 수 있다.
제1 제어부(131)는 패드(101)로부터 누설되는 전류를 방지하기 위한 것으로 "누설 전류 방지 회로"로 대체하여 표현될 수 있다.
제2 제어부(132)는 "지연부" 또는 "버퍼 회로"로 대체하여 표현될 수도 있다. 예컨대, 제2 제어부(132)는 적어도 하나의 인버터를 포함할 수 있다. 예컨대, 제2 제어부(132)는 직렬 연결되는 2개 이상의 인버터들을 포함할 수 있다.
예컨대, 제2 제어부(132)는 직렬 연결되는 제1 인버터(31) 및 제2 인버터(32)를 포함할 수 있다. 검출 신호(DS)는 제1 인버터(31)에 입력되고, 제1 인버터(31)의 출력은 제2 인버터(32)에 입력되고, 제2 인버터(32)의 출력은 스위치(120)의 PMOS 트랜지스터(PM1)의 게이트에 입력된다.
예컨대, 제1 인버터(31) 및 제2 인버터(32) 각각은 CMOS 인버터일 수 있다.
예컨대, 제1 인버터(31)는 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)를 포함하는 CMOS 인버터일 수 있다.
예컨대, 검출 신호(DS)는 PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)의 공통 접속 게이트(즉, 제1 인버터(31)의 입력단)로 제공될 수 있고, PMOS 트랜지스터(PM2) 및 NMOS 트랜지스터(NM2)는 제1 전원(DVSS)과 제2 전원(DVDD) 사이에 접속될 수 있다. 제1 인버터(31)는 제1 전원(DVSS)의 전압과 제2 전원(DVDD)의 전압에 의하여 바이어스될 수 있고, 제1 전원(DVSS)의 전압 또는 제2 전원(DVDD)의 전압이 출력될 수 있다.
예컨대, PMOS 트랜지스터(PM2)는 제2 노드(N2)에 접속되는 게이트 및 제2 전원(DVSS)와 제3 노드(N3) 사이에 접속되는 소스와 드레인을 포함할 수 있다. NMOS 트랜지스터(NM2)는 제2 노드(N2)에 접속되는 게이트 및 제3 노드(N3)와 제1 전원(DVSS) 사이에 접속되는 소스와 드레인을 포함할 수 있다. PMOS 트랜지스터(PM3)는 제3 노드(N3)에 접속되는 게이트 및 패드(101)와 스위치 트랜지스터(PM1)의 게이트 사이에 접속되는 소스와 드레인을 포함할 수 있다. NMOS 트랜지스터(NM3)는 제3 노드(N3)에 접속되는 게이트 및 제1 전원(DVSS)과 스위치 트랜지스터(PM1)의 게이트 사이에 접속되는 소스와 드레인을 포함할 수 있다.
예컨대, 제1 인버터(31)의 PMOS 트랜지스터(PM2)의 소스는 PMOS 트랜지스터(PM2)의 벌크(또는 바디)에 접속될 수도 있다.
제2 인버터(32)는 PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM3)를 포함하는 CMOS 인버터일 수 있다.
예컨대, 제1 인버터(31)의 출력은 제2 인버터(32)의 PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM3)의 공통 접속 게이트(즉, 제2 인버터(32)의 입력단)로 제공될 수 있고, PMOS 트랜지스터(PM3) 및 NMOS 트랜지스터(NM3)는 제1 전원(DVSS)과 패드(101) 사이에 접속될 수 있다. 제2 인버터(32)는 제1 전원(DVSS)의 전압과 패드(101)의 전압(VPP)에 의하여 바이어스될 수 있고, 제1 전원(DVSS)의 전압 또는 패드(101)의 전압(VPP)이 출력될 수 있다.
플로팅 N웰 노드(FNW)는 제2 인버터(32)의 PMOS 트랜지스터(PM3)의 벌크(또는 바디) 또는 벌크 노드(바디 노드)에 접속될 수도 있다.
제2 인버터(32)의 출력은 스위치(120)의 PMOS 트랜지스터(PM1)의 게이트(PG)에 제공될 수 있다.
도 1의 정전기 보호 회로(100)는 제1 제어부(131)와 제2 제어부(132)를 모두 포함하지만, 이에 한정되는 것은 아니며, 다른 실시 예에서는 제1 제어부(131)와 제2 제어부(132) 중 어느 하나가 생략될 수도 있다.
또한 도 1의 정전기 보호 회로(100)에서는 플로팅 N웰 노드(FNW)(또는 제1 노드(N1)가 누설 전류 방지 회로(131)의 제1 트랜지스터(PM4)의 벌크 노드, 제2 트랜지스터(PM5)의 벌크 노드, 스위치 트랜지스터(PM1)의 벌크 노드, 및 PMOS 트랜지스터(PM3)의 벌크 노드에 접속되지만, 이에 한정되는 것은 아니다. 다른 실시 예에서는 플로팅 N웰 노드(FNW)(또는 제1 노드(N1)는 누설 전류 방지 회로(131)의 제1 트랜지스터(PM4)의 벌크 노드, 제2 트랜지스터(PM5)의 벌크 노드, 스위치 트랜지스터(PM1)의 벌크 노드, 및 PMOS 트랜지스터(PM3)의 벌크 노드 중 적어도 하나에 접속될 수도 있다.
도 2a 및 도 2b는 도 1의 정전기 보호 회로(100)의 ESD 보호 모드 동작을 나타낸다.
패드(101)를 통하여 ESD 펄스 또는 ESD 전하의 유입에 의하여 패드(101)에는 서지 전압(Surge voltage)이 인가될 수 있다.
도 2a는 제2 전원(DVDD)를 기준으로 패드(101)에 양의 ESD 펄스가 유입되는 경우이다. 도 2a를 참조하면, 제2 전원(DVDD)을 기준으로 한다는 것은 제2 전원(DVDD)을 그라운드(ground)로 연결하는 것을 의미할 수 있다.
패드(101)에 서지 전압이 인가되면 커패시터(25)에 의하여 제2 노드(N2)의 전압이 하이(high) 상태로 올라간다. 즉 검출 신호(DS)가 하이(high) 상태가 된다. 검출 신호(DS)가 하이 상태가 됨으로 인하여 방전 트랜지스터(NM0)가 턴 온되고, 패드(101)의 서지 전압은 제1 전원(DVSS)으로 방전될 수 있다.
또한 제2 전원(DVDD)의 전압은 서지 전압에 비하여 상대적으로 매우 낮기 때문에, 제1 제어부(131)의 제2 트랜지스터(PM5)는 턴 오프되고, 제1 트랜지스터(PM4)는 턴 온되고, 플로팅 N웰 노드(FNW)는 패드(101)의 전압(VPP)을 따라간다.
또한 검출 신호(DS)가 하이 상태가 되므로, 제1 인버터(31)의 NMOS 트랜지스터(NM2)는 턴 온되고, PMOS 트랜지스터(PM2)는 턴 오프되고, 제2 인버터(32)의 NMOS 트랜지스터(NM3)는 턴 오프되고, PMOS 트랜지스터(PM3)는 턴 온된다. 이로 인하여 스위치(120)의 PMOS 트랜지스터(PM1)는 턴 오프되고, 높은 임피던스를 갖게 되어 패드(101)에서 메모리(102)로 흐르는 전류를 차단할 수 있다.
또한 패드(101)에 높은 서지 전압이 인가되더라도, 플로팅 N웰 노드(FNW)가 패드(101)의 전압(VPP)을 따라 가고, 플로팅 N웰 노드(FNW)와 접속된 스위치(120)의 PMOS 트랜지스터(PM1)의 벌크, 제1 트랜지스터(PM4)의 벌크, 제2 인버터(32)의 PMOS 트랜지스터(PM3)의 벌크 각각의 전압도 패드(101)의 전압(VPP)이 된다. 이로 인하여 패드(101)로부터 PMOS 트랜지스터(PM1)의 벌크, 제1 트랜지스터(PM4)의 벌크, 또는/및 제2 인버터(32)의 PMOS 트랜지스터(PM3)의 벌크로 누설 전류가 흐르는 것을 방지할 수 있다.
도 2b는 제2 전원(DVDD)를 기준으로 패드(101)에 음의 ESD 펄스가 유입되는 경우이다. 도 2b를 참조하면, 제2 인버터(32)의 PMOS 트랜지스터(PM3)는 턴 오프되고, NMOS 트랜지스터(NM3)는 턴 온되므로 스위치(120)의 PMOS 트랜지스터(PM1)의 게이트(PG)의 전압은 제1 전원(DVSS)의 전압이 된다. 이로 인하여 스위치(120)의 PMOS 트랜지스터(PM1)의 게이트(PG)의 전압은 패드(101)의 전압보다 높게 되어 PMOS 트랜지스터(PM1)는 턴 오프되고, 높은 임피던스를 갖게 되어 패드(101)에서 메모리(102)로 흐르는 전류를 차단할 수 있다.
다음으로 제1 전원(DVSS)을 기준으로 패드(101)에 양의 ESD 펄스가 유입되는 경우는 검출 신호(DS)가 하이 상태가 되고, 제1 인버터(31)의 NMOS 트랜지스터(NM2)가 턴 온되고, 제2 인버터(32)의 PMOS 트랜지스터(PM3)는 턴 온되고, PMOS 트랜지스터(PM1)는 턴 오프되고, 높은 임피던스를 갖게 되어 패드(101)에서 메모리(102)로 흐르는 전류를 차단할 수 있다. 여기서 제1 전원(DVSS)을 기준으로 한다는 것은 제1 전원(DVSS)을 그라운드(ground)로 연결하는 것을 의미할 수 있다.
마지막으로 제1 전원(DVSS)을 기준으로 패드(101)에 양의 ESD 펄스가 유입되는 경우에도 MOS 트랜지스터(PM1)는 턴 오프되고, 높은 임피던스를 갖게 되어 패드(101)에서 메모리(102)로 흐르는 전류를 차단할 수 있다.
도 3은 프로그램 모드에서 정전기 보호 회로(100)의 동작을 나타낸다.
도 3을 참조하면, 프로그램 모드에서는 제2 전원(DVDD)의 전압보다 높은 동작 전압이 패드(101)에 인가된다. 즉 프로그램 모드에서 패드(101)의 전압(VPP)은 제2 전원(DVDD)의 전압보다 높고 ESD에 기인하는 서지 전압 또는 펄스 전압보다 낮을 수 있다.
프로그램 모드에서는 커패시터(25)에 의하여 제2 노드(N2)의 전압은 로우(Low, 예컨대, 0[V])가 되고, 방전 트랜지스터(NM0)는 턴 오프된다. 검출 신호(DS)가 로우 상태이므로, 제1 인버터(31)의 NMOS 트랜지스터(NM2)는 턴 오프되고, PMOS 트랜지스터(PM2)는 턴 온되고, 제2 인버터(32)의 게이트에는 제2 전원(DVDD)의 전압이 인가되고, 제2 인버터(32)의 PMOS 트랜지스터(PM3)와 NMOS 트랜지스터(NM3)는 모두 턴 온될 수 있다.
예컨대, NMOS 트랜지스터(NM3)의 게이트의 폭(W1)(또는 게이트의 폭(W1)과 길이(L1)의 비율(W1/L1)은 PMOS 트랜지스터(PM3)의 게이트의 폭(W2)(또는 게이트의 폭(W2)과 길이(L2)의 비율(W2/L2)보다 클 수 있다.
즉 NMOS 트랜지스터(NM3)의 전류 싱킹 능력(current sinking ability)가 PMOS 트랜지스터(PM3)의 전류 소싱 능력(current sourcing ability)보다 클 수 있다. 이로 인하여 NMOS 트랜지스터(NM3)는 빠르게 턴 온될 수 있고, PMOS 트랜지스터(PM3)는 천천히 턴 온되 수 있으므로 스위치(120)의 PMOS 트랜지스터(PM1)는 턴 온될 수 있고, 로우 임피던스를 특성을 가지며, 메모리(102)를 프로그램하기 위하여 패드(101)의 전압(VPP)은 메모리(102)에 적용될 수 있다.
또한 제1 제어부(131)의 제1 트랜지스터(PM4)는 턴 온되고, 제2 트랜지스터(PM5)는 턴 오프되므로, 플로팅 N웰 노드(FNW)의 전압은 패드(101)의 전압(VPP)을 따라가게 되어 패드(101)의 전압과 같아진다.
도 4는 리드 모드에서 정전기 보호 회로(100)의 동작을 나타낸다.
도 4를 참조하면, 리드 모드에서는 제1 전원(DVSS)의 전압보다 높고 제2 전원(DVDD)의 전압보다 낮은 동작 전압이 패드(101)에 인가된다. 즉 리드 모드에서 패드(101)의 전압(VPP)은 제1 전원(DVSS)의 전압보다 높고 제2 전원(DVDD)의 전압보다 낮을 수 있다.
리드 모드에서는 커패시터(25)에 의하여 제2 노드(N2)의 전압은 로우(Low, 예컨대, 0[V])가 되고, 방전 트랜지스터(NM0)는 턴 오프된다. 검출 신호(DS)가 로우 상태이므로, 제1 인버터(31)의 NMOS 트랜지스터(NM2)는 턴 오프되고, PMOS 트랜지스터(PM2)는 턴 온되고, 제2 인버터(32)의 게이트에는 제2 전원(DVDD)의 전압이 인가되고, 제2 인버터(32)의 PMOS 트랜지스터(PM3)는 턴 오프되고, NMOS 트랜지스터(NM3)는 턴 온될 수 있다.
NMOS 트랜지스터(NM3)는 턴 온되므로 스위치(120)의 PMOS 트랜지스터(PM1)는 턴 온될 수 있고, 로우 임피던스를 특성을 가지며, 메모리(102)를 리드하기 위하여 패드(101)의 전압(VPP)은 메모리(102)에 적용될 수 있다.
또한 제1 제어부(131)의 제1 트랜지스터(PM4)는 턴 오프되고, 제2 트랜지스터(PM5)는 턴 오프되므로, 플로팅 N웰 노드(FNW)의 전압은 제2 전원(DVDD)의 전압과 같아질 수 있다.
파워(예컨대, DVDD, DVSS)가 공급되는 메모리(102)의 동작 모드(예컨대, 프로그램 모드 또는 리드 모드)에서, 실시 예는 스위치(120)가 턴 온 상태가 되어 프로그램 또는 리드 동작에 필요한 패드(101)의 전압(VPP)(또는 전류)를 메모리(102)에 전달할 수 있다.
또한 파워가 차단되는 ESD 보호 모드에서는 패드(101)에 서지 전압이 유입되더라도 스위치(120)를 차단하여 패드(101)로부터 메모리(102)로 전류가 흐르는 것을 차단하 수 있다. 또한 ESD 보호 모드에서는 플로팅 N웰 노드(FNW)가 패드(101)의 전압(VPP)을 따라 가기 때문에, 패드(101)로부터 PMOS 트랜지스터(PM1)의 벌크, 제1 트랜지스터(PM4)의 벌크, 또는/및 제2 인버터(32)의 PMOS 트랜지스터(PM3)의 벌크로 누설 전류가 흐르는 것을 방지할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 패드와 메모리 사이에 접속되는 정전기 보호 회로에 있어서,
    상기 패드와 제1 전원 사이에 접속되고, 상기 패드를 통하여 유입되는 ESD((ElectroStatic Discharge)를 검출한 결과에 기초하여 검출 신호를 생성하는 ESD 검출기;
    상기 검출 신호에 의하여 제어되는 게이트 및 상기 패드와 상기 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터; 및
    제2 전원에 접속되는 제1 게이트 및 상기 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 상기 제1 패드에 접속되는 제2 게이트, 상기 제1 노드와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터를 포함하는 누설 전류 방지 회로를 포함하고,
    상기 제1 노드는 상기 스위치 트랜지스터의 벌크 노드에 접속되는 정전기 보호 회로.
  2. 제1항에 있어서,
    상기 제1 노드에 접속되는 플로팅 N웰 노드를 더 포함하는 정전기 보호 회로.
  3. 제2항에 있어서,
    상기 플로팅 N웰 노드는 상기 제1 트랜지스터의 벌크 노드에 접속되는 정전기 보호 회로.
  4. 제2항에 있어서,
    상기 플로팅 N웰 노드는 상기 제2 트랜지스터의 벌크 노드에 접속되는 정전기 보호 회로.
  5. 제2항에 있어서,
    상기 ESD 검출기는,
    상기 패드와 제2 노드 사이에 접속되는 커패시터;
    상기 제2 노드와 상기 제1 전원 사이에 접속되는 저항; 및
    상기 제2 노드에 접속되는 게이트, 상기 패드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 방전 트랜지스터를 포함하고,
    상기 검출 신호는 상기 제2 노드로부터 출력되는 정전기 보호 회로.
  6. 제5항에 있어서,
    상기 커패시터는 상기 제2 노드에 접속되는 게이트 및 상기 패드에 접속되는 소스와 드레인을 포함하는 트랜지스터인 정전기 보호 회로.
  7. 제1항에 있어서,
    상기 검출 신호를 버퍼링하고, 버퍼링된 검출 신호를 상기 스위치 트랜지스터의 게이트에 인가하는 버퍼 회로를 더 포함하는 정전기 보호 회로.
  8. 제5항에 있어서,
    직렬 연결되는 제1 인버터 및 제2 인버터를 더 포함하고,
    상기 검출 신호는 상기 제1 인버터에 입력되고, 상기 제2 인버터의 출력은 상기 스위치 트랜지스터의 게이트에 입력되는 정전기 보호 회로.
  9. 제5항에 있어서,
    상기 제2 노드에 접속되는 게이트 및 상기 제2 전원과 제3 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터;
    상기 제2 노드에 접속되는 게이트 및 상기 제3 노드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터;
    제3 노드에 접속되는 게이트 및 상기 패드와 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 PMOS 트랜지스터; 및
    상기 제3 노드에 접속되는 게이트 및 상기 제1 전원과 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 더 포함하는 정전기 보호 회로.
  10. 제1항에 있어서,
    상기 제2 전원의 전압은 상기 제1 전원의 전압보다 큰 정전기 보호 회로.
  11. 제9항에 있어서,
    상기 플로팅 N웰 노드는 상기 제2 PMOS 트랜지스터의 벌크 노드에 접속되는 정전기 보호 회로.
  12. 제2항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 PMOS 트랜지스터인 정전기 보호 회로.
  13. 제2항에 있어서,
    상기 스위치 트랜지스터는 PMOS 트랜지스터인 정전기 보호 회로.
  14. 패드와 메모리 사이에 접속되는 정전기 보호 회로에 있어서,
    상기 패드와 제1 전원 사이에 접속되고, 상기 패드를 통하여 유입되는 ESD((ElectroStatic Discharge)를 검출한 결과에 기초하여 검출 신호를 생성하는 ESD 검출기;
    상기 검출 신호에 의하여 제어되는 게이트 및 상기 패드와 상기 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터; 및
    제2 전원에 접속되는 제1 게이트 및 상기 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 상기 제1 패드에 접속되는 제2 게이트, 상기 제1 노드와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터를 포함하는 누설 전류 방지 회로를 포함하고,
    상기 제1 노드는 상기 제1 트랜지스터의 벌크 노드 및 상기 제2 트랜지스터의 벌크 노드에 접속되는 정전기 보호 회로.
  15. 제14항에 있어서,
    상기 제1 노드에 접속되는 플로팅 N웰 노드를 더 포함하고,
    상기 제2 전원의 접압은 상기 제1 전원의 전압보다 큰 정전기 보호 회로.
  16. 제15항에 있어서,
    상기 검출 신호가 출력되는 상기 ESD 검출기의 제2 노드에 접속되는 게이트 및 상기 제2 전원과 제3 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터;
    상기 제2 노드에 접속되는 게이트 및 상기 제3 노드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터;
    제3 노드에 접속되는 게이트 및 상기 패드와 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 PMOS 트랜지스터; 및
    상기 제3 노드에 접속되는 게이트 및 상기 제1 전원과 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 더 포함하는 정전기 보호 회로.
  17. 제16항에 있어서,
    상기 플로팅 N웰 노드는 상기 스위치 트랜지스터의 벌크 노드 및 상기 제2 PMOS 트랜지스터의 벌크 노드 각각에 접속되는 정전기 보호 회로.
  18. 제14항에 있어서,
    상기 스위치 트랜지스터는 PMOS 트랜지스터인 정전기 보호 회로.
  19. 제14항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 PMOS 트랜지스터인 정전기 보호 회로.
  20. 패드와 메모리 사이에 접속되는 정전기 보호 회로에 있어서,
    상기 패드와 제1 전원 사이에 접속되고, 상기 패드를 통하여 유입되는 ESD((ElectroStatic Discharge)를 검출한 결과에 기초하여 검출 신호를 생성하는 ESD 검출기;
    상기 검출 신호에 의하여 제어되는 게이트 및 상기 패드와 상기 메모리 사이에 접속되는 소스와 드레인을 포함하는 스위치 트랜지스터;
    제2 전원에 접속되는 제1 게이트 및 상기 제1 패드와 제1 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 트랜지스터 및 상기 제1 패드에 접속되는 제2 게이트, 상기 제1 노드와 상기 제2 전원 사이에 접속되는 소스와 드레인을 포함하는 제2 트랜지스터;
    상기 검출 신호가 출력되는 상기 ESD 검출기의 제2 노드에 접속되는 게이트 및 상기 제2 전원과 제3 노드 사이에 접속되는 소스와 드레인을 포함하는 제1 PMOS 트랜지스터;
    상기 제2 노드에 접속되는 게이트 및 상기 제3 노드와 상기 제1 전원 사이에 접속되는 소스와 드레인을 포함하는 제1 NMOS 트랜지스터;
    제3 노드에 접속되는 게이트 및 상기 패드와 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 PMOS 트랜지스터; 및
    상기 제3 노드에 접속되는 게이트 및 상기 제1 전원과 상기 스위치 트랜지스터의 게이트 사이에 접속되는 소스와 드레인을 포함하는 제2 NMOS 트랜지스터를 포함하고,
    상기 제1 노드는 상기 제1 트랜지스터의 벌크 노드, 상기 제2 트랜지스터의 벌크 노드, 상기 스위치 트랜지스터의 벌크 노드, 및 상기 제2 PMOS 트랜지스터의 벌크 노드 중 적어도 하나에 접속되는 정전기 보호 회로.
KR1020210011535A 2021-01-27 2021-01-27 정전기 보호 회로 KR20220108490A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210011535A KR20220108490A (ko) 2021-01-27 2021-01-27 정전기 보호 회로
US17/555,405 US11715947B2 (en) 2021-01-27 2021-12-18 Electrostatic discharge protection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210011535A KR20220108490A (ko) 2021-01-27 2021-01-27 정전기 보호 회로

Publications (1)

Publication Number Publication Date
KR20220108490A true KR20220108490A (ko) 2022-08-03

Family

ID=82494962

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210011535A KR20220108490A (ko) 2021-01-27 2021-01-27 정전기 보호 회로

Country Status (2)

Country Link
US (1) US11715947B2 (ko)
KR (1) KR20220108490A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220108490A (ko) * 2021-01-27 2022-08-03 주식회사 디비하이텍 정전기 보호 회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5319259A (en) * 1992-12-22 1994-06-07 National Semiconductor Corp. Low voltage input and output circuits with overvoltage protection
US20080316660A1 (en) * 2007-06-20 2008-12-25 Ememory Technology Inc. Electrostatic discharge avoiding circuit
US7706114B2 (en) * 2007-10-04 2010-04-27 Ememory Technology Inc. ESD avoiding circuits based on the ESD detectors in a feedback loop
US7978450B1 (en) * 2008-03-20 2011-07-12 Altera Corporation Electrostatic discharge protection circuitry
US9236375B2 (en) * 2011-09-14 2016-01-12 Fairchild Semiconductor Corporation Load switch with true reverse current blocking
TW201533880A (zh) * 2014-02-24 2015-09-01 Nuvoton Technology Corp 靜電放電保護電路及半導體元件
US9679891B2 (en) * 2014-03-20 2017-06-13 Apple Inc. Optimized ESD clamp circuitry
KR20220108490A (ko) * 2021-01-27 2022-08-03 주식회사 디비하이텍 정전기 보호 회로

Also Published As

Publication number Publication date
US20220239095A1 (en) 2022-07-28
US11715947B2 (en) 2023-08-01

Similar Documents

Publication Publication Date Title
EP0042305B1 (en) Mos transistor circuit with breakdown protection
KR100697750B1 (ko) 정전 보호 회로 및 이것을 이용한 반도체 집적 회로 장치
US5570043A (en) Overvoltage tolerant intergrated circuit output buffer
KR950010870B1 (ko) 반도체 집적회로
US5646550A (en) High reliability output buffer for multiple voltage system
US6690555B1 (en) Electrostatic discharge protection circuit with cascoded trigger-switch suitable for use with over-voltage tolerant CMOS input/output buffers
US11088541B2 (en) Integrated circuit and electrostatic discharge protection circuit thereof
KR100206870B1 (ko) 정전 방전 및 래치 업 방지회로
KR20140042466A (ko) 클램핑 회로, 이를 포함하는 반도체 장치 및 반도체 장치의 클램핑 방법
US5990705A (en) CMOS I/O circuit with high-voltage input tolerance
US20190006842A1 (en) Protection circuit
KR20070115093A (ko) 정전 방전 감지회로를 구비한 반도체 장치
US20140368958A1 (en) Electrostatic protection circuit
US5894230A (en) Modified keeper half-latch receiver circuit
US20100053827A1 (en) Protection circuit
US6169420B1 (en) Output buffer
KR20080076411A (ko) 정전기 보호 회로
JP2007214420A (ja) 半導体集積回路
KR20220108490A (ko) 정전기 보호 회로
EP0035345B1 (en) A power-on reset circuit
US8018268B1 (en) Over-voltage tolerant input circuit
CN113381394A (zh) 用于启动电路的静电放电保护电路
JP3599542B2 (ja) 半導体装置の入出力回路
JP3420967B2 (ja) 半導体集積回路
US7589562B2 (en) I/O cell capable of finely controlling drive strength