JP6288298B2 - 炭化珪素半導体スイッチング素子およびその製造方法 - Google Patents
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Description
以下に添付図面を参照して、この発明にかかる炭化珪素半導体スイッチング素子およびその製造方法の好適な実施の形態を詳細に説明する。
図1は、単結晶n型炭化珪素(SiC)基板1に、エピタキシャル成長によりn型ドリフト層2を成膜し、さらに、低濃度イオン注入によりp型ベース領域3を形成した直後の状態を示す。
図2は、高濃度イオン注入により、ソースコンタクト領域4、およびp型コンタクト領域5を形成した直後の状態を示す。図2に示すように、高濃度イオン注入により、p型ベース領域3の表面層に選択的にn型のソースコンタクト領域4、およびp型コンタクト領域5を形成する。
図3は、ドライエッチングにより、ゲート電極を埋め込むための、浅いトレンチ6をおもて面側に形成した直後の状態を示す。図3に示すように、トレンチ6の幅wを隣接する2つのソースコンタクト領域4同士の距離よりも広く取ることで、チャネル長(p型ベース領域3の、ソースコンタクト領域4とn型ドリフト層2に挟まれた部分の幅wc)はソースコンタクト領域4の形成に用いるイオン注入用マスクを形成するときの位置合わせ精度だけで定まり、浅いトレンチ6の幅方向の加工精度には影響されなくなる。
図4は、熱酸化によりゲート酸化膜7を形成し、さらに、低圧化学気相成長法(CVD)によりポリシリコン膜8を成膜した直後の状態を示す。はじめに、図4には図示しないが、犠牲酸化とバッファードフッ酸などの薬液を用いた犠牲酸化膜除去により、単結晶n型炭化珪素基板1全面の清浄化を行う。
図5は、化学機械研磨もしくはドライエッチングにより、ポリシリコン膜8の加工を行い、ゲート電極9をパターン形成した直後の状態を示す。ここで、ゲート電極9の頂面9aの高さとソースコンタクト領域4の頂面4aの高さとの差がなくほぼ平坦(200nm以内)となるように加工する。これにより、後述するソースコンタクトホール11の幅が下端から上端に向ってほぼ一定にできるようになる。
図6は、常圧化学気相成長により層間絶縁膜10を成膜し、ゲート電極9を完全に埋め込んだ直後の状態を示す。図6に示すように、常圧化学気相成長で基体のおもて面側全面にPSG膜を堆積することにより、層間絶縁膜10を形成する。上記の手順5で、ゲート電極9の頂面とソースコンタクト領域4との高さの差が200nm以内に抑えられているため、従来のプレーナ型構造で問題となっていたオーバーハングは発生しない。特に、化学機械研磨でゲート電極9のパターン形成を行った場合は、ほぼ完全な平坦化を達成することも可能となる。
図7は、ドライエッチングによりソースコンタクトホール11を形成し、層間絶縁膜10表面をTiN膜で保護した後、コンタクトホール底部および基板1裏面側にオーミック電極13,14を形成した直後の状態を示す。例えば、フォトレジストをマスクとし(図示せず)、ドライエッチングにより、ソースコンタクトホール11を形成する。次いで、例えばスパッタリングによりTiN膜を成膜して、層間絶縁膜10の表面をバリアメタル層12で保護する。また、ソースコンタクトホール11の底部は、ドライエッチングにより再度開口し、炭化珪素(p型コンタクト領域5およびソースコンタクト領域4)を露出させておく。
図8は、おもて面電極層15としてAl−Si積層膜を成膜した直後の状態を示す。ゲート電極9との電気的接合を確保するためのコンタクトホールを形成した後(図示せず)、例えばスパッタリングによりAl−Si膜を成膜して、おもて面電極層15を形成する。おもて面電極層15用のパターン抜きの手段としては、フォトレジストをマスクとし(図示せず)、例えばリン硝酢酸によるウェットエッチングを適用することができる。
2 n型ドリフト層
3 p型ベース領域
4 ソースコンタクト領域
5 p型コンタクト領域
6 トレンチ(ゲート電極9を埋め込むための浅いトレンチ)
7 ゲート酸化膜
8 ポリシリコン膜
9 ゲート電極
10 層間絶縁膜
11 ソースコンタクトホール
12 バリアメタル層
13 おもて面側オーミック電極
14 裏面側オーミック電極
15 おもて面電極層
Claims (7)
- シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属−酸化膜−半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、
ソースコンタクト領域の深さよりも浅い深さのトレンチと、
前記トレンチに埋め込み形成され、頂面の高さが前記ソースコンタクト領域の頂面と同じ高さのゲート電極と、
前記ゲート電極および前記ソースコンタクト領域のおもて面上を覆い設けられ、下面が段差なく平らな層間絶縁膜と、
を有することを特徴とする炭化珪素半導体スイッチング素子。 - シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属−酸化膜−半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子において、
前記炭化珪素半導体基板の表面層に形成されるソースコンタクト領域と、
前記炭化珪素半導体基板の表面層に、側壁に前記ソースコンタクト領域が露出されるように形成された、前記ソースコンタクト領域の深さよりも浅い深さのトレンチと、
前記トレンチの内部にゲート酸化膜を介して形成され、頂面の高さが前記ソースコンタクト領域の頂面と同じ高さのゲート電極と、からなる前記絶縁ゲート構造と、
前記ゲート電極および前記ソースコンタクト領域のおもて面上を覆い設けられ、下面が段差なく平らな層間絶縁膜と、
前記層間絶縁膜を深さ方向に貫通し、前記ソースコンタクト領域を露出するコンタクトホールと、
前記コンタクトホールを介して前記ソースコンタクト領域に接する電極と、
を備え、
前記コンタクトホールの幅が下端から上端に向って一定となるように、前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さとの差が設定されていることを特徴とする炭化珪素半導体スイッチング素子。 - 前記ゲート電極直下の前記炭化珪素半導体基板と前記ゲート酸化膜界面の高さ位置を、前記ソースコンタクト領域の頂面の高さ位置よりも150nm以上低い位置とし、かつ、前記ソースコンタクト領域の底面の高さ位置よりも100nm以上浅い位置の範囲に設けたことを特徴とする請求項2に記載の炭化珪素半導体スイッチング素子。
- 前記ゲート電極の幅が、隣接する2つの前記ソースコンタクト領域同士の距離よりも長いことを特徴とする請求項1〜3のいずれか一つに記載の炭化珪素半導体スイッチング素子。
- シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属−酸化膜−半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子の製造方法において、
ソースコンタクト領域の深さよりも浅い深さのトレンチを形成する工程と、
前記トレンチにゲート電極を埋め込み形成する工程と、
前記ゲート電極の頂面の高さと前記ソースコンタクト領域の頂面の高さが同じでおもて面側を平坦に形成する工程と、
前記ゲート電極および前記ソースコンタクト領域のおもて面上を覆い、下面が段差なく平らに層間絶縁膜を形成する工程と、
を含むことを特徴とする炭化珪素半導体スイッチング素子の製造方法。 - シリコンよりもバンドギャップが広い炭化珪素半導体基板上に形成するプレーナ型の金属−酸化膜−半導体からなる絶縁ゲート構造の炭化珪素半導体スイッチング素子の製造方法において、
ソースコンタクト領域の深さよりも浅い深さのトレンチを形成する工程と、
前記トレンチにゲート電極を埋め込み形成する工程と、
化学機械研磨で前記ゲート電極の頂面と前記ソースコンタクト領域の頂面を同じ高さで平坦に形成する工程と、
を含むことを特徴とする炭化珪素半導体スイッチング素子の製造方法。 - 前記ソースコンタクト領域をイオン注入の工程とドーパント活性化の工程により形成し、前記トレンチを形成する工程では、前記トレンチを、前記ソースコンタクト領域のイオン注入の工程の後からドーパント活性化の工程の直前までの間に、ドライエッチングにより形成することを特徴とする請求項5または6に記載の炭化珪素半導体スイッチング素子の製造方法。
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