(本願における記載形式・基本的用語・用法の説明)
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、A以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe(シリコン・ゲルマニウム)合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Cu層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Cu、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
(実施の形態1)
本実施の形態では、複数の半導体チップを積層した半導体装置の例として、配線基板上に積層された複数の半導体チップが、突起電極を介して電気的に接続された半導体装置を取り上げて説明する。詳しくは、本実施の形態で例示的に取り上げて説明する半導体装置は、演算処理回路が形成された半導体チップ上にメモリ回路が形成された複数の半導体チップを積層し、一つのパッケージ内にシステムが形成された、所謂SIP(System In Package)と呼ばれる半導体装置である。
図1は本実施の形態の半導体装置の斜視図、図2は、図1に示す半導体装置の下面図である。また、図3は、図1に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図4は図1のA−A線に沿った断面図である。なお、図1〜図4では、見易さのため、端子数を少なくして示しているが、端子(ボンディングリード2f、ランド2g、半田ボール5)の数は、図1〜図4に示す態様には限定されない。また、図3では、ロジックチップLCとメモリチップMC4の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップLCの輪郭を、点線により示している。
<半導体装置>
本実施の形態の半導体装置1は、配線基板2、配線基板2上に搭載された複数の半導体チップ3(図4参照)および複数の半導体チップ3を封止する封止体(樹脂体)4を備える。
図4に示すように、配線基板2は、複数の半導体チップ3が搭載された上面(面、チップ搭載面)2a、上面2aとは反対側の下面(面、実装面)2b、および上面2aと下面2bの間に配置された側面2cを有し、図2および図3に示すように平面視において四角形の外形形状を成す。図2および図3に示す例では、配線基板2の平面サイズ(平面視における寸法、上面2aおよび下面2bの寸法、外形サイズ)は、例えば一辺の長さが14mm程度の正方形を成す。また、配線基板2の厚さ(高さ)、すなわち、図4に示す上面2aから下面2bまでの距離は、例えば0.3mm〜0.5mm程度である。
配線基板2は、上面2a側に搭載された半導体チップ3と図示しない実装基板を電気的に接続するためのインタポーザであって、上面2a側と下面2b側を電気的に接続する複数の配線層(図4に示す例では4層)を有する。各配線層には、複数の配線2dおよび複数の配線2d間、および隣り合う配線層間を絶縁する絶縁層2eが形成されている。
図4に示す配線基板2は、3つの絶縁層2eを有しており、真ん中の絶縁層2eが、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させたコア層(コア材)である。また、コア層の上面および下面にそれぞれ形成される絶縁層2eは、例えばビルドアップ工法により形成されている。ただし、図4に対する変形例としては、コア層となる絶縁層2eを有していない、所謂、コアレス基板を用いても良い。
また、配線2dには、絶縁層2eの上面または下面に形成される配線2d1、および絶縁層2eを厚さ方向に貫通するように形成されている層間導電路であるビア配線2d2が含まれる。また、配線基板2の上面2aには、半導体チップ3と電気的に接続される端子である、複数のボンディングリード(端子、チップ搭載面側端子、電極)2fが形成されている。なお、配線基板2の上面2a側に形成された配線2dは、ボンディングリード2fと一体に形成されている。言い換えれば、ボンディングリード2fは配線2dの一部と考えることができる。また、ボンディングリード2fと配線2dを区別して考える場合には、配線基板2の上面2aにおいて、絶縁膜2hから露出する部分をボンディングリード2f、絶縁膜2hに覆われる部分を配線2dとして定義することができる。
一方、配線基板2の下面2bには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置1の外部接続端子である複数の半田ボール5が接合された、複数のランド(端子、半田接続用パッド)2gが形成されている。複数のボンディングリード2fと複数のランド2gは、複数の配線2dを介して、それぞれ電気的に接続されている。なお、ボンディングリード2fやランド2gに接続される配線2dは、ボンディングリード2fやランド2gと一体に形成されるので、図4では、ボンディングリード2fおよびランド2gを、配線2dの一部として示している。
また、配線基板2の上面2aおよび下面2bは、絶縁膜(ソルダレジスト膜)2h、2kにより覆われている。配線基板2の上面2aに形成された配線2dは絶縁膜2hに覆われている。絶縁膜2hには開口部が形成され、この開口部において、複数のボンディングリード2fの少なくとも一部(半導体チップ3との接合部、ボンディング領域)が絶縁膜2hから露出している。また、配線基板2の下面2bに形成された配線2dは絶縁膜2kに覆われている。絶縁膜2kには開口部が形成され、この開口部において、複数のランド2gの少なくとも一部(半田ボール5との接合部)が絶縁膜2kから露出している。
また、図4に示すように、配線基板2の下面2bの複数のランド2gに接合される複数の半田ボール(外部端子、電極、外部電極)5は、図2に示すように行列状(アレイ状、マトリクス状)に配置されている。また、図2では図示を省略するが、複数の半田ボール5が接合される複数のランド2g(図4参照)も行列状(マトリクス状)に配置されている。このように、配線基板2の実装面側に、複数の外部端子(半田ボール5、ランド2g)を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。
エリアアレイ型の半導体装置1は、配線基板2の実装面(下面2b)側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置1の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置1を省スペースで実装することができる。
また、半導体装置1は、配線基板2上に搭載される半導体チップ3を備えている。図4に示す例では、配線基板2の上面2a上に複数の半導体チップ3が積層されている。また、複数の半導体チップ3のそれぞれは、表面(主面、上面)3a、表面3aとは反対側の裏面(主面、下面)3b、および、表面3aと裏面3bとの間に位置する側面3cを有し、図3に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップ3を積層することにより、半導体装置1を高機能化させた場合であっても、実装面積を低減することができる。
また、図3および図4に示す例では、最下段(配線基板2に最も近い位置)に搭載される半導体チップ3は、演算処理回路PU(図5参照)が形成されたロジックチップ(半導体チップ)LCである。一方、ロジックチップLCの上段に搭載される半導体チップ3は、ロジックチップLCとの間で通信するデータを記憶する主記憶回路(記憶回路)MM(図5参照)が形成された、メモリチップ(半導体チップ)MC1、MC2、MC3、MC4である。なお、ロジックチップLCには、上記した演算処理回路の他、メモリチップMC1、MC2、MC3、MC4の主記憶回路の動作を制御する制御回路が形成されている。半導体装置1の回路構成例については、後述する。
また、図4に示すように、配線基板2上に搭載されるロジックチップLCと配線基板2の間、およびロジックチップLCとメモリチップMC1の間には、それぞれ、接着材NCL(絶縁性接着材)が配置される。接着材NCLは、上段側の半導体チップ3の表面3aと下段側の半導体チップ3の裏面3b(または、配線基板2の上面2a)の間の空間を塞ぐように配置される。
詳しくは、この接着材NCLは、配線基板2上にロジックチップLCを接着固定する接着材(絶縁性接着材)NCL1、およびロジックチップ上にメモリチップMC1、MC2、MC3、MC4の積層体MCSを接着固定する接着材(絶縁性接着材)NCL2を含む。また、接着材NCL1、NCL2は、それぞれ絶縁性(非導電性)の材料(例えば樹脂材料)から成る。ロジックチップLCと配線基板2の接合部、およびロジックチップLCと積層体MCSの接合部に接着材NCLを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁し、かつ各接合部を保護することができる。
また、図4に示す例では、複数のメモリチップMC1、MC2、MC3、MC4の間には、封止体4とは異なる封止体(チップ積層体用封止体、チップ積層体用樹脂体)6が配置され、メモリチップMC1、MC2、MC3、MC4の積層体MCSは封止体6により封止されている。封止体6は、複数のメモリチップMC1、MC2、MC3、MC4の表面3aおよび裏面3bに密着するように埋め込まれ、メモリチップMC1、MC2、MC3、MC4の積層体MCSは、各半導体チップ3間の接合部および封止体6により一体化される。また、封止体6は、絶縁性(非導電性)の材料(例えば樹脂材料)から成り、メモリチップMC1、MC2、MC3、MC4の各接合部に封止体6を配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
ただし、図4に示すようにメモリチップMC1、MC2、MC3、MC4の積層体MCSのうち、最下段(最もロジックチップLCに近い位置)に搭載されるメモリチップMC1の表面3aは、封止体6から露出している。また、図3および図4に示すように、メモリチップMC1、MC2、MC3、MC4の積層体MCSのうち、最上段に配置されるメモリチップMC4の裏面3bは封止体6から露出している。
また、半導体装置1は、複数の半導体チップ3を封止する封止体4を備える。封止体4は、上面(面、表面)4a、上面4aとは反対側に位置する下面(面、裏面、実装面)4b(図4参照)、および上面4aと下面4bの間に位置する側面4cを有し、平面視において四角形の外形形状を成す。図1に示す例では、封止体4の平面サイズ(上面4a側から平面視した時の寸法、上面4aの外形サイズ)は配線基板2の平面サイズと同じであって、封止体4の側面4cは配線基板2の側面2cと連なっている。また、図1に示す例では、封止体4の平面寸法(平面視における寸法)は、例えば一辺の長さが14mm程度の正方形を成す。
封止体4は、複数の半導体チップ3を保護する樹脂体であって、複数の半導体チップ3間、および半導体チップ3と配線基板2に密着させて封止体4を形成することで、薄い半導体チップ3の損傷を抑制することができる。また、封止体4は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体4には、複数の半導体チップ3間および半導体チップ3および配線基板2に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体4の機能を向上させるため、例えば、シリカ(二酸化珪素;SiO2)粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体4を形成した後の熱変形による半導体チップ3の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ3と封止体4の線膨張係数を近づけることが好ましい。
<半導体装置の回路構成>
次に、半導体装置1の回路構成例について説明する。図5に示すように、ロジックチップLCには、上記した演算処理回路PUの他、メモリチップMC1、MC2、MC3、MC4の主記憶回路MMの動作を制御する制御回路CUが形成されている。また、ロジックチップLCには、例えば一次的にデータを記憶するキャッシュメモリなど、上記した主記憶回路MMよりも記憶容量が小さい補助記憶回路(記憶回路)SMが形成されている。図5では、一例として演算処理回路PU、制御回路CU、補助記憶回路SMを総称して、コア回路(主回路)CR1として示している。ただし、コア回路CR1に含まれる回路は、上記以外の回路が含まれていても良い。
また、ロジックチップLCには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路(外部入出力回路)GIFが形成されている。外部インタフェース回路GIFには、ロジックチップLCと図示しない外部機器との間で信号を伝送する信号線SGが接続される。また、外部インタフェース回路GIFは、コア回路CR1とも電気的に接続され、コア回路CR1は、外部インタフェース回路GIFを介して外部機器と信号を伝送することができる。
また、ロジックチップLCには、内部機器(例えば、メモリチップMC1、MC2、MC3、MC4)との間で信号の入出力を行う内部インタフェース回路(内部入出力回路)NIFが形成されている。内部インタフェース回路NIFには、データ信号を伝送するデータ線(信号線)DS、アドレス信号を伝送するアドレス線(信号線)AS、およびその他の信号を伝送する信号線OSが接続されている。これらの、データ線DS、アドレス線AS、および信号線OSは、それぞれメモリチップMC1、MC2、MC3、MC4の内部インタフェース回路NIFに接続されている。図5では、外部インタフェース回路GIFや内部インタフェース回路NIFなど、ロジックチップLC以外の電子部品との間で信号の入出力を行う回路を、入出力回路NS1として示している。
また、ロジックチップLCには、コア回路CR1や入出力回路NS1を駆動するための電位を供給する電源回路DRを備えている。電源回路DRには、ロジックチップLCの入出力回路NS1を駆動する電圧を供給する、電源回路(入出力用電源回路)DR1と、ロジックチップLCのコア回路CR1を駆動する電圧を供給する、電源回路(コア用電源回路)DR2が含まれる。電源回路DRには、例えば異なる複数の電位(第1電源電位と第2電源電位)が供給され、その電位差によりコア回路CR1や入出力回路NS1に印加される電圧が規定される。
ロジックチップLCのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ3に集約して形成されたものを、SoC(System on a Chip)と呼ぶ。ところで、ロジックチップLCに図5に示す主記憶回路MMを形成すれば、ロジックチップLC、1枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路MM(図5参照)の容量は異なる。そこで、ロジックチップLCとは別の半導体チップ3に主記憶回路MMを形成することで、ロジックチップLCの汎用性を向上させることができる。
また、要求される主記憶回路MMの記憶容量に応じて、複数枚のメモリチップMC1、MC2、MC3、MC4を接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。図5に示す例では、メモリチップMC1、MC2、MC3、MC4には、それぞれ主記憶回路MMが形成されている。図5では主記憶回路MMをメモリチップMC1、MC2、MC3、MC4のコア回路(主回路)CR2として示している。ただし、コア回路CR2に含まれる回路は、主記憶回路MM以外の回路が含まれていても良い。
また、メモリチップMC1、MC2、MC3、MC4には、それぞれ内部機器(例えば、ロジックチップLC)との間で信号の入出力を行う内部インタフェース回路(内部入出力回路)NIFが形成されている。図5では、各メモリチップMC1、MC2、MC3、MC4以外の電子部品との間で信号の入出力を行う内部インタフェース回路NIFを、入出力回路NS2として示している。
また、メモリチップMC1、MC2、MC3、MC4には、コア回路CR2や入出力回路NS2を駆動するための電位を供給する電源回路(駆動回路)DRを備えている。電源回路DRには、メモリチップMC1、MC2、MC3、MC4の入出力回路NS2を駆動する電圧を供給する、電源回路(入出力用電源回路)DR3と、メモリチップMC1、MC2、MC3、MC4のコア回路CR2を駆動する電圧を供給する、電源回路(コア用電源回路)DR4が含まれる。電源回路DRには、例えば異なる複数の電位(例えば第1電源電位と第2電源電位)が供給され、その電位差によりコア回路CR2や入出力回路NS2に印加される電圧が規定される。
なお、図5に示す例では、ロジックチップLCの電源回路DR1と、メモリチップMC1、MC2、MC3、MC4の電源回路DR3を兼用化している。言い換えれば、ロジックチップLCの入出力回路NS1とメモリチップMC1、MC2、MC3、MC4の入出力回路NS2は、電源線V2から供給される同じ電圧が印加されて駆動するようになっている。このように、電源回路DRの一部または全部を兼用化することで、電源回路に電位(駆動電圧)を供給する電源線V1、V2、V3の数を低減することができる。また、電源線V1、V2、V3の数を低減すれば、ロジックチップLCに形成される電極数を低減することができる。
半導体装置1のように、ある装置やシステムの動作に必要な回路が一つの半導体装置1に集約して形成されたものを、SiP(System in Package)と呼ぶ。なお、図4では、一つのロジックチップLC上に、四つのメモリチップMC1、MC2、MC3、MC4を積層した例を示しているが、上記の通り、半導体チップ3の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップLC上に一つのメモリチップMC1を搭載する変形例に適用することができる。
また、ロジックチップLCおよびメモリチップMC1、MC2、MC3、MC4の汎用性を向上させる観点からは、ロジックチップLCおよびメモリチップMC1、MC2、MC3、MC4の平面サイズ(平面視における寸法、表面3aおよび裏面3bの寸法、外形サイズ)は、各半導体チップ3の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップLCは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、メモリチップMC1、MC2、MC3、MC4は、平面サイズに応じて、主記憶回路MMの容量や伝送速度(例えばデータバスの幅によるデータ転送量)が変化するので、平面サイズの小型化には限界がある。
このため、図4に示す例では、メモリチップMC4の平面サイズは、ロジックチップLCの平面サイズよりも大きい。例えば、メモリチップMC4の平面サイズは、一辺の長さが8mm〜10mm程度の四角形であるのに対し、ロジックチップLCの平面サイズは、一辺の長さが5mm〜6mm程度の四角形である。また、図示は省略するが、図4に示すメモリチップMC1、MC2、MC3の平面サイズは、メモリチップMC4の平面サイズと同じである。
また、上記したように、ロジックチップLCには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路GIFが形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ3の積層順は、ロジックチップLCを最下段、すなわち、配線基板2に最も近い位置に搭載することが好ましい。つまり、半導体装置1のように平面サイズの小さい半導体チップ3(ロジックチップLC)上に、平面サイズが大きい半導体チップ3(メモリチップMC1、MC2、MC3、MC4)を積層する構成が好ましい。
<半導体チップの構造例>
次に、図4に示すロジックチップLCおよびメモリチップMC1、MC2、MC3、MC4の詳細および各半導体チップ3の電気的な接続方法について説明する。図6は、図4に示すA部の拡大断面図である。また、図7は、図4に示すメモリチップの表面側を示す平面図、図8は、図7に示すメモリチップの裏面側の一例を示す平面図である。また、図9は、図4に示すロジックチップの表面側を示す平面図、図10は、図9に示すロジックチップの裏面側の一例を示す平面図である。なお、図6〜図10では、見易さのため、電極数を少なくして示しているが、電極(表面電極3ap、裏面電極3bp、貫通電極3tsv)の数は、図6〜図10に示す態様には限定されない。また、図8では、メモリチップMC1、MC2、MC3の裏面図を示すが、裏面電極3bpが形成されないメモリチップMC4(図4参照)の裏面の構造は、図3に示されているので、図示は省略する。
本願発明者は、SiP型の半導体装置の性能を向上させる技術を検討しているが、この一環として、SiPに搭載される複数の半導体チップ間の信号伝送速度を、例えば12Gbps(毎秒12ギガビット)以上に向上させる技術について検討した。SiPに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして1回に伝送するデータ量を増加させる方法がある(以下、バス幅拡大化と記載する)。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある(以下、高クロック化と記載する)。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図1〜図5を用いて説明した半導体装置1は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を12Gbps以上に向上させた半導体装置である。
例えば図4に示すメモリチップMC1、MC2、MC3、MC4は、それぞれ512bitのデータバスの幅を持つ、所謂、ワイドI/Oメモリである。詳しくは、メモリチップMC1、MC2、MC3、MC4は、データバスの幅が128bitのチャンネルを、それぞれ4つ備えており、この4チャンネルのバス幅を合計すると、512bitとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ3Gbps以上になっている。
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図4に示すように、ロジックチップLCとメモリチップMC1は、ロジックチップLCとメモリチップMC1の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップMC1、MC2、MC3、MC4は、それぞれ、複数のメモリチップMC1、MC2、MC3、MC4の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置1では、ロジックチップLCとメモリチップMC1の間の伝送経路に、配線基板2や図示しないワイヤ(ボンディングワイヤ)が含まれない。また、半導体装置1では、複数のメモリチップMC1、MC2、MC3、MC4間の伝送経路に、配線基板2や図示しないワイヤ(ボンディングワイヤ)が含まれない。
本実施の形態では複数の半導体チップ3同士を直接的に接続する方法として、半導体チップ3(詳しくは半導体チップ3の半導体基板)を厚さ方向に貫通する貫通電極3tsvを形成し、この貫通電極3tsvを介して積層された半導体チップ3同士を接続する技術を適用している。詳しくは、図6に示すようにロジックチップLCは、表面3aに形成された複数の表面電極(電極、パッド、表面側パッド)3ap、および裏面3bに形成された複数の裏面電極(電極、パッド、裏面側パッド)3bpを有している。また、ロジックチップLCは、半導体基板を貫通するように形成され、かつ、複数の表面電極3apと複数の裏面電極3bpを電気的に接続する複数の貫通電極3tsvを有している。
半導体チップ3が備える各種回路(半導体素子およびこれに接続される配線)は、半導体チップ3の表面3a側に形成される。詳しくは、半導体チップ3は、例えばシリコン(Si)からなる半導体基板(図示は省略)を備え、半導体基板の主面(素子形成面)に、例えばトランジスタなどの複数の半導体素子(図示は省略)が形成される。半導体基板の主面上(表面3a側)には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層(図示は省略)が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ3の表面3a(図4参照)に形成される複数の表面電極3apは、半導体基板と表面3aの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
したがって、図6に示すように、半導体チップ3の半導体基板を厚さ方向に貫通する貫通電極3tsvを形成し、貫通電極3tsvを介して表面電極3apと裏面電極3bpを電気的に接続することで、裏面電極3bpと表面3a側に形成された半導体チップ3の回路を電気的に接続することができる。つまり、図6に示すように、メモリチップMC1の表面電極3apとロジックチップLCの裏面電極3bpを、外部端子(突起電極、導電性部材、バンプ電極)7を介して電気的に接続すれば、メモリチップMC1の回路とロジックチップLCの回路は貫通電極3tsvを介して電気的に接続される。
また、本実施の形態では、メモリチップMC1と配線基板2の間に搭載されるロジックチップLCが、複数の貫通電極3tsvを有している。このため、メモリチップMC1とロジックチップLCを、貫通電極3tsvを介して電気的に接続することで、ロジックチップLCとメモリチップMC1の間の伝送経路から、配線基板2や図示しないワイヤ(ボンディングワイヤ)を排除することができる。この結果、ロジックチップLCとメモリチップMC1の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップLCとメモリチップMC1の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
また、図6に示す例では、ロジックチップLC上には、複数のメモリチップMC1、MC2、MC3、MC4が積層されるが、この複数のメモリチップMC1、MC2、MC3、MC4間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップMC1、MC2、MC3、MC4のうち、上下にそれぞれ半導体チップ3が配置されるメモリチップMC1、MC2、MC3は、ロジックチップLCと同様に複数の貫通電極3tsvを有している。詳しくは、メモリチップMC1、MC2、MC3のそれぞれは、表面3aに形成された複数の表面電極(電極、パッド)3ap、および裏面3bに形成された複数の裏面電極(電極、パッド)3bpを有している。また、メモリチップMC1、MC2、MC3のそれぞれは、半導体基板を貫通するように形成され、かつ、複数の表面電極3apと複数の裏面電極3bpを電気的に接続する複数の貫通電極3tsvを有している。
したがって、上記したロジックチップLCの場合と同様に、メモリチップMC1、MC2、MC3、MC4のうち、上段側の半導体チップ3の表面電極3apと下段側の半導体チップ3の裏面電極3bpを、外部端子7などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ3の回路は、貫通電極3tsvを介して電気的に接続される。
このため、各半導体チップ3間を、外部端子7(図6に示す例では、半田材7aおよび突起電極7b)を介して接続することで、メモリチップMC1、MC2、MC3、MC4の間の伝送経路から、配線基板2や図示しないワイヤ(ボンディングワイヤ)を排除することができる。この結果、積層された複数のメモリチップMC1、MC2、MC3、MC4の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップMC1、MC2、MC3、MC4の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
なお、図6に示す例では、最上段に搭載されるメモリチップMC4は、メモリチップMC3と接続されれば良いので、複数の表面電極3apは形成されるが、複数の裏面電極3bpおよび複数の貫通電極3tsvは形成されていない。このように、最上段に搭載されるメモリチップMC4は、複数の裏面電極3bpおよび複数の貫通電極3tsvを備えない構造を採用することで、メモリチップMC4の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップMC4についても、メモリチップMC1、MC2、MC3と同様に、複数の裏面電極3bpおよび複数の貫通電極3tsvを備えた構造にすることもできる。この場合、積層される複数のメモリチップMC1、MC2、MC3、MC4を同一の構造にすることで、製造効率を向上させることができる。
また、積層された半導体チップ3の間に配置され、上段側の半導体チップ3の表面電極3apと下段側の半導体チップ3の3bpを電気的に接続する外部端子7は、図6に示す例では、以下の材料を用いている。すなわち、ロジックチップLCと配線基板2を電気的に接続する外部端子7は、柱状(例えば円柱形)に形成した銅(Cu)を主成分とする部材(突起電極7b)の先端に、ニッケル(Ni)膜、半田(例えばSnAg)膜(半田材7a)を積層した金属部材である。ロジックチップLCと配線基板2の電気的な接続部分では、外部端子7の先端の半田膜が裏面電極3bpにボンディングリード2fに接合される。
また、図6に示す例では、複数の半導体チップ3同士を電気的に接続する接合部に設けられた外部端子7も、柱状に形成した銅を主成分とする部材(突起電極7b)の先端に、ニッケル(Ni)膜、半田(例えばSnAg)膜(半田材7a)を積層した金属部材である。積層される半導体チップ3同士は、外部端子7の先端の半田膜が裏面電極3bpに接合されることで、電気的に接続される。
ただし、外部端子7を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、メモリチップMC1、MC2、MC3、MC4のそれぞれを電気的に接続する部分では、図6に示す突起電極7bを形成せず、半田材(半田バンプ、突起電極)7aを表面電極3apと裏面電極3bpに接合すること方式でも良い。また、突起電極7bの形状にも種々の変形例がある。例えば、ワイヤの先端を溶融させてボール部を形成した後、該ボール部を表面電極3apに圧着する、所謂、ボールボンディング技術により形成したスタッドバンプを、突起電極7bとして用いることもできる。この場合、突起電極7bは、例えば、金(Au)を主成分とする金属材料で形成することができる。
また、図6に示すロジックチップLCやメモリチップMC1、MC2、MC3のように、貫通電極3tsvを備える半導体チップ3は、厚さ、すなわち、表面3aと裏面3bの離間距離は薄く(小さく)することが好ましい。半導体チップ3の厚さを薄くすれば、貫通電極3tsvの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部(貫通孔および貫通しない穴を含む)を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ3の厚さを薄くすれば、貫通電極3tsvを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極3tsvの径(半導体チップ3の厚さ方向に対して直交方向の長さ、幅)を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
図6に示す例では、ロジックチップLCの厚さは、ロジックチップLC上に配置される複数のメモリチップMC1、MC2、MC3、MC4の積層体MCS(図4参照)の厚さよりも薄い。また、ロジックチップLCの厚さは、複数のメモリチップMC1、MC2、MC3、MC4のうち、最上段に搭載され、貫通電極3tsvが形成されていないメモリチップMC4の厚さよりも薄い。例えば、ロジックチップLCの厚さは50μm程度である。これに対し、メモリチップMC4の厚さは80μm〜100μm程度である。また、複数のメモリチップMC1、MC2、MC3、MC4の積層体MCS(図4参照)の厚さは260μm程度である。
上記のように、半導体チップ3を薄型化する場合、半導体チップ3を露出させた状態では、半導体チップ3が損傷する懸念がある。本実施の形態によれば、図4に示すように、複数の半導体チップ3に封止体4を密着させて封止する。このため、封止体4は半導体チップ3の保護部材として機能し、半導体チップ3の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ3を樹脂で封止することにより、半導体装置1の信頼性(耐久性)を向上させることができる。
また、貫通電極3tsvを備える半導体チップ3を積層する半導体装置1の場合、伝送距離短縮の観点から、半導体チップ3と配線基板2の間隔も狭くする事が好ましい。例えば、図6に示す例では、ロジックチップLCの表面3aと配線基板2の上面2aの間隔は例えば10μm〜20μm程度である。また、メモリチップMC1の表面3aと配線基板2の上面2aの間隔は例えば70μm〜100μm程度である。このように、貫通電極3tsvを備える半導体チップ3を積層する半導体装置1では、半導体チップ3の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
また、本実施の形態では、表面電極3apおよび裏面電極3bpの平面視におけるレイアウトにおいて、メモリチップMC1、MC2、MC3、MC4とロジックチップLCの間の伝送距離を短縮することが可能な構成を適用している。
図7に示すように、メモリチップMC1、MC2、MC3、MC4が備える複数の表面電極3apは、表面3aにおいて中央部に集約して配置されている。また、図8に示すように、メモリチップMC1、MC2、MC3が備える複数の裏面電極3bpは、裏面3bにおいて中央部に集約して配置されている。また、図6に示すように、メモリチップMC1、MC2、MC3、MC4の複数の表面電極3apとメモリチップMC1、MC2、MC3の複数の裏面電極3bpは、それぞれが厚さ方向に重なる位置に配置されている。
また、図9に示すように、ロジックチップLCが備える複数の表面電極3apのうちの一部(複数の表面電極3ap1)は、表面3aにおいて中央部に集約して配置されている。また、ロジックチップLCが備える複数の表面電極3apのうちの一部(複数の表面電極3ap2)は、表面3aの周縁部に表面3aの辺(側面3c)に沿って配置されている。図9に示す複数の表面電極3apのうち、表面3aの中央部に配置される複数の表面電極3ap1は、図6に示す貫通電極3tsvを介して裏面電極3bpと電気的に接続されている。つまり複数の表面電極3ap1は、内部インタフェース用の電極である。一方、図9に示す複数の表面電極3apのうち、表面3aの周縁部に配置される複数の表面電極3ap2は、図4に示す配線基板2を介して図示しない外部機器と電気的に接続されている。詳しくは、表面電極3ap2は、外部端子7を介してボンディングリード2f(図4参照)と電気的に接合されている。つまり複数の表面電極3ap2は、外部インタフェース用の電極である。
複数の半導体チップ3の間の伝送距離を短くする観点からは、図6に示すように内部インタフェース用の表面電極3apと裏面電極3bpを厚さ方向に重なる位置に配置して外部端子7を介して接続する方式が特に好ましい。
また、上記したように、ロジックチップLCの平面サイズは、メモリチップMC1、MC2、MC3、MC4の平面サイズよりも小さい。また、図3に示すように半導体装置1では、平面視において、ロジックチップLCの裏面3bの中央部(中央領域)がメモリチップMC4の中央部(中央領域)と重なるように配置されている。つまり、平面視において、メモリチップMC4の四つの側面3cは、ロジックチップLCの四つの側面3cよりも外側に配置される。言い換えれば、複数の半導体チップ3は、メモリチップMC4の四つの側面3cが、ロジックチップLCの四つの側面3cと配線基板2の四つの側面2cの間に位置するように、配線基板2上に積層して搭載される。また、図4に示すメモリチップMC1、MC2、MC3は平面視において、メモリチップMC4と重なる位置(同じ位置)に配置される。
このため、平面視において、メモリチップMC1、MC2、MC3、MC4の周縁部(表面3aおよび裏面3bの周縁部)は、ロジックチップLCの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップMC1、MC2、MC3、MC4の周縁部と配線基板2の間には、ロジックチップLCが存在しない(例えば図4を参照)。
そこで、図6に示す各半導体チップ3の、内部インタフェース用の表面電極3apと裏面電極3bpを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極3apと裏面電極3bpは、ロジックチップLCと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップLCの周縁部には、図9に示すように、外部インタフェース用の複数の表面電極3ap2が配置される。したがって、ロジックチップLCの表面3aにおいて、内部インタフェース用の複数の表面電極3ap1は、表面3aの中央部に集約して配置することが好ましい。
また、図7に示すように、メモリチップMC1、MC2、MC3、MC4の表面3a側(詳しくは、半導体基板の主面上)には、複数のメモリ領域(記憶回路素子配列領域)MRが形成されている。図7に示す例では、上記した4チャンネルに対応した四つのメモリ領域MRが形成されている。各メモリ領域MRには複数のメモリセル(記憶回路素子)がアレイ状に配置されている。ここで、図7に示すように、複数の表面電極3apを表面3aの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、4チャンネル分のメモリ領域MRを配置するこができる。この結果、各メモリ領域MRから表面電極3apまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
ところで、図9に示すロジックチップLCの表面3aの中央部に集約される表面電極3ap1を内部インタフェース専用の電極として利用する場合には、表面電極3ap1を図6に示す配線基板2と電気的に接続しなくても機能させることができる。しかし、図6に示すように、表面電極3ap1の一部を配線基板2のボンディングリード2fと電気的に接続した場合には、表面電極3ap1の一部を外部インタフェース用の電極として利用できる点で好ましい。
例えば、メモリチップMC1、MC2、MC3、MC4には図5に示す主記憶回路MMを駆動させるための電源回路DRが形成されるが、この電源回路DRに電源電位(第1基準電位)や基準電位(第1基準電位と異なる第2基準電位、例えば接地電位)を供給する端子として、図9に示す表面電極3ap1の一部を利用することが考えられる。言い換えれば、図9に示す例では、ロジックチップLCの表面3aの中央部に配置される複数の表面電極3ap1には、第1基準電位(例えば電源電位)が供給される第1基準電位電極と、第1基準電位とは異なる第2基準電位(例えば接地電位)が供給される第2基準電位電極が含まれる。さらに言い換えれば、図9に示す例では、ロジックチップLCの表面3aの中央部に配置される複数の表面電極3ap1には、メモリチップMC1に形成された回路を駆動する電圧を供給する電源線V2、V3(図5参照)が含まれる。
信号伝送速度を向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップLCの表面電極3ap1の一部を配線基板2と電気的に接続し、第1基準電位(例えば電源電位)や第2基準電位(例えば接地電位)を供給すれば、電源を消費する回路が形成されたメモリチップMC1、MC2、MC3、MC4の駆動回路までの距離を短縮できる点で好ましい。また、第1基準電位(例えば電源電位)が供給される第1基準電位電極と、第1基準電位とは異なる第2基準電位(例えば接地電位)が供給される第2基準電位電極は、図6に示すように表面電極3apと裏面電極3bpが厚さ方向に重なるように配置され、かつ貫通電極3tsvを介して電気的に接続されていることが好ましい。
<半導体チップの反り変形について>
ここで、図1〜図10を用いて説明した半導体装置1の例において、配線基板2上に積層された複数の半導体チップ3に生じる反り変形について説明する。図11および図12は、積層された半導体チップに生じる、反り変形の代表例を模式的に示す説明図である。また、図13は、図10に示す半導体チップの裏面において、裏面電極を形成する領域と裏面電極以外の金属パターンを形成する領域との区画例を明示的に示す平面図である。また、図14は、図13のA−A線に沿った拡大断面図である。また、図15は図14に対する変形例を示す拡大断面図である。
なお、図11および図12では、半導体チップ3の反り変形の形状を見やすくするため、半導体チップ3にドットパターンを付し、半導体チップ3以外の部材は無地で示している。また、図13では、複数の裏面電極3bpが形成される領域3b1と裏面3bの周縁部の領域3b2との境界に、二点鎖線を付している。したがって、図13に示す二点鎖線の四角形の内側が領域3b1、二点鎖線の四角形の外側が領域3b2である。また、図14では、図13に示す領域3b1と領域3b2のそれぞれにおける半導体チップ3間の隙間の詳細を一図で示すため、図13に示すA−A線に沿った断面のうち、領域3b1の一部、および領域3b1の外縁の一部を選択的に図示している。
本願発明者が、図4に示す半導体装置1の断面において、断面写真を撮影して観察した所、ロジックチップLCとメモリチップMC1との隙間(ロジックチップLCの裏面3bとメモリチップMC1の表面3aの離間距離)の平面分布にばらつきがあることが判った。詳しくは、ロジックチップLCとメモリチップMC1との隙間は、平面視において、ロジックチップLCの裏面3bの中央部の方が裏面3bの周縁部よりも広くなっていることが判った。図11および図12では、上記した半導体チップ3に生じる反り変形の代表的な例を模式的に示している。
積層された複数の半導体チップ3同士を突起電極により電気的に接続する場合、図11や図12に模式的に示すように、下段側の半導体チップ3Aおよび上段側の半導体チップ3Bの両方またはいずれか一方に反り変形が生じる。このような反り変形が生じる理由としては、以下のような2種類の原因(以下、モードと呼ぶ)が考えられる。
まず、図11に示すように、配線基板2の上面2aの中央部分が沈むように変形し、この配線基板2の変形に倣って下段側の半導体チップ3Aが変形するモードが考えられる。図11に示す反り変形のモードは、上段側の半導体チップ3Bを下段側の半導体チップ3A上に搭載する工程において、配線基板2が熱変形することに起因して発生する。
上段側の半導体チップ3Bを搭載する工程には、突起電極7bを含む外部端子7を介して上下の半導体チップ3を電気的に接続するため、半導体チップ3を介して外部端子7を加熱しながら上段側の半導体チップ3Bを配線基板2に向かって加圧する工程が含まれる。この時、配線基板2の構成部材、および接着材NCL1が熱により軟化すると、半導体チップ3Bを加圧する押圧力によって、配線基板2および接着材NCL1が変形する。
また、例えば図7に示すメモリチップMC1の表面電極3apおよび図10に示すロジックチップLCの裏面電極3bpのように、積層される半導体チップ3の複数の電極が平面視において、中央部に集約する配置される場合、半導体チップ3の中央部分を押圧する力の方が、半導体チップ3の周縁部を押圧する力よりも相対的に大きくなる。この結果、図11に示すように、配線基板2の上面2aの中央部分が沈むように変形し、この配線基板2の変形に倣って下段側の半導体チップ3Aが変形する。
また、半導体チップ3に生じる反り変形の別のモードとして、図12に示すように、上段側の半導体チップ3Bの周縁部が配線基板2側に向かって曲がるように変形するモードが考えられる。図12に示す反り変形のモードは、上段側の半導体チップ3Bを下段側の半導体チップ3A上に搭載する工程において、上段側の半導体チップ3Bを加圧する押圧力によって発生する。
上段側の半導体チップ3Bを搭載する工程では、図12に示すように、ボンディング治具31で半導体チップ3Bの裏面3b側を押圧する。この時、半導体チップ3Bが搭載面である半導体チップ3Aの裏面3bに対して傾いてしまうことを防止する観点から、半導体チップ3Bの裏面3b全体をバランス良く押圧することが好ましい。したがって、ボンディング治具31の押圧面31aの面積は、半導体チップ3Bの裏面3bの面積と同程度、あるいは裏面3bの面積以上にすることが好ましい。
また、押圧力をバランス良く分散させる観点からは、ボンディング治具31の押圧面31aと半導体チップ3Bとの間に、ボンディング治具31よりも低弾性な部材、例えば樹脂フィルム32などを介在させることが好ましい。また、ボンディング治具31の押圧面31aと半導体チップ3Bとの間に樹脂フィルム32を介在させれば、ボンディング治具31に接着材NCL2が付着することを防止できる点でも好ましい。
ところが、例えば図7に示すメモリチップMC1の表面電極3apおよび図10に示すロジックチップLCの裏面電極3bpのように、積層される半導体チップ3の複数の電極が平面視において、中央部に集約する配置される場合、ボンディング治具31から印加される押圧力に対する反発力は、半導体チップ3Bの中央部よりも周縁部の方が小さくなる。この結果、半導体チップ3Bの裏面3bの周縁部では、押圧力により半導体チップ3Bが変形しやすくなる。そして、図12に示す反り変形のモードが発生する。
なお、図11および図12では、反り変形に係る2種類のモードをそれぞれ別々に説明したが、図11に示すモードと図12に示すモードとが組み合わせて発生する場合もある。また、本実施の形態のように、半導体チップ3の厚さが薄い場合、反り変形が生じやすくなる。
上記のように、半導体チップ3に反り変形が生じると、下段側の半導体チップ3Aの裏面3bの周縁部において、半導体チップ3Aと上段側の半導体チップ3Bとの離間距離が反り変形に起因して小さくなる。
ここで、半導体チップ3の表面3aには、表面電極3ap以外にも金属パターンが形成される場合がある。また、半導体チップ3の裏面3bには、裏面電極3bp以外にも金属パターンが形成される場合がある。
例えば、図7に示す例では、メモリチップMC1の表面3aの四つの角部に、それぞれマークAM1が形成されている。また、図8に示す例では、メモリチップMC1の裏面3bの四つの角部に、それぞれマークAM2が形成されている。また、図9に示す例では、ロジックチップLCの表面3aの四つの角部のうち、対角の2か所に、それぞれマークAM3が形成されている。また、図10に示す例では、ロジックチップLCの裏面3bの四つの角部のうち、対角の2か所に、それぞれマークAM4が形成されている。これらのマークAMは、各半導体チップ3を積層する際に、位置合わせを行うためのアライメントマークとして形成されたものであって、パターニングされた金属膜である。
マークAMを位置合わせ用のアライメントマークとして使用する場合、一つの面に2個以上のマークAMを形成することが好ましい。なお、マークAMの平面形状が、線対称や点対称ではない、対称性を有しない形状であれば、変形例として一つの面に対してマークAMを1個形成すれば、位置合わせは可能である。しかし、位置合わせ精度を向上させる観点からは、一つの面に2個以上のマークAMを形成することが好ましい。
また、位置合わせ精度を向上させるためには、複数のマークAMの離間距離を大きくすることが好ましい。したがって、図7〜図10に示すように各半導体チップ3の表面3aおよび裏面3bの四つの角部のそれぞれにマークAMを配置すれば、高精度で位置合わせが可能になる点で好ましい。
ところが、複数のマークAMの離間距離を大きくする場合、表面3aおよび裏面3bの周縁部にマークAMを配置することになる。このため、図11や図12で示したような反り変形が生じた場合、反り変形の程度によっては、下段側の半導体チップ3Aに形成されたマークAM(図10参照)が、上段側の半導体チップ3Bの表面3aに接触する場合がある。
そして、下段側の半導体チップ3Aに形成されたマークAM(図10参照)が、上段側の半導体チップ3Bの表面3aに接触すると、半導体装置の信頼性観点から、以下のような課題がある。まず、アライメントマークAMが上段側の半導体チップ3Bの表面3aに押し付けられることで、上段側の半導体チップ3Bが損傷する懸念が生じる。特に、上段側の半導体チップ3Bの表面3aの面積が、下段側の半導体チップ3Aの裏面3bの面積よりも大きい場合、半導体チップ3Bに形成された回路が損傷する可能性がある。例えば、図7に示すうように、メモリチップMC1の表面3a側(詳しくは、半導体基板の主面上)には、複数のメモリ領域MRがあり、メモリ領域MRにマークAMが押し付けられると、記憶回路の一部が損傷する懸念がある。また、上段側の半導体チップ3Bの表面3aに下段側の半導体チップ3Aの裏面3bの周縁部が押し付けられることで、裏面3bの中央部における隙間が大きくなって、外部端子7を介して電気的に接続される部分の接続信頼性が低下する懸念が生じる。
そこで、本願発明者は、上記課題に鑑みて検討を行い、本実施の形態の態様を見出した。すなわち、図13に示すように、下段側に配置される半導体チップ3A、すなわち、ロジックチップLCの裏面3bには、裏面3bの中央部の領域(電極群形成領域)3b1に複数の裏面電極3bpが形成されている。また、裏面3bにおいて、領域3b1よりも周縁部側の領域3b2には、金属パターンであるマークAM4が形成されている。また、図14に示すように、裏面3bに対するマークAM4の突出高さHT1は、複数の裏面電極3bpの裏面3bに対する突出高さHT2よりも低くなっている。図14に示す例では、裏面電極3bpおよびマークAM4は、それぞれ裏面3b上に突出するように形成されているので、以下のように言い換えることができる。すなわち、マークAM4の厚さ(裏面3bに対する突出高さHT1)は、複数の裏面電極3bpの厚さ(裏面3bに対する突出高さHT2)よりも薄い。つまり、本実施の形態では、下段側に配置される半導体チップ3Bの裏面3bの周縁部に配置される金属パターンであるマークAM4を、裏面電極3bpよりも薄く形成する。
図14に示す例では、図11および図12を用いて説明したように、半導体チップ3に反り変形が生じている。なお、反り変形が生じた時に発生する課題は、図11、図12のどちらのモードの反り変形が発生した場合でも同様なので、図14では、例示的に図11に示す反り変形のモードが発生した例を示している。
半導体チップ3に上記した反り変形が生じると、領域3b2の外縁(すなわち、裏面3bの外縁)における半導体チップ3Aの裏面3bと半導体チップ3Bの表面3aとの距離(離間距離)G1は、領域3b1における半導体チップ3Aの裏面3bと半導体チップ3Bの表面3aとの距離(離間距離)G2よりも小さくなる。このため、領域3b2に形成されるマークAM4の厚さが厚くなれば、マークAM4と上段側の半導体チップ3Bの表面3aとが接触する可能性が上がる。また、マークAM4が形成される領域3b2では、半導体チップ3Aの裏面3bと半導体チップ3Bの表面3aとの距離(離間距離)G3は、メモリチップMC1の表面3aに対する突起電極7bの突出高さHTbよりも低い。言い換えれば、距離G3は突起電極7bの厚さよりも薄い。
そこで、図14に示すように、ロジックチップLCの裏面3bを基準面として、マークAM4の突出高さHT1が裏面電極3bpの突出高さHT2よりも低ければ、距離G1の方が距離G2よりも小さい場合でも、マークAM4が半導体チップ3Bと接触することを抑制できる。そして、下段側の半導体チップ3Aに形成されたマークAMが、上段側の半導体チップ3Bの表面3aに接触することを抑制することにより、半導体装置の信頼性観点からの上記した課題を解決することができる。
言い換えれば、本実施の形態によれば、アライメントマークであるマークAM4の突出高さHT1を複数の裏面電極3bpの突出高さHT2よりも低くすることにより、マークAM4を図13に示すように、裏面3bの周縁部に形成することができる。半導体チップ3の搭載時に位置合わせを行う場合、複数のマークAM4の離間距離を大きくすることで、位置合わせ精度、特に、図13に示すθ方向の位置合わせ精度を向上させることができる。本実施の形態のように、多数の裏面電極3bpを一括してフリップチップ接続する場合、高精度な位置合わせが要求される。つまり、本実施の形態によれば、位置合わせ精度を向上させることができるので、多数の裏面電極3bpのそれぞれの電気的接続信頼性を向上させることができる。この結果、半導体装置1の信頼性を向上させることができる。
また、マークAM4が上段側の半導体チップ3B(図14参照)と接触することを抑制する観点からは、マークAM4の数を減らすことが好ましい。図13に示す例では、半導体チップ3Aの裏面3bが有する4個の角部のうち、角部3bc1、および角部3bc1の対角に位置する角部3bc2にマークAM4がそれぞれ形成されている。一方、角部3bc1の対角ではない位置に配置される角部3bc3、および角部3bc4には、マークAM4が形成されていない。このため、角部3bc3および角部3bc4においては、上段側の半導体チップ3Bは、マークAM4と接触しない。なお、裏面3bの角部3bc1、3bc2、3bc3、3bc4は、裏面3bの外縁を構成する各辺の交点(角)近傍に位置する、裏面3bの面内領域である。
マークAM4の突出高さHT1の程度は、裏面電極3bpの突出高さHT2よりも低くなっていれば、図14に示すマークAM4と半導体チップ3Bの接触を抑制できるが、裏面電極3bpの突出高さHT2の半分以下にすることが特に好ましい。また、図14に対する変形例として、図15に示すようにマークAM4を半導体チップ3Aの半導体基板内に形成し、半導体チップ3Aの裏面3bにおいて半導体基板から露出する構造にすることもできる。この場合、マークAM4は、半導体チップ3Aの裏面から突出しない。すなわち、裏面3bに対するマークAM4の突出高さHT1を「ゼロ」と見做せる程度まで低減することができる(ただし、厳密に、裏面3bと全く同じ高さである必要はない)。この場合、マークAM4を形成しても、マークAM4と半導体チップ3Bとが接触することを防止することができる。
マークAM4の突出高さHT1は、例えば、裏面電極3bpとマークAM4を形成するプロセスを工夫することにより制御できる。このマークAM4の形成方法についても種々の実施態様があり、各実施態様の詳細は製造方法を説明する際に説明する。
<半導体装置の製造方法>
次に、図1〜図14を用いて説明した半導体装置1の製造工程について説明する。半導体装置1は、図16に示すフローに沿って製造される。図16は、図1〜図14を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細について以下に説明する。
<基板準備工程>
まず、図16に示す基板準備工程では、図17〜図21に示す配線基板20を準備する。図17は、図16に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。また、図18は、図17に示すデバイス領域1個分の拡大平面図である。また、図19は、図18のA−A線に沿った拡大断面図である。また、図20は、図18の反対側の面を示す拡大平面図である。なお、図17〜図20では、見易さのため、端子数を少なくして示しているが、端子(ボンディングリード2f、ランド2g)の数は、図17〜図20に示す態様には限定されない。
図17に示すように、本工程で準備する配線基板20は、枠部(外枠)20bの内側に複数のデバイス領域20aを備えている。詳しくは、複数(図17では27個)のデバイス領域20aが行列状に配置されている。複数のデバイス領域20aは、それぞれが、図1〜図4に示す配線基板2に相当する。配線基板20は、複数のデバイス領域20aと、各デバイス領域20aの間にダイシングライン(ダイシング領域)20cを有する、所謂、多数個取り基板である。このように、複数のデバイス領域20aを備える多数個取り基板を用いることで、製造効率を向上させることができる。
また、図18および図19に示すように各デバイス領域20aには、図4を用いて説明した配線基板2の構成部材がそれぞれ形成されている。配線基板20は、上面2a、上面2aの反対側の下面2b、および上面2a側と下面2b側を電気的に接続する複数の配線層(図4に示す例では4層)を有する。各配線層には、複数の配線2dおよび複数の配線2d間、および隣り合う配線層間を絶縁する絶縁層2eが形成されている。また、配線2dには、絶縁層2eの上面または下面に形成される配線2d1、および絶縁層2eを厚さ方向に貫通するように形成されている層間導電路であるビア配線2d2が含まれる。
また、図18に示すように、配線基板20の上面2aは、図16に示す第1チップ搭載工程において、図9に示すロジックチップLCを搭載する予定領域であるチップ搭載領域(チップ搭載部)2p1を含む。チップ搭載領域2p1は上面2aにおいて、デバイス領域20aの中央部に存在する。なお、図18ではチップ搭載領域2p1、デバイス領域20a、およびダイシングライン20cの位置を示すため、チップ搭載領域2p1、デバイス領域20a、およびダイシングライン20cの輪郭を2点鎖線で示す。しかし、チップ搭載領域2p1は、上記の通りロジックチップLCを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域20aおよびダイシングライン20cについても、実際に視認可能な境界線が存在する必要はない。
また、配線基板20の上面2aは、複数のボンディングリード(端子、チップ搭載面側端子、電極)2fが形成されている。ボンディングリード2fは、図16に示す第1チップ搭載工程において、図9に示すロジックチップLCの表面3aに形成された複数の表面電極3apと電気的に接続される端子である。本実施の形態では、ロジックチップLCの表面3a側を配線基板20の上面2aと対向させる、所謂、フェイスダウン実装方式でロジックチップLCを搭載するので、複数のボンディングリード2fの接合部は、チップ搭載領域2p1の内側に形成される。
また、配線基板20の上面2aは、絶縁膜(ソルダレジスト膜)2hにより覆われている。絶縁膜2hには開口部2hwが形成され、この開口部2hwにおいて、複数のボンディングリード2fの少なくとも一部(半導体チップとの接合部、ボンディング領域)が絶縁膜2hから露出している。
ただし、開口部2hwの形状は、図18に示す態様の他、種々の変形例がある。例えば、複数のボンディングリード2fのそれぞれの接続部を選択的に露出させるような、開口面積が小さい開口部2hwを形成することができる。また例えば、図18に示す複数の開口部2hwを連結して、複数のボンディングリード群を一括して露出させる開口部2hwを形成することもできる。
また、図20に示すように、配線基板20の下面2bには複数のランド2gが形成されている。配線基板20の下面2bは、絶縁膜(ソルダレジスト膜)2kにより覆われている。絶縁膜2kには開口部2kwが形成され、この開口部2kwにおいて、複数のランド2gの少なくとも一部(半田ボール5との接合部)が絶縁膜2kから露出している。
また、図19に示すように、複数のボンディングリード2fと複数のランド2gは、複数の配線2dを介して、それぞれ電気的に接続されている。これら複数の配線2d、複数のボンディングリード2fおよび複数のランド2gなどの導体パターンは、例えば、銅(Cu)を主成分とする金属材料で形成される。また、複数のボンディングリード2fのうち、開口部2hw内に配置され、絶縁膜2hから露出する部分には、半田膜が形成されている。ボンディングリード2fの一部(図9に示す外部端子7を接続する部分)に半田膜を形成しておくことにより、図16に示す第1チップ搭載工程において、外部端子7とボンディングリード2fを容易に接続することができる。
図19に示す複数の配線2d、複数のボンディングリード2fおよび複数のランド2gは例えば、電解めっき法により形成することができる。また、複数のボンディングリード2fの一部に形成される半田膜も、例えば、電解めっき法により形成することができる。また、図19に示すように、4層以上(図14では4層)の配線層を有する配線基板20は、例えば、コア材となる絶縁層の両面に配線層を順次積層する、所謂、ビルドアップ工法により形成することができる。
また、図17に示すように、配線基板20の上面2aには、アライメントマークAMSが形成されている。アライメントマークAMSは、図16に示す第1位置合わせ工程で検出対象となるパターンであって、例えば、図19に示す配線2dやボンディングリード2fと同じ金属材料で形成されている。図17に示す例では、複数のデバイス領域20aを有する多数個取りの配線基板20の枠部20bにアライメントマークAMSを形成している。ただし、変形例としては、デバイス領域20aのそれぞれにアライメントマークAMSを形成することもできる。
また、詳細は後述するが、図16に示す第1位置合わせ工程では、カメラなどのイメージセンサを用いて、アライメントマークAMSの位置を検出する。したがって、アライメントマークAMSは、絶縁膜2h(図18参照)から露出させることが好ましい。また、アライメントマークAMSを金属パターンで形成すれば、光の反射効率が向上する点で好ましい。ただし、アライメントマークAMSの輪郭形状が認識できれば位置合わせは可能である。したがって、例えば絶縁膜2hが可視光透過性を有する材料であれば、アライメントマークAMSが絶縁膜2hに覆われていても良い。
また、図17に示すように、アライメントマークAMSは、上面2aの複数箇所に形成することが好ましい。アライメントマークAMSが1個の場合であっても、上面2aに沿った座表面において、アライメントマークAMSのX座標の位置とY座標の位置は特定できる。しかし、アライメントマークAMSを少なくとも2箇所以上に形成することにより、デバイス領域20aのθ方向の位置を特定することができるので、位置検出精度を向上させることができる。
また、θ方向の位置を特定する精度を向上させる観点からは、2つのアライメントマークAMSの離間距離を大きくする方が好ましい。したがって、図17に示すように、一つのアライメントマークAMSを配線基板20の上面2aの一つの角部に配置し、他のアライメントマークAMSを上面2aの上記一つの角部の対角に位置する角部に配置することが特に好ましい。言い換えれば、二つのアライメントマークAMSは、配線基板20の上面2aの一つの対角線上に配置されることが好ましい。
アライメントマークAMSは、例えば、複数のボンディングリード2fおよび複数の配線2dを形成する際に一括して形成することができる。
<第1接着材配置工程>
次に、図16に示す第1接着材配置工程では、図21および図22に示すように、配線基板20の上面2aのチップ搭載領域2p1上に接着材NCL1を配置する。図21は、図18に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図22は図21のA−A線に沿った拡大断面図である。なお、図21ではチップ搭載領域2p12p2、デバイス領域20a、およびダイシングライン20cの位置を示すため、チップ搭載領域2p1、2p2、デバイス領域20a、およびダイシングライン20cの輪郭をそれぞれ2点鎖線で示す。しかし、チップ搭載領域2p1、2p2は、それぞれ、ロジックチップLCおよび積層体MCSを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域20aおよびダイシングライン20cについても、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域2p1、2p2、デバイス領域20aおよびダイシングライン20cを平面図において図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
一般に、半導体チップをフェイスダウン実装方式(フリップチップ接続方式)で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式(後注入方式)が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
一方、本実施の形態で説明する例では、後述する第1チップ搭載工程でロジックチップLC(図9参照)を配線基板20上に搭載する前に、接着材NCL1をチップ搭載領域2p1に配置し、接着材NCL1上からロジックチップLCを押し付けて配線基板20と電気的に接続する方式(先塗布方式)で、ロジックチップLCを搭載する。
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域20aに対する処理時間(樹脂を注入する時間)が長くなる。一方、上記した先塗布方式の場合、ロジックチップLCの先端(例えば、図6に示す突起電極7bの先端に形成された半田材7a)とボンディングリード2fの接合部が接触した時点で、既に配線基板20とロジックチップLCの間には、接着材NCL1が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域20aに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
ただし、本実施の形態に対する変形例としては図16に示す第1チップ搭載工程と第1接着材配置工程の順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制できる。
また、接着材NCL1はエネルギーを加えることで硬さ(硬度)が硬くなる(高くなる)樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材NCL1は図6に示す外部端子7よりも柔らかく、ロジックチップLCを押し付けることにより変形させられる。
また、硬化前の接着材NCL1は、ハンドリング方法の違いから、以下の2通りに大別される。一つは、NCP(Non-Conductive Paste)と呼ばれるペースト状の樹脂(絶縁材ペースト)から成り、図示しないノズルからチップ搭載領域2p1に塗布する方式がある。もう一つは、NCF(Non-Conductive Film)と呼ばれる、予めフィルム状に成形された樹脂(絶縁材フィルム)から成り、フィルム状態のままチップ搭載領域2p1に搬送し、貼り付ける方法がある。絶縁材ペースト(NCP)を使用する場合、絶縁材フィルム(NCF)のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム(NCF)を使用する場合、絶縁材ペースト(NCP)よりも保形性が高いので、接着材NCL1を配置する範囲や厚さを制御し易い。
図21および図22に示す例では、絶縁材フィルム(NCF)である接着材NCL1をチップ搭載領域2p1上に配置して、配線基板20の上面2aと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト(NCP)を用いることもできる。
<第1チップ準備工程>
また、図16に示す第1チップ準備工程では、図9および図10に示すロジックチップLCを準備する。図23は、図6に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図24は、図23に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図23および図24では、貫通電極3tsvおよび貫通電極3tsvと電気的に接続される裏面電極3bpの製造方法を中心に説明し、貫通電極3tsv以外の各種回路の形成工程については図示および説明を省略する。また、図23および図24に示す半導体チップの製造方法は、図4に示すロジックチップLCの他、メモリチップMC1、MC2、MC3の製造方法にも適用することができる。
まず、ウエハ準備工程として、図23に示す半導体基板(ウエハ)WHを準備する。半導体基板WHは、例えばシリコン(Si)から成る半導体基板であって、平面視において円形を成す。半導体基板WHは、半導体素子形成面である表面(主面、上面)WHsおよび表面WHsの反対側の裏面(主面、下面)WHbを有する。また、半導体基板WHの厚さは、図4に示すロジックチップLCやメモリチップMC1、MC2、MC3の厚さよりも厚く、例えば数百μm程度である。
次に、孔形成工程として、図6に示す貫通電極3tsvを形成するための孔(穴、開口部)3tshを形成する。図23に示す例では、マスク25を半導体基板WHの表面WHs上に配置して、エッチング処理を施すことにより孔3tshを形成する。なお、図4に示すロジックチップLCやメモリチップMC1、MC2、MC3の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
次に、孔3tsh内に例えば銅(Cu)などの金属材料を埋め込んで貫通電極3tsvを形成する。次に、配線層形成工程として、半導体基板WHの表面WHs上に配線層(チップ配線層)3dを形成する。本工程では、図7や図9に示す複数の表面電極3apを形成し、複数の貫通電極3tsvと複数の表面電極3apをそれぞれ電気的に接続する。なお表面電極3apや表面電極3apと一体に形成される最上層の配線層3dは、例えばアルミニウム(Al)から成る金属膜で形成する。
また、本工程では、図4に示すロジックチップLCやメモリチップMC1、MC2、MC3の半導体素子と図7および図9に示す複数の表面電極3apを、配線層3dを介して電気的に接続する。これにより、ロジックチップLCやメモリチップMC1、MC2、MC3の半導体素子は配線層3dを介して電気的に接続される。
また、本工程では、図7に示すマークAM1、または図9に示すマークAM3を形成する。マークAM1、AM3は、表面電極3apや最上層の配線層3dと同じ材料(例えばアルミニウム)で形成できるので、表面電極3apを形成する際に、一括して形成することができる。
次に、外部端子形成工程として、表面電極3ap(図7、図9参照)上に外部端子7を形成する。本工程では、図6に示すように、ロジックチップLCの表面電極3ap上に突起電極7bを形成する。突起電極7bの先端に半田材7aを形成する。あるいは、メモリチップMC1の表面電極3ap上に半田材7aを形成する。この半田材7aが、図6に示す半導体チップ3を配線基板2、または下層の半導体チップ3上に搭載する際の接合材として機能する。
次に、図24に示す裏面研磨工程として、半導体基板WHの裏面WHb(図23参照)側を研磨し、半導体基板WHの厚さを薄くする。これにより、図6に示す半導体チップ3の裏面3bが露出する。言い換えると、貫通電極3tsvは半導体基板WHを厚さ方向に貫通する。また、複数の貫通電極3tsvは、半導体基板WHの裏面3bにおいて半導体基板WHから露出する。図24に示す例において、裏面研磨工程では、ガラス板などの支持基材26および表面WHs側を保護する外部端子7を保護する保護層27により半導体基板WHを支持した状態で、研磨治具28を用いて研磨する。
次に、裏面電極形成工程において、裏面3bに複数の裏面電極3bpを形成し、複数の貫通電極3tsvと電気的に接続する。
また、本工程では、図8に示すマークAM2および図10に示すマークAM4を形成する。マークAM2およびマークAM4は、裏面電極3bpと同じ材料(例えば銅)で形成できるので、裏面電極3bpを形成する際に、一括して形成することができる。
次に個片化工程として、半導体基板WHをダイシングラインに沿って分割し、複数の半導体チップ3を取得する。その後、必要に応じて検査を行い、図4に示す半導体チップ3(ロジックチップLCやメモリチップMC1、MC2、MC3)が得られる。
<マーク形成方法−1>
次に、図24に示す裏面電極形成工程において、裏面電極3bpとアライメントマークを一括して形成する方法について、説明する。なお、図8に示すマークAM2と図10に示すマークAM4は同様の方法で形成できるので、代表例として、図10に示すマークAM4を形成する方法を取り上げて説明する。図25および図26は、図24に示す裏面電極形成工程において、複数の裏面電極とアライメントマークを一括して形成する工程を示す説明図である。
まず、図24に示す裏面研磨工程において化学的機械的研磨方式(CMP方式)を適用した場合、図25に示すように、半導体基板WHの構成材料と貫通電極3tsvの構成材料に対するエッチングレート(選択比)の違いにより、貫通電極3tsvが半導体基板WHの裏面3bから僅かに突出した状態になる。
次に、図25に示す絶縁膜形成工程では、半導体基板WHの裏面を覆うように絶縁膜3biを形成した後、絶縁膜3biを研磨することで、裏面3bを平坦化し、かつ、貫通電極3tsvを裏面3bから露出させる。
次に、図25に示すシード膜形成工程では、図26に示すめっき膜形成工程で電解めっきを行うためのシード層(下地導体層)となるシード膜3sを形成する。シード膜3sは、例えばスパッタ法により、絶縁膜3biおよび貫通電極3tsvの露出面を覆うように形成される。シード膜3sの構成材料は、例えば銅(Cu)を例示できる。
次に、図25に示すめっきマスク形成工程では、図26に示す第1めっき膜形成工程で使用するめっきマスクであるマスクMK1を形成する。マスクMK1は、図26に示す第1めっき膜形成工程でめっき膜を形成する位置に複数の開口部MKdが形成され、開口部MKdにおいてマスクMK1の下地のシード膜3sが露出している。ここで、本実施の形態では、めっきマスク形成工程において、図26に示す裏面電極3bpを形成する位置の他、アライメントマークを形成する位置にも開口部MKdが形成される。
次に、図26に示す第1めっき膜形成工程では、めっき法により例えば銅膜などの金属膜である裏面電極3bpおよびマークAM4を形成する。本工程では、例えば電解めっき法によりめっき処理を施すことで、マスクMK1の複数の開口部MKd内のそれぞれに、めっき膜を選択的に形成することができる。
次に、めっきマスク再形成工程では、マスクMK1を除去した後、裏面3bを覆うようにマスクMK2を形成する。マスクMK2は、図26に示す第2めっき膜形成工程で、用いるめっきマスクであって、複数の裏面電極3bpが形成された位置にそれぞれ開口部MKdが形成される。
ここで、複数の裏面電極3bpの上面は、開口部MKdにおいて、マスクMK2から露出する。一方、マークAM4が形成された位置には、開口部MKdが形成されず、マークAM4は、マスクMK2に覆われている。
次に、第2めっき膜形成工程では、図26に示すように、めっき法により裏面電極3bpの上面を覆う、金属箔3mfを形成する。金属箔3mfは、図6に示す半田材7aと裏面電極3bpの接続性を向上させる金属部材であって、例えば、下層から、ニッケル(Ni)膜、金(Au)膜が順に積層された積層膜になっている。銅を主成分とする裏面電極3bpの上面側に金膜を形成することで、裏面電極3bpの接合面の酸化を防止し、半田材7aとの接続性を向上させることができる。
また、本実施の形態では、第2めっき膜形成工程を実施する時、マークAM4はマスクMK2に覆われている。したがって、マークAM4の上面には金属箔3mfは形成されない。この結果、マークAM4の厚さを裏面電極3bpの厚さよりも小さくすることができる。
次に、シード膜除去工程では、マスクMK2を除去した後、シード膜3sのうち、裏面電極3bpおよびマークAM4が形成された部分以外の部分を、例えばエッチング法により除去する。
以上の工程により、金属箔3mfの厚さ分裏面電極3bpよりも厚さが薄いマークAM4を形成することができる。なお、図8に示すマークAM2は、上記したマークAM4と同じ方法で形成することもできるが、マークAM2が形成されるメモリチップMC1、MC2、MC3は、上層に同じ平面サイズの半導体チップ3が積層されるため、ロジックチップLCとは積層状態が異なる。したがって、マークAM2が上層の半導体チップ3に接触する可能性が低い場合には、マークAM2は、裏面電極3bpと同じ形成方法で形成しても良い。この場合、マークAM2の厚さは、裏面電極3bpの厚さと同じになる。
<マーク形成方法−2>
次に、図24に示す裏面電極形成工程において、裏面電極3bpとアライメントマークを一括して形成する別の方法について、説明する。図27および図28は、図25および図26を用いて説明した裏面電極およびアライメントマークを形成方法に対する変形例を示す説明図である。なお、本セクションは、図25および図26を用いて説明した方法に対する変形例なので、既に説明した工程との相違点を中心に説明し、重複する説明は原則として省略する。
まず、図27に示す裏面研磨工程、絶縁膜形成工程、およびシード膜形成工程は、図25を用いて説明した方法と同様なので、重複する説明は省略する。本変形例では、めっきマスク形成工程で形成するマスクMK3が図25に示す方法とは相違する。
図27に示すめっきマスク形成工程では、図28に示す第1めっき膜形成工程で使用するめっきマスクであるマスクMK3を形成する。マスクMK3は、図28に示す第1めっき膜形成工程でめっき膜を形成する位置に複数の開口部MKdが形成され、開口部MKdにおいてマスクMK1の下地のシード膜3sが露出している。ここで、本変形例では、めっきマスク形成工程において、図27に示す裏面電極3bpを形成する位置には開口部MKdが形成されているが、アライメントマークを形成する位置には開口部MKdが形成されていない。
次に、図28に示す第1めっき膜形成工程では、めっき法により例えば銅膜などの金属膜である裏面電極3bpを形成する。この時、マークAM4を形成する位置は、マスクMK3により覆われているので、マークAM4は形成されない。
次に、めっきマスク再形成工程では、マスクMK1を除去した後、裏面3bを覆うようにマスクMK4を形成する。マスクMK4は、図26に示す第2めっき膜形成工程で、用いるめっきマスクであって、複数の裏面電極3bpが形成された位置、およびマークAM4を形成する位置にそれぞれ開口部MKdが形成される。
ここで、複数の裏面電極3bpの上面は、開口部MKdにおいて、マスクMK2から露出する。また、マークAM4が形成される位置にも、開口部MKdが形成されるので、開口部MKdにおいてシード膜3sが露出する。
次に、第2めっき膜形成工程では、図28に示すように、めっき法により金属箔3mfを形成する。この時、マークAM4の形成予定位置では、シード膜3sが露出しているので、例えば電解めっき法により、金属膜を形成することで、金属箔3mfから成るマークAM4を形成することができる。
そして、図28に示すシード膜除去工程では、上記と同様に、マスクMK4を除去した後、シード膜3sのうち、裏面電極3bpおよびマークAM4が形成された部分以外の部分を、例えばエッチング法により除去する。
以上の工程により、金属箔3mfから成るマークAM4を形成することができる。金属箔3mfは銅膜よりも酸化し難い。したがって、マークAM4の露出面の光の反射率が変化し難いので、図16に示す第2位置合わせ工程で、光学的にマークAM4の位置を検出する場合、検出精度を向上させることができる。
また、金属箔3mfの厚さは、裏面電極3bpの主膜(主成分を構成する膜)である銅膜と比較して薄く形成する。したがって、本変形例によれば、図25および図26を用いて説明した方法よりも、マークAM4の厚さを薄くすることができる。例えば、本変形例により形成されたマークAM4の厚さは、裏面電極3bpの厚さの半分以下にすることができる。
<マーク形成方法−3>
次に、図24に示す裏面電極形成工程において、裏面電極3bpとアライメントマークを一括して形成する別の方法について、説明する。図29は、図25および図26を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。なお、本セクションは、図25および図26を用いて説明した方法に対する変形例なので、既に説明した工程との相違点を中心に説明し、重複する説明は原則として省略する。また、本変形例は、図25に示す各工程とは同じなので図示および説明を省略し、図29に示す第1めっき膜形成工程以降の工程について説明する。
図29に示す第1めっき膜形成工程は、図26に示す第1めっき膜形成工程と同様である。図29に示す変形例は、第1めっき膜形成工程とめっきマスク再形成工程の間に、エッチング工程が含まれている点で、図26に示す方法とは相違する。
図29に示すエッチング工程では、マスクMK1を除去した後、マークAM4が形成された位置にマークAM4を露出させる開口部MKdが形成されたマスク(エッチングマスク)MK5を半導体基板WHの裏面3bを覆うように形成する。マスクMK5は、複数の裏面電極3bpを覆うように形成され、裏面電極3bpは露出しない。したがって、この状態でエッチング処理を施すと、マークAM4を選択的に除去することができる。
次に、めっきマスク再形成工程では、マスクMK1を除去した後、裏面3bを覆うようにマスクMK4を形成する。マスクMK4は、図26に示す第2めっき膜形成工程で、用いるめっきマスクであって、複数の裏面電極3bpが形成された位置、およびマークAM4を形成する位置にそれぞれ開口部MKdが形成される。
ここで、複数の裏面電極3bpの上面は、開口部MKdにおいて、マスクMK2から露出する。また、マークAM4が形成される位置にも、開口部MKdが形成されるので、開口部MKdにおいてシード膜3sが露出する。
以下、第2めっき膜形成工程、およびシード膜除去工程は、図28を用いて説明した方法と同様なので、重複する説明は省略する。本変形の場合、図27および図28を用いて説明した例と比較すると、工程数が増加するが、金属箔3mfから成るマークAM4を形成することができる。
また、エッチング工程において、開口部MKdにおいて露出するシード膜3sの一部を除去すれば、図27および図28に示す例よりも、マークAM4の厚さを更に薄くすることができる。
<マーク形成方法−4>
次に、図15を用いて説明した、変形例のアライメントマークを形成する方法について説明する。図30および図31は、図25および図26を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。なお、本セクションは、図25および図26を用いて説明した方法に対する変形例なので、既に説明した工程との相違点を中心に説明し、重複する説明は原則として省略する。また、本変形例では、半導体基板の内部にアライメントマークを形成するが、半導体基板の内部にアライメントマークを形成する方法は、図23および図24を用いて説明した貫通電極を形成する方法と同様なので、図示は省略し、図23および図24を引用して説明する。
図30に示すように、本変形例の製造工程では、裏面研磨工程において、既に半導体基板WHの内部に埋め込まれたマークAM4が形成されている。マークAM4は、貫通電極3tsvと同様な方法で形成される。すなわち、図23に示す孔形成工程では、貫通電極3tsvを形成する位置の他、マークAM4を形成する位置にも孔3tshを形成する。そして、孔3tsh内に例えば銅(Cu)などの金属材料を埋め込んで図30に示すマークAM4を形成する。なお、マークAM4をアライメントマークとして用いる金属材料なので、端子としては利用しない。したがって、図23に示す配線層形成工程や外部端子形成工程において、マークAM4を配線層3dや外部端子7と電気的に接続する必要はない。
次に、図30に示す裏面研磨工程において、化学的機械的研磨方式(CMP方式)を適用した場合、半導体基板WHの構成材料と貫通電極3tsvおよびマークAM4の構成材料に対するエッチングレート(選択比)の違いにより、貫通電極3tsvおよびマークAM4が半導体基板WHの裏面3bから僅かに突出した状態になる。
次に、図30に示す絶縁膜形成工程では、半導体基板WHの裏面を覆うように絶縁膜3biを形成した後、絶縁膜3biを研磨することで、裏面3bを平坦化し、かつ、貫通電極3tsvおよびマークAM4を裏面3bから露出させる。
次に、図30に示すシード膜形成工程では、図31に示すめっき膜形成工程で電解めっきを行うためのシード層(下地導体層)となるシード膜3sを形成する。シード膜3sは、例えばスパッタ法により、絶縁膜3bi、貫通電極3tsv、およびマークAM4の露出面を覆うように形成される。シード膜3sの構成材料は、例えば銅(Cu)を例示できる。
次に、図30に示すめっきマスク形成工程では、図31に示す第1めっき膜形成工程で使用するめっきマスクであるマスクMK3を形成する。マスクMK3は、図27に示すめっきマスク形成工程で使用するマスクMK3と同様の位置に開口部MKdが形成されている。すなわち、めっきマスク形成工程において、図27に示す裏面電極3bpを形成する位置には開口部MKdが形成されているが、マークAM4が形成された位置には開口部MKdが形成されていない。
次に、図31に示す第1めっき膜形成工程では、めっき法により例えば銅膜などの金属膜である裏面電極3bpを形成する。この時、マークAM4は、マスクMK3により覆われているので、マークAM4上には金属膜は形成されない。
また、本変形例では、第1めっき膜形成工程の後、マスクMK3を除去することなく、引き続いて第2めっき膜形成工程を実施する。つまり、本変形例では、図26や図28に示すめっきマスク再形成工程を省略する。第2めっき膜形成工程では、めっき法により金属箔3mfを形成する。この時、マークAM4は、マスクMK3に覆われた状態なので、マークAM4上には、金属箔3mfが形成されない。
そして、図31に示すシード膜除去工程では、マスクMK3を除去した後、シード膜3sのうち、裏面電極3bpが形成された部分以外の部分(マークAM4上も含む部分)を、例えばエッチング法により除去する。
以上の工程により、半導体基板WHの内部に埋め込まれ、かつ裏面3bにおいて露出するマークAM4が形成される。本変形例により形成されたマークAM4は、マークAM4の露出面が裏面3bとほぼ同じ高さに位置するので、マークAM4の突出高さを低くするという観点からは特に好ましい。また、上記した各変形例と比較して最も製造工程が簡略化できるので、製造効率の観点からも好ましい。ただし、本変形例の場合、マークAM4の露出面において、銅を主成分とする部分が露出することになるので、露出面が酸化し易い。したがって、光の反射率を安定化させる観点からは、図27および図28を用いて説明した変形例、あるいは図29を用いて説明した変形例の方が好ましい。
<第1チップ搭載工程>
次に、図16に示す第1チップ搭載工程では、図32や図33に示すように、ロジックチップLCを配線基板2上に搭載する。図32は、図21に示す配線基板のチップ搭載領域上にロジックチップLCを搭載した状態を示す拡大平面図である。また、図33は、図32のA−A線に沿った拡大断面図である。また、図34は、図16に示す第1チップ搬送工程の要部を模式的に示す説明図である。また、図35は、図34に示す第1位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。また、図36は、図34に示す保持治具を取り外し、ボンディング治具を半導体チップの裏面側に押し当てた状態を示す説明図である。
なお、図16に記載される第1チップ搬送工程および第1位置合わせ工程は、ロジックチップLCを配線基板20上に搭載する工程に含まれるサブ工程として考えることができる。したがって、本実施の形態では、第1チップ搬送工程および第1位置合わせ工程は、第1チップ搭載工程に含まれるサブ工程として説明する。
本工程では、図33に示すように、ロジックチップLCの表面3aが配線基板20の上面2aと対向するように、所謂フェイスダウン実装方式(フリップチップ接続方式)によりロジックチップLCを搭載する。また、本工程によりロジックチップLCと配線基板20は電気的に接続される。詳しくは、ロジックチップLCの表面3aに形成された複数の表面電極3apと配線基板20の上面2aに形成された複数のボンディングリード2fは、外部端子7(図6に示す突起電極7bおよび半田材7a)を介して電気的に接続される。以下、本工程の詳細なフローについて図34〜図36を用いて説明する。
第1チップ搭載工程には、まず、図34に示すように、配線基板20のチップ搭載領域2p1上にロジックチップLC(半導体チップ3)を搬送する、第1チップ搬送工程が含まれる。ロジックチップLCは、裏面3b側が保持治具(コレット)30に保持された状態でチップ搭載領域2p1上に搬送され、素子形成面側に位置する表面3aが配線基板20の上面2aと対向するようにチップ搭載領域2p1上(または、接着材NCL1上)に配置される。保持治具30は、ロジックチップLCの裏面3bを吸着保持する保持面30aを有し、ロジックチップLCを保持面30aで保持した状態で搬送する。
また、ロジックチップLCの表面3a側には突起電極7bが形成されており、突起電極7bの先端には半田材7aが形成されている。一方、配線基板20の上面2aに形成されたボンディングリード2fの接合部には、突起電極7bと電気的に接続するための接合材である半田材7aが、予め形成されている。
また、第1チップ搭載工程には、配線基板20とロジックチップLCの平面的な位置関係を調整する、第1位置合わせ工程が含まれる。第1位置合わせ工程では、図34に示す配線基板20のアライメントマークAMSとロジックチップLCのマークAM3を検出(認識)する。また、アライメントマークAMSとマークAM3の検出結果に基づいて、チップ搭載領域2p1の位置とロジックチップLCの位置を算出し、保持治具30を動作させて位置を調整する。アライメントマークAMSとマークAM3の検出方法は、イメージセンサなどの光学機器を用いて、光学的に検出することができる。
また、図34に示す例では、配線基板20上には複数のアライメントマークAMSが、ロジックチップLCの表面3a側には複数のマークAM3が、それぞれ形成されている。このように、配線基板20とロジックチップLCの表面3aにそれぞれ複数のアライメントマークを形成し、この複数のアライメントマークの位置をそれぞれ検出することで、例えば、図17に示すXY平面における座標データに加え、座標軸の傾きを表すθ方向のデータを取得することができる。また、アライメントマーク50の座標データとθ方向のデータを取得すれば、複数のボンディングリード2f(図18参照)の位置、または、複数の表面電極3ap(図9参照)の位置を正確に算出することができる。
また、第1位置合わせ工程では、配線基板20の上面2aに沿って、ロジックチップLCと配線基板20の相対的位置を移動させて、複数のボンディングリード2fの接合部と、ロジックチップLCの表面3aに形成された複数の外部端子7が対向配置されるようにする。上記したように、本実施の形態によれば、複数のボンディングリード2fの位置、および複数の表面電極3apの位置を、それぞれ高精度で算出することができる。したがって、これらの算出データに基づいて、ロジックチップLCと配線基板20の相対的位置を移動させれば、高精度で位置合わせを行うことができる。
なお、ロジックチップLCと配線基板20の相対的位置を移動させる方法としては、ロジックチップLCを保持する保持治具30を、配線基板20の上面2aに沿って移動させる方法がある。ただし、ロジックチップLCと配線基板20の相対的位置関係を移動させることが出来れば良いので、ロジックチップLC、配線基板20のいずれか一方、若しくは両方を移動させることができる。
次に、図35に示すように、ロジックチップLCを配線基板20に向かって移動させる。この時、接着材NCL1は、加熱硬化前の柔らかい状態で配線基板20上に配置されている。したがって、ロジックチップLCの表面3a側は、接着材NCL1に埋め込まれる。また、上記した第1位置合わせ工程により、ロジックチップLCと配線基板20の相対的位置は高精度で位置合わせされている。したがって、配線基板20に向かって、ロジックチップLCを直線的に移動させれば、複数のボンディングリード2fの接合部と、ロジックチップLCの表面3aに形成された複数の外部端子7が対向配置された状態を維持することができる。
次に、図36に示すように、ボンディング治具31をロジックチップLCの裏面3b側に押し当て、配線基板20に向かってロジックチップLCを押し付ける。上記したように、接着材NCL1は硬化前の柔らかい状態なので、ボンディング治具31によりロジックチップLCを押し込むと、ロジックチップLCは配線基板20に近づく。ロジックチップLCが配線基板20に近づくと、ロジックチップLCの表面3aに形成された複数の外部端子7の先端(詳しくは、半田材7a)は、ボンディングリード2fのボンディング領域(詳しくは半田材7a)と接触する。
また、接着材NCL1の厚さは、少なくとも外部端子7の高さ(突出高さ)、およびボンディングリード2fの厚さの合計よりも厚い。このため、ボンディング治具31に押し込まれると、ロジックチップLCの表面3a側の一部は、接着材NCL1に埋め込まれる。言い換えれば、ロジックチップLCの側面のうち、少なくとも表面3a側の一部は、接着材NCL1に埋め込まれる。また、接着材NCL1の一部は、ロジックチップLCの周囲に押し出される。
ここで、ロジックチップLCには、マークAM4および裏面電極3bpが形成されているので、接着材NCL1が裏面3b側に回り込んでマークAM4や裏面電極3bpが覆われることを防止する必要がある。そこで、図36に示すように、ボンディング治具31とロジックチップLCの間にボンディング治具31およびロジックチップLCよりも柔らかい部材(低弾性部材)、例えば樹脂フィルム(フィルム)32を介在させて、樹脂フィルム32でロジックチップLCの裏面3bを覆うことが好ましい。樹脂フィルム32を介してロジックチップLCを押し付ければ、樹脂フィルム32がロジックチップLCの裏面3bに密着するので、接着材NCL1の厚さを厚くしても、接着材NCL1がロジックチップLCの裏面3bに回り込むことを抑制できる。なお、本実施の形態の樹脂フィルム32は、例えばフッ素樹脂から成る。
次に、図36に示すようにボンディング治具31にロジックチップLCが押し付けられた状態で、ボンディング治具(加熱治具)31を介してロジックチップLCおよび接着材NCL1を加熱する。ロジックチップLCと配線基板20の接合部では、ボンディングリード2f側の半田材7aと外部端子側の半田材7aがそれぞれ溶融し、一体化することで、外部端子7とボンディングリード2fを電気的に接続する接合材になる。つまり、ボンディング治具31を介してロジックチップLCを加熱することで、突起電極7bとボンディングリード2fは、半田材7aを介して電気的に接続される。
また、接着材NCL1を加熱することで、接着材NCL1は硬化する。これにより、ロジックチップLCの一部が埋め込まれた状態で硬化した接着材NCL1が得られる。また、ロジックチップLCのマークAM4および裏面電極3bpは、樹脂フィルム32に覆われているので、硬化した接着材NCL1から露出する。なお、ボンディング治具31からの熱によって接着材NCL1を完全に硬化させる必要はなく、ロジックチップLCを固定できる程度に接着材NCL1に含まれる熱硬化性樹脂の一部を硬化(仮硬化)させた後、配線基板20を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化(本硬化)させる実施態様にすることができる。接着材NCL1に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
<第2接着材配置工程>
次に、図16に示す第2接着材配置工程では、図37に示すように、ロジックチップLC(半導体チップ3)の裏面3b上に、接着材NCL2を配置する。図37は、図32に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図38は、図37のA−A線に沿った拡大断面図である。
図6に示すように、本実施の形態の半導体装置1は、積層される複数の半導体チップ3の内、最下段(例えば第1段目)に搭載されるロジックチップLC、および下段から数えて第2段目に搭載されるメモリチップMC1は、いずれもフェイスダウン実装方式(フリップチップ接続方式)で搭載される。このため、上記した第1接着材配置工程で説明したように、一つのデバイス領域20a(図37、図38参照)に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
また、先塗布方式で使用する接着材NCL2は、上記したように、絶縁性(非導電性)の材料(例えば樹脂材料)から成る。また、接着材NCL2はエネルギーを加えることで硬さ(硬度)が硬くなる(高くなる)樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材NCL2は図6に示す突起電極7bよりも柔らかく、ロジックチップLCを押し付けることにより変形させられる。
また、硬化前の接着材NCL2は、ハンドリング方法の違いから、NCPと呼ばれるペースト状の樹脂(絶縁材ペースト)と、NCFと呼ばれる、予めフィルム状に成形された樹脂(絶縁材フィルム)に大別される。本工程で使用する接着材NCL2としては、NCPおよびNCFのいずれか一方を用いることができる。図37および図38に示す例では、NCPをノズルNZ1(図38参照)から吐出して、ロジックチップLCの裏面3b上に、接着材NCL2を配置する。
なお、ノズルNZ1からペースト状の接着材NCL2を吐出する点に関しては、上記第1接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図4に示すメモリチップMC1を搭載する前に、予め接着材NCL2を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材NCL2の塗布速度は大幅に向上させることができる。
また、図37に示すように、ロジックチップLCの裏面に形成された複数のマークAM4は、図16に示す第2マーク検出工程における検出対象物なので、マークAM4が露出するように、接着材NCL2を配置することが好ましい。接着材NCL2を可視光に対して透明あるいは半透明な材料で形成すれば、マークAM4が接着材NCL2に覆われた場合でもマークAM4の位置は検出できる。しかし、材料選択の自由度を向上させる観点からは、図37に示すようにマークAM4が露出するように、接着材NCL2を配置することが好ましい。また、絶縁材ペースト(NCP)は、絶縁材フィルム(NCF)と比較して、接着材の配置領域を小さくできるので、マークAM4を露出させ易い。
接着材NCL2は、図16に示す第2チップ搭載工程でメモリチップMC1(図4参照)とロジックチップLC(図4参照)を接着固定する固定材機能を有する。また、接着材NCL2は、メモリチップMC1とロジックチップLCの接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、メモリチップMC1とロジックチップLCの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
上記封止材機能を満たす観点では、メモリチップMC1とロジックチップLCの接合部の周囲を包むように接着材NCL2を配置すれば良いので、少なくともメモリチップMC1を搭載した時に、図6に示す複数の外部端子7が接着材NCL2に封止されていれば良い。
<第2チップ準備工程>
また、図16に示す第2チップ準備工程では、図40に示すメモリチップMC1、MC2、MC3、MC4の積層体MCSを準備する。本実施の形態に対する変形例としては、ロジックチップLC上にメモリチップMC1、MC2、MC3、MC4を順次積層することができる。しかし、本実施の形態では、メモリチップMC1、MC2、MC3、MC4を予め積層して、図40に示す積層体(メモリチップ積層体、半導体チップ積層体)MCSを形成する実施態様について説明する。
以下で説明するように、メモリチップMC1、MC2、MC3、MC4の積層体MCSを形成する場合、例えば、図16に示す第2チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体MCSは、購入部品として準備することも可能である。このため、図16に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
図39は、図4に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図40は、図39に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図39および図40に示す複数のメモリチップMC1、MC2、MC3、MC4のそれぞれの製造方法は、図23〜図31を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
まず、組立基材準備工程として、図40に示す積層体MCSを組み立てるための基材(組立基材)STを準備する。基材STは、複数のメモリチップMC1、MC2、MC3、MC4を積層する組立面STaを有し、組立面STaには、接着層35が設けられている。
次にチップ積層工程として、メモリチップMC1、MC2、MC3、MC4を基材STの組立面STa上に積層する。図39に示す例では、積層される各半導体チップ3の裏面3bが基材STの組立面STaと対向するように、メモリチップMC4、MC3、MC2、MC1の順で、順次積層される。上段側の半導体チップ3の裏面電極3bpと下段側の半導体チップ3の表面電極3apは、例えば外部端子7(図6に示す突起電極7bと半田材7a)により接合される。
この時、図7に示すように、メモリチップMC1、MC2、MC3、MC4の表面3aには、平面視において、複数の表面電極3apが形成された領域の周囲で、かつ、メモリ領域MRと重ならない位置に、複数のダミーパターン(金属パターン)DPaが形成されている。この複数のダミーパターンDPaは、図39に示す複数の表面電極3apに接合された突起電極7bと同じ金属から成る金属パターンである。また、複数のダミーパターンDPaは、メモリチップMC1、MC2、MC3、MC4に形成された回路と、電気的に分離されている点を除き、複数の表面電極3apに接合された突起電極7bと同じ構造になっている。
また、図8に示すように、メモリチップMC1、MC2、MC3の裏面3bには、平面視において、表面3a(図7参照)に形成された複数のダミーパターンDPaと重なる位置に、複数のダミーパターン(金属パターン、ダミーパッド、金属パッド)DPbが形成されている。この裏面3b側のダミーパターンDPbは、複数の裏面電極3bpと同じ金属材料で形成された金属パターンである。また、裏面3b側の複数のダミーパターンDPbは、メモリチップMC1、MC2、MC3に形成された回路と、電気的に分離されている点を除き、複数の裏面電極3bpと同じ構造になっている。
また、図7および図8に示す例では、複数の表面電極3ap(図7参照)が配列される表面電極群、および複数の裏面電極3bp(図8参照)が配列される裏面電極群は、それぞれY方向に沿って延在する。一方、表面3a側の複数のダミーパターンDPaおよび裏面3b側の複数のダミーパターンDPbは、それぞれY方向に直交するX方向に沿って配列される。
図39に示すチップ積層工程では、突起電極7bと複数の裏面電極3bpとを、半田材7aを介して接続する際に、表面3a側のダミーパターンDPaと裏面3b側のダミーパターンDPbを半田材7aを介して接続する。これにより、メモリチップMC1、MC2、MC3、MC4を積層する際に、各半導体チップ3が傾くことを抑制できる。
次に、図40に示す積層体封止工程では、積層された複数の半導体チップ3の間に、樹脂(アンダフィル樹脂)を供給し、封止体(チップ積層体用封止体、チップ積層体用樹脂体)6を形成する。この封止体6は、上記第1接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ3を積層した後、ノズルNZ2からアンダフィル樹脂6aを供給し、積層された複数の半導体チップ3の間に埋め込む。アンダフィル樹脂6aは図16に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ3の間に埋め込むことができる。その後、半導体チップ3の間に埋め込まれたアンダフィル樹脂6aを硬化させて封止体6を得る。
この後注入方式で封止体6を形成する方法は、所謂、トランスファモールド方式と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ3の間の隙間が狭い場合に適用して有効である。また、図40に示すようにアンダフィル樹脂6aを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂6aを埋め込むことができる。このため、全体としては処理時間を短縮できる。
次に、組立基材除去工程では、基材STおよび接着層BDLを、メモリチップMC4の裏面3bから剥離させて取り除く。基材STと接着層BDLを取り除く方法としては、例えば接着層BDLに含まれる樹脂成分(例えば紫外線硬化樹脂)を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップMC1、MC2、MC3、MC4が積層され、各メモリチップMC1、MC2、MC3、MC4の接続部が封止体6により封止された積層体MCSが得られる。この積層体MCSは、複数の表面電極3apが形成された表面3a(メモリチップMC1の表面3a)および表面3aの反対側に位置する裏面3b(メモリチップMC4の裏面3b)を有する一つのメモリチップと見做すことができる。
<第2チップ搭載工程>
次に、図16に示す第2チップ搭載工程では、図41および図42に示すように、積層体MCSをロジックチップLCの裏面3b上に搭載する。なお、図16に記載される第2チップ搬送工程および第2位置合わせ工程は、積層体MCSをロジックチップLC上に搭載する工程に含まれるサブ工程として考えることができる。したがって、本実施の形態では、第2チップ搬送工程および第2位置合わせ工程は、第2チップ搭載工程に含まれるサブ工程として説明する。
図41は、図37に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。また、図42は、図41のA−A線に沿った拡大断面図である。また、図43は、図16に示す第2チップ搬送工程の要部を模式的に示す説明図である。また、図44は、第2位置合わせ工程の後、チップ積層体を配線基板に向かって移動させた状態を模式的に示す説明図である。また、図45は、図44に示す保持治具を取り外し、ボンディング治具を半導体チップの裏面側に押し当てた状態を示す説明図である。
本工程では、図42に示すように、積層体MCSの表面3a(メモリチップMC1の表面3a)がロジックチップLCの裏面3bと対向するように、所謂フェイスダウン実装方式(フリップチップ接続方式)により積層体MCSを搭載する。また、本工程により複数のメモリチップMC1、MC2、MC3、MC4とロジックチップLCは電気的に接続される。詳しくは、図6に示すように、積層体MCS(メモリチップMC1)の表面3aに形成された複数の表面電極3apとロジックチップLCの裏面3bに形成された複数の裏面電極3bpは、外部端子7(図6に示す半田材7aおよび突起電極7b)を介して電気的に接続される。以下、本工程の詳細なフローについて図43〜図45を用いて説明する。
第2チップ搭載工程には、まず、図43に示すように、配線基板20のチップ搭載領域2p2上に積層体MCS(半導体チップ3)を配置する、第2チップ搬送工程が含まれる。積層体MCSは、裏面3b側が保持治具(コレット)30に保持された状態でチップ搭載領域2p2上に搬送され、素子形成面側に位置する表面3aが配線基板20の上面2aと対向するようにチップ搭載領域2p2上(または、接着材NCL2上)に配置される。保持治具30は、積層体MCSの裏面3bを吸着保持する保持面30aを有し、積層体MCSを保持面30aで保持した状態で搬送する。チップ搭載領域2p2は、本工程で積層体MCSを搭載する予定領域であって、第1チップ搭載工程で説明したチップ搭載領域2p1と同様に実際に視認可能な境界線が存在する必要はない。
また、積層体MCSの表面3a側には外部端子7が形成されている。図43に示す例では、外部端子7として、複数の表面電極3apに複数の突起電極7bおよび複数の半田材7aをそれぞれ接合した例を示している。
また、図43に示す例では、ロジックチップLCの裏面3bに形成された裏面電極3bpの上面には半田材などの接合材は、形成されていない。しかし、図27〜図29を用いて説明したように、裏面電極3bpの露出面に金(Au)など、銅(Cu)よりも酸化しにくい金属材料から成る金属箔3mf(図28参照)が形成されている場合には、半田材7aの接合特性を向上させることができる。
また、第2チップ搭載工程には、ロジックチップLCと積層体MCSの平面的な位置関係を調整する、第2位置合わせ工程が含まれる。第2位置合わせ工程では、図43に示すロジックチップLCの裏面3bのマークAM4と積層体MCSのマークAM1を検出(認識)する。また、マークAM4とマークAM1の検出結果に基づいて、ロジックチップLCの位置と積層体MCSの位置を算出し、保持治具30を動作させて位置を調整する。マークAM4とマークAM1の検出方法は、イメージセンサなどの光学機器を用いて、光学的に検出することができる。
ここで、図43に示すように、配線基板20には、アライメントマークAMSが形成されているので、ロジックチップLCの裏面3bにはマークAM4を形成せず、配線基板20のアライメントマークAMSを利用して位置合わせを行う方法が考えられる。
しかし、上記第1チップ搭載工程で、高精度の位置合わせを行ったとしても、複数の裏面電極3bpの位置(図32に示すXY平面の座標位置)や角度(図32に示すθ方向の角度)にズレが生じる。例えば、第1位置合わせ工程の後、ロジックチップLCを配線基板20に向かって移動させる工程、あるいは、図35に示す保持治具30から図36に示すボンディング治具31に切り替える際などに、ズレが生じる可能性も考えられる。
このため、本工程で配線基板20のアライメントマークAMSを利用して積層体MCSの位置合わせを行うと、積層体MCSの外部端子7とロジックチップLCの裏面電極3bpとの位置ズレ量は、配線基板20とロジックチップLCの位置ズレ量と、配線基板20と積層体MCSの位置ズレ量の和になる。つまり、積層体MCSの外部端子7とロジックチップLCの裏面電極3bpとの位置ズレ量は、半導体チップ3それぞれの位置ズレ量よりも大きくなる場合がある。
このため、本実施の形態では、上記したように、ロジックチップLCの裏面3bにマークAM4を形成し、マークAM4を利用して積層体MCSとロジックチップLCの位置合わせを行う。これにより、積層体MCSの外部端子7とロジックチップLCの裏面電極3bpとの位置ズレ量は、積層体MCSとロジックチップLCの間の位置ズレ量の範囲内に収まる。
また、図43に示す例では、ロジックチップLC上には複数のマークAM4が、積層体MCSの表面3a側には複数のマークAM1が、それぞれ形成されている。このように、ロジックチップLCの裏面3bと積層体MCSの表面3aにそれぞれ複数のアライメントマークを形成し、この複数のアライメントマークの位置をそれぞれ検出することで、例えば、図41に示すXY平面における座標データに加え、座標軸の傾きを表すθ方向のデータを取得することができる。また、アライメントマークの座標データとθ方向のデータを取得すれば、ロジックチップLCの複数の裏面電極3bp(図10参照)の位置、または、積層体MCSの複数の表面電極3ap(図7参照)の位置を正確に算出することができる。
また、図10に示すように、複数のマークAM4は、平面視において、四角形を成す裏面3bの一つの対角線上に配置されるように、対向する角部に配置されている。また、図7に示すように、複数のマークAM1は、平面視において、四角形を成す表面3aの一つの対角線上に配置されるように、対向する角部に配置されている。このように、マークAMを互いに対角に位置する角部に配置することで、上記したθ方向のデータの精度を向上させることができる。この結果、複数の裏面電極3bp(図10参照)の位置、または、複数の表面電極3ap(図7参照)の位置を算出する精度を向上させることができる。
また、第2位置合わせ工程では、配線基板20の上面2aに沿って、積層体MCSとロジックチップLC(言い換えれば配線基板20)の相対的位置を移動させて、ロジックチップLCの複数の裏面電極3bpと、積層体MCSの表面3aに形成された複数の外部端子7が対向配置されるようにする。
上記したように、本実施の形態によれば、ロジックチップLCの複数の裏面電極3bpの位置、および積層体MCSの複数の表面電極3apの位置を、それぞれ高精度で算出することができる。したがって、これらの算出データに基づいて、積層体MCSとロジックチップLCの相対的位置を移動させれば、高精度で位置合わせを行うことができる。
なお、積層体MCSとロジックチップLCの相対的位置を移動させる方法としては、積層体MCSを保持する保持治具30を、配線基板20の上面2aに沿って移動させる方法がある。ただし、積層体MCSとロジックチップLCの相対的位置関係を移動させることが出来れば良いので、積層体MCS、ロジックチップLCのいずれか一方、若しくは両方を移動させることができる。
次に、図44に示すように、積層体MCSをロジックチップLCに向かって移動させる。上記した第2位置合わせ工程により、積層体MCSとロジックチップLCの相対的位置は高精度で位置合わせされている。したがって、ロジックチップLCに向かって、積層体MCSを直線的に移動させれば、ロジックチップLCの複数の裏面電極3bpと、積層体MCSの表面3aに形成された複数の外部端子7が対向配置された状態を維持することができる。
次に、図45に示すように、ボンディング治具31を積層体MCSの裏面3b側に押し当て、ロジックチップLCに向かって積層体MCSを押し付ける。この時、接着材NCL2は硬化前の柔らかい状態なので、ボンディング治具31により積層体MCSを押し込むと、積層体MCSはロジックチップLCに近づく。積層体MCSがロジックチップLCに近づくと、積層体MCSの表面3aに形成された複数の外部端子7の先端(詳しくは、半田材7a)は、裏面電極3bpのボンディング領域(詳しくは半田材7a)と接触する。
また、積層体MCSとロジックチップLCの間に塗布された接着材NCL2は、ロジックチップLCの裏面3bに沿って広がる。図45に示す例では、ロジックチップLCの周縁部まで接着材NCL2が広がり、ロジックチップLCの側面および接着材NCL1の側面を覆われている。この場合、接着材NCL2と半導体チップ3の密着面積が大きくなるので、接着材NCL2と半導体チップ3(積層体MCSおよびロジックチップLC)の接着強度を向上させることができる。
次に、図45に示すようにボンディング治具31に積層体MCSが押し付けられた状態で、ボンディング治具(加熱治具)31を介して積層体MCSおよび接着材NCL2を加熱する。積層体MCSとロジックチップLCの接合部では、外部端子側の半田材7aがそれぞれ溶融し、ロジックチップLCの裏面電極3bpと接合される。つまり、ボンディング治具(加熱治具)31を介して積層体MCSを加熱することで、積層体MCSの複数の表面電極3apとロジックチップLCの複数の裏面電極3bpは、複数の半田材7aを介してそれぞれ電気的に接続される。
また、接着材NCL2を加熱することで、接着材NCL2は硬化する。上記第1チップ搭載工程で説明したように、ボンディング治具(加熱治具)31からの熱によって接着材NCL1を完全に硬化させる必要はない。積層体MCSを固定できる程度に接着材NCL1に含まれる熱硬化性樹脂の一部を硬化(仮硬化)させた後、ロジックチップLCを図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化(本硬化)させる実施態様にすることができる。接着材NCL1に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
ここで、図11および図12を用いて説明した半導体チップ3に生じる反り変形は、本工程(図45に示すように、積層体MCSをロジックチップLCに向かって押し付ける工程、または押し付けた状態で加熱する工程)において生じる。しかし、本実施の形態によれば、上記したように、ロジックチップLCの裏面3bに対するマークAM4の突出高さが、ロジックチップLCの裏面3bに対する裏面電極3bpの突出高さよりも低くなっている。したがって、図11に示すモードのようにロジックチップLCに反り変形が生じた場合、あるいは図12に示すモードのように積層体MCSに反り変形が生じた場合、あるいは上記モードの両方が組み合わせて生じた場合でも、マークAM4と積層体MCSが接触することを抑制できる。
<封止工程>
次に、図16に示す封止工程では、図46に示すように、配線基板20の上面2a、ロジックチップLC、および複数のメモリチップMC1、MC2、MC3、MC4の積層体MCSを樹脂で封止して、封止体4を形成する。図46は、図42に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図47は、図46に示す封止体の全体構造を示す平面図である。
本実施の形態では、図47に示すように、複数のデバイス領域20aを一括して封止する封止体4を形成する。このような封止体4の形成方法は、一括封止(Block Molding)方式と呼ばれ、この一括封止方式により製造された半導体パッケージをMAP(Multi Array Package)型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域20aの間隔を小さくすることができるので、1枚の配線基板20における有効面積が大きくなる。つまり、1枚の配線基板20から取得できる製品個数が増加する。このように、1枚の配線基板20における有効面積を大きくすることで、製造工程を効率化することができる。
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体4は、例えば、図46に示す積層体MCSを封止する封止体6のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ(二酸化珪素;SiO2)粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体4の機能(例えば、反り変形に対する耐性)を向上させることができる。
なお、本実施の形態では、積層される複数の半導体チップ3の接合部(電気的接続部)は、接着材NCL1、NCL2、および封止体6により封止されている。したがって、変形例としては、封止体4を形成しない実施態様に適用することができる。この場合、本封止体工程は省略することができる。
<ボールマウント工程>
次に、図16に示すボールマウント工程では、図48に示すように、配線基板20の下面2bに形成された複数のランド2gに、外部端子になる複数の半田ボール5を接合する。図48は、図46に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
本工程では、図48に示すように配線基板20の上下を反転させた後、配線基板20の下面2bにおいて露出する複数のランド2gのそれぞれの上に半田ボール5を配置した後、加熱することで複数の半田ボール5とランド2gを接合する。本工程により、複数の半田ボール5は、配線基板20を介して複数の半導体チップ3(ロジックチップLCおよびメモリチップMC1、MC2、MC3、MC4)と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール5を接合した、所謂BGA(Ball Grid Array)型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール5を形成せず、ランド2gを露出させた状態、あるいはランド2gに半田ボール5よりも薄く半田ペーストを塗布した状態で出荷する、所謂LGA(Land Grid Array)型の半導体装置に適用することができる。LGA型の半導体装置の場合には、ボールマウント工程は省略することができる。
<個片化工程>
次に、図16に示す個片化工程では、図49に示すように、配線基板20をデバイス領域20a毎に分割する。図49は、図48に示す多数個取りの配線基板を個片化した状態を示す断面図である。本工程では、図49に示すように、ダイシングライン(ダイシング領域)20cに沿って配線基板20および封止体4を切断し、個片化された複数の半導体装置1(図4参照)を取得する。切断方法は特に限定されないが、図49に示す例では、ダイシングブレード(回転刃)40を用いてテープ材(ダイシングテープ)41に接着固定された配線基板20および封止体4を、配線基板20の下面2b側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域20aを備えた、多数個取り基板である配線基板20を用いる場合に限って適用させるものではない。例えば、半導体装置1個分に相当する配線基板2(図4参照)の上に複数の半導体チップ3を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
以上の各工程により、図1〜図15を用いて説明した半導体装置1が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
(実施の形態2)
上記実施の形態では、下段側に搭載される半導体チップ3Aの裏面3bの周縁部に形成される金属パターンの突出高さを、複数の裏面電極3bpの突出高さよりも低くすることにより、反り変形が生じた場合でも金属パターンと上段側の半導体チップ3Bとが接触することを抑制する技術について説明した。また、上記実施の形態では、半導体チップ3Aの裏面3bの周縁部側に形成される金属パターンの例として、アライメントマークを取り上げて説明した。
しかし、複数の裏面電極3bpが形成された領域(電極群形成領域)3b1(図13参照)の周囲に形成される金属パターンは、アライメントマークのみには限定されない。例えば、図7に示すダミーパターンDPaや図8に示すダミーパターンDPbのように、半導体チップ3の回路とは電気的に分離された金属パターン(ダミーパターン)を形成する場合がある。また、ダミーパターンの用途は、上記実施の形態の第2チップ準備工程で説明したように、半導体チップ3を積層する際の傾きを抑制する用途の他、種々の用途が考えられる。本実施の形態では、半導体チップ3Bの裏面3bに複数のダミーパターンを形成した場合の実施態様について説明する。
図50は、図13に対する変形例であるロジックチップの裏面側を示す平面図である。また、図51は、図50のA−A線に沿った拡大断面図である。また、図52は、図51に対する変形例である半導体装置を示す拡大断面図である。なお、図50では、領域3b1、領域3b2、および領域3b3の境界を見やすくするため、平面図であるが各領域にそれぞれ異なるハッチングを付して示し、各領域の境界に二点鎖線を付している。また、図51では、マークAM4とダミーパターンDPcとの突出高さの違いを明示するため、図50のA−A線に沿った拡大断面の隣に、同じ倍率で拡大したマークAM4の断面を図示している。
本実施の形態の半導体装置1A(図51参照)は、ロジックチップLCの裏面3bの構造が上記実施の形態1と相違する。その他の点は、上記実施の形態1で説明した半導体装置1と同様なので、重複する説明は省略する。
図50に示すように、本実施の形態のロジックチップLC(言い換えれば、下段側に搭載される半導体チップ3A)の裏面3bの中央部の領域(電極群形成領域)3b1には、複数の裏面電極3bpが形成される。また、裏面3bにおいて、領域3b1よりも周縁部側の領域3b2には、アライメントマークであるマークAM4が形成されているが、裏面電極3bpは形成されていない。また、裏面3bにおいて、領域3b1と領域3b2の間の領域3b3には、複数のダミーパターン(金属パターン、ダミーパッド、金属パッド)DPcが形成されている。ダミーパターンDPcは、複数の裏面電極3bpと同じ金属材料で形成された金属パターンである。また、裏面3b側の複数のダミーパターンDPcは、ロジックチップLCに形成された回路と、電気的に分離されている点を除き、複数の裏面電極3bpと同じ構造になっている。
複数のダミーパターンDPcが形成された領域3b3は、領域3b1の周囲を囲むように配置され、複数のダミーパターンDPcは、領域3b3内に規則的に(図50に示す例では行列状に)配置されている。図50に示すように、複数の裏面電極3bpの周囲に、裏面電極3bpと同じ構造のダミーパターンDPcを規則的に配列すると、裏面電極3bpを形成する工程において、裏面電極3bpを構成する金属膜の膜質を向上させることができる。
上記実施の形態1の第1チップ準備工程で説明したように、裏面電極3bpは、例えば電解めっき法により金属を析出させることで形成される。この時、複数の裏面電極3bpを電解めっき法により一括して形成する場合、複数の電極形成位置のそれぞれにおける電流密度の分布を均一化させることで金属膜の膜質を向上させることができる。したがって、本実施の形態のように、複数の裏面電極3bpの周囲に、裏面電極3bpと同じ構造のダミーパターンDPcを規則的に配列される構成の場合、領域3b1における電流密度を均一化させることができる。この結果、裏面電極3bpの膜質が向上し、半導体装置の電気的特性に対する信頼性が向上する。
このように、複数の裏面電極3bpの膜質を向上させる観点からは、ダミーパターンDPcを規則的に配列することが好ましいが、ダミーパターンDPcを広範囲に形成すると、ダミーパターンDPcがロジックチップLCの上方に搭載された半導体チップ3(例えば図4に示す積層体MCS)に接触してしまう課題が生じる。
ダミーパターンDPcは、上記実施の形態1で図25〜図31を用いて説明した複数の裏面電極3bpを形成する際に、裏面電極3bpと同様の形成方法で、裏面電極3bpと一括して形成される。このため、図51に示すように裏面電極3bpの裏面3bに対する突出高さ(厚さ)HT2とダミーパターンDPcの裏面3bに対する突出高さ(厚さ)HT3は同じになる。言い換えれば、裏面電極3bpの突出高さHT2とダミーパターンDPcの突出高さHT3は、マークAM4の裏面3bに対する突出高さ(厚さ)HT1よりも高くなる。
したがって、本実施の形態では、図50に示すように、複数のダミーパターンDPcを形成する範囲を領域3b3内に限定し、領域3b3よりもさらに周縁部側に存在する領域3b2には、ダミーパターンDPcは形成されない。詳しくは、ロジックチップLCの裏面3bにおいて、中央部に配置される領域3b1の周囲を囲むように、領域3b3が形成され、領域3b3の周囲をさらに囲むように領域3b2が配置される。そして、ロジックチップLCが有する回路と電気的に接続される複数の裏面電極3bpは、領域3b1に形成され、領域3b3、3b2には形成されていない。また、裏面3bに対する突出高さHT3(図51参照)が複数の裏面電極3bpの突出高さHT2(図51参照)と同じである複数のダミーパターンDPcは、領域3b3に形成され、領域3b2には形成されていない。
また、裏面3bの外縁を含み、かつ、ダミーパターンDPcが形成されない領域3b2では、半導体チップ3Aの裏面3bと半導体チップ3Bの表面3aとの距離(離間距離)G3は、メモリチップMC1の表面3aに対する突起電極7bの突出高さHTbよりも低い。言い換えれば、距離G3は突起電極7bの厚さよりも薄い。したがって、領域3b2に裏面電極3bpと同じ厚さの金属パターンを形成すると、該金属パターンが半導体チップ3Bと接触してしまう可能性がある。しかし、本実施の形態では、距離G3が突起電極7bの突出高さHTbよりも低くなる領域には、ダミーパターンDPcを形成しないので、半導体チップ3BがダミーパターンDPcと接触することで損傷することを抑制できる。
なお、図50に対する変形例としては、ダミーパターンDPcを領域3b1に形成する実施態様も考えられる。しかし、複数の裏面電極3bpを配置するスペースを確保する観点からは、ダミーパターンDPcは、領域3b1には形成されないことが好ましい。
また、上記した「領域3b2内にダミーパターンDPcが形成されない」とは、裏面3bに対する突出高さHT3が、裏面電極3bpの突出高さHT2以上である金属パターンは形成されないという意味である。したがって、ダミーパターンDPcよりも突出高さが低い金属パターンが領域3b2に形成された実施態様を除外するもではない。例えば、図50に示す例では、裏面電極3bpの突出高さHT2よりも突出高さHT1が低いマークAM4は、領域3b2に形成されている。
ただし、上段に搭載された半導体チップ3と金属パターンの接触を抑制する観点からは、図50に示すマークAM4も含め、領域3b2には、金属パターンを形成しないことが好ましい。この場合、アライメントマークは、領域3b3内に形成することになる。あるいは、上記実施の形態で説明した第2チップ搭載工程において、配線基板に形成されたアライメントマークを利用して位置合わせを実施することになる。あるいは、上記実施の形態で図15を用いて説明したように、マークAM4が半導体基板に埋め込まれるように形成されている場合、マークAM4の裏面3bに対する突出高さを、「ゼロ」と見做せる程度まで低くできるので、この場合には、領域3b2にマークAM4を形成する方が好ましい。
また、本実施の形態のように、複数の裏面電極3bpから成る電極群が配置される領域3b1が、一方向に沿って延びる場合、領域3b1の延在方向(図50の例ではY方向)の延長線上における反りの程度は、領域3b1の延在方向に直交する方向(図50の例ではX方向)の延長線上における反りの程度よりも小さい。つまり、図50に示す例では、X方向に沿って、相対的に大きな反り変形が生じる。
このため、図50に示すように、ダミーパターンDPcが形成されない領域3b2の形状は、以下の構成が好ましい。すなわち、領域3b2のうち、電極群の延在方向に直交するX方向の幅WD1は、電極群の延在方向に沿ったY方向の幅WD2よりも大きい。これにより、相対的に反り変形量が大きくなる位置には、ダミーパターンDPcが形成されないので、ダミーパターンDPcが他の半導体チップ3に接触することを抑制できる。また、電極群の延在方向の延長線上に、ダミーパターンDPcを形成することができるので、電極群の延在方向の端部に形成される裏面電極3bpの膜質を向上させることができる。
なお、図50および図51に示す複数のダミーパターンDPcは、上記実施の形態1で説明した裏面電極3bpを形成する複数種類の方法のうちのいずれかを利用して、形成することができる。したがって、重複する説明は省略する。
上記したように、本実施の形態によれば、ロジックチップLCの複数の裏面電極3bpの周囲に、裏面電極3bpと同様の金属膜から成るダミーパターンDPcを形成することにより、裏面電極3bpを構成する金属膜の膜質を向上させることができる。
また、本実施の形態によれば、ダミーパターンDPcの裏面3bに対する突出高さHT3は、裏面電極3bpの突出高さHT2と同じであるが、裏面3bの外縁を含む領域3b2には、ダミーパターンDPcが形成されていない。つまり、半導体チップ3に反り変形が生じた時に、上段側の半導体チップ3に特に接触しやすい領域には、ダミーパターンDPcが形成されていない。これにより、ダミーパターンDPcとメモリチップMC1の接触を抑制できる。
ところで、上記実施の形態1で説明した図7に示すように、メモリチップMC1、MC2、MC3、MC4の表面3aには、平面視において、複数の表面電極3apが形成された領域の周囲で、かつ、メモリ領域MRと重ならない位置に、複数のダミーパターンDPaが形成されている。この複数のダミーパターンDPaは、図39に示す複数の表面電極3apに接合された突起電極7bと同じ金属から成る金属パターンである。
このダミーパターンDPaが図4に示すロジックチップLCの裏面3bに接触することを抑制する観点からは、ロジックチップLCと対向するように搭載されるメモリチップMC1の表面3aには、ダミーパターンDPaを形成しない実施態様が好ましい。しかし、メモリチップMC1、MC2、MC3を同じ構造にすることで、メモリチップMC1、MC2、MC3の製造効率を向上させることができる。したがって、製造効率の観点からは、メモリチップMC1の表面3aにも複数のダミーパターンDPaを形成することが好ましい。
そこで、図51に示す半導体装置1Aの変形例である図52に示す半導体装置1Bのように、メモリチップMC1の表面3a側に形成されたダミーパターンDPaとロジックチップLCの裏面3bに形成されたダミーパターンDPcを対向配置して、半田材7aを介して接続する実施態様が考えられる。
半導体装置1Bは、図50の示す例と同様に、ロジックチップLCの裏面3bの領域3b3に複数のダミーパターンDPcが規則的に配列されている。そして、複数のダミーパターンDPcのうちの一部は、図51に示すメモリチップMC1の表面3aのダミーパターンDPaと対向する位置に形成されている。そして、互いに対向配置された、ダミーパターンDPaとダミーパターンDPcとは、半田材7aを介して機械的に接続されている。
半導体装置1Bの構成によれば、ダミーパターンDPaとダミーパターンDPcを機械的に接続するので、メモリチップMC1にダミーパターンDPaを形成した場合でも、ダミーパターンDPaがロジックチップLCに接触することを抑制できる。
また、半導体装置1Bの構成によれば、上記実施の形態1で説明した第2チップ搭載工程において、メモリチップMC1の複数の突起電極7bとロジックチップLCの複数の裏面電極3bpとを、半田材7aを介して接続する際に、表面3a側のダミーパターンDPaとロジックチップLCの裏面3b側のダミーパターンDPcを半田材7aを介して接続する。これにより、ロジックチップLC上に積層体MCSを積層する際に、ダミーパターンDPa、DPcが傾きを抑制するように作用するので、積層体MCSがロジックチップLC上で傾くことを抑制できる。
また、半導体装置1Bの構成によれば、ダミーパターンDPaとダミーパターンDPcを機械的に接続するので、ダミーパターンDPa、DPcの周辺において半導体チップ3に生じる反り変形の程度を低減できる。このため、互いに対向配置される複数のダミーパターンDPa、DPcが配列されている場合、複数のダミーパターンDPa、DPcの全てを接続せず、複数のダミーパターンDPa、DPcのうちの一部を半田材7aを介して接続すれば良い。ただし、反り変形を安定的に抑制する観点からは、複数のダミーパターンDPaが形成されている場合には、全てのダミーパターンDPaのそれぞれと対向する位置にダミーパターンDPcを形成し、半田材7aを介して接続することが好ましい。
(変形例)
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
<変形例1>
例えば、上記実施の形態では、半導体チップ3に反り変形が生じた状態において、マークAM2の高さを低くする、あるいはダミーパターンDPcを形成しない領域を設けることで、上段側の半導体チップ3に接触することを抑制する技術について説明した。しかし、上記した技術は、反り変形が生じた場合に限らず、反り変形が生じる懸念がある場合に適用して有効な技術である。したがって、図14、図15、あるいは図51に例示的に示した半導体装置に対する変形例としては、半導体チップ3間の距離G1と距離G2が同じという場合にも適用可能である。
<変形例2>
また例えば、上記実施の形態では、下段側に搭載される半導体チップ3Aの面積よりも上段側に搭載される半導体チップ3Bの面積の方が大きい場合の実施態様を取り上げて説明した。しかし、変形例としては、半導体チップ3Bの裏面3bの面積が、半導体チップ3Aの表面3aの面積以下の場合にも適用できる。ただし、半導体チップ3に反り変形が生じた場合に、上段側の半導体チップ3Bの回路領域上に金属パターンが接触して、回路が損傷するという課題は、上記実施の形態で説明したように、半導体チップ3Bの面積が半導体チップ3Aの面積よりも大きい場合に発生する。
<変形例3>
また例えば、上記実施の形態では、下段側の半導体チップ3Aの裏面3bの周縁部に配置される金属パターンとして、半導体チップ3Aの回路とは電気的に分離された金属パターンであるマークAM4について説明した。しかし、変形例としては、半導体チップ3Aの回路と電気的に接続された金属パターンを裏面3bの周縁部に形成する場合にも適用できる。また、アライメントマークであるマークAM4の他、種々の目的で形成される金属パターンに適用できる。
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。