JP6279717B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、例えば、複数の半導体チップを配線基板上に積層する半導体装置に適用して有効な技術に関する。
特開２００９−４９０８７号公報（特許文献１）には、複数の基板を積層した構成において、各基板の端部に段差部を設けて、基板の反り変形を相殺させることが記載されている。
また、特開２００４−１６５３２８号公報（特許文献２）には、反りを有する絶縁基板に電子部品を搭載する方法として、電子部品搭載部の高さに応じて半田バンプの体積を変化させることが記載されている。
また、特開２００５−３４０３９３号公報（特許文献３）には、反りを有する回路基板に半導体チップを実装する際に、回路基板に設けられた複数のスタッドバンプを変形させて、半導体チップの複数の電極と複数のスタッドバンプとを電気的に接続することが記載されている。
特開２００９−４９０８７号公報 特開２００４−１６５３２８号公報 特開２００５−３４０３９３号公報
本願発明者は、配線基板上に複数の半導体チップを積層した半導体装置の性能を向上させる技術を検討している。
複数の半導体チップを積層する場合、配線基板の変形、あるいは、半導体チップを搭載する際の押圧力などの影響により、半導体チップに反り変形が生じることが判った。
また、積層された半導体チップの一方または両方に反り変形が生じると、反り変形の程度によっては、一方の半導体チップの構成部材が他方の半導体チップに接触し、半導体装置の信頼性の点で課題があることを本願発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１半導体チップの第１裏面上に第２半導体チップが搭載される。また、第１半導体チップの上記第１裏面には、上記第２半導体チップと突起電極を介して電気的に接続される複数の第１裏面電極が形成された第１領域と、上記第１領域よりも周縁部側であり、かつ第１金属パターンが形成された第２領域が含まれる。また、上記第１金属パターンの上記第１裏面に対する突出高さは、上記複数の第１裏面電極のそれぞれの上記第１裏面に対する突出高さよりも低い。
上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態である半導体装置の斜視図である。 図１に示す半導体装置の下面図である。 図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１〜図４に示す半導体装置の回路構成例を模式的に示す説明図である。 図４に示すＡ部の拡大断面図である。 図４に示すメモリチップの表面側を示す平面図である。 図７に示すメモリチップの裏面側の一例を示す平面図である。 図４に示すロジックチップの表面側を示す平面図である。 図９に示すロジックチップの裏面側の一例を示す平面図である。 積層された半導体チップに生じる、反り変形の代表例を模式的に示す説明図である。 積層された半導体チップに生じる、反り変形の図１１とは異なる例を模式的に示す説明図である。 図１０に示す半導体チップの裏面において、裏面電極を形成する領域と裏面電極以外の金属パターンを形成する領域との区画例を明示的に示す平面図である。 図１３のＡ−Ａ線に沿った拡大断面図である。 図１４に対する変形例を示す拡大断面図である。 図１〜図１４を用いて説明した半導体装置の製造工程の概要を示す説明図である。 図１６に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１７に示すデバイス領域１個分の拡大平面図である。 図１８のＡ−Ａ線に沿った拡大断面図である。 図１８の反対側の面を示す拡大平面図である。 図１８に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図である。 図２１のＡ−Ａ線に沿った拡大断面図である。 図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。 図２３に続く半導体チップの製造工程の概要を模式的に示す説明図である。 図２４に示す裏面電極形成工程において、複数の裏面電極とアライメントマークを一括して形成する工程を示す説明図である。 図２４に示す裏面電極形成工程において、複数の裏面電極とアライメントマークを一括して形成する工程を示す説明図である。 図２５を用いて説明した裏面電極およびアライメントマークを形成方法に対する変形例を示す説明図である。 図２６を用いて説明した裏面電極およびアライメントマークを形成方法に対する変形例を示す説明図である。 図２５および図２６を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。 図２５を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。 図２６を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。 図２１に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。 図３２のＡ−Ａ線に沿った拡大断面図である。 図１６に示す第１チップ搬送工程の要部を模式的に示す説明図である。 図３４に示す第１位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。 図３４に示す保持治具を取り外し、ボンディング治具を半導体チップの裏面側に押し当てた状態を示す説明図である。 図３２に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図である。 図３７のＡ−Ａ線に沿った拡大断面図である。 図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図３９に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。 図３７に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。 図４１のＡ−Ａ線に沿った拡大断面図である。 図１６に示す第２チップ搬送工程の要部を模式的に示す説明図である。 第２位置合わせ工程の後、チップ積層体を配線基板に向かって移動させた状態を模式的に示す説明図である。 図４４に示す保持治具を取り外し、ボンディング治具を半導体チップの裏面側に押し当てた状態を示す説明図である。 図４２に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。 図４６に示す封止体の全体構造を示す平面図である。 図４６に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。 図４８に示す多数個取りの配線基板を個片化した状態を示す断面図である。 図１３に対する変形例であるロジックチップの裏面側を示す平面図である。 図５０のＡ−Ａ線に沿った拡大断面図である。また、図５２は図５１に対する変形例である半導体装置を示す拡大断面図である。 図５１に対する変形例である半導体装置を示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態１）
本実施の形態では、複数の半導体チップを積層した半導体装置の例として、配線基板上に積層された複数の半導体チップが、突起電極を介して電気的に接続された半導体装置を取り上げて説明する。詳しくは、本実施の形態で例示的に取り上げて説明する半導体装置は、演算処理回路が形成された半導体チップ上にメモリ回路が形成された複数の半導体チップを積層し、一つのパッケージ内にシステムが形成された、所謂ＳＩＰ（System In Package）と呼ばれる半導体装置である。
図１は本実施の形態の半導体装置の斜視図、図２は、図１に示す半導体装置の下面図である。また、図３は、図１に示す封止体を取り除いた状態で配線基板上の半導体装置の内部構造を示す透視平面図である。また、図４は図１のＡ−Ａ線に沿った断面図である。なお、図１〜図４では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール５）の数は、図１〜図４に示す態様には限定されない。また、図３では、ロジックチップＬＣとメモリチップＭＣ４の平面視における位置関係や平面サイズの違いを見易くするため、ロジックチップＬＣの輪郭を、点線により示している。
＜半導体装置＞
本実施の形態の半導体装置１は、配線基板２、配線基板２上に搭載された複数の半導体チップ３（図４参照）および複数の半導体チップ３を封止する封止体（樹脂体）４を備える。
図４に示すように、配線基板２は、複数の半導体チップ３が搭載された上面（面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、実装面）２ｂ、および上面２ａと下面２ｂの間に配置された側面２ｃを有し、図２および図３に示すように平面視において四角形の外形形状を成す。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜０．５ｍｍ程度である。
配線基板２は、上面２ａ側に搭載された半導体チップ３と図示しない実装基板を電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。
図４に示す配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅが、例えば、ガラス繊維などの繊維材にエポキシ樹脂などの樹脂材を含浸させたコア層（コア材）である。また、コア層の上面および下面にそれぞれ形成される絶縁層２ｅは、例えばビルドアップ工法により形成されている。ただし、図４に対する変形例としては、コア層となる絶縁層２ｅを有していない、所謂、コアレス基板を用いても良い。
また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。また、配線基板２の上面２ａには、半導体チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。なお、配線基板２の上面２ａ側に形成された配線２ｄは、ボンディングリード２ｆと一体に形成されている。言い換えれば、ボンディングリード２ｆは配線２ｄの一部と考えることができる。また、ボンディングリード２ｆと配線２ｄを区別して考える場合には、配線基板２の上面２ａにおいて、絶縁膜２ｈから露出する部分をボンディングリード２ｆ、絶縁膜２ｈに覆われる部分を配線２ｄとして定義することができる。
一方、配線基板２の下面２ｂには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール５が接合された、複数のランド（端子、半田接続用パッド）２ｇが形成されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
また、配線基板２の上面２ａおよび下面２ｂは、絶縁膜（ソルダレジスト膜）２ｈ、２ｋにより覆われている。配線基板２の上面２ａに形成された配線２ｄは絶縁膜２ｈに覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（半導体チップ３との接合部、ボンディング領域）が絶縁膜２ｈから露出している。また、配線基板２の下面２ｂに形成された配線２ｄは絶縁膜２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）５は、図２に示すように行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール５が接合される複数のランド２ｇ（図４参照）も行列状（マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール５、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と呼ぶ。
エリアアレイ型の半導体装置１は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置１の実装面積の増大を抑制することが出来る点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置１を省スペースで実装することができる。
また、半導体装置１は、配線基板２上に搭載される半導体チップ３を備えている。図４に示す例では、配線基板２の上面２ａ上に複数の半導体チップ３が積層されている。また、複数の半導体チップ３のそれぞれは、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように平面視において四角形の外形形状を成す。このように、複数の半導体チップ３を積層することにより、半導体装置１を高機能化させた場合であっても、実装面積を低減することができる。
また、図３および図４に示す例では、最下段（配線基板２に最も近い位置）に搭載される半導体チップ３は、演算処理回路ＰＵ（図５参照）が形成されたロジックチップ（半導体チップ）ＬＣである。一方、ロジックチップＬＣの上段に搭載される半導体チップ３は、ロジックチップＬＣとの間で通信するデータを記憶する主記憶回路（記憶回路）ＭＭ（図５参照）が形成された、メモリチップ（半導体チップ）ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４である。なお、ロジックチップＬＣには、上記した演算処理回路の他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路の動作を制御する制御回路が形成されている。半導体装置１の回路構成例については、後述する。
また、図４に示すように、配線基板２上に搭載されるロジックチップＬＣと配線基板２の間、およびロジックチップＬＣとメモリチップＭＣ１の間には、それぞれ、接着材ＮＣＬ（絶縁性接着材）が配置される。接着材ＮＣＬは、上段側の半導体チップ３の表面３ａと下段側の半導体チップ３の裏面３ｂ（または、配線基板２の上面２ａ）の間の空間を塞ぐように配置される。
詳しくは、この接着材ＮＣＬは、配線基板２上にロジックチップＬＣを接着固定する接着材（絶縁性接着材）ＮＣＬ１、およびロジックチップ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを接着固定する接着材（絶縁性接着材）ＮＣＬ２を含む。また、接着材ＮＣＬ１、ＮＣＬ２は、それぞれ絶縁性（非導電性）の材料（例えば樹脂材料）から成る。ロジックチップＬＣと配線基板２の接合部、およびロジックチップＬＣと積層体ＭＣＳの接合部に接着材ＮＣＬを配置することで、各接合部に設けられている複数の電極間を電気的に絶縁し、かつ各接合部を保護することができる。
また、図４に示す例では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間には、封止体４とは異なる封止体（チップ積層体用封止体、チップ積層体用樹脂体）６が配置され、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは封止体６により封止されている。封止体６は、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａおよび裏面３ｂに密着するように埋め込まれ、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳは、各半導体チップ３間の接合部および封止体６により一体化される。また、封止体６は、絶縁性（非導電性）の材料（例えば樹脂材料）から成り、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の各接合部に封止体６を配置することで、各接合部に設けられている複数の電極間を電気的に絶縁することができる。
ただし、図４に示すようにメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最下段（最もロジックチップＬＣに近い位置）に搭載されるメモリチップＭＣ１の表面３ａは、封止体６から露出している。また、図３および図４に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳのうち、最上段に配置されるメモリチップＭＣ４の裏面３ｂは封止体６から露出している。
また、半導体装置１は、複数の半導体チップ３を封止する封止体４を備える。封止体４は、上面（面、表面）４ａ、上面４ａとは反対側に位置する下面（面、裏面、実装面）４ｂ（図４参照）、および上面４ａと下面４ｂの間に位置する側面４ｃを有し、平面視において四角形の外形形状を成す。図１に示す例では、封止体４の平面サイズ（上面４ａ側から平面視した時の寸法、上面４ａの外形サイズ）は配線基板２の平面サイズと同じであって、封止体４の側面４ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体４の平面寸法（平面視における寸法）は、例えば一辺の長さが１４ｍｍ程度の正方形を成す。
封止体４は、複数の半導体チップ３を保護する樹脂体であって、複数の半導体チップ３間、および半導体チップ３と配線基板２に密着させて封止体４を形成することで、薄い半導体チップ３の損傷を抑制することができる。また、封止体４は、保護部材としての機能を向上させる観点から例えば以下のような材料で構成される。封止体４には、複数の半導体チップ３間および半導体チップ３および配線基板２に密着させ易く、かつ、封止後には、有る程度の硬さが要求されるので、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体４の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体４を形成した後の熱変形による半導体チップ３の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、半導体チップ３と封止体４の線膨張係数を近づけることが好ましい。
＜半導体装置の回路構成＞
次に、半導体装置１の回路構成例について説明する。図５に示すように、ロジックチップＬＣには、上記した演算処理回路ＰＵの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の主記憶回路ＭＭの動作を制御する制御回路ＣＵが形成されている。また、ロジックチップＬＣには、例えば一次的にデータを記憶するキャッシュメモリなど、上記した主記憶回路ＭＭよりも記憶容量が小さい補助記憶回路（記憶回路）ＳＭが形成されている。図５では、一例として演算処理回路ＰＵ、制御回路ＣＵ、補助記憶回路ＳＭを総称して、コア回路（主回路）ＣＲ１として示している。ただし、コア回路ＣＲ１に含まれる回路は、上記以外の回路が含まれていても良い。
また、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路（外部入出力回路）ＧＩＦが形成されている。外部インタフェース回路ＧＩＦには、ロジックチップＬＣと図示しない外部機器との間で信号を伝送する信号線ＳＧが接続される。また、外部インタフェース回路ＧＩＦは、コア回路ＣＲ１とも電気的に接続され、コア回路ＣＲ１は、外部インタフェース回路ＧＩＦを介して外部機器と信号を伝送することができる。
また、ロジックチップＬＣには、内部機器（例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。内部インタフェース回路ＮＩＦには、データ信号を伝送するデータ線（信号線）ＤＳ、アドレス信号を伝送するアドレス線（信号線）ＡＳ、およびその他の信号を伝送する信号線ＯＳが接続されている。これらの、データ線ＤＳ、アドレス線ＡＳ、および信号線ＯＳは、それぞれメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の内部インタフェース回路ＮＩＦに接続されている。図５では、外部インタフェース回路ＧＩＦや内部インタフェース回路ＮＩＦなど、ロジックチップＬＣ以外の電子部品との間で信号の入出力を行う回路を、入出力回路ＮＳ１として示している。
また、ロジックチップＬＣには、コア回路ＣＲ１や入出力回路ＮＳ１を駆動するための電位を供給する電源回路ＤＲを備えている。電源回路ＤＲには、ロジックチップＬＣの入出力回路ＮＳ１を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ１と、ロジックチップＬＣのコア回路ＣＲ１を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ２が含まれる。電源回路ＤＲには、例えば異なる複数の電位（第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ１や入出力回路ＮＳ１に印加される電圧が規定される。
ロジックチップＬＣのように、ある装置やシステムの動作に必要な回路が一つの半導体チップ３に集約して形成されたものを、ＳｏＣ（System on a Chip）と呼ぶ。ところで、ロジックチップＬＣに図５に示す主記憶回路ＭＭを形成すれば、ロジックチップＬＣ、１枚でシステムを構成することができる。しかし、動作させる装置やシステムに応じて、必要な主記憶回路ＭＭ（図５参照）の容量は異なる。そこで、ロジックチップＬＣとは別の半導体チップ３に主記憶回路ＭＭを形成することで、ロジックチップＬＣの汎用性を向上させることができる。
また、要求される主記憶回路ＭＭの記憶容量に応じて、複数枚のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を接続することで、システムが備える記憶回路の容量の設計上の自由度が向上する。図５に示す例では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ主記憶回路ＭＭが形成されている。図５では主記憶回路ＭＭをメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路（主回路）ＣＲ２として示している。ただし、コア回路ＣＲ２に含まれる回路は、主記憶回路ＭＭ以外の回路が含まれていても良い。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、それぞれ内部機器（例えば、ロジックチップＬＣ）との間で信号の入出力を行う内部インタフェース回路（内部入出力回路）ＮＩＦが形成されている。図５では、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４以外の電子部品との間で信号の入出力を行う内部インタフェース回路ＮＩＦを、入出力回路ＮＳ２として示している。
また、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には、コア回路ＣＲ２や入出力回路ＮＳ２を駆動するための電位を供給する電源回路（駆動回路）ＤＲを備えている。電源回路ＤＲには、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２を駆動する電圧を供給する、電源回路（入出力用電源回路）ＤＲ３と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のコア回路ＣＲ２を駆動する電圧を供給する、電源回路（コア用電源回路）ＤＲ４が含まれる。電源回路ＤＲには、例えば異なる複数の電位（例えば第１電源電位と第２電源電位）が供給され、その電位差によりコア回路ＣＲ２や入出力回路ＮＳ２に印加される電圧が規定される。
なお、図５に示す例では、ロジックチップＬＣの電源回路ＤＲ１と、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の電源回路ＤＲ３を兼用化している。言い換えれば、ロジックチップＬＣの入出力回路ＮＳ１とメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の入出力回路ＮＳ２は、電源線Ｖ２から供給される同じ電圧が印加されて駆動するようになっている。このように、電源回路ＤＲの一部または全部を兼用化することで、電源回路に電位（駆動電圧）を供給する電源線Ｖ１、Ｖ２、Ｖ３の数を低減することができる。また、電源線Ｖ１、Ｖ２、Ｖ３の数を低減すれば、ロジックチップＬＣに形成される電極数を低減することができる。
半導体装置１のように、ある装置やシステムの動作に必要な回路が一つの半導体装置１に集約して形成されたものを、ＳｉＰ（System in Package）と呼ぶ。なお、図４では、一つのロジックチップＬＣ上に、四つのメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層した例を示しているが、上記の通り、半導体チップ３の積層数には種々の変形例がある。図示は省略するが、例えば、最小限の構成としては、一つのロジックチップＬＣ上に一つのメモリチップＭＣ１を搭載する変形例に適用することができる。
また、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の汎用性を向上させる観点からは、ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズ（平面視における寸法、表面３ａおよび裏面３ｂの寸法、外形サイズ）は、各半導体チップ３の機能を達成可能な範囲内で最小化することが好ましい。ロジックチップＬＣは、回路素子の集積度を向上させることにより平面サイズを低減することができる。一方、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、平面サイズに応じて、主記憶回路ＭＭの容量や伝送速度（例えばデータバスの幅によるデータ転送量）が変化するので、平面サイズの小型化には限界がある。
このため、図４に示す例では、メモリチップＭＣ４の平面サイズは、ロジックチップＬＣの平面サイズよりも大きい。例えば、メモリチップＭＣ４の平面サイズは、一辺の長さが８ｍｍ〜１０ｍｍ程度の四角形であるのに対し、ロジックチップＬＣの平面サイズは、一辺の長さが５ｍｍ〜６ｍｍ程度の四角形である。また、図示は省略するが、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３の平面サイズは、メモリチップＭＣ４の平面サイズと同じである。
また、上記したように、ロジックチップＬＣには、図示しない外部機器との間で信号の入出力を行う外部インタフェース回路ＧＩＦが形成されるので、外部機器との伝送距離を短縮する観点から、複数の半導体チップ３の積層順は、ロジックチップＬＣを最下段、すなわち、配線基板２に最も近い位置に搭載することが好ましい。つまり、半導体装置１のように平面サイズの小さい半導体チップ３（ロジックチップＬＣ）上に、平面サイズが大きい半導体チップ３（メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）を積層する構成が好ましい。
＜半導体チップの構造例＞
次に、図４に示すロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の詳細および各半導体チップ３の電気的な接続方法について説明する。図６は、図４に示すＡ部の拡大断面図である。また、図７は、図４に示すメモリチップの表面側を示す平面図、図８は、図７に示すメモリチップの裏面側の一例を示す平面図である。また、図９は、図４に示すロジックチップの表面側を示す平面図、図１０は、図９に示すロジックチップの裏面側の一例を示す平面図である。なお、図６〜図１０では、見易さのため、電極数を少なくして示しているが、電極（表面電極３ａｐ、裏面電極３ｂｐ、貫通電極３ｔｓｖ）の数は、図６〜図１０に示す態様には限定されない。また、図８では、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面図を示すが、裏面電極３ｂｐが形成されないメモリチップＭＣ４（図４参照）の裏面の構造は、図３に示されているので、図示は省略する。
本願発明者は、ＳｉＰ型の半導体装置の性能を向上させる技術を検討しているが、この一環として、ＳｉＰに搭載される複数の半導体チップ間の信号伝送速度を、例えば１２Ｇｂｐｓ（毎秒１２ギガビット）以上に向上させる技術について検討した。ＳｉＰに搭載される複数の半導体チップ間の伝送速度を向上させる方法として、内部インタフェースのデータバスの幅を大きくして１回に伝送するデータ量を増加させる方法がある（以下、バス幅拡大化と記載する）。また、別の方法として、単位時間当たりの伝送回数を増やす方法がある（以下、高クロック化と記載する）。また、上記したバス幅拡大法とクロック数増加法を組み合わせて適用する方法がある。図１〜図５を用いて説明した半導体装置１は、バス幅拡大化と高クロック化を組み合わせて適用することにより、内部インタフェースの伝送速度を１２Ｇｂｐｓ以上に向上させた半導体装置である。
例えば図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ５１２ｂｉｔのデータバスの幅を持つ、所謂、ワイドＩ／Ｏメモリである。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、データバスの幅が１２８ｂｉｔのチャンネルを、それぞれ４つ備えており、この４チャンネルのバス幅を合計すると、５１２ｂｉｔとなる。また、各チャンネルの単位時間当たりの伝送回数は高クロック化され、例えばそれぞれ３Ｇｂｐｓ以上になっている。
このように、高クロック化とバス幅拡大化を組み合わせて適用する場合には、多数のデータ線を高速で動作させる必要があるため、ノイズの影響を低減する観点から、データの伝送距離を短縮する必要がある。そこで、図４に示すように、ロジックチップＬＣとメモリチップＭＣ１は、ロジックチップＬＣとメモリチップＭＣ１の間に配置される導電性部材を介して電気的に接続されている。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４は、それぞれ、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間に配置される導電性部材を介して電気的に接続される。言い換えれば、半導体装置１では、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。また、半導体装置１では、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間の伝送経路に、配線基板２や図示しないワイヤ（ボンディングワイヤ）が含まれない。
本実施の形態では複数の半導体チップ３同士を直接的に接続する方法として、半導体チップ３（詳しくは半導体チップ３の半導体基板）を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、この貫通電極３ｔｓｖを介して積層された半導体チップ３同士を接続する技術を適用している。詳しくは、図６に示すようにロジックチップＬＣは、表面３ａに形成された複数の表面電極（電極、パッド、表面側パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド、裏面側パッド）３ｂｐを有している。また、ロジックチップＬＣは、半導体基板を貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
半導体チップ３が備える各種回路（半導体素子およびこれに接続される配線）は、半導体チップ３の表面３ａ側に形成される。詳しくは、半導体チップ３は、例えばシリコン（Ｓｉ）からなる半導体基板（図示は省略）を備え、半導体基板の主面（素子形成面）に、例えばトランジスタなどの複数の半導体素子（図示は省略）が形成される。半導体基板の主面上（表面３ａ側）には、複数の配線と複数の配線間を絶縁する絶縁膜を備える配線層（図示は省略）が積層される。配線層の複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。半導体チップ３の表面３ａ（図４参照）に形成される複数の表面電極３ａｐは、半導体基板と表面３ａの間に設けられている配線層を介して半導体素子と電気的に接続され、回路の一部を構成する。
したがって、図６に示すように、半導体チップ３の半導体基板を厚さ方向に貫通する貫通電極３ｔｓｖを形成し、貫通電極３ｔｓｖを介して表面電極３ａｐと裏面電極３ｂｐを電気的に接続することで、裏面電極３ｂｐと表面３ａ側に形成された半導体チップ３の回路を電気的に接続することができる。つまり、図６に示すように、メモリチップＭＣ１の表面電極３ａｐとロジックチップＬＣの裏面電極３ｂｐを、外部端子（突起電極、導電性部材、バンプ電極）７を介して電気的に接続すれば、メモリチップＭＣ１の回路とロジックチップＬＣの回路は貫通電極３ｔｓｖを介して電気的に接続される。
また、本実施の形態では、メモリチップＭＣ１と配線基板２の間に搭載されるロジックチップＬＣが、複数の貫通電極３ｔｓｖを有している。このため、メモリチップＭＣ１とロジックチップＬＣを、貫通電極３ｔｓｖを介して電気的に接続することで、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、ロジックチップＬＣとメモリチップＭＣ１の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、ロジックチップＬＣとメモリチップＭＣ１の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
また、図６に示す例では、ロジックチップＬＣ上には、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層されるが、この複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４間でも、信号伝送速度を向上させることが好ましい。そこで、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上下にそれぞれ半導体チップ３が配置されるメモリチップＭＣ１、ＭＣ２、ＭＣ３は、ロジックチップＬＣと同様に複数の貫通電極３ｔｓｖを有している。詳しくは、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、表面３ａに形成された複数の表面電極（電極、パッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（電極、パッド）３ｂｐを有している。また、メモリチップＭＣ１、ＭＣ２、ＭＣ３のそれぞれは、半導体基板を貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。
したがって、上記したロジックチップＬＣの場合と同様に、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の裏面電極３ｂｐを、外部端子７などの導電性部材を介して電気的に接続すれば、積層された複数の半導体チップ３の回路は、貫通電極３ｔｓｖを介して電気的に接続される。
このため、各半導体チップ３間を、外部端子７（図６に示す例では、半田材７ａおよび突起電極７ｂ）を介して接続することで、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路から、配線基板２や図示しないワイヤ（ボンディングワイヤ）を排除することができる。この結果、積層された複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の伝送経路中のインピーダンス成分を低減し、高クロック化させたことによるノイズの影響を低減することができる。言い換えれば、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の間の信号伝送速度を向上させた場合でも、伝送信頼性を向上させることができる。
なお、図６に示す例では、最上段に搭載されるメモリチップＭＣ４は、メモリチップＭＣ３と接続されれば良いので、複数の表面電極３ａｐは形成されるが、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖは形成されていない。このように、最上段に搭載されるメモリチップＭＣ４は、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えない構造を採用することで、メモリチップＭＣ４の製造工程を簡略化することができる。ただし、図示は省略するが、変形例としては、メモリチップＭＣ４についても、メモリチップＭＣ１、ＭＣ２、ＭＣ３と同様に、複数の裏面電極３ｂｐおよび複数の貫通電極３ｔｓｖを備えた構造にすることもできる。この場合、積層される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を同一の構造にすることで、製造効率を向上させることができる。
また、積層された半導体チップ３の間に配置され、上段側の半導体チップ３の表面電極３ａｐと下段側の半導体チップ３の３ｂｐを電気的に接続する外部端子７は、図６に示す例では、以下の材料を用いている。すなわち、ロジックチップＬＣと配線基板２を電気的に接続する外部端子７は、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする部材（突起電極７ｂ）の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜（半田材７ａ）を積層した金属部材である。ロジックチップＬＣと配線基板２の電気的な接続部分では、外部端子７の先端の半田膜が裏面電極３ｂｐにボンディングリード２ｆに接合される。
また、図６に示す例では、複数の半導体チップ３同士を電気的に接続する接合部に設けられた外部端子７も、柱状に形成した銅を主成分とする部材（突起電極７ｂ）の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜（半田材７ａ）を積層した金属部材である。積層される半導体チップ３同士は、外部端子７の先端の半田膜が裏面電極３ｂｐに接合されることで、電気的に接続される。
ただし、外部端子７を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれを電気的に接続する部分では、図６に示す突起電極７ｂを形成せず、半田材（半田バンプ、突起電極）７ａを表面電極３ａｐと裏面電極３ｂｐに接合すること方式でも良い。また、突起電極７ｂの形状にも種々の変形例がある。例えば、ワイヤの先端を溶融させてボール部を形成した後、該ボール部を表面電極３ａｐに圧着する、所謂、ボールボンディング技術により形成したスタッドバンプを、突起電極７ｂとして用いることもできる。この場合、突起電極７ｂは、例えば、金（Ａｕ）を主成分とする金属材料で形成することができる。
また、図６に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３のように、貫通電極３ｔｓｖを備える半導体チップ３は、厚さ、すなわち、表面３ａと裏面３ｂの離間距離は薄く（小さく）することが好ましい。半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖの伝送距離が短縮されるので、インピーダンス成分を低減できる点で好ましい。また、半導体基板の厚さ方向に開口部（貫通孔および貫通しない穴を含む）を形成する場合、孔の深さが深くなるほど加工精度が低下する。言い換えれば、半導体チップ３の厚さを薄くすれば、貫通電極３ｔｓｖを形成するための開口部の加工精度を向上させることができる。このため、複数の貫通電極３ｔｓｖの径（半導体チップ３の厚さ方向に対して直交方向の長さ、幅）を揃えることができるので、複数の伝送経路のインピーダンス成分を制御し易くなる。
図６に示す例では、ロジックチップＬＣの厚さは、ロジックチップＬＣ上に配置される複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さよりも薄い。また、ロジックチップＬＣの厚さは、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のうち、最上段に搭載され、貫通電極３ｔｓｖが形成されていないメモリチップＭＣ４の厚さよりも薄い。例えば、ロジックチップＬＣの厚さは５０μｍ程度である。これに対し、メモリチップＭＣ４の厚さは８０μｍ〜１００μｍ程度である。また、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳ（図４参照）の厚さは２６０μｍ程度である。
上記のように、半導体チップ３を薄型化する場合、半導体チップ３を露出させた状態では、半導体チップ３が損傷する懸念がある。本実施の形態によれば、図４に示すように、複数の半導体チップ３に封止体４を密着させて封止する。このため、封止体４は半導体チップ３の保護部材として機能し、半導体チップ３の損傷を抑制することができる。つまり、本実施の形態によれば、複数の半導体チップ３を樹脂で封止することにより、半導体装置１の信頼性（耐久性）を向上させることができる。
また、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１の場合、伝送距離短縮の観点から、半導体チップ３と配線基板２の間隔も狭くする事が好ましい。例えば、図６に示す例では、ロジックチップＬＣの表面３ａと配線基板２の上面２ａの間隔は例えば１０μｍ〜２０μｍ程度である。また、メモリチップＭＣ１の表面３ａと配線基板２の上面２ａの間隔は例えば７０μｍ〜１００μｍ程度である。このように、貫通電極３ｔｓｖを備える半導体チップ３を積層する半導体装置１では、半導体チップ３の厚さおよび離間距離を小さくすることで、伝送距離の短縮を図ることが好ましい。
また、本実施の形態では、表面電極３ａｐおよび裏面電極３ｂｐの平面視におけるレイアウトにおいて、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣの間の伝送距離を短縮することが可能な構成を適用している。
図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が備える複数の表面電極３ａｐは、表面３ａにおいて中央部に集約して配置されている。また、図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３が備える複数の裏面電極３ｂｐは、裏面３ｂにおいて中央部に集約して配置されている。また、図６に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の複数の表面電極３ａｐとメモリチップＭＣ１、ＭＣ２、ＭＣ３の複数の裏面電極３ｂｐは、それぞれが厚さ方向に重なる位置に配置されている。
また、図９に示すように、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ１）は、表面３ａにおいて中央部に集約して配置されている。また、ロジックチップＬＣが備える複数の表面電極３ａｐのうちの一部（複数の表面電極３ａｐ２）は、表面３ａの周縁部に表面３ａの辺（側面３ｃ）に沿って配置されている。図９に示す複数の表面電極３ａｐのうち、表面３ａの中央部に配置される複数の表面電極３ａｐ１は、図６に示す貫通電極３ｔｓｖを介して裏面電極３ｂｐと電気的に接続されている。つまり複数の表面電極３ａｐ１は、内部インタフェース用の電極である。一方、図９に示す複数の表面電極３ａｐのうち、表面３ａの周縁部に配置される複数の表面電極３ａｐ２は、図４に示す配線基板２を介して図示しない外部機器と電気的に接続されている。詳しくは、表面電極３ａｐ２は、外部端子７を介してボンディングリード２ｆ（図４参照）と電気的に接合されている。つまり複数の表面電極３ａｐ２は、外部インタフェース用の電極である。
複数の半導体チップ３の間の伝送距離を短くする観点からは、図６に示すように内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置して外部端子７を介して接続する方式が特に好ましい。
また、上記したように、ロジックチップＬＣの平面サイズは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の平面サイズよりも小さい。また、図３に示すように半導体装置１では、平面視において、ロジックチップＬＣの裏面３ｂの中央部（中央領域）がメモリチップＭＣ４の中央部（中央領域）と重なるように配置されている。つまり、平面視において、メモリチップＭＣ４の四つの側面３ｃは、ロジックチップＬＣの四つの側面３ｃよりも外側に配置される。言い換えれば、複数の半導体チップ３は、メモリチップＭＣ４の四つの側面３ｃが、ロジックチップＬＣの四つの側面３ｃと配線基板２の四つの側面２ｃの間に位置するように、配線基板２上に積層して搭載される。また、図４に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３は平面視において、メモリチップＭＣ４と重なる位置（同じ位置）に配置される。
このため、平面視において、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部（表面３ａおよび裏面３ｂの周縁部）は、ロジックチップＬＣの外側の周辺領域と重なる位置に配置される。言い換えれば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の周縁部と配線基板２の間には、ロジックチップＬＣが存在しない（例えば図４を参照）。
そこで、図６に示す各半導体チップ３の、内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐを厚さ方向に重なる位置に配置するためには、少なくとも内部インタフェース用の表面電極３ａｐと裏面電極３ｂｐは、ロジックチップＬＣと厚さ方向に重なる位置に配置することが好ましい。また、ロジックチップＬＣの周縁部には、図９に示すように、外部インタフェース用の複数の表面電極３ａｐ２が配置される。したがって、ロジックチップＬＣの表面３ａにおいて、内部インタフェース用の複数の表面電極３ａｐ１は、表面３ａの中央部に集約して配置することが好ましい。
また、図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域（記憶回路素子配列領域）ＭＲが形成されている。図７に示す例では、上記した４チャンネルに対応した四つのメモリ領域ＭＲが形成されている。各メモリ領域ＭＲには複数のメモリセル（記憶回路素子）がアレイ状に配置されている。ここで、図７に示すように、複数の表面電極３ａｐを表面３ａの中央部に集約して配置すれば、表面電極群が配置された領域を囲むように、４チャンネル分のメモリ領域ＭＲを配置するこができる。この結果、各メモリ領域ＭＲから表面電極３ａｐまでの距離を均等化することができる。つまり、複数のチャンネルそれぞれの伝送距離を等長化することができるので、チャネル毎の伝送速度の誤差を低減することができる点で好ましい。
ところで、図９に示すロジックチップＬＣの表面３ａの中央部に集約される表面電極３ａｐ１を内部インタフェース専用の電極として利用する場合には、表面電極３ａｐ１を図６に示す配線基板２と電気的に接続しなくても機能させることができる。しかし、図６に示すように、表面電極３ａｐ１の一部を配線基板２のボンディングリード２ｆと電気的に接続した場合には、表面電極３ａｐ１の一部を外部インタフェース用の電極として利用できる点で好ましい。
例えば、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４には図５に示す主記憶回路ＭＭを駆動させるための電源回路ＤＲが形成されるが、この電源回路ＤＲに電源電位（第１基準電位）や基準電位（第１基準電位と異なる第２基準電位、例えば接地電位）を供給する端子として、図９に示す表面電極３ａｐ１の一部を利用することが考えられる。言い換えれば、図９に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極が含まれる。さらに言い換えれば、図９に示す例では、ロジックチップＬＣの表面３ａの中央部に配置される複数の表面電極３ａｐ１には、メモリチップＭＣ１に形成された回路を駆動する電圧を供給する電源線Ｖ２、Ｖ３（図５参照）が含まれる。
信号伝送速度を向上させる場合、瞬間的な電圧降下などによる動作の不安定化を抑制する観点から、電源の供給源と電源を消費する回路間の伝送距離を短くすることが好ましい。そこで、ロジックチップＬＣの表面電極３ａｐ１の一部を配線基板２と電気的に接続し、第１基準電位（例えば電源電位）や第２基準電位（例えば接地電位）を供給すれば、電源を消費する回路が形成されたメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の駆動回路までの距離を短縮できる点で好ましい。また、第１基準電位（例えば電源電位）が供給される第１基準電位電極と、第１基準電位とは異なる第２基準電位（例えば接地電位）が供給される第２基準電位電極は、図６に示すように表面電極３ａｐと裏面電極３ｂｐが厚さ方向に重なるように配置され、かつ貫通電極３ｔｓｖを介して電気的に接続されていることが好ましい。
＜半導体チップの反り変形について＞
ここで、図１〜図１０を用いて説明した半導体装置１の例において、配線基板２上に積層された複数の半導体チップ３に生じる反り変形について説明する。図１１および図１２は、積層された半導体チップに生じる、反り変形の代表例を模式的に示す説明図である。また、図１３は、図１０に示す半導体チップの裏面において、裏面電極を形成する領域と裏面電極以外の金属パターンを形成する領域との区画例を明示的に示す平面図である。また、図１４は、図１３のＡ−Ａ線に沿った拡大断面図である。また、図１５は図１４に対する変形例を示す拡大断面図である。
なお、図１１および図１２では、半導体チップ３の反り変形の形状を見やすくするため、半導体チップ３にドットパターンを付し、半導体チップ３以外の部材は無地で示している。また、図１３では、複数の裏面電極３ｂｐが形成される領域３ｂ１と裏面３ｂの周縁部の領域３ｂ２との境界に、二点鎖線を付している。したがって、図１３に示す二点鎖線の四角形の内側が領域３ｂ１、二点鎖線の四角形の外側が領域３ｂ２である。また、図１４では、図１３に示す領域３ｂ１と領域３ｂ２のそれぞれにおける半導体チップ３間の隙間の詳細を一図で示すため、図１３に示すＡ−Ａ線に沿った断面のうち、領域３ｂ１の一部、および領域３ｂ１の外縁の一部を選択的に図示している。
本願発明者が、図４に示す半導体装置１の断面において、断面写真を撮影して観察した所、ロジックチップＬＣとメモリチップＭＣ１との隙間（ロジックチップＬＣの裏面３ｂとメモリチップＭＣ１の表面３ａの離間距離）の平面分布にばらつきがあることが判った。詳しくは、ロジックチップＬＣとメモリチップＭＣ１との隙間は、平面視において、ロジックチップＬＣの裏面３ｂの中央部の方が裏面３ｂの周縁部よりも広くなっていることが判った。図１１および図１２では、上記した半導体チップ３に生じる反り変形の代表的な例を模式的に示している。
積層された複数の半導体チップ３同士を突起電極により電気的に接続する場合、図１１や図１２に模式的に示すように、下段側の半導体チップ３Ａおよび上段側の半導体チップ３Ｂの両方またはいずれか一方に反り変形が生じる。このような反り変形が生じる理由としては、以下のような２種類の原因（以下、モードと呼ぶ）が考えられる。
まず、図１１に示すように、配線基板２の上面２ａの中央部分が沈むように変形し、この配線基板２の変形に倣って下段側の半導体チップ３Ａが変形するモードが考えられる。図１１に示す反り変形のモードは、上段側の半導体チップ３Ｂを下段側の半導体チップ３Ａ上に搭載する工程において、配線基板２が熱変形することに起因して発生する。
上段側の半導体チップ３Ｂを搭載する工程には、突起電極７ｂを含む外部端子７を介して上下の半導体チップ３を電気的に接続するため、半導体チップ３を介して外部端子７を加熱しながら上段側の半導体チップ３Ｂを配線基板２に向かって加圧する工程が含まれる。この時、配線基板２の構成部材、および接着材ＮＣＬ１が熱により軟化すると、半導体チップ３Ｂを加圧する押圧力によって、配線基板２および接着材ＮＣＬ１が変形する。
また、例えば図７に示すメモリチップＭＣ１の表面電極３ａｐおよび図１０に示すロジックチップＬＣの裏面電極３ｂｐのように、積層される半導体チップ３の複数の電極が平面視において、中央部に集約する配置される場合、半導体チップ３の中央部分を押圧する力の方が、半導体チップ３の周縁部を押圧する力よりも相対的に大きくなる。この結果、図１１に示すように、配線基板２の上面２ａの中央部分が沈むように変形し、この配線基板２の変形に倣って下段側の半導体チップ３Ａが変形する。
また、半導体チップ３に生じる反り変形の別のモードとして、図１２に示すように、上段側の半導体チップ３Ｂの周縁部が配線基板２側に向かって曲がるように変形するモードが考えられる。図１２に示す反り変形のモードは、上段側の半導体チップ３Ｂを下段側の半導体チップ３Ａ上に搭載する工程において、上段側の半導体チップ３Ｂを加圧する押圧力によって発生する。
上段側の半導体チップ３Ｂを搭載する工程では、図１２に示すように、ボンディング治具３１で半導体チップ３Ｂの裏面３ｂ側を押圧する。この時、半導体チップ３Ｂが搭載面である半導体チップ３Ａの裏面３ｂに対して傾いてしまうことを防止する観点から、半導体チップ３Ｂの裏面３ｂ全体をバランス良く押圧することが好ましい。したがって、ボンディング治具３１の押圧面３１ａの面積は、半導体チップ３Ｂの裏面３ｂの面積と同程度、あるいは裏面３ｂの面積以上にすることが好ましい。
また、押圧力をバランス良く分散させる観点からは、ボンディング治具３１の押圧面３１ａと半導体チップ３Ｂとの間に、ボンディング治具３１よりも低弾性な部材、例えば樹脂フィルム３２などを介在させることが好ましい。また、ボンディング治具３１の押圧面３１ａと半導体チップ３Ｂとの間に樹脂フィルム３２を介在させれば、ボンディング治具３１に接着材ＮＣＬ２が付着することを防止できる点でも好ましい。
ところが、例えば図７に示すメモリチップＭＣ１の表面電極３ａｐおよび図１０に示すロジックチップＬＣの裏面電極３ｂｐのように、積層される半導体チップ３の複数の電極が平面視において、中央部に集約する配置される場合、ボンディング治具３１から印加される押圧力に対する反発力は、半導体チップ３Ｂの中央部よりも周縁部の方が小さくなる。この結果、半導体チップ３Ｂの裏面３ｂの周縁部では、押圧力により半導体チップ３Ｂが変形しやすくなる。そして、図１２に示す反り変形のモードが発生する。
なお、図１１および図１２では、反り変形に係る２種類のモードをそれぞれ別々に説明したが、図１１に示すモードと図１２に示すモードとが組み合わせて発生する場合もある。また、本実施の形態のように、半導体チップ３の厚さが薄い場合、反り変形が生じやすくなる。
上記のように、半導体チップ３に反り変形が生じると、下段側の半導体チップ３Ａの裏面３ｂの周縁部において、半導体チップ３Ａと上段側の半導体チップ３Ｂとの離間距離が反り変形に起因して小さくなる。
ここで、半導体チップ３の表面３ａには、表面電極３ａｐ以外にも金属パターンが形成される場合がある。また、半導体チップ３の裏面３ｂには、裏面電極３ｂｐ以外にも金属パターンが形成される場合がある。
例えば、図７に示す例では、メモリチップＭＣ１の表面３ａの四つの角部に、それぞれマークＡＭ１が形成されている。また、図８に示す例では、メモリチップＭＣ１の裏面３ｂの四つの角部に、それぞれマークＡＭ２が形成されている。また、図９に示す例では、ロジックチップＬＣの表面３ａの四つの角部のうち、対角の２か所に、それぞれマークＡＭ３が形成されている。また、図１０に示す例では、ロジックチップＬＣの裏面３ｂの四つの角部のうち、対角の２か所に、それぞれマークＡＭ４が形成されている。これらのマークＡＭは、各半導体チップ３を積層する際に、位置合わせを行うためのアライメントマークとして形成されたものであって、パターニングされた金属膜である。
マークＡＭを位置合わせ用のアライメントマークとして使用する場合、一つの面に２個以上のマークＡＭを形成することが好ましい。なお、マークＡＭの平面形状が、線対称や点対称ではない、対称性を有しない形状であれば、変形例として一つの面に対してマークＡＭを１個形成すれば、位置合わせは可能である。しかし、位置合わせ精度を向上させる観点からは、一つの面に２個以上のマークＡＭを形成することが好ましい。
また、位置合わせ精度を向上させるためには、複数のマークＡＭの離間距離を大きくすることが好ましい。したがって、図７〜図１０に示すように各半導体チップ３の表面３ａおよび裏面３ｂの四つの角部のそれぞれにマークＡＭを配置すれば、高精度で位置合わせが可能になる点で好ましい。
ところが、複数のマークＡＭの離間距離を大きくする場合、表面３ａおよび裏面３ｂの周縁部にマークＡＭを配置することになる。このため、図１１や図１２で示したような反り変形が生じた場合、反り変形の程度によっては、下段側の半導体チップ３Ａに形成されたマークＡＭ（図１０参照）が、上段側の半導体チップ３Ｂの表面３ａに接触する場合がある。
そして、下段側の半導体チップ３Ａに形成されたマークＡＭ（図１０参照）が、上段側の半導体チップ３Ｂの表面３ａに接触すると、半導体装置の信頼性観点から、以下のような課題がある。まず、アライメントマークＡＭが上段側の半導体チップ３Ｂの表面３ａに押し付けられることで、上段側の半導体チップ３Ｂが損傷する懸念が生じる。特に、上段側の半導体チップ３Ｂの表面３ａの面積が、下段側の半導体チップ３Ａの裏面３ｂの面積よりも大きい場合、半導体チップ３Ｂに形成された回路が損傷する可能性がある。例えば、図７に示すうように、メモリチップＭＣ１の表面３ａ側（詳しくは、半導体基板の主面上）には、複数のメモリ領域ＭＲがあり、メモリ領域ＭＲにマークＡＭが押し付けられると、記憶回路の一部が損傷する懸念がある。また、上段側の半導体チップ３Ｂの表面３ａに下段側の半導体チップ３Ａの裏面３ｂの周縁部が押し付けられることで、裏面３ｂの中央部における隙間が大きくなって、外部端子７を介して電気的に接続される部分の接続信頼性が低下する懸念が生じる。
そこで、本願発明者は、上記課題に鑑みて検討を行い、本実施の形態の態様を見出した。すなわち、図１３に示すように、下段側に配置される半導体チップ３Ａ、すなわち、ロジックチップＬＣの裏面３ｂには、裏面３ｂの中央部の領域（電極群形成領域）３ｂ１に複数の裏面電極３ｂｐが形成されている。また、裏面３ｂにおいて、領域３ｂ１よりも周縁部側の領域３ｂ２には、金属パターンであるマークＡＭ４が形成されている。また、図１４に示すように、裏面３ｂに対するマークＡＭ４の突出高さＨＴ１は、複数の裏面電極３ｂｐの裏面３ｂに対する突出高さＨＴ２よりも低くなっている。図１４に示す例では、裏面電極３ｂｐおよびマークＡＭ４は、それぞれ裏面３ｂ上に突出するように形成されているので、以下のように言い換えることができる。すなわち、マークＡＭ４の厚さ（裏面３ｂに対する突出高さＨＴ１）は、複数の裏面電極３ｂｐの厚さ（裏面３ｂに対する突出高さＨＴ２）よりも薄い。つまり、本実施の形態では、下段側に配置される半導体チップ３Ｂの裏面３ｂの周縁部に配置される金属パターンであるマークＡＭ４を、裏面電極３ｂｐよりも薄く形成する。
図１４に示す例では、図１１および図１２を用いて説明したように、半導体チップ３に反り変形が生じている。なお、反り変形が生じた時に発生する課題は、図１１、図１２のどちらのモードの反り変形が発生した場合でも同様なので、図１４では、例示的に図１１に示す反り変形のモードが発生した例を示している。
半導体チップ３に上記した反り変形が生じると、領域３ｂ２の外縁（すなわち、裏面３ｂの外縁）における半導体チップ３Ａの裏面３ｂと半導体チップ３Ｂの表面３ａとの距離（離間距離）Ｇ１は、領域３ｂ１における半導体チップ３Ａの裏面３ｂと半導体チップ３Ｂの表面３ａとの距離（離間距離）Ｇ２よりも小さくなる。このため、領域３ｂ２に形成されるマークＡＭ４の厚さが厚くなれば、マークＡＭ４と上段側の半導体チップ３Ｂの表面３ａとが接触する可能性が上がる。また、マークＡＭ４が形成される領域３ｂ２では、半導体チップ３Ａの裏面３ｂと半導体チップ３Ｂの表面３ａとの距離（離間距離）Ｇ３は、メモリチップＭＣ１の表面３ａに対する突起電極７ｂの突出高さＨＴｂよりも低い。言い換えれば、距離Ｇ３は突起電極７ｂの厚さよりも薄い。
そこで、図１４に示すように、ロジックチップＬＣの裏面３ｂを基準面として、マークＡＭ４の突出高さＨＴ１が裏面電極３ｂｐの突出高さＨＴ２よりも低ければ、距離Ｇ１の方が距離Ｇ２よりも小さい場合でも、マークＡＭ４が半導体チップ３Ｂと接触することを抑制できる。そして、下段側の半導体チップ３Ａに形成されたマークＡＭが、上段側の半導体チップ３Ｂの表面３ａに接触することを抑制することにより、半導体装置の信頼性観点からの上記した課題を解決することができる。
言い換えれば、本実施の形態によれば、アライメントマークであるマークＡＭ４の突出高さＨＴ１を複数の裏面電極３ｂｐの突出高さＨＴ２よりも低くすることにより、マークＡＭ４を図１３に示すように、裏面３ｂの周縁部に形成することができる。半導体チップ３の搭載時に位置合わせを行う場合、複数のマークＡＭ４の離間距離を大きくすることで、位置合わせ精度、特に、図１３に示すθ方向の位置合わせ精度を向上させることができる。本実施の形態のように、多数の裏面電極３ｂｐを一括してフリップチップ接続する場合、高精度な位置合わせが要求される。つまり、本実施の形態によれば、位置合わせ精度を向上させることができるので、多数の裏面電極３ｂｐのそれぞれの電気的接続信頼性を向上させることができる。この結果、半導体装置１の信頼性を向上させることができる。
また、マークＡＭ４が上段側の半導体チップ３Ｂ（図１４参照）と接触することを抑制する観点からは、マークＡＭ４の数を減らすことが好ましい。図１３に示す例では、半導体チップ３Ａの裏面３ｂが有する４個の角部のうち、角部３ｂｃ１、および角部３ｂｃ１の対角に位置する角部３ｂｃ２にマークＡＭ４がそれぞれ形成されている。一方、角部３ｂｃ１の対角ではない位置に配置される角部３ｂｃ３、および角部３ｂｃ４には、マークＡＭ４が形成されていない。このため、角部３ｂｃ３および角部３ｂｃ４においては、上段側の半導体チップ３Ｂは、マークＡＭ４と接触しない。なお、裏面３ｂの角部３ｂｃ１、３ｂｃ２、３ｂｃ３、３ｂｃ４は、裏面３ｂの外縁を構成する各辺の交点（角）近傍に位置する、裏面３ｂの面内領域である。
マークＡＭ４の突出高さＨＴ１の程度は、裏面電極３ｂｐの突出高さＨＴ２よりも低くなっていれば、図１４に示すマークＡＭ４と半導体チップ３Ｂの接触を抑制できるが、裏面電極３ｂｐの突出高さＨＴ２の半分以下にすることが特に好ましい。また、図１４に対する変形例として、図１５に示すようにマークＡＭ４を半導体チップ３Ａの半導体基板内に形成し、半導体チップ３Ａの裏面３ｂにおいて半導体基板から露出する構造にすることもできる。この場合、マークＡＭ４は、半導体チップ３Ａの裏面から突出しない。すなわち、裏面３ｂに対するマークＡＭ４の突出高さＨＴ１を「ゼロ」と見做せる程度まで低減することができる（ただし、厳密に、裏面３ｂと全く同じ高さである必要はない）。この場合、マークＡＭ４を形成しても、マークＡＭ４と半導体チップ３Ｂとが接触することを防止することができる。
マークＡＭ４の突出高さＨＴ１は、例えば、裏面電極３ｂｐとマークＡＭ４を形成するプロセスを工夫することにより制御できる。このマークＡＭ４の形成方法についても種々の実施態様があり、各実施態様の詳細は製造方法を説明する際に説明する。
＜半導体装置の製造方法＞
次に、図１〜図１４を用いて説明した半導体装置１の製造工程について説明する。半導体装置１は、図１６に示すフローに沿って製造される。図１６は、図１〜図１４を用いて説明した半導体装置の製造工程の概要を示す説明図である。各工程の詳細について以下に説明する。
＜基板準備工程＞
まず、図１６に示す基板準備工程では、図１７〜図２１に示す配線基板２０を準備する。図１７は、図１６に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。また、図１８は、図１７に示すデバイス領域１個分の拡大平面図である。また、図１９は、図１８のＡ−Ａ線に沿った拡大断面図である。また、図２０は、図１８の反対側の面を示す拡大平面図である。なお、図１７〜図２０では、見易さのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ）の数は、図１７〜図２０に示す態様には限定されない。
図１７に示すように、本工程で準備する配線基板２０は、枠部（外枠）２０ｂの内側に複数のデバイス領域２０ａを備えている。詳しくは、複数（図１７では２７個）のデバイス領域２０ａが行列状に配置されている。複数のデバイス領域２０ａは、それぞれが、図１〜図４に示す配線基板２に相当する。配線基板２０は、複数のデバイス領域２０ａと、各デバイス領域２０ａの間にダイシングライン（ダイシング領域）２０ｃを有する、所謂、多数個取り基板である。このように、複数のデバイス領域２０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
また、図１８および図１９に示すように各デバイス領域２０ａには、図４を用いて説明した配線基板２の構成部材がそれぞれ形成されている。配線基板２０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、図１８に示すように、配線基板２０の上面２ａは、図１６に示す第１チップ搭載工程において、図９に示すロジックチップＬＣを搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域２０ａの中央部に存在する。なお、図１８ではチップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭を２点鎖線で示す。しかし、チップ搭載領域２ｐ１は、上記の通りロジックチップＬＣを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。
また、配線基板２０の上面２ａは、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、図１６に示す第１チップ搭載工程において、図９に示すロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと電気的に接続される端子である。本実施の形態では、ロジックチップＬＣの表面３ａ側を配線基板２０の上面２ａと対向させる、所謂、フェイスダウン実装方式でロジックチップＬＣを搭載するので、複数のボンディングリード２ｆの接合部は、チップ搭載領域２ｐ１の内側に形成される。
また、配線基板２０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部２ｈｗが形成され、この開口部２ｈｗにおいて、複数のボンディングリード２ｆの少なくとも一部（半導体チップとの接合部、ボンディング領域）が絶縁膜２ｈから露出している。
ただし、開口部２ｈｗの形状は、図１８に示す態様の他、種々の変形例がある。例えば、複数のボンディングリード２ｆのそれぞれの接続部を選択的に露出させるような、開口面積が小さい開口部２ｈｗを形成することができる。また例えば、図１８に示す複数の開口部２ｈｗを連結して、複数のボンディングリード群を一括して露出させる開口部２ｈｗを形成することもできる。
また、図２０に示すように、配線基板２０の下面２ｂには複数のランド２ｇが形成されている。配線基板２０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部２ｋｗが形成され、この開口部２ｋｗにおいて、複数のランド２ｇの少なくとも一部（半田ボール５との接合部）が絶縁膜２ｋから露出している。
また、図１９に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数のボンディングリード２ｆのうち、開口部２ｈｗ内に配置され、絶縁膜２ｈから露出する部分には、半田膜が形成されている。ボンディングリード２ｆの一部（図９に示す外部端子７を接続する部分）に半田膜を形成しておくことにより、図１６に示す第１チップ搭載工程において、外部端子７とボンディングリード２ｆを容易に接続することができる。
図１９に示す複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは例えば、電解めっき法により形成することができる。また、複数のボンディングリード２ｆの一部に形成される半田膜も、例えば、電解めっき法により形成することができる。また、図１９に示すように、４層以上（図１４では４層）の配線層を有する配線基板２０は、例えば、コア材となる絶縁層の両面に配線層を順次積層する、所謂、ビルドアップ工法により形成することができる。
また、図１７に示すように、配線基板２０の上面２ａには、アライメントマークＡＭＳが形成されている。アライメントマークＡＭＳは、図１６に示す第１位置合わせ工程で検出対象となるパターンであって、例えば、図１９に示す配線２ｄやボンディングリード２ｆと同じ金属材料で形成されている。図１７に示す例では、複数のデバイス領域２０ａを有する多数個取りの配線基板２０の枠部２０ｂにアライメントマークＡＭＳを形成している。ただし、変形例としては、デバイス領域２０ａのそれぞれにアライメントマークＡＭＳを形成することもできる。
また、詳細は後述するが、図１６に示す第１位置合わせ工程では、カメラなどのイメージセンサを用いて、アライメントマークＡＭＳの位置を検出する。したがって、アライメントマークＡＭＳは、絶縁膜２ｈ（図１８参照）から露出させることが好ましい。また、アライメントマークＡＭＳを金属パターンで形成すれば、光の反射効率が向上する点で好ましい。ただし、アライメントマークＡＭＳの輪郭形状が認識できれば位置合わせは可能である。したがって、例えば絶縁膜２ｈが可視光透過性を有する材料であれば、アライメントマークＡＭＳが絶縁膜２ｈに覆われていても良い。
また、図１７に示すように、アライメントマークＡＭＳは、上面２ａの複数箇所に形成することが好ましい。アライメントマークＡＭＳが１個の場合であっても、上面２ａに沿った座表面において、アライメントマークＡＭＳのＸ座標の位置とＹ座標の位置は特定できる。しかし、アライメントマークＡＭＳを少なくとも２箇所以上に形成することにより、デバイス領域２０ａのθ方向の位置を特定することができるので、位置検出精度を向上させることができる。
また、θ方向の位置を特定する精度を向上させる観点からは、２つのアライメントマークＡＭＳの離間距離を大きくする方が好ましい。したがって、図１７に示すように、一つのアライメントマークＡＭＳを配線基板２０の上面２ａの一つの角部に配置し、他のアライメントマークＡＭＳを上面２ａの上記一つの角部の対角に位置する角部に配置することが特に好ましい。言い換えれば、二つのアライメントマークＡＭＳは、配線基板２０の上面２ａの一つの対角線上に配置されることが好ましい。
アライメントマークＡＭＳは、例えば、複数のボンディングリード２ｆおよび複数の配線２ｄを形成する際に一括して形成することができる。
＜第１接着材配置工程＞
次に、図１６に示す第１接着材配置工程では、図２１および図２２に示すように、配線基板２０の上面２ａのチップ搭載領域２ｐ１上に接着材ＮＣＬ１を配置する。図２１は、図１８に示すチップ搭載領域に接着材を配置した状態を示す拡大平面図、図２２は図２１のＡ−Ａ線に沿った拡大断面図である。なお、図２１ではチップ搭載領域２ｐ１２ｐ２、デバイス領域２０ａ、およびダイシングライン２０ｃの位置を示すため、チップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａ、およびダイシングライン２０ｃの輪郭をそれぞれ２点鎖線で示す。しかし、チップ搭載領域２ｐ１、２ｐ２は、それぞれ、ロジックチップＬＣおよび積層体ＭＣＳを搭載する予定領域なので、実際に視認可能な境界線が存在する必要はない。また、デバイス領域２０ａおよびダイシングライン２０ｃについても、実際に視認可能な境界線が存在する必要はない。なお、以下、チップ搭載領域２ｐ１、２ｐ２、デバイス領域２０ａおよびダイシングライン２０ｃを平面図において図示する場合には、同様に実際に視認可能な境界線が存在する必要はない。
一般に、半導体チップをフェイスダウン実装方式（フリップチップ接続方式）で配線基板上に搭載する場合、半導体チップと配線基板を電気的に接続した後で接続部分を樹脂で封止する方式（後注入方式）が行われる。この場合、半導体チップと配線基板の隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
一方、本実施の形態で説明する例では、後述する第１チップ搭載工程でロジックチップＬＣ（図９参照）を配線基板２０上に搭載する前に、接着材ＮＣＬ１をチップ搭載領域２ｐ１に配置し、接着材ＮＣＬ１上からロジックチップＬＣを押し付けて配線基板２０と電気的に接続する方式（先塗布方式）で、ロジックチップＬＣを搭載する。
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域２０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップＬＣの先端（例えば、図６に示す突起電極７ｂの先端に形成された半田材７ａ）とボンディングリード２ｆの接合部が接触した時点で、既に配線基板２０とロジックチップＬＣの間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域２０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
ただし、本実施の形態に対する変形例としては図１６に示す第１チップ搭載工程と第１接着材配置工程の順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制できる。
また、接着材ＮＣＬ１はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は図６に示す外部端子７よりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２通りに大別される。一つは、ＮＣＰ（Non-Conductive Paste）と呼ばれるペースト状の樹脂（絶縁材ペースト）から成り、図示しないノズルからチップ搭載領域２ｐ１に塗布する方式がある。もう一つは、ＮＣＦ（Non-Conductive Film）と呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）から成り、フィルム状態のままチップ搭載領域２ｐ１に搬送し、貼り付ける方法がある。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも保形性が高いので、接着材ＮＣＬ１を配置する範囲や厚さを制御し易い。
図２１および図２２に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域２ｐ１上に配置して、配線基板２０の上面２ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
＜第１チップ準備工程＞
また、図１６に示す第１チップ準備工程では、図９および図１０に示すロジックチップＬＣを準備する。図２３は、図６に示す貫通電極を備えた半導体チップの製造工程の概要を模式的に示す説明図である。また、図２４は、図２３に続く半導体チップの製造工程の概要を模式的に示す説明図である。なお、図２３および図２４では、貫通電極３ｔｓｖおよび貫通電極３ｔｓｖと電気的に接続される裏面電極３ｂｐの製造方法を中心に説明し、貫通電極３ｔｓｖ以外の各種回路の形成工程については図示および説明を省略する。また、図２３および図２４に示す半導体チップの製造方法は、図４に示すロジックチップＬＣの他、メモリチップＭＣ１、ＭＣ２、ＭＣ３の製造方法にも適用することができる。
まず、ウエハ準備工程として、図２３に示す半導体基板（ウエハ）ＷＨを準備する。半導体基板ＷＨは、例えばシリコン（Ｓｉ）から成る半導体基板であって、平面視において円形を成す。半導体基板ＷＨは、半導体素子形成面である表面（主面、上面）ＷＨｓおよび表面ＷＨｓの反対側の裏面（主面、下面）ＷＨｂを有する。また、半導体基板ＷＨの厚さは、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の厚さよりも厚く、例えば数百μｍ程度である。
次に、孔形成工程として、図６に示す貫通電極３ｔｓｖを形成するための孔（穴、開口部）３ｔｓｈを形成する。図２３に示す例では、マスク２５を半導体基板ＷＨの表面ＷＨｓ上に配置して、エッチング処理を施すことにより孔３ｔｓｈを形成する。なお、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は、例えば本工程の後で、かつ、次の配線層形成工程の前に形成することができる。
次に、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで貫通電極３ｔｓｖを形成する。次に、配線層形成工程として、半導体基板ＷＨの表面ＷＨｓ上に配線層（チップ配線層）３ｄを形成する。本工程では、図７や図９に示す複数の表面電極３ａｐを形成し、複数の貫通電極３ｔｓｖと複数の表面電極３ａｐをそれぞれ電気的に接続する。なお表面電極３ａｐや表面電極３ａｐと一体に形成される最上層の配線層３ｄは、例えばアルミニウム（Ａｌ）から成る金属膜で形成する。
また、本工程では、図４に示すロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子と図７および図９に示す複数の表面電極３ａｐを、配線層３ｄを介して電気的に接続する。これにより、ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３の半導体素子は配線層３ｄを介して電気的に接続される。
また、本工程では、図７に示すマークＡＭ１、または図９に示すマークＡＭ３を形成する。マークＡＭ１、ＡＭ３は、表面電極３ａｐや最上層の配線層３ｄと同じ材料（例えばアルミニウム）で形成できるので、表面電極３ａｐを形成する際に、一括して形成することができる。
次に、外部端子形成工程として、表面電極３ａｐ（図７、図９参照）上に外部端子７を形成する。本工程では、図６に示すように、ロジックチップＬＣの表面電極３ａｐ上に突起電極７ｂを形成する。突起電極７ｂの先端に半田材７ａを形成する。あるいは、メモリチップＭＣ１の表面電極３ａｐ上に半田材７ａを形成する。この半田材７ａが、図６に示す半導体チップ３を配線基板２、または下層の半導体チップ３上に搭載する際の接合材として機能する。
次に、図２４に示す裏面研磨工程として、半導体基板ＷＨの裏面ＷＨｂ（図２３参照）側を研磨し、半導体基板ＷＨの厚さを薄くする。これにより、図６に示す半導体チップ３の裏面３ｂが露出する。言い換えると、貫通電極３ｔｓｖは半導体基板ＷＨを厚さ方向に貫通する。また、複数の貫通電極３ｔｓｖは、半導体基板ＷＨの裏面３ｂにおいて半導体基板ＷＨから露出する。図２４に示す例において、裏面研磨工程では、ガラス板などの支持基材２６および表面ＷＨｓ側を保護する外部端子７を保護する保護層２７により半導体基板ＷＨを支持した状態で、研磨治具２８を用いて研磨する。
次に、裏面電極形成工程において、裏面３ｂに複数の裏面電極３ｂｐを形成し、複数の貫通電極３ｔｓｖと電気的に接続する。
また、本工程では、図８に示すマークＡＭ２および図１０に示すマークＡＭ４を形成する。マークＡＭ２およびマークＡＭ４は、裏面電極３ｂｐと同じ材料（例えば銅）で形成できるので、裏面電極３ｂｐを形成する際に、一括して形成することができる。
次に個片化工程として、半導体基板ＷＨをダイシングラインに沿って分割し、複数の半導体チップ３を取得する。その後、必要に応じて検査を行い、図４に示す半導体チップ３（ロジックチップＬＣやメモリチップＭＣ１、ＭＣ２、ＭＣ３）が得られる。
＜マーク形成方法−１＞
次に、図２４に示す裏面電極形成工程において、裏面電極３ｂｐとアライメントマークを一括して形成する方法について、説明する。なお、図８に示すマークＡＭ２と図１０に示すマークＡＭ４は同様の方法で形成できるので、代表例として、図１０に示すマークＡＭ４を形成する方法を取り上げて説明する。図２５および図２６は、図２４に示す裏面電極形成工程において、複数の裏面電極とアライメントマークを一括して形成する工程を示す説明図である。
まず、図２４に示す裏面研磨工程において化学的機械的研磨方式（ＣＭＰ方式）を適用した場合、図２５に示すように、半導体基板ＷＨの構成材料と貫通電極３ｔｓｖの構成材料に対するエッチングレート（選択比）の違いにより、貫通電極３ｔｓｖが半導体基板ＷＨの裏面３ｂから僅かに突出した状態になる。
次に、図２５に示す絶縁膜形成工程では、半導体基板ＷＨの裏面を覆うように絶縁膜３ｂｉを形成した後、絶縁膜３ｂｉを研磨することで、裏面３ｂを平坦化し、かつ、貫通電極３ｔｓｖを裏面３ｂから露出させる。
次に、図２５に示すシード膜形成工程では、図２６に示すめっき膜形成工程で電解めっきを行うためのシード層（下地導体層）となるシード膜３ｓを形成する。シード膜３ｓは、例えばスパッタ法により、絶縁膜３ｂｉおよび貫通電極３ｔｓｖの露出面を覆うように形成される。シード膜３ｓの構成材料は、例えば銅（Ｃｕ）を例示できる。
次に、図２５に示すめっきマスク形成工程では、図２６に示す第１めっき膜形成工程で使用するめっきマスクであるマスクＭＫ１を形成する。マスクＭＫ１は、図２６に示す第１めっき膜形成工程でめっき膜を形成する位置に複数の開口部ＭＫｄが形成され、開口部ＭＫｄにおいてマスクＭＫ１の下地のシード膜３ｓが露出している。ここで、本実施の形態では、めっきマスク形成工程において、図２６に示す裏面電極３ｂｐを形成する位置の他、アライメントマークを形成する位置にも開口部ＭＫｄが形成される。
次に、図２６に示す第１めっき膜形成工程では、めっき法により例えば銅膜などの金属膜である裏面電極３ｂｐおよびマークＡＭ４を形成する。本工程では、例えば電解めっき法によりめっき処理を施すことで、マスクＭＫ１の複数の開口部ＭＫｄ内のそれぞれに、めっき膜を選択的に形成することができる。
次に、めっきマスク再形成工程では、マスクＭＫ１を除去した後、裏面３ｂを覆うようにマスクＭＫ２を形成する。マスクＭＫ２は、図２６に示す第２めっき膜形成工程で、用いるめっきマスクであって、複数の裏面電極３ｂｐが形成された位置にそれぞれ開口部ＭＫｄが形成される。
ここで、複数の裏面電極３ｂｐの上面は、開口部ＭＫｄにおいて、マスクＭＫ２から露出する。一方、マークＡＭ４が形成された位置には、開口部ＭＫｄが形成されず、マークＡＭ４は、マスクＭＫ２に覆われている。
次に、第２めっき膜形成工程では、図２６に示すように、めっき法により裏面電極３ｂｐの上面を覆う、金属箔３ｍｆを形成する。金属箔３ｍｆは、図６に示す半田材７ａと裏面電極３ｂｐの接続性を向上させる金属部材であって、例えば、下層から、ニッケル（Ｎｉ）膜、金（Ａｕ）膜が順に積層された積層膜になっている。銅を主成分とする裏面電極３ｂｐの上面側に金膜を形成することで、裏面電極３ｂｐの接合面の酸化を防止し、半田材７ａとの接続性を向上させることができる。
また、本実施の形態では、第２めっき膜形成工程を実施する時、マークＡＭ４はマスクＭＫ２に覆われている。したがって、マークＡＭ４の上面には金属箔３ｍｆは形成されない。この結果、マークＡＭ４の厚さを裏面電極３ｂｐの厚さよりも小さくすることができる。
次に、シード膜除去工程では、マスクＭＫ２を除去した後、シード膜３ｓのうち、裏面電極３ｂｐおよびマークＡＭ４が形成された部分以外の部分を、例えばエッチング法により除去する。
以上の工程により、金属箔３ｍｆの厚さ分裏面電極３ｂｐよりも厚さが薄いマークＡＭ４を形成することができる。なお、図８に示すマークＡＭ２は、上記したマークＡＭ４と同じ方法で形成することもできるが、マークＡＭ２が形成されるメモリチップＭＣ１、ＭＣ２、ＭＣ３は、上層に同じ平面サイズの半導体チップ３が積層されるため、ロジックチップＬＣとは積層状態が異なる。したがって、マークＡＭ２が上層の半導体チップ３に接触する可能性が低い場合には、マークＡＭ２は、裏面電極３ｂｐと同じ形成方法で形成しても良い。この場合、マークＡＭ２の厚さは、裏面電極３ｂｐの厚さと同じになる。
＜マーク形成方法−２＞
次に、図２４に示す裏面電極形成工程において、裏面電極３ｂｐとアライメントマークを一括して形成する別の方法について、説明する。図２７および図２８は、図２５および図２６を用いて説明した裏面電極およびアライメントマークを形成方法に対する変形例を示す説明図である。なお、本セクションは、図２５および図２６を用いて説明した方法に対する変形例なので、既に説明した工程との相違点を中心に説明し、重複する説明は原則として省略する。
まず、図２７に示す裏面研磨工程、絶縁膜形成工程、およびシード膜形成工程は、図２５を用いて説明した方法と同様なので、重複する説明は省略する。本変形例では、めっきマスク形成工程で形成するマスクＭＫ３が図２５に示す方法とは相違する。
図２７に示すめっきマスク形成工程では、図２８に示す第１めっき膜形成工程で使用するめっきマスクであるマスクＭＫ３を形成する。マスクＭＫ３は、図２８に示す第１めっき膜形成工程でめっき膜を形成する位置に複数の開口部ＭＫｄが形成され、開口部ＭＫｄにおいてマスクＭＫ１の下地のシード膜３ｓが露出している。ここで、本変形例では、めっきマスク形成工程において、図２７に示す裏面電極３ｂｐを形成する位置には開口部ＭＫｄが形成されているが、アライメントマークを形成する位置には開口部ＭＫｄが形成されていない。
次に、図２８に示す第１めっき膜形成工程では、めっき法により例えば銅膜などの金属膜である裏面電極３ｂｐを形成する。この時、マークＡＭ４を形成する位置は、マスクＭＫ３により覆われているので、マークＡＭ４は形成されない。
次に、めっきマスク再形成工程では、マスクＭＫ１を除去した後、裏面３ｂを覆うようにマスクＭＫ４を形成する。マスクＭＫ４は、図２６に示す第２めっき膜形成工程で、用いるめっきマスクであって、複数の裏面電極３ｂｐが形成された位置、およびマークＡＭ４を形成する位置にそれぞれ開口部ＭＫｄが形成される。
ここで、複数の裏面電極３ｂｐの上面は、開口部ＭＫｄにおいて、マスクＭＫ２から露出する。また、マークＡＭ４が形成される位置にも、開口部ＭＫｄが形成されるので、開口部ＭＫｄにおいてシード膜３ｓが露出する。
次に、第２めっき膜形成工程では、図２８に示すように、めっき法により金属箔３ｍｆを形成する。この時、マークＡＭ４の形成予定位置では、シード膜３ｓが露出しているので、例えば電解めっき法により、金属膜を形成することで、金属箔３ｍｆから成るマークＡＭ４を形成することができる。
そして、図２８に示すシード膜除去工程では、上記と同様に、マスクＭＫ４を除去した後、シード膜３ｓのうち、裏面電極３ｂｐおよびマークＡＭ４が形成された部分以外の部分を、例えばエッチング法により除去する。
以上の工程により、金属箔３ｍｆから成るマークＡＭ４を形成することができる。金属箔３ｍｆは銅膜よりも酸化し難い。したがって、マークＡＭ４の露出面の光の反射率が変化し難いので、図１６に示す第２位置合わせ工程で、光学的にマークＡＭ４の位置を検出する場合、検出精度を向上させることができる。
また、金属箔３ｍｆの厚さは、裏面電極３ｂｐの主膜（主成分を構成する膜）である銅膜と比較して薄く形成する。したがって、本変形例によれば、図２５および図２６を用いて説明した方法よりも、マークＡＭ４の厚さを薄くすることができる。例えば、本変形例により形成されたマークＡＭ４の厚さは、裏面電極３ｂｐの厚さの半分以下にすることができる。
＜マーク形成方法−３＞
次に、図２４に示す裏面電極形成工程において、裏面電極３ｂｐとアライメントマークを一括して形成する別の方法について、説明する。図２９は、図２５および図２６を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。なお、本セクションは、図２５および図２６を用いて説明した方法に対する変形例なので、既に説明した工程との相違点を中心に説明し、重複する説明は原則として省略する。また、本変形例は、図２５に示す各工程とは同じなので図示および説明を省略し、図２９に示す第１めっき膜形成工程以降の工程について説明する。
図２９に示す第１めっき膜形成工程は、図２６に示す第１めっき膜形成工程と同様である。図２９に示す変形例は、第１めっき膜形成工程とめっきマスク再形成工程の間に、エッチング工程が含まれている点で、図２６に示す方法とは相違する。
図２９に示すエッチング工程では、マスクＭＫ１を除去した後、マークＡＭ４が形成された位置にマークＡＭ４を露出させる開口部ＭＫｄが形成されたマスク（エッチングマスク）ＭＫ５を半導体基板ＷＨの裏面３ｂを覆うように形成する。マスクＭＫ５は、複数の裏面電極３ｂｐを覆うように形成され、裏面電極３ｂｐは露出しない。したがって、この状態でエッチング処理を施すと、マークＡＭ４を選択的に除去することができる。
次に、めっきマスク再形成工程では、マスクＭＫ１を除去した後、裏面３ｂを覆うようにマスクＭＫ４を形成する。マスクＭＫ４は、図２６に示す第２めっき膜形成工程で、用いるめっきマスクであって、複数の裏面電極３ｂｐが形成された位置、およびマークＡＭ４を形成する位置にそれぞれ開口部ＭＫｄが形成される。
ここで、複数の裏面電極３ｂｐの上面は、開口部ＭＫｄにおいて、マスクＭＫ２から露出する。また、マークＡＭ４が形成される位置にも、開口部ＭＫｄが形成されるので、開口部ＭＫｄにおいてシード膜３ｓが露出する。
以下、第２めっき膜形成工程、およびシード膜除去工程は、図２８を用いて説明した方法と同様なので、重複する説明は省略する。本変形の場合、図２７および図２８を用いて説明した例と比較すると、工程数が増加するが、金属箔３ｍｆから成るマークＡＭ４を形成することができる。
また、エッチング工程において、開口部ＭＫｄにおいて露出するシード膜３ｓの一部を除去すれば、図２７および図２８に示す例よりも、マークＡＭ４の厚さを更に薄くすることができる。
＜マーク形成方法−４＞
次に、図１５を用いて説明した、変形例のアライメントマークを形成する方法について説明する。図３０および図３１は、図２５および図２６を用いて説明した裏面電極およびアライメントマークを形成方法に対する別の変形例を示す説明図である。なお、本セクションは、図２５および図２６を用いて説明した方法に対する変形例なので、既に説明した工程との相違点を中心に説明し、重複する説明は原則として省略する。また、本変形例では、半導体基板の内部にアライメントマークを形成するが、半導体基板の内部にアライメントマークを形成する方法は、図２３および図２４を用いて説明した貫通電極を形成する方法と同様なので、図示は省略し、図２３および図２４を引用して説明する。
図３０に示すように、本変形例の製造工程では、裏面研磨工程において、既に半導体基板ＷＨの内部に埋め込まれたマークＡＭ４が形成されている。マークＡＭ４は、貫通電極３ｔｓｖと同様な方法で形成される。すなわち、図２３に示す孔形成工程では、貫通電極３ｔｓｖを形成する位置の他、マークＡＭ４を形成する位置にも孔３ｔｓｈを形成する。そして、孔３ｔｓｈ内に例えば銅（Ｃｕ）などの金属材料を埋め込んで図３０に示すマークＡＭ４を形成する。なお、マークＡＭ４をアライメントマークとして用いる金属材料なので、端子としては利用しない。したがって、図２３に示す配線層形成工程や外部端子形成工程において、マークＡＭ４を配線層３ｄや外部端子７と電気的に接続する必要はない。
次に、図３０に示す裏面研磨工程において、化学的機械的研磨方式（ＣＭＰ方式）を適用した場合、半導体基板ＷＨの構成材料と貫通電極３ｔｓｖおよびマークＡＭ４の構成材料に対するエッチングレート（選択比）の違いにより、貫通電極３ｔｓｖおよびマークＡＭ４が半導体基板ＷＨの裏面３ｂから僅かに突出した状態になる。
次に、図３０に示す絶縁膜形成工程では、半導体基板ＷＨの裏面を覆うように絶縁膜３ｂｉを形成した後、絶縁膜３ｂｉを研磨することで、裏面３ｂを平坦化し、かつ、貫通電極３ｔｓｖおよびマークＡＭ４を裏面３ｂから露出させる。
次に、図３０に示すシード膜形成工程では、図３１に示すめっき膜形成工程で電解めっきを行うためのシード層（下地導体層）となるシード膜３ｓを形成する。シード膜３ｓは、例えばスパッタ法により、絶縁膜３ｂｉ、貫通電極３ｔｓｖ、およびマークＡＭ４の露出面を覆うように形成される。シード膜３ｓの構成材料は、例えば銅（Ｃｕ）を例示できる。
次に、図３０に示すめっきマスク形成工程では、図３１に示す第１めっき膜形成工程で使用するめっきマスクであるマスクＭＫ３を形成する。マスクＭＫ３は、図２７に示すめっきマスク形成工程で使用するマスクＭＫ３と同様の位置に開口部ＭＫｄが形成されている。すなわち、めっきマスク形成工程において、図２７に示す裏面電極３ｂｐを形成する位置には開口部ＭＫｄが形成されているが、マークＡＭ４が形成された位置には開口部ＭＫｄが形成されていない。
次に、図３１に示す第１めっき膜形成工程では、めっき法により例えば銅膜などの金属膜である裏面電極３ｂｐを形成する。この時、マークＡＭ４は、マスクＭＫ３により覆われているので、マークＡＭ４上には金属膜は形成されない。
また、本変形例では、第１めっき膜形成工程の後、マスクＭＫ３を除去することなく、引き続いて第２めっき膜形成工程を実施する。つまり、本変形例では、図２６や図２８に示すめっきマスク再形成工程を省略する。第２めっき膜形成工程では、めっき法により金属箔３ｍｆを形成する。この時、マークＡＭ４は、マスクＭＫ３に覆われた状態なので、マークＡＭ４上には、金属箔３ｍｆが形成されない。
そして、図３１に示すシード膜除去工程では、マスクＭＫ３を除去した後、シード膜３ｓのうち、裏面電極３ｂｐが形成された部分以外の部分（マークＡＭ４上も含む部分）を、例えばエッチング法により除去する。
以上の工程により、半導体基板ＷＨの内部に埋め込まれ、かつ裏面３ｂにおいて露出するマークＡＭ４が形成される。本変形例により形成されたマークＡＭ４は、マークＡＭ４の露出面が裏面３ｂとほぼ同じ高さに位置するので、マークＡＭ４の突出高さを低くするという観点からは特に好ましい。また、上記した各変形例と比較して最も製造工程が簡略化できるので、製造効率の観点からも好ましい。ただし、本変形例の場合、マークＡＭ４の露出面において、銅を主成分とする部分が露出することになるので、露出面が酸化し易い。したがって、光の反射率を安定化させる観点からは、図２７および図２８を用いて説明した変形例、あるいは図２９を用いて説明した変形例の方が好ましい。
＜第１チップ搭載工程＞
次に、図１６に示す第１チップ搭載工程では、図３２や図３３に示すように、ロジックチップＬＣを配線基板２上に搭載する。図３２は、図２１に示す配線基板のチップ搭載領域上にロジックチップＬＣを搭載した状態を示す拡大平面図である。また、図３３は、図３２のＡ−Ａ線に沿った拡大断面図である。また、図３４は、図１６に示す第１チップ搬送工程の要部を模式的に示す説明図である。また、図３５は、図３４に示す第１位置合わせ工程の後、ロジックチップを配線基板に向かって移動させた状態を模式的に示す説明図である。また、図３６は、図３４に示す保持治具を取り外し、ボンディング治具を半導体チップの裏面側に押し当てた状態を示す説明図である。
なお、図１６に記載される第１チップ搬送工程および第１位置合わせ工程は、ロジックチップＬＣを配線基板２０上に搭載する工程に含まれるサブ工程として考えることができる。したがって、本実施の形態では、第１チップ搬送工程および第１位置合わせ工程は、第１チップ搭載工程に含まれるサブ工程として説明する。
本工程では、図３３に示すように、ロジックチップＬＣの表面３ａが配線基板２０の上面２ａと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）によりロジックチップＬＣを搭載する。また、本工程によりロジックチップＬＣと配線基板２０は電気的に接続される。詳しくは、ロジックチップＬＣの表面３ａに形成された複数の表面電極３ａｐと配線基板２０の上面２ａに形成された複数のボンディングリード２ｆは、外部端子７（図６に示す突起電極７ｂおよび半田材７ａ）を介して電気的に接続される。以下、本工程の詳細なフローについて図３４〜図３６を用いて説明する。
第１チップ搭載工程には、まず、図３４に示すように、配線基板２０のチップ搭載領域２ｐ１上にロジックチップＬＣ（半導体チップ３）を搬送する、第１チップ搬送工程が含まれる。ロジックチップＬＣは、裏面３ｂ側が保持治具（コレット）３０に保持された状態でチップ搭載領域２ｐ１上に搬送され、素子形成面側に位置する表面３ａが配線基板２０の上面２ａと対向するようにチップ搭載領域２ｐ１上（または、接着材ＮＣＬ１上）に配置される。保持治具３０は、ロジックチップＬＣの裏面３ｂを吸着保持する保持面３０ａを有し、ロジックチップＬＣを保持面３０ａで保持した状態で搬送する。
また、ロジックチップＬＣの表面３ａ側には突起電極７ｂが形成されており、突起電極７ｂの先端には半田材７ａが形成されている。一方、配線基板２０の上面２ａに形成されたボンディングリード２ｆの接合部には、突起電極７ｂと電気的に接続するための接合材である半田材７ａが、予め形成されている。
また、第１チップ搭載工程には、配線基板２０とロジックチップＬＣの平面的な位置関係を調整する、第１位置合わせ工程が含まれる。第１位置合わせ工程では、図３４に示す配線基板２０のアライメントマークＡＭＳとロジックチップＬＣのマークＡＭ３を検出（認識）する。また、アライメントマークＡＭＳとマークＡＭ３の検出結果に基づいて、チップ搭載領域２ｐ１の位置とロジックチップＬＣの位置を算出し、保持治具３０を動作させて位置を調整する。アライメントマークＡＭＳとマークＡＭ３の検出方法は、イメージセンサなどの光学機器を用いて、光学的に検出することができる。
また、図３４に示す例では、配線基板２０上には複数のアライメントマークＡＭＳが、ロジックチップＬＣの表面３ａ側には複数のマークＡＭ３が、それぞれ形成されている。このように、配線基板２０とロジックチップＬＣの表面３ａにそれぞれ複数のアライメントマークを形成し、この複数のアライメントマークの位置をそれぞれ検出することで、例えば、図１７に示すＸＹ平面における座標データに加え、座標軸の傾きを表すθ方向のデータを取得することができる。また、アライメントマーク５０の座標データとθ方向のデータを取得すれば、複数のボンディングリード２ｆ（図１８参照）の位置、または、複数の表面電極３ａｐ（図９参照）の位置を正確に算出することができる。
また、第１位置合わせ工程では、配線基板２０の上面２ａに沿って、ロジックチップＬＣと配線基板２０の相対的位置を移動させて、複数のボンディングリード２ｆの接合部と、ロジックチップＬＣの表面３ａに形成された複数の外部端子７が対向配置されるようにする。上記したように、本実施の形態によれば、複数のボンディングリード２ｆの位置、および複数の表面電極３ａｐの位置を、それぞれ高精度で算出することができる。したがって、これらの算出データに基づいて、ロジックチップＬＣと配線基板２０の相対的位置を移動させれば、高精度で位置合わせを行うことができる。
なお、ロジックチップＬＣと配線基板２０の相対的位置を移動させる方法としては、ロジックチップＬＣを保持する保持治具３０を、配線基板２０の上面２ａに沿って移動させる方法がある。ただし、ロジックチップＬＣと配線基板２０の相対的位置関係を移動させることが出来れば良いので、ロジックチップＬＣ、配線基板２０のいずれか一方、若しくは両方を移動させることができる。
次に、図３５に示すように、ロジックチップＬＣを配線基板２０に向かって移動させる。この時、接着材ＮＣＬ１は、加熱硬化前の柔らかい状態で配線基板２０上に配置されている。したがって、ロジックチップＬＣの表面３ａ側は、接着材ＮＣＬ１に埋め込まれる。また、上記した第１位置合わせ工程により、ロジックチップＬＣと配線基板２０の相対的位置は高精度で位置合わせされている。したがって、配線基板２０に向かって、ロジックチップＬＣを直線的に移動させれば、複数のボンディングリード２ｆの接合部と、ロジックチップＬＣの表面３ａに形成された複数の外部端子７が対向配置された状態を維持することができる。
次に、図３６に示すように、ボンディング治具３１をロジックチップＬＣの裏面３ｂ側に押し当て、配線基板２０に向かってロジックチップＬＣを押し付ける。上記したように、接着材ＮＣＬ１は硬化前の柔らかい状態なので、ボンディング治具３１によりロジックチップＬＣを押し込むと、ロジックチップＬＣは配線基板２０に近づく。ロジックチップＬＣが配線基板２０に近づくと、ロジックチップＬＣの表面３ａに形成された複数の外部端子７の先端（詳しくは、半田材７ａ）は、ボンディングリード２ｆのボンディング領域（詳しくは半田材７ａ）と接触する。
また、接着材ＮＣＬ１の厚さは、少なくとも外部端子７の高さ（突出高さ）、およびボンディングリード２ｆの厚さの合計よりも厚い。このため、ボンディング治具３１に押し込まれると、ロジックチップＬＣの表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。言い換えれば、ロジックチップＬＣの側面のうち、少なくとも表面３ａ側の一部は、接着材ＮＣＬ１に埋め込まれる。また、接着材ＮＣＬ１の一部は、ロジックチップＬＣの周囲に押し出される。
ここで、ロジックチップＬＣには、マークＡＭ４および裏面電極３ｂｐが形成されているので、接着材ＮＣＬ１が裏面３ｂ側に回り込んでマークＡＭ４や裏面電極３ｂｐが覆われることを防止する必要がある。そこで、図３６に示すように、ボンディング治具３１とロジックチップＬＣの間にボンディング治具３１およびロジックチップＬＣよりも柔らかい部材（低弾性部材）、例えば樹脂フィルム（フィルム）３２を介在させて、樹脂フィルム３２でロジックチップＬＣの裏面３ｂを覆うことが好ましい。樹脂フィルム３２を介してロジックチップＬＣを押し付ければ、樹脂フィルム３２がロジックチップＬＣの裏面３ｂに密着するので、接着材ＮＣＬ１の厚さを厚くしても、接着材ＮＣＬ１がロジックチップＬＣの裏面３ｂに回り込むことを抑制できる。なお、本実施の形態の樹脂フィルム３２は、例えばフッ素樹脂から成る。
次に、図３６に示すようにボンディング治具３１にロジックチップＬＣが押し付けられた状態で、ボンディング治具（加熱治具）３１を介してロジックチップＬＣおよび接着材ＮＣＬ１を加熱する。ロジックチップＬＣと配線基板２０の接合部では、ボンディングリード２ｆ側の半田材７ａと外部端子側の半田材７ａがそれぞれ溶融し、一体化することで、外部端子７とボンディングリード２ｆを電気的に接続する接合材になる。つまり、ボンディング治具３１を介してロジックチップＬＣを加熱することで、突起電極７ｂとボンディングリード２ｆは、半田材７ａを介して電気的に接続される。
また、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップＬＣの一部が埋め込まれた状態で硬化した接着材ＮＣＬ１が得られる。また、ロジックチップＬＣのマークＡＭ４および裏面電極３ｂｐは、樹脂フィルム３２に覆われているので、硬化した接着材ＮＣＬ１から露出する。なお、ボンディング治具３１からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はなく、ロジックチップＬＣを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、配線基板２０を図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
＜第２接着材配置工程＞
次に、図１６に示す第２接着材配置工程では、図３７に示すように、ロジックチップＬＣ（半導体チップ３）の裏面３ｂ上に、接着材ＮＣＬ２を配置する。図３７は、図３２に示す半導体チップの裏面およびその周囲に接着材を配置した状態を示す拡大平面図、図３８は、図３７のＡ−Ａ線に沿った拡大断面図である。
図６に示すように、本実施の形態の半導体装置１は、積層される複数の半導体チップ３の内、最下段（例えば第１段目）に搭載されるロジックチップＬＣ、および下段から数えて第２段目に搭載されるメモリチップＭＣ１は、いずれもフェイスダウン実装方式（フリップチップ接続方式）で搭載される。このため、上記した第１接着材配置工程で説明したように、一つのデバイス領域２０ａ（図３７、図３８参照）に対する処理時間を短縮し、製造効率を向上させることができる点で、上記した先塗布方式を適用することが好ましい。
また、先塗布方式で使用する接着材ＮＣＬ２は、上記したように、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。また、接着材ＮＣＬ２はエネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ２は図６に示す突起電極７ｂよりも柔らかく、ロジックチップＬＣを押し付けることにより変形させられる。
また、硬化前の接着材ＮＣＬ２は、ハンドリング方法の違いから、ＮＣＰと呼ばれるペースト状の樹脂（絶縁材ペースト）と、ＮＣＦと呼ばれる、予めフィルム状に成形された樹脂（絶縁材フィルム）に大別される。本工程で使用する接着材ＮＣＬ２としては、ＮＣＰおよびＮＣＦのいずれか一方を用いることができる。図３７および図３８に示す例では、ＮＣＰをノズルＮＺ１（図３８参照）から吐出して、ロジックチップＬＣの裏面３ｂ上に、接着材ＮＣＬ２を配置する。
なお、ノズルＮＺ１からペースト状の接着材ＮＣＬ２を吐出する点に関しては、上記第１接着材配置工程で説明した、後注入方式と共通する。しかし、本実施の形態では、図４に示すメモリチップＭＣ１を搭載する前に、予め接着材ＮＣＬ２を搭載する。したがって、毛細管現象を利用して樹脂を注入する後注入方式と比較すると、接着材ＮＣＬ２の塗布速度は大幅に向上させることができる。
また、図３７に示すように、ロジックチップＬＣの裏面に形成された複数のマークＡＭ４は、図１６に示す第２マーク検出工程における検出対象物なので、マークＡＭ４が露出するように、接着材ＮＣＬ２を配置することが好ましい。接着材ＮＣＬ２を可視光に対して透明あるいは半透明な材料で形成すれば、マークＡＭ４が接着材ＮＣＬ２に覆われた場合でもマークＡＭ４の位置は検出できる。しかし、材料選択の自由度を向上させる観点からは、図３７に示すようにマークＡＭ４が露出するように、接着材ＮＣＬ２を配置することが好ましい。また、絶縁材ペースト（ＮＣＰ）は、絶縁材フィルム（ＮＣＦ）と比較して、接着材の配置領域を小さくできるので、マークＡＭ４を露出させ易い。
接着材ＮＣＬ２は、図１６に示す第２チップ搭載工程でメモリチップＭＣ１（図４参照）とロジックチップＬＣ（図４参照）を接着固定する固定材機能を有する。また、接着材ＮＣＬ２は、メモリチップＭＣ１とロジックチップＬＣの接合部を封止することにより保護する封止材機能を有する。なお、上記封止機能には、メモリチップＭＣ１とロジックチップＬＣの接合部に伝達される応力を分散させて緩和することにより接合部を保護する、応力緩和機能が含まれる。
上記封止材機能を満たす観点では、メモリチップＭＣ１とロジックチップＬＣの接合部の周囲を包むように接着材ＮＣＬ２を配置すれば良いので、少なくともメモリチップＭＣ１を搭載した時に、図６に示す複数の外部端子７が接着材ＮＣＬ２に封止されていれば良い。
＜第２チップ準備工程＞
また、図１６に示す第２チップ準備工程では、図４０に示すメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを準備する。本実施の形態に対する変形例としては、ロジックチップＬＣ上にメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を順次積層することができる。しかし、本実施の形態では、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を予め積層して、図４０に示す積層体（メモリチップ積層体、半導体チップ積層体）ＭＣＳを形成する実施態様について説明する。
以下で説明するように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを形成する場合、例えば、図１６に示す第２チップ準備工程以外の工程とは別の場所で、他の工程とは独立して行うことができる。例えば、積層体ＭＣＳは、購入部品として準備することも可能である。このため、図１６に示す組立工程を簡略化し、全体として製造効率を向上させることができる点で有利である。
図３９は、図４に示すメモリチップの積層体の組立工程の概要を模式的に示す説明図である。また、図４０は、図３９に続くメモリチップの積層体の組立工程の概要を模式的に示す説明図である。なお、図３９および図４０に示す複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４のそれぞれの製造方法は、図２３〜図３１を用いて説明した半導体チップの製造方法を適用して製造することができるので、説明を省略する。
まず、組立基材準備工程として、図４０に示す積層体ＭＣＳを組み立てるための基材（組立基材）ＳＴを準備する。基材ＳＴは、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する組立面ＳＴａを有し、組立面ＳＴａには、接着層３５が設けられている。
次にチップ積層工程として、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を基材ＳＴの組立面ＳＴａ上に積層する。図３９に示す例では、積層される各半導体チップ３の裏面３ｂが基材ＳＴの組立面ＳＴａと対向するように、メモリチップＭＣ４、ＭＣ３、ＭＣ２、ＭＣ１の順で、順次積層される。上段側の半導体チップ３の裏面電極３ｂｐと下段側の半導体チップ３の表面電極３ａｐは、例えば外部端子７（図６に示す突起電極７ｂと半田材７ａ）により接合される。
この時、図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａには、平面視において、複数の表面電極３ａｐが形成された領域の周囲で、かつ、メモリ領域ＭＲと重ならない位置に、複数のダミーパターン（金属パターン）ＤＰａが形成されている。この複数のダミーパターンＤＰａは、図３９に示す複数の表面電極３ａｐに接合された突起電極７ｂと同じ金属から成る金属パターンである。また、複数のダミーパターンＤＰａは、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４に形成された回路と、電気的に分離されている点を除き、複数の表面電極３ａｐに接合された突起電極７ｂと同じ構造になっている。
また、図８に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３の裏面３ｂには、平面視において、表面３ａ（図７参照）に形成された複数のダミーパターンＤＰａと重なる位置に、複数のダミーパターン（金属パターン、ダミーパッド、金属パッド）ＤＰｂが形成されている。この裏面３ｂ側のダミーパターンＤＰｂは、複数の裏面電極３ｂｐと同じ金属材料で形成された金属パターンである。また、裏面３ｂ側の複数のダミーパターンＤＰｂは、メモリチップＭＣ１、ＭＣ２、ＭＣ３に形成された回路と、電気的に分離されている点を除き、複数の裏面電極３ｂｐと同じ構造になっている。
また、図７および図８に示す例では、複数の表面電極３ａｐ（図７参照）が配列される表面電極群、および複数の裏面電極３ｂｐ（図８参照）が配列される裏面電極群は、それぞれＹ方向に沿って延在する。一方、表面３ａ側の複数のダミーパターンＤＰａおよび裏面３ｂ側の複数のダミーパターンＤＰｂは、それぞれＹ方向に直交するＸ方向に沿って配列される。
図３９に示すチップ積層工程では、突起電極７ｂと複数の裏面電極３ｂｐとを、半田材７ａを介して接続する際に、表面３ａ側のダミーパターンＤＰａと裏面３ｂ側のダミーパターンＤＰｂを半田材７ａを介して接続する。これにより、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を積層する際に、各半導体チップ３が傾くことを抑制できる。
次に、図４０に示す積層体封止工程では、積層された複数の半導体チップ３の間に、樹脂（アンダフィル樹脂）を供給し、封止体（チップ積層体用封止体、チップ積層体用樹脂体）６を形成する。この封止体６は、上記第１接着材配置工程で説明した、後注入方式により形成される。すなわち、予め複数の半導体チップ３を積層した後、ノズルＮＺ２からアンダフィル樹脂６ａを供給し、積層された複数の半導体チップ３の間に埋め込む。アンダフィル樹脂６ａは図１６に示す封止工程で使用する封止用の樹脂よりも粘度が低く、毛細管現象を利用して複数の半導体チップ３の間に埋め込むことができる。その後、半導体チップ３の間に埋め込まれたアンダフィル樹脂６ａを硬化させて封止体６を得る。
この後注入方式で封止体６を形成する方法は、所謂、トランスファモールド方式と比較して隙間の埋め込み特性に優れているため、積層された半導体チップ３の間の隙間が狭い場合に適用して有効である。また、図４０に示すようにアンダフィル樹脂６ａを埋め込む隙間が複数段に形成されている場合、複数の隙間に対して一括してアンダフィル樹脂６ａを埋め込むことができる。このため、全体としては処理時間を短縮できる。
次に、組立基材除去工程では、基材ＳＴおよび接着層ＢＤＬを、メモリチップＭＣ４の裏面３ｂから剥離させて取り除く。基材ＳＴと接着層ＢＤＬを取り除く方法としては、例えば接着層ＢＤＬに含まれる樹脂成分（例えば紫外線硬化樹脂）を硬化させる方法を適用することができる。以上の工程により、複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４が積層され、各メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の接続部が封止体６により封止された積層体ＭＣＳが得られる。この積層体ＭＣＳは、複数の表面電極３ａｐが形成された表面３ａ（メモリチップＭＣ１の表面３ａ）および表面３ａの反対側に位置する裏面３ｂ（メモリチップＭＣ４の裏面３ｂ）を有する一つのメモリチップと見做すことができる。
＜第２チップ搭載工程＞
次に、図１６に示す第２チップ搭載工程では、図４１および図４２に示すように、積層体ＭＣＳをロジックチップＬＣの裏面３ｂ上に搭載する。なお、図１６に記載される第２チップ搬送工程および第２位置合わせ工程は、積層体ＭＣＳをロジックチップＬＣ上に搭載する工程に含まれるサブ工程として考えることができる。したがって、本実施の形態では、第２チップ搬送工程および第２位置合わせ工程は、第２チップ搭載工程に含まれるサブ工程として説明する。
図４１は、図３７に示すロジックチップの裏面上に積層体を搭載した状態を示す拡大平面図である。また、図４２は、図４１のＡ−Ａ線に沿った拡大断面図である。また、図４３は、図１６に示す第２チップ搬送工程の要部を模式的に示す説明図である。また、図４４は、第２位置合わせ工程の後、チップ積層体を配線基板に向かって移動させた状態を模式的に示す説明図である。また、図４５は、図４４に示す保持治具を取り外し、ボンディング治具を半導体チップの裏面側に押し当てた状態を示す説明図である。
本工程では、図４２に示すように、積層体ＭＣＳの表面３ａ（メモリチップＭＣ１の表面３ａ）がロジックチップＬＣの裏面３ｂと対向するように、所謂フェイスダウン実装方式（フリップチップ接続方式）により積層体ＭＣＳを搭載する。また、本工程により複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４とロジックチップＬＣは電気的に接続される。詳しくは、図６に示すように、積層体ＭＣＳ（メモリチップＭＣ１）の表面３ａに形成された複数の表面電極３ａｐとロジックチップＬＣの裏面３ｂに形成された複数の裏面電極３ｂｐは、外部端子７（図６に示す半田材７ａおよび突起電極７ｂ）を介して電気的に接続される。以下、本工程の詳細なフローについて図４３〜図４５を用いて説明する。
第２チップ搭載工程には、まず、図４３に示すように、配線基板２０のチップ搭載領域２ｐ２上に積層体ＭＣＳ（半導体チップ３）を配置する、第２チップ搬送工程が含まれる。積層体ＭＣＳは、裏面３ｂ側が保持治具（コレット）３０に保持された状態でチップ搭載領域２ｐ２上に搬送され、素子形成面側に位置する表面３ａが配線基板２０の上面２ａと対向するようにチップ搭載領域２ｐ２上（または、接着材ＮＣＬ２上）に配置される。保持治具３０は、積層体ＭＣＳの裏面３ｂを吸着保持する保持面３０ａを有し、積層体ＭＣＳを保持面３０ａで保持した状態で搬送する。チップ搭載領域２ｐ２は、本工程で積層体ＭＣＳを搭載する予定領域であって、第１チップ搭載工程で説明したチップ搭載領域２ｐ１と同様に実際に視認可能な境界線が存在する必要はない。
また、積層体ＭＣＳの表面３ａ側には外部端子７が形成されている。図４３に示す例では、外部端子７として、複数の表面電極３ａｐに複数の突起電極７ｂおよび複数の半田材７ａをそれぞれ接合した例を示している。
また、図４３に示す例では、ロジックチップＬＣの裏面３ｂに形成された裏面電極３ｂｐの上面には半田材などの接合材は、形成されていない。しかし、図２７〜図２９を用いて説明したように、裏面電極３ｂｐの露出面に金（Ａｕ）など、銅（Ｃｕ）よりも酸化しにくい金属材料から成る金属箔３ｍｆ（図２８参照）が形成されている場合には、半田材７ａの接合特性を向上させることができる。
また、第２チップ搭載工程には、ロジックチップＬＣと積層体ＭＣＳの平面的な位置関係を調整する、第２位置合わせ工程が含まれる。第２位置合わせ工程では、図４３に示すロジックチップＬＣの裏面３ｂのマークＡＭ４と積層体ＭＣＳのマークＡＭ１を検出（認識）する。また、マークＡＭ４とマークＡＭ１の検出結果に基づいて、ロジックチップＬＣの位置と積層体ＭＣＳの位置を算出し、保持治具３０を動作させて位置を調整する。マークＡＭ４とマークＡＭ１の検出方法は、イメージセンサなどの光学機器を用いて、光学的に検出することができる。
ここで、図４３に示すように、配線基板２０には、アライメントマークＡＭＳが形成されているので、ロジックチップＬＣの裏面３ｂにはマークＡＭ４を形成せず、配線基板２０のアライメントマークＡＭＳを利用して位置合わせを行う方法が考えられる。
しかし、上記第１チップ搭載工程で、高精度の位置合わせを行ったとしても、複数の裏面電極３ｂｐの位置（図３２に示すＸＹ平面の座標位置）や角度（図３２に示すθ方向の角度）にズレが生じる。例えば、第１位置合わせ工程の後、ロジックチップＬＣを配線基板２０に向かって移動させる工程、あるいは、図３５に示す保持治具３０から図３６に示すボンディング治具３１に切り替える際などに、ズレが生じる可能性も考えられる。
このため、本工程で配線基板２０のアライメントマークＡＭＳを利用して積層体ＭＣＳの位置合わせを行うと、積層体ＭＣＳの外部端子７とロジックチップＬＣの裏面電極３ｂｐとの位置ズレ量は、配線基板２０とロジックチップＬＣの位置ズレ量と、配線基板２０と積層体ＭＣＳの位置ズレ量の和になる。つまり、積層体ＭＣＳの外部端子７とロジックチップＬＣの裏面電極３ｂｐとの位置ズレ量は、半導体チップ３それぞれの位置ズレ量よりも大きくなる場合がある。
このため、本実施の形態では、上記したように、ロジックチップＬＣの裏面３ｂにマークＡＭ４を形成し、マークＡＭ４を利用して積層体ＭＣＳとロジックチップＬＣの位置合わせを行う。これにより、積層体ＭＣＳの外部端子７とロジックチップＬＣの裏面電極３ｂｐとの位置ズレ量は、積層体ＭＣＳとロジックチップＬＣの間の位置ズレ量の範囲内に収まる。
また、図４３に示す例では、ロジックチップＬＣ上には複数のマークＡＭ４が、積層体ＭＣＳの表面３ａ側には複数のマークＡＭ１が、それぞれ形成されている。このように、ロジックチップＬＣの裏面３ｂと積層体ＭＣＳの表面３ａにそれぞれ複数のアライメントマークを形成し、この複数のアライメントマークの位置をそれぞれ検出することで、例えば、図４１に示すＸＹ平面における座標データに加え、座標軸の傾きを表すθ方向のデータを取得することができる。また、アライメントマークの座標データとθ方向のデータを取得すれば、ロジックチップＬＣの複数の裏面電極３ｂｐ（図１０参照）の位置、または、積層体ＭＣＳの複数の表面電極３ａｐ（図７参照）の位置を正確に算出することができる。
また、図１０に示すように、複数のマークＡＭ４は、平面視において、四角形を成す裏面３ｂの一つの対角線上に配置されるように、対向する角部に配置されている。また、図７に示すように、複数のマークＡＭ１は、平面視において、四角形を成す表面３ａの一つの対角線上に配置されるように、対向する角部に配置されている。このように、マークＡＭを互いに対角に位置する角部に配置することで、上記したθ方向のデータの精度を向上させることができる。この結果、複数の裏面電極３ｂｐ（図１０参照）の位置、または、複数の表面電極３ａｐ（図７参照）の位置を算出する精度を向上させることができる。
また、第２位置合わせ工程では、配線基板２０の上面２ａに沿って、積層体ＭＣＳとロジックチップＬＣ（言い換えれば配線基板２０）の相対的位置を移動させて、ロジックチップＬＣの複数の裏面電極３ｂｐと、積層体ＭＣＳの表面３ａに形成された複数の外部端子７が対向配置されるようにする。
上記したように、本実施の形態によれば、ロジックチップＬＣの複数の裏面電極３ｂｐの位置、および積層体ＭＣＳの複数の表面電極３ａｐの位置を、それぞれ高精度で算出することができる。したがって、これらの算出データに基づいて、積層体ＭＣＳとロジックチップＬＣの相対的位置を移動させれば、高精度で位置合わせを行うことができる。
なお、積層体ＭＣＳとロジックチップＬＣの相対的位置を移動させる方法としては、積層体ＭＣＳを保持する保持治具３０を、配線基板２０の上面２ａに沿って移動させる方法がある。ただし、積層体ＭＣＳとロジックチップＬＣの相対的位置関係を移動させることが出来れば良いので、積層体ＭＣＳ、ロジックチップＬＣのいずれか一方、若しくは両方を移動させることができる。
次に、図４４に示すように、積層体ＭＣＳをロジックチップＬＣに向かって移動させる。上記した第２位置合わせ工程により、積層体ＭＣＳとロジックチップＬＣの相対的位置は高精度で位置合わせされている。したがって、ロジックチップＬＣに向かって、積層体ＭＣＳを直線的に移動させれば、ロジックチップＬＣの複数の裏面電極３ｂｐと、積層体ＭＣＳの表面３ａに形成された複数の外部端子７が対向配置された状態を維持することができる。
次に、図４５に示すように、ボンディング治具３１を積層体ＭＣＳの裏面３ｂ側に押し当て、ロジックチップＬＣに向かって積層体ＭＣＳを押し付ける。この時、接着材ＮＣＬ２は硬化前の柔らかい状態なので、ボンディング治具３１により積層体ＭＣＳを押し込むと、積層体ＭＣＳはロジックチップＬＣに近づく。積層体ＭＣＳがロジックチップＬＣに近づくと、積層体ＭＣＳの表面３ａに形成された複数の外部端子７の先端（詳しくは、半田材７ａ）は、裏面電極３ｂｐのボンディング領域（詳しくは半田材７ａ）と接触する。
また、積層体ＭＣＳとロジックチップＬＣの間に塗布された接着材ＮＣＬ２は、ロジックチップＬＣの裏面３ｂに沿って広がる。図４５に示す例では、ロジックチップＬＣの周縁部まで接着材ＮＣＬ２が広がり、ロジックチップＬＣの側面および接着材ＮＣＬ１の側面を覆われている。この場合、接着材ＮＣＬ２と半導体チップ３の密着面積が大きくなるので、接着材ＮＣＬ２と半導体チップ３（積層体ＭＣＳおよびロジックチップＬＣ）の接着強度を向上させることができる。
次に、図４５に示すようにボンディング治具３１に積層体ＭＣＳが押し付けられた状態で、ボンディング治具（加熱治具）３１を介して積層体ＭＣＳおよび接着材ＮＣＬ２を加熱する。積層体ＭＣＳとロジックチップＬＣの接合部では、外部端子側の半田材７ａがそれぞれ溶融し、ロジックチップＬＣの裏面電極３ｂｐと接合される。つまり、ボンディング治具（加熱治具）３１を介して積層体ＭＣＳを加熱することで、積層体ＭＣＳの複数の表面電極３ａｐとロジックチップＬＣの複数の裏面電極３ｂｐは、複数の半田材７ａを介してそれぞれ電気的に接続される。
また、接着材ＮＣＬ２を加熱することで、接着材ＮＣＬ２は硬化する。上記第１チップ搭載工程で説明したように、ボンディング治具（加熱治具）３１からの熱によって接着材ＮＣＬ１を完全に硬化させる必要はない。積層体ＭＣＳを固定できる程度に接着材ＮＣＬ１に含まれる熱硬化性樹脂の一部を硬化（仮硬化）させた後、ロジックチップＬＣを図示しない加熱炉に移し、残りの熱硬化性樹脂を硬化（本硬化）させる実施態様にすることができる。接着材ＮＣＬ１に含まれる熱硬化性樹脂成分全体が硬化する本硬化処理が完了するまでには、時間を要するが、本硬化処理を加熱炉で行うことで、製造効率を向上させることができる。
ここで、図１１および図１２を用いて説明した半導体チップ３に生じる反り変形は、本工程（図４５に示すように、積層体ＭＣＳをロジックチップＬＣに向かって押し付ける工程、または押し付けた状態で加熱する工程）において生じる。しかし、本実施の形態によれば、上記したように、ロジックチップＬＣの裏面３ｂに対するマークＡＭ４の突出高さが、ロジックチップＬＣの裏面３ｂに対する裏面電極３ｂｐの突出高さよりも低くなっている。したがって、図１１に示すモードのようにロジックチップＬＣに反り変形が生じた場合、あるいは図１２に示すモードのように積層体ＭＣＳに反り変形が生じた場合、あるいは上記モードの両方が組み合わせて生じた場合でも、マークＡＭ４と積層体ＭＣＳが接触することを抑制できる。
＜封止工程＞
次に、図１６に示す封止工程では、図４６に示すように、配線基板２０の上面２ａ、ロジックチップＬＣ、および複数のメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の積層体ＭＣＳを樹脂で封止して、封止体４を形成する。図４６は、図４２に示す配線基板上に封止体を形成し、積層された複数の半導体チップを封止した状態を示す拡大断面図である。また、図４７は、図４６に示す封止体の全体構造を示す平面図である。
本実施の形態では、図４７に示すように、複数のデバイス領域２０ａを一括して封止する封止体４を形成する。このような封止体４の形成方法は、一括封止（Block Molding）方式と呼ばれ、この一括封止方式により製造された半導体パッケージをＭＡＰ（Multi Array Package）型の半導体装置と呼ぶ。一括封止方式では、各デバイス領域２０ａの間隔を小さくすることができるので、１枚の配線基板２０における有効面積が大きくなる。つまり、１枚の配線基板２０から取得できる製品個数が増加する。このように、１枚の配線基板２０における有効面積を大きくすることで、製造工程を効率化することができる。
また、本実施の形態では、図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、所謂、トランスファモールド方式により形成する。トランスファモールド方式により形成された封止体４は、例えば、図４６に示す積層体ＭＣＳを封止する封止体６のように、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、封止体４の機能（例えば、反り変形に対する耐性）を向上させることができる。
なお、本実施の形態では、積層される複数の半導体チップ３の接合部（電気的接続部）は、接着材ＮＣＬ１、ＮＣＬ２、および封止体６により封止されている。したがって、変形例としては、封止体４を形成しない実施態様に適用することができる。この場合、本封止体工程は省略することができる。
＜ボールマウント工程＞
次に、図１６に示すボールマウント工程では、図４８に示すように、配線基板２０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール５を接合する。図４８は、図４６に示す配線基板の複数のランド上に半田ボールを接合した状態を示す拡大断面図である。
本工程では、図４８に示すように配線基板２０の上下を反転させた後、配線基板２０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール５を配置した後、加熱することで複数の半田ボール５とランド２ｇを接合する。本工程により、複数の半田ボール５は、配線基板２０を介して複数の半導体チップ３（ロジックチップＬＣおよびメモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４）と電気的に接続される。ただし、本実施の形態で説明する技術は、アレイ状に半田ボール５を接合した、所謂ＢＧＡ（Ball Grid Array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態に対する変形例としては、半田ボール５を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール５よりも薄く半田ペーストを塗布した状態で出荷する、所謂ＬＧＡ（Land Grid Array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
＜個片化工程＞
次に、図１６に示す個片化工程では、図４９に示すように、配線基板２０をデバイス領域２０ａ毎に分割する。図４９は、図４８に示す多数個取りの配線基板を個片化した状態を示す断面図である。本工程では、図４９に示すように、ダイシングライン（ダイシング領域）２０ｃに沿って配線基板２０および封止体４を切断し、個片化された複数の半導体装置１（図４参照）を取得する。切断方法は特に限定されないが、図４９に示す例では、ダイシングブレード（回転刃）４０を用いてテープ材（ダイシングテープ）４１に接着固定された配線基板２０および封止体４を、配線基板２０の下面２ｂ側から切削加工して切断する実施態様を示している。ただし、本実施の形態で説明する技術は、複数のデバイス領域２０ａを備えた、多数個取り基板である配線基板２０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に複数の半導体チップ３を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
以上の各工程により、図１〜図１５を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
（実施の形態２）
上記実施の形態では、下段側に搭載される半導体チップ３Ａの裏面３ｂの周縁部に形成される金属パターンの突出高さを、複数の裏面電極３ｂｐの突出高さよりも低くすることにより、反り変形が生じた場合でも金属パターンと上段側の半導体チップ３Ｂとが接触することを抑制する技術について説明した。また、上記実施の形態では、半導体チップ３Ａの裏面３ｂの周縁部側に形成される金属パターンの例として、アライメントマークを取り上げて説明した。
しかし、複数の裏面電極３ｂｐが形成された領域（電極群形成領域）３ｂ１（図１３参照）の周囲に形成される金属パターンは、アライメントマークのみには限定されない。例えば、図７に示すダミーパターンＤＰａや図８に示すダミーパターンＤＰｂのように、半導体チップ３の回路とは電気的に分離された金属パターン（ダミーパターン）を形成する場合がある。また、ダミーパターンの用途は、上記実施の形態の第２チップ準備工程で説明したように、半導体チップ３を積層する際の傾きを抑制する用途の他、種々の用途が考えられる。本実施の形態では、半導体チップ３Ｂの裏面３ｂに複数のダミーパターンを形成した場合の実施態様について説明する。
図５０は、図１３に対する変形例であるロジックチップの裏面側を示す平面図である。また、図５１は、図５０のＡ−Ａ線に沿った拡大断面図である。また、図５２は、図５１に対する変形例である半導体装置を示す拡大断面図である。なお、図５０では、領域３ｂ１、領域３ｂ２、および領域３ｂ３の境界を見やすくするため、平面図であるが各領域にそれぞれ異なるハッチングを付して示し、各領域の境界に二点鎖線を付している。また、図５１では、マークＡＭ４とダミーパターンＤＰｃとの突出高さの違いを明示するため、図５０のＡ−Ａ線に沿った拡大断面の隣に、同じ倍率で拡大したマークＡＭ４の断面を図示している。
本実施の形態の半導体装置１Ａ（図５１参照）は、ロジックチップＬＣの裏面３ｂの構造が上記実施の形態１と相違する。その他の点は、上記実施の形態１で説明した半導体装置１と同様なので、重複する説明は省略する。
図５０に示すように、本実施の形態のロジックチップＬＣ（言い換えれば、下段側に搭載される半導体チップ３Ａ）の裏面３ｂの中央部の領域（電極群形成領域）３ｂ１には、複数の裏面電極３ｂｐが形成される。また、裏面３ｂにおいて、領域３ｂ１よりも周縁部側の領域３ｂ２には、アライメントマークであるマークＡＭ４が形成されているが、裏面電極３ｂｐは形成されていない。また、裏面３ｂにおいて、領域３ｂ１と領域３ｂ２の間の領域３ｂ３には、複数のダミーパターン（金属パターン、ダミーパッド、金属パッド）ＤＰｃが形成されている。ダミーパターンＤＰｃは、複数の裏面電極３ｂｐと同じ金属材料で形成された金属パターンである。また、裏面３ｂ側の複数のダミーパターンＤＰｃは、ロジックチップＬＣに形成された回路と、電気的に分離されている点を除き、複数の裏面電極３ｂｐと同じ構造になっている。
複数のダミーパターンＤＰｃが形成された領域３ｂ３は、領域３ｂ１の周囲を囲むように配置され、複数のダミーパターンＤＰｃは、領域３ｂ３内に規則的に（図５０に示す例では行列状に）配置されている。図５０に示すように、複数の裏面電極３ｂｐの周囲に、裏面電極３ｂｐと同じ構造のダミーパターンＤＰｃを規則的に配列すると、裏面電極３ｂｐを形成する工程において、裏面電極３ｂｐを構成する金属膜の膜質を向上させることができる。
上記実施の形態１の第１チップ準備工程で説明したように、裏面電極３ｂｐは、例えば電解めっき法により金属を析出させることで形成される。この時、複数の裏面電極３ｂｐを電解めっき法により一括して形成する場合、複数の電極形成位置のそれぞれにおける電流密度の分布を均一化させることで金属膜の膜質を向上させることができる。したがって、本実施の形態のように、複数の裏面電極３ｂｐの周囲に、裏面電極３ｂｐと同じ構造のダミーパターンＤＰｃを規則的に配列される構成の場合、領域３ｂ１における電流密度を均一化させることができる。この結果、裏面電極３ｂｐの膜質が向上し、半導体装置の電気的特性に対する信頼性が向上する。
このように、複数の裏面電極３ｂｐの膜質を向上させる観点からは、ダミーパターンＤＰｃを規則的に配列することが好ましいが、ダミーパターンＤＰｃを広範囲に形成すると、ダミーパターンＤＰｃがロジックチップＬＣの上方に搭載された半導体チップ３（例えば図４に示す積層体ＭＣＳ）に接触してしまう課題が生じる。
ダミーパターンＤＰｃは、上記実施の形態１で図２５〜図３１を用いて説明した複数の裏面電極３ｂｐを形成する際に、裏面電極３ｂｐと同様の形成方法で、裏面電極３ｂｐと一括して形成される。このため、図５１に示すように裏面電極３ｂｐの裏面３ｂに対する突出高さ（厚さ）ＨＴ２とダミーパターンＤＰｃの裏面３ｂに対する突出高さ（厚さ）ＨＴ３は同じになる。言い換えれば、裏面電極３ｂｐの突出高さＨＴ２とダミーパターンＤＰｃの突出高さＨＴ３は、マークＡＭ４の裏面３ｂに対する突出高さ（厚さ）ＨＴ１よりも高くなる。
したがって、本実施の形態では、図５０に示すように、複数のダミーパターンＤＰｃを形成する範囲を領域３ｂ３内に限定し、領域３ｂ３よりもさらに周縁部側に存在する領域３ｂ２には、ダミーパターンＤＰｃは形成されない。詳しくは、ロジックチップＬＣの裏面３ｂにおいて、中央部に配置される領域３ｂ１の周囲を囲むように、領域３ｂ３が形成され、領域３ｂ３の周囲をさらに囲むように領域３ｂ２が配置される。そして、ロジックチップＬＣが有する回路と電気的に接続される複数の裏面電極３ｂｐは、領域３ｂ１に形成され、領域３ｂ３、３ｂ２には形成されていない。また、裏面３ｂに対する突出高さＨＴ３（図５１参照）が複数の裏面電極３ｂｐの突出高さＨＴ２（図５１参照）と同じである複数のダミーパターンＤＰｃは、領域３ｂ３に形成され、領域３ｂ２には形成されていない。
また、裏面３ｂの外縁を含み、かつ、ダミーパターンＤＰｃが形成されない領域３ｂ２では、半導体チップ３Ａの裏面３ｂと半導体チップ３Ｂの表面３ａとの距離（離間距離）Ｇ３は、メモリチップＭＣ１の表面３ａに対する突起電極７ｂの突出高さＨＴｂよりも低い。言い換えれば、距離Ｇ３は突起電極７ｂの厚さよりも薄い。したがって、領域３ｂ２に裏面電極３ｂｐと同じ厚さの金属パターンを形成すると、該金属パターンが半導体チップ３Ｂと接触してしまう可能性がある。しかし、本実施の形態では、距離Ｇ３が突起電極７ｂの突出高さＨＴｂよりも低くなる領域には、ダミーパターンＤＰｃを形成しないので、半導体チップ３ＢがダミーパターンＤＰｃと接触することで損傷することを抑制できる。
なお、図５０に対する変形例としては、ダミーパターンＤＰｃを領域３ｂ１に形成する実施態様も考えられる。しかし、複数の裏面電極３ｂｐを配置するスペースを確保する観点からは、ダミーパターンＤＰｃは、領域３ｂ１には形成されないことが好ましい。
また、上記した「領域３ｂ２内にダミーパターンＤＰｃが形成されない」とは、裏面３ｂに対する突出高さＨＴ３が、裏面電極３ｂｐの突出高さＨＴ２以上である金属パターンは形成されないという意味である。したがって、ダミーパターンＤＰｃよりも突出高さが低い金属パターンが領域３ｂ２に形成された実施態様を除外するもではない。例えば、図５０に示す例では、裏面電極３ｂｐの突出高さＨＴ２よりも突出高さＨＴ１が低いマークＡＭ４は、領域３ｂ２に形成されている。
ただし、上段に搭載された半導体チップ３と金属パターンの接触を抑制する観点からは、図５０に示すマークＡＭ４も含め、領域３ｂ２には、金属パターンを形成しないことが好ましい。この場合、アライメントマークは、領域３ｂ３内に形成することになる。あるいは、上記実施の形態で説明した第２チップ搭載工程において、配線基板に形成されたアライメントマークを利用して位置合わせを実施することになる。あるいは、上記実施の形態で図１５を用いて説明したように、マークＡＭ４が半導体基板に埋め込まれるように形成されている場合、マークＡＭ４の裏面３ｂに対する突出高さを、「ゼロ」と見做せる程度まで低くできるので、この場合には、領域３ｂ２にマークＡＭ４を形成する方が好ましい。
また、本実施の形態のように、複数の裏面電極３ｂｐから成る電極群が配置される領域３ｂ１が、一方向に沿って延びる場合、領域３ｂ１の延在方向（図５０の例ではＹ方向）の延長線上における反りの程度は、領域３ｂ１の延在方向に直交する方向（図５０の例ではＸ方向）の延長線上における反りの程度よりも小さい。つまり、図５０に示す例では、Ｘ方向に沿って、相対的に大きな反り変形が生じる。
このため、図５０に示すように、ダミーパターンＤＰｃが形成されない領域３ｂ２の形状は、以下の構成が好ましい。すなわち、領域３ｂ２のうち、電極群の延在方向に直交するＸ方向の幅ＷＤ１は、電極群の延在方向に沿ったＹ方向の幅ＷＤ２よりも大きい。これにより、相対的に反り変形量が大きくなる位置には、ダミーパターンＤＰｃが形成されないので、ダミーパターンＤＰｃが他の半導体チップ３に接触することを抑制できる。また、電極群の延在方向の延長線上に、ダミーパターンＤＰｃを形成することができるので、電極群の延在方向の端部に形成される裏面電極３ｂｐの膜質を向上させることができる。
なお、図５０および図５１に示す複数のダミーパターンＤＰｃは、上記実施の形態１で説明した裏面電極３ｂｐを形成する複数種類の方法のうちのいずれかを利用して、形成することができる。したがって、重複する説明は省略する。
上記したように、本実施の形態によれば、ロジックチップＬＣの複数の裏面電極３ｂｐの周囲に、裏面電極３ｂｐと同様の金属膜から成るダミーパターンＤＰｃを形成することにより、裏面電極３ｂｐを構成する金属膜の膜質を向上させることができる。
また、本実施の形態によれば、ダミーパターンＤＰｃの裏面３ｂに対する突出高さＨＴ３は、裏面電極３ｂｐの突出高さＨＴ２と同じであるが、裏面３ｂの外縁を含む領域３ｂ２には、ダミーパターンＤＰｃが形成されていない。つまり、半導体チップ３に反り変形が生じた時に、上段側の半導体チップ３に特に接触しやすい領域には、ダミーパターンＤＰｃが形成されていない。これにより、ダミーパターンＤＰｃとメモリチップＭＣ１の接触を抑制できる。
ところで、上記実施の形態１で説明した図７に示すように、メモリチップＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４の表面３ａには、平面視において、複数の表面電極３ａｐが形成された領域の周囲で、かつ、メモリ領域ＭＲと重ならない位置に、複数のダミーパターンＤＰａが形成されている。この複数のダミーパターンＤＰａは、図３９に示す複数の表面電極３ａｐに接合された突起電極７ｂと同じ金属から成る金属パターンである。
このダミーパターンＤＰａが図４に示すロジックチップＬＣの裏面３ｂに接触することを抑制する観点からは、ロジックチップＬＣと対向するように搭載されるメモリチップＭＣ１の表面３ａには、ダミーパターンＤＰａを形成しない実施態様が好ましい。しかし、メモリチップＭＣ１、ＭＣ２、ＭＣ３を同じ構造にすることで、メモリチップＭＣ１、ＭＣ２、ＭＣ３の製造効率を向上させることができる。したがって、製造効率の観点からは、メモリチップＭＣ１の表面３ａにも複数のダミーパターンＤＰａを形成することが好ましい。
そこで、図５１に示す半導体装置１Ａの変形例である図５２に示す半導体装置１Ｂのように、メモリチップＭＣ１の表面３ａ側に形成されたダミーパターンＤＰａとロジックチップＬＣの裏面３ｂに形成されたダミーパターンＤＰｃを対向配置して、半田材７ａを介して接続する実施態様が考えられる。
半導体装置１Ｂは、図５０の示す例と同様に、ロジックチップＬＣの裏面３ｂの領域３ｂ３に複数のダミーパターンＤＰｃが規則的に配列されている。そして、複数のダミーパターンＤＰｃのうちの一部は、図５１に示すメモリチップＭＣ１の表面３ａのダミーパターンＤＰａと対向する位置に形成されている。そして、互いに対向配置された、ダミーパターンＤＰａとダミーパターンＤＰｃとは、半田材７ａを介して機械的に接続されている。
半導体装置１Ｂの構成によれば、ダミーパターンＤＰａとダミーパターンＤＰｃを機械的に接続するので、メモリチップＭＣ１にダミーパターンＤＰａを形成した場合でも、ダミーパターンＤＰａがロジックチップＬＣに接触することを抑制できる。
また、半導体装置１Ｂの構成によれば、上記実施の形態１で説明した第２チップ搭載工程において、メモリチップＭＣ１の複数の突起電極７ｂとロジックチップＬＣの複数の裏面電極３ｂｐとを、半田材７ａを介して接続する際に、表面３ａ側のダミーパターンＤＰａとロジックチップＬＣの裏面３ｂ側のダミーパターンＤＰｃを半田材７ａを介して接続する。これにより、ロジックチップＬＣ上に積層体ＭＣＳを積層する際に、ダミーパターンＤＰａ、ＤＰｃが傾きを抑制するように作用するので、積層体ＭＣＳがロジックチップＬＣ上で傾くことを抑制できる。
また、半導体装置１Ｂの構成によれば、ダミーパターンＤＰａとダミーパターンＤＰｃを機械的に接続するので、ダミーパターンＤＰａ、ＤＰｃの周辺において半導体チップ３に生じる反り変形の程度を低減できる。このため、互いに対向配置される複数のダミーパターンＤＰａ、ＤＰｃが配列されている場合、複数のダミーパターンＤＰａ、ＤＰｃの全てを接続せず、複数のダミーパターンＤＰａ、ＤＰｃのうちの一部を半田材７ａを介して接続すれば良い。ただし、反り変形を安定的に抑制する観点からは、複数のダミーパターンＤＰａが形成されている場合には、全てのダミーパターンＤＰａのそれぞれと対向する位置にダミーパターンＤＰｃを形成し、半田材７ａを介して接続することが好ましい。
（変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば、上記実施の形態では、半導体チップ３に反り変形が生じた状態において、マークＡＭ２の高さを低くする、あるいはダミーパターンＤＰｃを形成しない領域を設けることで、上段側の半導体チップ３に接触することを抑制する技術について説明した。しかし、上記した技術は、反り変形が生じた場合に限らず、反り変形が生じる懸念がある場合に適用して有効な技術である。したがって、図１４、図１５、あるいは図５１に例示的に示した半導体装置に対する変形例としては、半導体チップ３間の距離Ｇ１と距離Ｇ２が同じという場合にも適用可能である。
＜変形例２＞
また例えば、上記実施の形態では、下段側に搭載される半導体チップ３Ａの面積よりも上段側に搭載される半導体チップ３Ｂの面積の方が大きい場合の実施態様を取り上げて説明した。しかし、変形例としては、半導体チップ３Ｂの裏面３ｂの面積が、半導体チップ３Ａの表面３ａの面積以下の場合にも適用できる。ただし、半導体チップ３に反り変形が生じた場合に、上段側の半導体チップ３Ｂの回路領域上に金属パターンが接触して、回路が損傷するという課題は、上記実施の形態で説明したように、半導体チップ３Ｂの面積が半導体チップ３Ａの面積よりも大きい場合に発生する。
＜変形例３＞
また例えば、上記実施の形態では、下段側の半導体チップ３Ａの裏面３ｂの周縁部に配置される金属パターンとして、半導体チップ３Ａの回路とは電気的に分離された金属パターンであるマークＡＭ４について説明した。しかし、変形例としては、半導体チップ３Ａの回路と電気的に接続された金属パターンを裏面３ｂの周縁部に形成する場合にも適用できる。また、アライメントマークであるマークＡＭ４の他、種々の目的で形成される金属パターンに適用できる。
また、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
１、１Ａ、１Ｂ 半導体装置
２、２０ 配線基板
２ａ 上面（面、チップ搭載面）
２ｂ 反対側の下面（面、実装面）
２ｃ 側面
２ｄ、２ｄ１ 配線
２ｄ２ ビア配線
２ｅ 絶縁層
２ｆ ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ ランド（端子、半田接続用パッド）
２ｈ、２ｋ 絶縁膜（ソルダレジスト膜）
２ｈｗ、２ｋｗ 開口部
２ｐ１、２ｐ２ チップ搭載領域（チップ搭載部）
３、３Ａ、３Ｂ 半導体チップ
３ａ 表面（主面、上面）
３ａｐ、３ａｐ１、３ａｐ２ 表面電極（電極、パッド、表面側パッド）
３ｂ 裏面（主面、下面）
３ｂ１ 領域（電極群形成領域）
３ｂ２ 領域（周縁部領域）
３ｂ３ 領域（ダミーパターン形成領域）
３ｂｃ１、３ｂｃ２、３ｂｃ３、３ｂｃ４ 角部
３ｂｉ 絶縁膜
３ｂｐ 複数の裏面電極（電極、パッド、裏面側パッド）
３ｃ 側面
３ｍｆ 金属箔
３ｓ シード膜（導体膜）
３ｔｓｈ 孔（穴、開口部）
３ｔｓｖ 貫通電極
４ 封止体（樹脂体）
４ａ 上面（面、表面）
４ｂ 下面（面、裏面、実装面）
４ｃ 側面
５ 複数の半田ボール（外部端子、電極、外部電極）
６ 封止体（チップ積層体用封止体、チップ積層体用樹脂体）
６ａ アンダフィル樹脂
７ 外部端子（突起電極、導電性部材、バンプ電極）
７ａ 半田材（半田バンプ、突起電極）
７ｂ 突起電極
２０ａ デバイス領域
２０ｂ 枠部（外枠）
２０ｃ ダイシングライン（ダイシング領域）
２５ マスク
２６ 支持基材
２７ 保護層
２８ 研磨治具
３０ 保持治具（コレット）
３０ａ 保持面
３１ ボンディング治具（加熱治具）
３１ａ 押圧面
３２ 樹脂フィルム（フィルム）
３５ 接着層
４０ ダイシングブレード（回転刃）
４１ テープ材（ダイシングテープ）
ＡＭ、ＡＭ１、ＡＭ２、ＡＭ３、ＡＭ４ マーク（金属パターン、金属パッド、アライメントマーク）
ＡＭＳ アライメントマーク
ＡＳ アドレス線（信号線）
ＢＤＬ 接着層
ＣＲ１、ＣＲ２ コア回路（主回路）
ＣＵ 制御回路
ＤＰａ、ＤＰｂ、ＤＰｃ ダミーパターン（金属パターン、ダミーパッド、金属パッド）
ＤＲ 電源回路（駆動回路）
ＤＲ１ 電源回路（入出力用電源回路）
ＤＲ２ 電源回路（コア用電源回路）
ＤＲ３ 電源回路（入出力用電源回路）
ＤＲ４ 電源回路（コア用電源回路）
ＤＳ データ線（信号線）
Ｇ１、Ｇ２、Ｇ３ 距離（離間距離）
ＧＩＦ 外部インタフェース回路（外部入出力回路）
ＨＴ１、ＨＴ２、ＨＴ３、ＨＴｂ 突出高さ（厚さ）
ＬＣ ロジックチップ（半導体チップ）
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４ メモリチップ（半導体チップ）
ＭＣＳ 積層体（メモリチップ積層体、半導体チップ積層体）
ＭＫ１、ＭＫ２、ＭＫ３、ＭＫ４ マスク
ＭＫ５ マスク（エッチングマスク）
ＭＫｄ 開口部
ＭＭ 主記憶回路（記憶回路）
ＭＲ メモリ領域（記憶回路素子配列領域）
ＮＣＬ、ＮＣＬ１、ＮＣＬ２ 接着材（絶縁性接着材）
ＮＩＦ 内部インタフェース回路（内部入出力回路）
ＮＳ１、ＮＳ２ 入出力回路
ＮＺ１、ＮＺ２ ノズル
ＯＳ 信号線
ＰＵ 演算処理回路
ＳＧ 信号線
ＳＭ 補助記憶回路（記憶回路）
ＳＴ 基材（組立基材）
ＳＴａ 組立面
Ｖ１、Ｖ２、Ｖ３ 電源線
ＷＤ１、ＷＤ２ 幅
ＷＨ 半導体基板（ウエハ）
ＷＨｂ 反対側の裏面（主面、下面）
ＷＨｓ 表面（主面、上面）

Claims (20)

  1. 第１面、前記第１面に形成された複数の第１端子、および前記第１面とは反対側の第２面を有する配線基板と、
    第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有し、前記第１表面が前記配線基板の前記第１面と対向するように前記配線基板上に搭載される第１半導体チップと、
    第２表面、前記第２表面に形成された複数の第２表面電極、および前記第２表面とは反対側の第２裏面、を有し、前記第２表面が前記第１半導体チップの前記第１裏面と対向するように前記第１半導体チップ上に搭載される第２半導体チップと、
    を含み、
    前記配線基板の前記複数の第１端子と前記第１半導体チップの前記複数の第１表面電極とは、複数の第１突起電極を介してそれぞれ電気的に接続され、
    前記第１半導体チップの前記複数の第１裏面電極と前記第２半導体チップの前記複数の第２表面電極とは、複数の第２突起電極を介してそれぞれ電気的に接続され、
    前記第１半導体チップの前記第１裏面の第１領域には、前記複数の第１裏面電極が形成され、
    前記第１領域よりも前記第１裏面の周縁部側の第２領域には第１金属パターンが形成され、
    前記第１金属パターンの前記第１裏面に対する突出高さは、前記複数の第１裏面電極のそれぞれの前記第１裏面に対する突出高さよりも低い、半導体装置。
  2. 請求項１において、
    前記第２領域の外縁における前記第１半導体チップの前記第１裏面と前記第２半導体チップの前記第２表面との第１離間距離は、
    前記第１領域における前記第１半導体チップの前記第１裏面と前記第２半導体チップの前記第２表面との第２離間距離よりも小さい、半導体装置。
  3. 請求項２において、
    前記第２半導体チップの前記第２表面の面積は、前記第１半導体チップの前記第１裏面の面積よりも大きく、
    前記第１裏面の全体が前記第２表面に覆われる、半導体装置。
  4. 請求項１において、
    前記第１金属パターンは、前記第１半導体チップに形成された回路とは電気的に分離される、半導体装置。
  5. 請求項１において、
    前記第２領域は、前記第１裏面の外縁を含み、
    前記第１金属パターンは、平面視において四角形を成す前記第１裏面の四つの角部のうち、第１角部と、前記第１角部の対角に位置する第２角部に形成されている、半導体装置。
  6. 請求項１において、
    前記第１金属パターンの前記第１裏面に対する突出高さは、前記複数の第１裏面電極のそれぞれの前記第１裏面に対する突出高さの半分以下である、半導体装置。
  7. 請求項６において、
    前記第１金属パターンは、前記第１半導体チップが有する半導体基板に埋め込まれ、かつ、前記第１半導体チップの前記第１裏面において、前記第１金属パターンの一部が露出している、半導体装置。
  8. 請求項１において、
    前記第２領域は、前記第１半導体チップの前記第１裏面の外縁を含み、
    前記第１裏面において、前記第１領域と前記第２領域の間の第３領域には、複数の第２金属パターンが形成され、
    前記複数の第２金属パターンのそれぞれの前記第１裏面に対する突出高さは、前記複数の第１裏面電極のそれぞれの前記第１裏面に対する突出高さと同じであり、
    前記第２領域には、前記複数の第２金属パターンは形成されていない、半導体装置。
  9. 請求項８において、
    前記複数の第２金属パターンは、前記第３領域に規則的に形成されている、半導体装置。
  10. 請求項８において、
    前記複数の第２金属パターンは、前記第１半導体チップに形成された回路とは電気的に分離される、半導体装置。
  11. 請求項８において、
    前記第３領域では、前記第１半導体チップの前記第１裏面と前記第２半導体チップの前記第２表面の離間距離が、前記第２表面に対する前記複数の第２突起電極の突出高さよりも小さい、半導体装置。
  12. 請求項８において、
    前記第１領域に形成された前記複数の第１裏面電極から成る電極群は、平面視において第１方向に沿って延び、
    前記第２領域のうち、前記第１方向に直交する第２方向の第１の幅は、前記第１方向の第２の幅よりも大きい、半導体装置。
  13. 請求項８において、
    前記第２半導体チップの前記第２表面には、前記第２半導体チップに形成された回路と電気的に分離され、かつ、前記第２表面に対して突出するように形成された複数の第３電極パターンが形成され、
    前記第３領域に形成された前記複数の第２金属パターンのうちの一部は、前記複数の第３電極パターンのそれぞれと対向する位置に形成され、半田材を介して接続されている、半導体装置。
  14. 第１面、前記第１面に形成された複数の第１端子、および前記第１面とは反対側の第２面を有する配線基板と、
    第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有し、前記第１表面が前記配線基板の前記第１面と対向するように前記配線基板上に搭載される第１半導体チップと、
    第２表面、前記第２表面に形成された複数の第２表面電極、および前記第２表面とは反対側の第２裏面、を有し、前記第２表面が前記第１半導体チップの前記第１裏面と対向するように前記第１半導体チップ上に搭載される第２半導体チップと、
    を含み、
    前記配線基板の前記複数の第１端子と前記第１半導体チップの前記複数の第１表面電極とは、複数の第１突起電極を介してそれぞれ電気的に接続され、
    前記第１半導体チップの前記複数の第１裏面電極と前記第２半導体チップの前記複数の第２表面電極とは、複数の第２突起電極を介してそれぞれ電気的に接続され、
    前記第１半導体チップの前記第１裏面は、前記複数の第１裏面電極が形成された第１領域と、前記第１領域よりも周縁部側で、かつ、前記第１裏面の外縁を含む第２領域と、前記第１領域と前記第２領域の間の第３領域と、を含み、
    前記第３領域には、複数の第１金属パターンが形成され、
    前記複数の第１金属パターンのそれぞれの前記第１裏面に対する突出高さは、前記複数の第１裏面電極のそれぞれの前記第１裏面に対する突出高さと同じであり、
    前記第２領域には、前記複数の第１金属パターンは形成されていない、半導体装置。
  15. （ａ）第１面、前記第１面に形成された複数の第１端子、および前記第１面とは反対側の第２面を有する配線基板を準備する工程；
    （ｂ）前記配線基板の前記第１面に第１接着材を配置する工程；
    （ｃ）前記（ｂ）工程の後、第１表面、前記第１表面に形成された複数の第１表面電極、前記第１表面とは反対側の第１裏面、第１裏面に形成された複数の第１裏面電極、および前記複数の第１表面電極と前記複数の第１裏面電極をそれぞれ電気的に接続する複数の貫通電極、を有する第１半導体チップを、前記第１半導体チップの前記第１表面が前記配線基板の前記第１面と対向するように、前記第１接着材を介して前記配線基板の前記第１面に搭載し、前記複数の第１端子と前記複数の第１表面電極を複数の第１突起電極を介して電気的に接続する工程；
    （ｄ）前記（ｃ）工程の後、前記第１半導体チップの前記第１裏面上および前記第１半導体チップから露出する前記第１接着材の表面上に、第２接着材を配置する工程；
    （ｅ）前記（ｄ）工程の後、第２表面、前記第２表面に形成された複数の第２表面電極、および前記第２表面とは反対側の第２裏面、を有する第２半導体チップを、前記第２半導体チップの前記第２表面が前記第１半導体チップの前記第１裏面と対向するように、前記第２接着材を介して前記第１半導体チップ上に搭載し、前記複数の第１裏面電極と前記複数の第２表面電極を複数の第２突起電極を介して電気的に接続する工程；
    を含み、
    前記第１半導体チップの前記第１裏面には、
    前記第１裏面の第１領域に前記複数の第１裏面電極が形成され、
    前記第１領域よりも周縁部側の第２領域には第１金属パターンが形成され、
    前記第１金属パターンの前記第１裏面に対する突出高さは、前記複数の第１裏面電極のそれぞれの前記第１裏面に対する突出高さよりも低い、半導体装置の製造方法。
  16. 請求項１５において、
    前記（ｅ）工程には、前記第１金属パターンの位置を検出し、検出結果に基づいて前記第１半導体チップと前記第２半導体チップの位置合わせを行う工程が含まれる、半導体装置の製造方法。
  17. 請求項１５において、
    前記（ｅ）工程では、前記第１半導体チップおよび前記第２半導体チップの一方または両方に反り変形が生じ、
    前記第２領域の外縁における前記第１半導体チップの前記第１裏面と前記第２半導体チップの前記第２表面との第１離間距離が、前記第１領域における前記第１半導体チップの前記第１裏面と前記第２半導体チップの前記第２表面との第２離間距離よりも小さくなる、半導体装置の製造方法。
  18. 請求項１５において、
    前記第２半導体チップの前記第２表面の面積は、前記第１半導体チップの前記第１裏面の面積よりも大きく、
    前記（ｅ）工程では、前記第１裏面の全体を覆うように前記第２半導体チップを搭載する、半導体装置の製造方法。
  19. 請求項１５において、
    前記第２領域は、前記第１半導体チップの前記第１裏面の外縁を含み、
    前記第１裏面において、前記第１領域と前記第２領域の間の第３領域には、複数の第２金属パターンが形成され、
    前記複数の第２金属パターンのそれぞれの前記第１裏面に対する突出高さは、前記複数の第１裏面電極のそれぞれの前記第１裏面に対する突出高さと同じであり、
    前記第２領域には、前記複数の第２金属パターンは形成されていない、半導体装置の製造方法。
  20. 請求項１９において、
    前記複数の第１裏面電極および前記複数の第２金属パターンは、電解めっき法により、一括して形成される、半導体装置の製造方法。
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