JP6241318B2 - グラフェン膜の製造方法及び半導体装置の製造方法 - Google Patents

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Description

本発明は、グラフェン膜の製造方法及び半導体装置の製造方法に関する。
シリコンを利用したＣＭＯＳ技術は微細化の限界に近づきつつあり、その寿命を延ばすためのチャネル代替材料が模索されている。その最有力候補として、カーボンナノチューブやグラフェンを代表とするナノカーボン材料が注目されており、種々の研究・開発が行われている。
ナノカーボン材料を用いたデバイスの一例として、電界効果トランジスタのチャネル領域にグラフェンを用いたグラフェントランジスタが挙げられる。グラフェンはシリコンと比較してキャリア移動度が高いため、グラフェンによりチャネルを形成することにより高速トランジスタを実現することができる。
国際公開第２００８／１０８３８３号パンフレット
Daiyu Kondo et al., "Intercalated multi-layer graphene grown by CVD for LSI interconnects", Interconnect Technology Conference (IITC), 2013 IEEE International Daiyu Kondo et al., "Low-Temperature Synthesis of Graphene and Fabrication of Top-Gated Field Effect Transistors without Using Transfer Processes", Appl. Phys. Express 3 (2010) 025102
従来、合成により作製した単層グラフェン又は多層グラフェンの直下には金属触媒が存在するため、作成したグラフェンをポリメタクリル酸メチル樹脂（Poly(methyl methacrylate：ＰＭＭＡ）のような樹脂に一度転写して金属触媒から剥離した後、絶縁膜基板等の基板上に転写する必要がある。
しかしながら、転写の際には、グラフェンに皺やストレスが発生したり、ＰＭＭＡ等の樹脂の残渣が残ったりして、転写後のグラフェンに深刻な影響を与えることがあった。
本発明の目的は、皺やストレスが発生したり、樹脂の残渣が残ったりすることなく、良好な状態のグラフェン膜を製造することができるグラフェン膜の製造方法を提供することにある。
本発明の目的は、皺やストレスが発生したり、樹脂の残渣が残ったりすることなく、良好な状態のグラフェン膜を用いた半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、箔状の触媒金属膜上にグラフェン膜を合成する工程と、前記グラフェン膜が形成された箔状の前記触媒金属膜を基板上に載置する工程と、酸化剤による酸化雰囲気下において前記触媒金属膜を除去し、前記グラフェン膜を前記基板上に転写する工程とを有することを特徴とするグラフェン膜の製造方法が提供される。
実施形態の一観点によれば、基板上に触媒金属膜を形成する工程と、前記触媒金属膜上にグラフェン膜を合成する工程と、酸化剤による酸化雰囲気下において前記触媒金属膜を除去し、前記グラフェン膜を前記基板上に転写する工程と、前記グラフェン膜が転写された前記基板を他の基板上に載置する工程と、酸化剤による酸化雰囲気下において前記基板を除去し、前記グラフェン膜を前記他の基板上に転写する工程とを有することを特徴とするグラフェン膜の製造方法が提供される。
実施形態の一観点によれば、上述したグラフェン膜の製造方法により、前記グラフェン膜を前記基板上に形成する工程と、前記グラフェン膜をパターニングして前記グラフェン膜のチャネルを形成する工程と、前記基板上に、前記チャネルに接合されたソース電極及びドレイン電極を形成する工程と、前記チャネル上に、ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、ゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
実施形態の一観点によれば、上述したグラフェン膜の製造方法により、前記グラフェン膜を前記基板上に形成する工程と、前記グラフェン膜をパターニングして前記グラフェン膜の配線を形成する工程と、前記配線に接合する電極を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
開示のグラフェン膜の製造方法によれば、皺やストレスが発生したり、樹脂の残渣が残ったりすることなく、良好な状態のグラフェン膜を製造することができる。
開示の半導体装置の製造方法によれば、皺やストレスが発生したり、樹脂の残渣が残ったりすることなく、良好な状態のグラフェン膜を用いた半導体装置を製造することができる。
図１は、第１実施形態による半導体装置を示す図である。 図２は、第１実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図（その１）である。 図３は、第１実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図（その２）である。 図４は、第１実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図（その３）である。 図５は、第１実施形態による半導体装置の製造方法の第２の具体例を示す工程断面図（その１）である。 図６は、第１実施形態による半導体装置の製造方法の第２の具体例を示す工程断面図（その２）である 図７は、第１実施形態による半導体装置の製造方法の第２の具体例を示す工程断面図（その３）である。 図８は、第１実施形態による半導体装置の製造方法の第３の具体例を示す工程断面図（その１）である。 図９は、第１実施形態による半導体装置の製造方法の第３の具体例を示す工程断面図（その２）である 図１０は、第１実施形態による半導体装置の製造方法の第３の具体例を示す工程断面図（その３）である。 図１１は、第２実施形態による半導体装置を示す図である。 図１２は、第２実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図（その１）である。 図１３は、第２実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図（その２）である。 図１４は、第２実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図（その３）である。 図１５は、第２実施形態による半導体装置の製造方法の第２の具体例を示す工程断面図（その１）である。 図１６は、第２実施形態による半導体装置の製造方法の第２の具体例を示す工程断面図（その２）である 図１７は、第２実施形態による半導体装置の製造方法の第２の具体例を示す工程断面図（その３）である。 図１８は、第２実施形態による半導体装置の製造方法の第３の具体例を示す工程断面図（その１）である。 図１９は、第２実施形態による半導体装置の製造方法の第３の具体例を示す工程断面図（その２）である 図２０は、第２実施形態による半導体装置の製造方法の第３の具体例を示す工程断面図（その３）である。 図２１は、第２実施形態による半導体装置の製造方法の第４の具体例を示す工程断面図（その１）である。 図２２は、第２実施形態による半導体装置の製造方法の第４の具体例を示す工程断面図（その２）である 図２３は、第２実施形態による半導体装置の製造方法の第４の具体例を示す工程断面図（その３）である。 図２４は、第３実施形態による半導体装置を示す図である。 図２５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２７は、第４実施形態による半導体装置を示す図である。 図２８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図３０は、第５実施形態による半導体装置を示す図である。 図３１は、第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３２は、第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図３３は、第６実施形態による半導体装置を示す図である。 図３４は、第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３５は、第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
［第１実施形態］
第１実施形態による半導体装置及び半導体装置の製造方法について図１乃至図１０を用いて説明する。図１は第１実施形態による半導体装置を示す図であり、図２乃至図４は第１実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図であり、図５乃至図７は第１実施形態による半導体装置の第２の具体例を示す工程断面図であり、図８乃至図１０は第１実施形態による半導体装置の第３の具体例を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図１を用いて説明する。
本実施形態の半導体装置は、チャネルにグラフェン膜を用いた薄膜トランジスタ（ＴＦＴ：thin film transistor）である。
酸化膜付きシリコン基板１０上に、グラフェン膜１２が形成されている。
酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
グラフェン膜１２は、単層グラフェン（ＭＬＧ：monlayer graphene）、又は、数層グラフェン（ＦＬＧ： few layer graphene）により形成されている。グラフェン膜１２の膜厚は、例えば、０．３ｎｍ〜５．０ｎｍである。
グラフェン膜１２には、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄとが形成されている。
ソース領域１２ｓ、ドレイン領域１２ｄは、ｎ型ＴＦＴでは、ｎ型ドーパントである窒素等がドーピングされ、ｐ型ＴＦＴでは、ｐ型ドーパントであるボロン等がドーピングされている。また、ドーパントとしてはガス分子や有機分子を用いることもできる。
グラフェン膜１２の両端には、ソース領域１２ｓとドレイン領域１２ｄにそれぞれコンタクトするソース電極１４とドレイン電極１６とが形成されている。
ソース電極１４とドレイン電極１６とは、例えば、約５ｎｍ厚のチタン膜上に、約２０ｎｍ厚の金膜が積膜されたＡｕ／Ｔｉ膜により形成されている。
グラフェン膜１２のチャネル領域１２ｃ上には、ゲート絶縁膜１８を介してゲート電極２０が形成されている。
ゲート絶縁膜１８は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）膜により形成されている。
ゲート電極２０は、例えば、約５ｎｍ厚のチタン膜上に、約２０ｎｍ厚の金膜が積膜されたＡｕ／Ｔｉ膜により形成されている。
図１に示す構成のｐ型ＴＦＴとｎ型ＴＦＴとを用いてＣＭＯＳ構造の半導体装置（図示せず）を形成することができる。
（半導体装置の製造方法（第１の具体例））
本実施形態による半導体装置の製造方法の第１の具体例について図２乃至図４を用いて説明する。
本具体例により製造される半導体装置は、チャネルに数層のグラフェンを用いた薄膜トランジスタである。
まず、酸化膜付きシリコン基板１０を用意する（図２（ａ））。酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
次に、酸化膜付きシリコン基板１０に、グラフェンの触媒となる金属により形成された触媒金属膜２２を堆積する（図２（ａ））。触媒金属膜２２として、例えば、約２００ｎｍ厚のコバルト膜を、スパッタリング法や、電子ビーム蒸着法等により、酸化膜付きシリコン基板１０上に堆積する。
次に、触媒金属膜２２上に数層のグラフェン膜１２を合成する（図２（ｂ））。例えば、熱ＣＶＤ法により、１０００℃にて、数層のグラフェン膜１２を合成する。熱ＣＶＤ法では、例えば、原料としてメタンガスを用い、希釈ガスとして水素及びアルゴンを用いる。アルゴンガスの流量は、例えば、４０００ｓｃｃｍであり、水素の流量は、例えば、５００ｓｃｃｍであり、メタンガスの流量は、例えば、５０ｓｃｃｍである。総圧力は、例えば、５００ｍｂａｒである。
次に、数層のグラフェン膜１２を合成した後、窒素雰囲気中に試料を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、１２時間から２４時間の間、載置する（図２（ｃ）。
これにより、塩化鉄により触媒金属膜２２が除去されて、グラフェン膜１２がシリコン基板１０上に転写されると共に、塩化鉄の分子が数層のグラフェン膜１２の膜中に入り込んでインターカレーションされ、ドーピングされる（図２（ｃ）、図３（ａ））。この際、インターカレーションされた塩化鉄が不要であれば、真空中にて５００℃程度で保持することによりインターカレーションされた塩化鉄を除去する。
これにより、塩化鉄により触媒金属膜２２が除去されて、グラフェン膜１２がシリコン基板１０上に転写されると共に、塩化鉄の分子が数層のグラフェン膜１２の膜中に入り込んでインターカレーションされ、ドーピングされる（図２（ｃ）、図３（ａ））。
次に、グラフェン膜１２を、製造するＴＦＴのチャネル形状にパターニングする（図３（ｂ））。グラフェン膜１２のパターニングは、例えば、フォトリソグラフィ（Photolithography）技術や、電子線リソグラフィ（Electron-beam lithography）技術を用いて行う。グラフェン膜１２のパターニング形状としては、チャネルとして用いる場合には、チャネル幅が、例えば、０．５〜１０００ｎｍの範囲内であればよく、１．０〜２０ｎｍの範囲内であることが望ましい。グラフェン膜１２を現像後に除去して加工するためにはアッシングや酸素中での加熱処理を実施する。
グラフェン膜１２を酸素プラズマによりアッシング除去する場合には、例えば、大気圧程度の酸素雰囲気中において、例えば、数分〜数１０分の間、例えば、３００Ｗ程度のプラズマ中に試料を載置する。また、同様に酸素プラズマを含むガスプラズマを用いてＲＩＥ（Reactive Ion Etching）によりグラフェン膜１２を除去するようにしてもよい。
グラフェン膜１２を酸素雰囲気中で加熱処理により除去する場合には、例えば、１０００パスカルの酸素雰囲気中において、例えば、５００℃〜６００℃程度の温度で、例えば、１分〜６０分の間、試料を載置する。
なお、酸素プラズマ処理や、加熱処理の前に、グラフェン膜１２に付着した余分の塩化鉄や酸化鉄を、例えば、純水洗浄や除錆剤により、除去しておく。
次に、不純物をドーピングして、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄを形成する（図３（ｂ））。
ｎ型ＴＦＴの場合には、ｎ型ドーパントである窒素等をドーピングして、ｎ型のソース領域１２ｓとドレイン領域１２ｄを形成する。ｐ型ＴＦＴの場合には、ｐ型ドーパントであるボロン等をドーピングして、ｐ型のソース領域１２ｓとドレイン領域１２ｄを形成する。
原子置換によるドーピングに加え、分子吸着や分子や原子のグラフェン層間へのインターカレーションによるドーピングを行うようにしてもよい。例えば、ｐ型ド―パント分子としては、例えば、9,10-dibromoanthracene (An-Br)、ｎ型ド―パント分子としては、例えば、1,5-naphthalenediamine (Na-NH2)がある。
次に、全面に、例えば、電子ビーム蒸着法により、Ａｕ／Ｔｉ膜（図示せず）を形成する。例えば、電子ビーム蒸着法により、例えば、約５ｎｍ厚のチタン膜を形成し、チタン膜上に、約２０ｎｍ厚の金膜を積膜する。
次に、Ａｕ／Ｔｉ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域１２ｓとドレイン領域１２ｄにそれぞれコンタクトするソース電極１４とドレイン電極１６を形成する（図３（ｃ））。
次に、全面に、例えば、原子層堆積（ＡＬＤ：Atomic layer deposition)法により、絶縁膜１８を堆積する（図４（ａ））。絶縁膜１８は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）を用いる。
次に、全面に、例えば、電子ビーム蒸着法により、Ａｕ／Ｔｉ膜（図示せず）を形成する。例えば、電子ビーム蒸着法により、例えば、約５ｎｍ厚のチタン膜を形成し、チタン膜上に、約２０ｎｍ厚の金膜を積膜する。
次に、Ａｕ／Ｔｉ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極２０を形成する（図４（ｂ））。
以上のようにして、チャネルに数層のグラフェン膜を用いた薄膜トランジスタを製造する。
（半導体装置の製造方法（第２の具体例））
本実施形態による半導体装置の製造方法の第２の具体例について図５乃至図７を用いて説明する。なお、図２乃至図４に示す第１の具体例と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
本具体例により製造される半導体装置は、チャネルに単層グラフェン（ＭＬＧ：monlayer graphene）、又は、数層グラフェン（ＦＬＧ： few layer graphene）を用いた薄膜トランジスタである。
まず、酸化膜付きシリコン基板１０を用意する（図５（ａ））。
次に、酸化膜付きシリコン基板１０に、グラフェンの触媒となる金属により形成された触媒金属膜２２を堆積する（図５（ａ））。触媒金属膜２２として、例えば、約５００ｎｍ厚の鉄膜を、スパッタリング法や、電子ビーム蒸着法等により、酸化膜付きシリコン基板１０上に堆積する。
次に、触媒金属膜２２上に単層又は数層のグラフェン膜１２を合成する（図５（ｂ））。例えば、熱ＣＶＤ法により、６５０℃にて、単層又は数層のグラフェン膜１２を合成する。
単層のグラフェン膜１２を合成する場合には、熱ＣＶＤ法で、例えば、原料ガスとしてアセチレンとアルゴンの混合ガス（アセチレン１０％）を用い、更に希釈ガスとしてアルゴンを用いる。原料ガスと希釈ガスの流量比は、例えば、１０００対０．０２である。
数層のグラフェン膜１２を合成する場合には、熱ＣＶＤ法で、例えば、原料ガスとしてアセチレンとアルゴンの混合ガス（アセチレン１０％）を用い、更に希釈ガスとしてアルゴンを用いる。原料ガスと希釈ガスの流量比は、例えば、１０００対０．５である。
次に、単層又は数層のグラフェン膜１２を合成した後、窒素雰囲気中に試料を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図５（ｃ）。
これにより、塩化鉄により触媒金属膜２２が除去されて、グラフェン膜１２がシリコン基板１０上に転写されると共に、塩化鉄の分子が数層のグラフェン膜１２の膜中に入り込んでインターカレーションされ、ドーピングされる（図５（ｃ）、図６（ａ））。
なお、塩化鉄分子によるインターカレーションが不要である場合は真空中で４００℃以上の加熱処理によりドーピング材料を除去する。
次に、グラフェン膜１２を、製造するＴＦＴのチャネル形状にパターニングする（図６（ｂ））。グラフェン膜１２のパターニングは、例えば、フォトリソグラフィ技術や、電子線リソグラフィ技術を用いて行う。
グラフェン膜１２を、例えば、酸素プラズマ処理や、加熱処理により除去することによりパターニングする。
なお、酸素プラズマ処理や、加熱処理の前に、グラフェン膜１２に付着した余分の塩化鉄や酸化鉄を、例えば、純水洗浄や除錆剤により、除去しておく。
次に、不純物をドーピングして、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄを形成する（図６（ｂ））。
次に、全面に、例えば、電子ビーム蒸着法により、Ａｕ／Ｔｉ膜（図示せず）を形成する。
次に、Ａｕ／Ｔｉ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域１２ｓとドレイン領域１２ｄにそれぞれコンタクトするソース電極１４とドレイン電極１６を形成する（図６（ｃ））。
次に、全面に、絶縁膜１８を、例えば、原子層堆積（ＡＬＤ：Atomic layer deposition)法により堆積する（図７（ａ））。絶縁膜１８は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）を用いる。
次に、全面に、例えば、電子ビーム蒸着法により、Ａｕ／Ｔｉ膜（図示せず）を形成する。
次に、Ａｕ／Ｔｉ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極２０を形成する（図７（ｂ））。
以上のようにして、チャネルに単層グラフェン膜又は数層グラフェン膜を用いた薄膜トランジスタを製造する。
（半導体装置の製造方法（第３の具体例））
本実施形態による半導体装置の製造方法の第３の具体例について図８乃至図１０を用いて説明する。なお、図２乃至図４に示す第１の具体例と同一の構成要素には同一の符号を付して説明を省略又は簡略にする。
第１の具体例及び第２の具体例では、グラフェン膜のインターカレーションと触媒金属膜の除去を同時に行ったが、本具体例では、グラフェン膜のインターカレーションと触媒金属膜の除去を別工程で行う。
まず、酸化膜付きシリコン基板１０を用意する（図８（ａ））。
次に、酸化膜付きシリコン基板１０に、グラフェンの触媒となる金属により形成された触媒金属膜２２を堆積する（図８（ａ））。触媒金属膜２２として、例えば、約５００ｎｍ厚の鉄膜を、スパッタリング法や、電子ビーム蒸着法等により、酸化膜付きシリコン基板１０上に堆積する。
次に、触媒金属膜２２上に数層のグラフェン膜１２を合成する（図８（ｂ））。例えば、熱ＣＶＤ法により、１０００℃にて、数層のグラフェン膜１２を合成する。
次に、数層のグラフェン膜１２を合成した後、窒素雰囲気中に試料を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する。
その後、例えば、無水のヨウ素（Ｉ）を用いたヨウ素を含む雰囲気中に、例えば、１００℃の温度で、例えば、１２時間から２４時間の間、載置する（図８（ｃ）。
これにより、ヨウ素の分子が数層のグラフェン膜１２の膜中に入り込んでインターカレーションされ、ドーピングされる（図８（ｃ）、図９（ａ））。
次に、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図９（ｂ））。
これにより、塩化鉄により触媒金属膜２２が除去されて、グラフェン膜１２がシリコン基板１０上に転写される（図９（ｃ））。
次に、グラフェン膜１２を、製造するＴＦＴのチャネル形状にパターニングする（図１０（ａ））。グラフェン膜１２のパターニングは、例えば、フォトリソグラフィ技術や、電子線リソグラフィ技術を用いて行う。
グラフェン膜１２を、例えば、酸素プラズマ処理や、加熱処理により除去することによりパターニングする。
なお、酸素プラズマ処理や、加熱処理の前に、グラフェン膜１２に付着した余分の塩化鉄や酸化鉄を、例えば、純水洗浄や除錆剤により、除去しておく。
次に、不純物をドーピングして、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄを形成する（図１０（ａ））。
次に、全面に、例えば、電子ビーム蒸着法により、Ａｕ／Ｔｉ膜（図示せず）を形成する。
次に、Ａｕ／Ｔｉ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域１２ｓとドレイン領域１２ｄにそれぞれコンタクトするソース電極１４とドレイン電極１６を形成する（図１０（ｂ））。
次に、全面に、絶縁膜１８を堆積する（図１０（ｃ））。絶縁膜１８は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）を用いる。
次に、全面に、例えば、電子ビーム蒸着法により、Ａｕ／Ｔｉ膜（図示せず）を形成する。
次に、Ａｕ／Ｔｉ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極２０を形成する（図１０（ｃ））。
以上のようにして、グラフェン膜のインターカレーションと触媒金属膜の除去を別工程で行うことにより、チャネルに数層グラフェン膜を用いた薄膜トランジスタを製造する。
このように、本具体例では、グラフェン膜のインターカレーションと触媒金属膜の除去を別工程で行うようにしたので、グラフェン膜１２のインターカレーションと触媒金属膜２２の除去をそれぞれ最適な条件により行うことができる。
なお、本具体例では、グラフェン膜のインターカレーションを先に行い、その後に触媒金属膜の除去を行ったが、触媒金属膜の除去を先に行い、その後にグラフェン膜のインターカレーションを行ってもよい。
なお、チャネルに単層グラフェン又は数層グラフェンを用いた薄膜トランジスタについても、同様にして、グラフェン膜のインターカレーションと触媒金属膜の除去を別工程で行うことにより製造するようにしてもよい。
［第２実施形態］
第２実施形態による半導体装置及び半導体装置の製造方法について図１１乃至図２０を用いて説明する。図１１は第２実施形態による半導体装置を示す図であり、図１２乃至図１４は第２実施形態による半導体装置の製造方法の第１の具体例を示す工程断面図であり、図１５乃至図１７は第２実施形態による半導体装置の第２の具体例を示す工程断面図であり、図１８乃至図２０は第２実施形態による半導体装置の第３の具体例を示す工程断面図であり、図２１乃至図２３は第２実施形態による半導体装置の第４の具体例を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図１１を用いて説明する。
本実施形態の半導体装置は、チャネルにグラフェン膜を用いた透明な薄膜トランジスタである。
透明基板３０上に、単層又は２層のグラフェン膜３２が形成されている。
透明基板３０は、例えば、約３００μｍ厚のサファイア基板や、約３００μｍ厚のガラス基板である。
グラフェン膜３２は、単層グラフェン（ＭＬＧ：monlayer graphene）、又は、２層グラフェン（ＢＬＧ：bilayer graphene）により形成されている。グラフェン膜３２の膜厚は、例えば、０．３ｎｍ〜５．０ｎｍである。
グラフェン膜３２には、中央のチャネル領域３２ｃの両側にソース領域３２ｓとドレイン領域３２ｄとが形成されている。
ソース領域３２ｓ、ドレイン領域３２ｄは、ｎ型ＴＦＴでは、ｎ型ドーパントである窒素等がドーピングされ、ｐ型ＴＦＴでは、ｐ型ドーパントであるボラン等がドーピングされている。
グラフェン膜３２の両端には、ソース領域３２ｓとドレイン領域３２ｄにそれぞれコンタクトする透明なソース電極３４とドレイン電極３６とが形成されている。
グラフェン膜３２のチャネル領域３２ｃ上には、透明なゲート絶縁膜３８を介して透明なゲート電極４０が形成されている。
透明なソース電極３４、ドレイン電極３６、ゲート電極４０は、例えば、約２０ｎｍ厚のＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）により形成されている。
透明なゲート絶縁膜３８は、例えば、約５ｎｍ厚のシリカ（二酸化ケイ素）により形成されている。
図１１に示す構成のｐ型ＴＦＴとｎ型ＴＦＴとを用いて、ＣＭＯＳ構造の薄型の半導体装置（図示せず）を形成することができる。
（半導体装置の製造方法（第１の具体例））
本実施形態による半導体装置の製造方法の第１の具体例について図１２乃至図１４を用いて説明する。
本具体例により製造される半導体装置は、チャネルに単層のグラフェン膜を用いた透明な薄膜トランジスタである。
まず、透明基板３０を用意する（図１２（ａ））。透明基板３０は、例えば、約３００μｍ厚のサファイア基板である。
次に、透明基板３０に、グラフェンの触媒となる金属により形成された触媒金属膜４２を堆積する（図１２（ａ））。触媒金属膜２２として、例えば、約１０００ｎｍ厚の銅膜を、スパッタリング法や、電子ビーム蒸着法等により、透明基板３０上に堆積する。
次に、触媒金属膜４２上に単層のグラフェン膜３２を合成する（図１２（ｂ））。
例えば、熱ＣＶＤ法により、１０００℃にて、単層のグラフェン膜３２を合成する。熱ＣＶＤ法では、例えば、原料としてメタンガスを用い、希釈ガスとして水素及びアルゴンを用いる。アルゴンガスの流量は、例えば、４０００ｓｃｃｍであり、水素の流量は、例えば、１００ｓｃｃｍであり、メタンガスの流量は、例えば、１ｓｃｃｍである。総圧力は、例えば、５００ｍｂａｒである。
次に、単層のグラフェン膜３２を合成した後、窒素雰囲気中に試料を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図１２（ｃ）。
これにより、塩化鉄により触媒金属膜４２が除去されて、グラフェン膜３２が透明基板３０上に転写される（図１３（ａ））。単層のグラフェン膜３２であるのでインターカレーションされない。
次に、グラフェン膜３２を、製造するＴＦＴのチャネル形状にパターニングする（図１３（ｂ））。グラフェン膜３２のパターニングは、例えば、フォトリソグラフィ技術や、電子線リソグラフィ技術を用いて行う。グラフェン膜３２のパターニング形状としては、チャネルとして用いる場合には、チャネル幅が、例えば、０．５〜３０００ｎｍの範囲内であればよく、３．０〜２０ｎｍの範囲内であることが望ましい。
次に、不純物をドーピングして、中央のチャネル領域３２ｃの両側にソース領域３２ｓとドレイン領域３２ｄを形成する（図１３（ｂ））。
ｎ型ＴＦＴの場合には、ｎ型ドーパントである窒素等をドーピングして、ｎ型のソース領域３２ｓとドレイン領域３２ｄを形成する。ｐ型ＴＦＴの場合には、ｐ型ドーパントであるボロン等をドーピングして、ｐ型のソース領域３２ｓとドレイン領域３２ｄを形成する。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域３２ｓとドレイン領域３２ｄにそれぞれコンタクトする透明なソース電極３４とドレイン電極３６を形成する（図１３（ｃ））。
次に、全面に、例えば、スピンコート等による塗布により、透明な絶縁膜３８を堆積する（図１４（ａ））。絶縁膜３８は、例えば、約５ｎｍ厚のシリカ（二酸化ケイ素）を用いる。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極４０を形成する（図１４（ｂ））。
以上のようにして、チャネルに単層のグラフェン膜を用いた透明な薄膜トランジスタを製造する。
（半導体装置の製造方法（第２の具体例））
本実施形態による半導体装置の製造方法の第２の具体例について図１５乃至図１７を用いて説明する。
本具体例により製造される半導体装置は、チャネルに２層のグラフェン膜を用いた透明な薄膜トランジスタである。
まず、金属ホイル（箔）４４を用意する（図１５（ａ））。金属ホイル４４は、例えば、約２５μｍ厚の純度９９．９９％程度の銅ホイルである。
次に、金属ホイル４４の両面に単層のグラフェン膜３２ａ、３２ｂを合成する（図１５（ｂ））。
例えば、熱ＣＶＤ法により、１０００℃にて、単層のグラフェン膜３２ａ、３２ｂを合成する。熱ＣＶＤ法では、例えば、原料としてメタンガスを用い、希釈ガスとして水素及びアルゴンを用いる。アルゴンガスの流量は、例えば、１０００ｓｃｃｍであり、水素の流量は、例えば、１００ｓｃｃｍであり、メタンガスの流量は、例えば、０．５ｓｃｃｍである。
次に、単層のグラフェン膜３２ａ、３２ｂを合成した後、試料を透明基板３０上に載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する（図１５（ｃ））。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図１５（ｃ）。
これにより、塩化鉄により金属ホイル４４が除去されて、単層のグラフェン膜３２ａ、３２ｂからなる２層のグラフェン膜３２が透明基板３０上に転写される（図１６（ａ））。
この際、塩化鉄がインターカレーションされる場合があるため、必要であれば真空中にて５００℃程度で保持することによりインターカレーションされた塩化鉄を除去する。
次に、グラフェン膜３２を、製造するＴＦＴのチャネル形状にパターニングする（図１６（ｂ））。グラフェン膜３２のパターニングは、例えば、フォトリソグラフィ技術や、電子線リソグラフィ技術を用いて行う。
次に、不純物をドーピングして、中央のチャネル領域３２ｃの両側にソース領域３２ｓとドレイン領域３２ｄを形成する（図１６（ｂ））。
ｎ型ＴＦＴの場合には、ｎ型ドーパントである窒素等をドーピングして、ｎ型のソース領域３２ｓとドレイン領域３２ｄを形成する。ｐ型ＴＦＴの場合には、ｐ型ドーパントであるボロン等をドーピングして、ｐ型のソース領域３２ｓとドレイン領域３２ｄを形成する。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域３２ｓとドレイン領域３２ｄにそれぞれコンタクトする透明なソース電極３４とドレイン電極３６を形成する（図１３（ｃ））。
次に、全面に、例えば、スピンコート等による塗布により、透明な絶縁膜３８を堆積する（図１４（ａ））。絶縁膜３８は、例えば、約５ｎｍ厚のシリカ（二酸化ケイ素）を用いる。
次に、全面に、例えば、スピンコート等による塗布により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極４０を形成する（図１４（ｂ））。
以上のようにして、チャネルに２層のグラフェン膜を用いた透明な薄膜トランジスタを製造する。
（半導体装置の製造方法（第３の具体例））
本実施形態による半導体装置の製造方法の第３の具体例について図１８乃至図２０を用いて説明する。
本具体例により製造される半導体装置は、チャネルに単層のグラフェン膜を用いた透明な薄膜トランジスタである。
まず、金属ホイル（箔）４４を用意する（図１８（ａ））。金属ホイル４４は、例えば、約２５μｍ厚の純度９９．９９％程度の銅ホイルである。
次に、金属ホイル４４の両面に単層のグラフェン膜（図示せず）を合成し、その後、一方の面に形成されたグラフェン膜（図示せず）を除去して、金属ホイル４４の片面に単層のグラフェン膜３２が形成された状態とする（図１８（ｂ））。
一方の面に形成されたグラフェン膜を除去するためには、他方の面に形成されたグラフェン膜をレジスト等の保護膜で覆った後、アッシング、酸素プラズマ等を用いたＲＩＥ、又は大気を含む酸素雰囲気中での加熱によりグラフェン膜を除去する。その後、レジスト等の保護膜を取り除く。
次に、単層のグラフェン膜３２を合成した後、試料を透明基板３０上に載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する（図１８（ｃ））。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図１８（ｃ）。
これにより、塩化鉄により金属ホイル４４が除去されて、単層のグラフェン膜３２が透明基板３０上に転写される（図１９（ａ））。
次に、グラフェン膜３２を、製造するＴＦＴのチャネル形状にパターニングする（図１９（ｂ））。グラフェン膜３２のパターニングは、例えば、フォトリソグラフィ技術や、電子線リソグラフィ技術を用いて行う。
次に、不純物をドーピングして、中央のチャネル領域３２ｃの両側にソース領域３２ｓとドレイン領域３２ｄを形成する（図１９（ｂ））。
ｎ型ＴＦＴの場合には、ｎ型ドーパントである窒素等をドーピングして、ｎ型のソース領域３２ｓとドレイン領域３２ｄを形成する。ｐ型ＴＦＴの場合には、ｐ型ドーパントであるボロン等をドーピングして、ｐ型のソース領域３２ｓとドレイン領域３２ｄを形成する。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域３２ｓとドレイン領域３２ｄにそれぞれコンタクトする透明なソース電極３４とドレイン電極３６を形成する（図１９（ｃ））。
次に、全面に、例えば、スピンコート等による塗布により、透明な絶縁膜３８を堆積する（図２０（ａ））。絶縁膜３８は、例えば、約５ｎｍ厚のシリカ（二酸化ケイ素）を用いる。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極４０を形成する（図２０（ｂ））。
以上のようにして、チャネルに単層のグラフェン膜を用いた透明な薄膜トランジスタを製造する。
（半導体装置の製造方法（第４の具体例））
本実施形態による半導体装置の製造方法の第４の具体例について図２１乃至図２３を用いて説明する。
本具体例により製造される半導体装置は、一旦、酸化膜付きシリコン基板上にグラフェン膜を形成し、その後、そのグラフェン膜を透明基板に転写して形成した、チャネルにグラフェン膜を用いた透明な薄膜トランジスタである。
まず、酸化膜付きシリコン基板４６を用意する（図２１（ａ））。酸化膜付きシリコン基板４６は、例えば、約３００μｍ厚のシリコン基板４６ａ上に約９０ｎｍ厚のシリコン酸化膜４６ｂが形成されたものである。
次に、酸化膜付きシリコン基板４６に、グラフェンの触媒となる金属により形成された触媒金属膜４８を堆積する（図２１（ａ））。触媒金属膜４８として、例えば、約５００ｎｍ厚のコバルト膜を、スパッタリング法や、電子ビーム蒸着法等により、酸化膜付きシリコン基板４６上に堆積する。
次に、触媒金属膜４８上に多層のグラフェン膜３２を合成する（図２１（ｂ））。例えば、熱ＣＶＤ法により、１０００℃にて、多層のグラフェン膜３２を合成する。
次に、多層のグラフェン膜３２を合成した後、窒素雰囲気中に試料を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、１２時間から２４時間の間、載置する（図５（ｃ）。
これにより、塩化鉄により触媒金属膜４８が除去されて、グラフェン膜３２がシリコン基板４６上に転写されると共に、塩化鉄の分子が数層のグラフェン膜３２の膜中に入り込んでインターカレーションされ、ドーピングされる（図２１（ｃ）、図２２（ａ））。
次に、透明基板３０上に、グラフェン膜３２が形成されたシリコン基板４６を載置する（図２２（ｂ））。
その後、その後、酸化剤、例えば、無水の塩化銅（ＣｕＣｌ３）を用いた塩化銅を含む酸化雰囲気中に、例えば、８５℃の温度で、例えば、６時間から２４時間の間、載置する（図２２（ｂ））。
これにより、塩化銅によりシリコン基板４６が除去されて、グラフェン膜３２が透明基板３０上に転写される（図２２（ｂ）、図２２（ｃ））。この際、インターカレーションされた塩化鉄並びに塩化銅が不要であれば、真空中にて５００℃程度で保持することによりインターカレーションされた塩化鉄を除去する。
次に、グラフェン膜３２を、製造するＴＦＴのチャネル形状にパターニングする（図２３（ａ））。グラフェン膜３２のパターニングは、例えば、フォトリソグラフィ技術や、電子線リソグラフィ技術を用いて行う。
次に、不純物をドーピングして、中央のチャネル領域３２ｃの両側にソース領域３２ｓとドレイン領域３２ｄを形成する（図２３（ａ））。
ｎ型ＴＦＴの場合には、ｎ型ドーパントである窒素等をドーピングして、ｎ型のソース領域３２ｓとドレイン領域３２ｄを形成する。ｐ型ＴＦＴの場合には、ｐ型ドーパントであるボロン等をドーピングして、ｐ型のソース領域３２ｓとドレイン領域３２ｄを形成する。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ソース領域３２ｓとドレイン領域３２ｄにそれぞれコンタクトする透明なソース電極３４とドレイン電極３６を形成する（図２３（ｂ））。
次に、全面に、例えば、スピンコート等による塗布により、透明な絶縁膜３８を堆積する（図２３（ａ））。絶縁膜３８は、例えば、約＿＿＿ｎｍ厚のシリカ（二酸化ケイ素）を用いる。
次に、全面に、例えば、スパッタリング法により、ＩＴＯ（酸化インジウムスズ：Indium Tin Oxide）膜（図示せず）を形成する。
次に、ＩＴＯ膜を、例えば、フォトリソグラフィ技術により、パターニングして、ゲート電極４０を形成する（図２３（ｃ））。
以上のようにして、チャネルに多層のグラフェン膜を用いた透明な薄膜トランジスタを製造する。
［第３実施形態］
第３実施形態による半導体装置及び半導体装置の製造方法について図２４乃至図２６を用いて説明する。図２４は第３実施形態による半導体装置を示す図であり、図２５及び図２６は第３実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図２４を用いて説明する。
本実施形態の半導体装置は、電極及び配線にグラフェン膜を用いた透明な薄膜トランジスタである。
透明基板５０上に透明な半導体膜５２が形成されている。透明基板５０は、例えば、約３００μｍ厚のガラス基板である。透明な半導体膜５２は、例えば、約５０ｎｍ厚の酸化亜鉛（ＺｎＯ）等の酸化物半導体である。
半導体膜５２には、中央のチャネル領域５２ｃの両側にソース領域５２ｓとドレイン領域５２ｄとが形成されている。
ソース領域５２ｓ、ドレイン領域５２ｄは、ｎ型ＴＦＴでは、ｎ型ドーパントである窒素等がドーピングされ、ｐ型ＴＦＴでは、ｐ型ドーパントであるボラン等がドーピングされている。
半導体膜５２上に透明な絶縁膜５８が形成されている。透明な絶縁膜５８は、例えば、約５ｎｍ厚のシリカ（二酸化ケイ素）である。
半導体膜５２の両端には、ソース領域５２ｓとドレイン領域５２ｄにそれぞれコンタクトする透明なソース電極５４とドレイン電極５６とが形成されている。
半導体膜５２のチャネル領域５２ｃ上には、透明な絶縁膜５８を介して透明なゲート電極６０が形成されている。
透明なソース電極５４、ドレイン電極５６、ゲート電極６０は、多層のグラフェン膜により形成されている。これらソース電極５４、ドレイン電極５６、ゲート電極６０は、それぞれ、電極（図示せず）に接続されている。
図２４に示す構成のｐ型ＴＦＴとｎ型ＴＦＴとを用いて、ＣＭＯＳ構造の薄型の半導体装置（図示せず）を形成することができる。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図２５及び図２６を用いて説明する。
まず、金属ホイル（箔）６２を用意する（図２５（ａ））。金属ホイル６２は、例えば、約１μｍ厚の純度９９％程度のニッケルホイルである。
次に、金属ホイル６２の両面に多層のグラフェン膜６４ａ、６４ｂを合成する（図２５（ｂ））。
例えば、熱ＣＶＤ法により、１０００℃にて、金属ホイル６２の両面に多層のグラフェン膜６４ａ、６４ｂを合成する。熱ＣＶＤ法では、例えば、原料としてメタンガスを用い、希釈ガスとして水素及びアルゴンを用いる。アルゴンガスの流量は、例えば、４０００ｓｃｃｍであり、水素の流量は、例えば、５００ｓｃｃｍであり、メタンガスの流量は、例えば、５０ｓｃｃｍである。
次に、別途用意された、透明な半導体膜５２と透明な絶縁膜５８が形成された透明基板５０上に、金属ホイル６２の両面に形成された多層のグラフェン膜６４ａ、６４ｂを載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する（図２５（ｃ））。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図２５（ｃ）。
これにより、塩化鉄により金属ホイル６２が除去されて、多層のグラフェン膜６４ａ、６４ｂからなるグラフェン膜６４が透明基板３０上に転写されると共に、塩化鉄の分子が多層のグラフェン膜６４ａ、６４ｂの膜中に入り込んでインターカレーションされる（図２６（ａ））。
次に、多層のグラフェン膜６４ａ、６４ｂをパターニングして、ソース電極５４、ドレイン電極５６、ゲート電極６０を形成する。
［第４実施形態］
第４実施形態による半導体装置及び半導体装置の製造方法について図２７乃至図２９を用いて説明する。図２７は第４実施形態による半導体装置を示す図であり、図２８及び図２９は第４実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図２７を用いて説明する。
本実施形態の半導体装置は、チャネルに単層ないし数層のグラフェン膜を用いると共に、ソース電極やドレイン電極等の配線に多層のグラフェン膜を用いた薄膜トランジスタ（ＴＦＴ：thin film transistor）である。
酸化膜付きシリコン基板１０上に、グラフェン膜１２が形成されている。
酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
グラフェン膜１２は、単層グラフェン又は数層グラフェンにより形成されている。グラフェン膜１２の膜厚は、例えば、０．３ｎｍ〜５．０ｎｍである。
グラフェン膜１２には、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄとが形成されている。
ソース領域１２ｓ、ドレイン領域１２ｄは、ｎ型ＴＦＴでは、ｎ型ドーパントである窒素等がドーピングされ、ｐ型ＴＦＴでは、ｐ型ドーパントであるボロン等がドーピングされている。
グラフェン膜１２の両端には、ソース領域１２ｓとドレイン領域１２ｄにそれぞれコンタクトするソース電極７０とドレイン電極７２とが形成されている。
ソース電極７０とドレイン電極７２とは、多層のグラフェン膜により形成されている。多層のグラフェン膜により形成されたソース電極７０とドレイン電極７２の膜厚は、例えば、０．９ｎｍ〜５０ｎｍである。
グラフェン膜１２のチャネル領域１２ｃ上には、ゲート絶縁膜７４を介してゲート電極７６が形成されている。
ゲート絶縁膜７４は、例えば、原子層堆積（ＡＬＤ：Atomic layer deposition)法により堆積した約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）膜により形成されている。
ゲート電極７６は、例えば、約５ｎｍ厚のチタン膜上に、約２０ｎｍ厚の金膜が積膜されたＡｕ／Ｔｉ膜により形成されている。
なお、ゲート電極７６は、ソース電極７０、ドレイン電極７２と同様に多層グラフェン膜により形成するようにしてもよい。
図２７に示す構成のｐ型ＴＦＴとｎ型ＴＦＴとを用いてＣＭＯＳ構造の半導体装置（図示せず）を形成することができる。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図２８及び図２９を用いて説明する。
まず、例えば、第１実施形態による半導体装置の製造方法の第２の具体例における図５（ａ）、（ｂ）、（ｃ）、図６（ａ）、（ｂ）と同様の工程により、酸化膜付きシリコン基板１０上に、単層グラフェン又は数層グラフェンのグラフェン膜１２を形成し、グラフェン膜１２にチャネル領域１２ｃとソース領域１２ｓとドレイン領域１２ｄを形成する（図２８（ａ））。
一方、例えば、第３実施形態による半導体装置の製造方法における図２５（ａ）、（ｂ）と同様の工程により、金属ホイル６２の両面に多層のグラフェン膜６４ａ、６４ｂを合成する（図２８（ｂ））。
次に、図２８（ａ）に示す、グラフェン膜１２が形成されたシリコン基板１０上に、図２８（ｂ）に示す、グラフェン膜６４ａ、６４ｂが形成された金属ホイル６２を載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する（図２８（ｃ））。
次に、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図２８（ｃ）。
これにより、塩化鉄により金属ホイル６２が除去されて、多層のグラフェン膜６４ａ、６４ｂからなるグラフェン膜６４がシリコン基板１０上に転写されると共に、塩化鉄の分子が多層のグラフェン膜６４ａ、６４ｂの膜中に入り込んでインターカレーションされる（図２９（ａ））。
次に、多層のグラフェン膜６４ａ、６４ｂをパターニングして、ソース領域１２ｓとドレイン領域１２ｄにそれぞれコンタクトするソース電極７０とドレイン電極７２とを形成すると共に、チャネル領域１２ｃを含む領域を開口する（図２９（ｂ））。
次に、全面にゲート絶縁膜７４を形成する（図２９（ｃ））。ゲート絶縁膜７４は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）膜により形成されている。
次に、チャネル領域１２ｃ上にゲート絶縁膜７４を介してゲート電極７６を形成する。ゲート電極７４は、例えば、約５ｎｍ厚のチタン膜上に、約２０ｎｍ厚の金膜が積膜されたＡｕ／Ｔｉ膜により形成されている。
［第５実施形態］
第５実施形態による半導体装置及び半導体装置の製造方法について図３０乃至図３１を用いて説明する。図３０は第５実施形態による半導体装置を示す図であり、図３１及び図３２は第５実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図３０を用いて説明する。
本実施形態の半導体装置は、チャネルに単層ないし数層のグラフェン膜を用いると共に、ソース電極やドレイン電極としてカーボンナノチューブを用いた薄膜トランジスタ（ＴＦＴ：thin film transistor）である。
酸化膜付きシリコン基板１０上に、グラフェン膜１２が形成されている。
酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
グラフェン膜１２は、単層グラフェン又は数層グラフェンにより形成されている。グラフェン膜１２の膜厚は、例えば、０．３ｎｍ〜５．０ｎｍである。
グラフェン膜１２には、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄとが形成されている。
ソース領域１２ｓ、ドレイン領域１２ｄは、ｎ型ＴＦＴでは、ｎ型ドーパントである窒素等がドーピングされ、ｐ型ＴＦＴでは、ｐ型ドーパントであるボロン等がドーピングされている。
グラフェン膜１２上にはゲート絶縁膜８０が形成されている。ゲート絶縁膜８０は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）膜により形成されている。
カーボンナノチューブにより形成されたソース電極８２とドレイン電極８４が、ゲート絶縁膜８０に形成された開口を介して、それぞれ、ソース領域１２ｓとドレイン領域１２ｄにコンタクトしている。
グラフェン膜１２のチャネル領域１２ｃ上には、ゲート絶縁膜８０を介してゲート電極８６が形成されている。
ゲート電極８６は、例えば、約５ｎｍ厚のチタン膜上に、約２０ｎｍ厚の金膜が積膜されたＡｕ／Ｔｉ膜により形成されている。
図３０に示す構成のｐ型ＴＦＴとｎ型ＴＦＴとを用いてＣＭＯＳ構造の半導体装置（図示せず）を形成することができる。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図３１及び図３２を用いて説明する。
まず、例えば、第１実施形態による半導体装置の製造方法の第２の具体例における図５（ａ）、（ｂ）、（ｃ）、図６（ａ）、（ｂ）と同様の工程により、酸化膜付きシリコン基板１０上に、単層グラフェン又は数層グラフェンのグラフェン膜１２を形成し、グラフェン膜１２にチャネル領域１２ｃとソース領域１２ｓとドレイン領域１２ｄを形成する（図３１（ａ））。
次に、グラフェン膜１２が形成されたシリコン基板１０上の全面にゲート絶縁膜８０を形成する（図３１（ｂ））。ゲート絶縁膜８０は、例えば、約３００ｎｍ厚のシリカ（二酸化ケイ素）膜である。
次に、グラフェン膜１２のソース領域１２ｓとドレイン領域１２ｄ上方のゲート絶縁膜８０を開口する（図３１（ｃ））。
次に、全面に、カーボンナノチューブ合成に必要な触媒膜（図示せず）を形成し、リフトオフ等により不要な触媒膜（図示せず）を除去して、ゲート絶縁膜８０の開口部のみに触媒膜（図示せず）を残存させる。その状態でカーボンナノチューブ合成を実施する。
カーボンナノチューブの合成には、例えば、熱ＣＶＤ法により、８５０℃にて、触媒膜としてコバルト／チタン（２ｎｍ／１ｎｍ）を用い、カーボンナノチューブのソース電極８２とドレイン電極８４を合成する。
熱ＣＶＤ法では、例えば、原料としてアセチレンガスを用い、希釈ガスとして水素及びアルゴンを用いる。アルゴンガスの流量は、例えば、４０００ｓｃｃｍであり、水素の流量は、例えば、５００ｓｃｃｍであり、メタンガスの流量は、例えば、５０ｓｃｃｍである。
次に、グラフェン膜１２のソース領域１２ｓとドレイン領域１２ｄにコンタクトするカーボンナノチューブを形成してソース電極８２とドレイン電極８４とする。
次に、グラフェン膜１２のチャネル領域１２ｃ上に、ゲート絶縁膜８０を介してゲート電極８６を形成する。ゲート電極８６は、例えば、約５ｎｍ厚のチタン膜上に、約２０ｎｍ厚の金膜が積膜されたＡｕ／Ｔｉ膜である。
なお、ゲート電極８６として、ソース電極８２やドレイン電極８４と同様にカーボンナノチューブにより形成してもよい。
［第６実施形態］
第６実施形態による半導体装置及び半導体装置の製造方法について図３３乃至図３５を用いて説明する。図３３は第６実施形態による半導体装置を示す図であり、図３４及び図３５は第６実施形態による半導体装置の製造方法を示す工程断面図である。
（半導体装置）
本実施形態による半導体装置について図３３を用いて説明する。
本実施形態の半導体装置は、チャネルにグラフェン膜を用い、電極及び配線にもグラフェン膜を用いた薄膜トランジスタである。
酸化膜付きシリコン基板１０上に、グラフェン膜１２が形成されている。
酸化膜付きシリコン基板１０は、例えば、約３８０μｍ厚のシリコン基板１０ａ上に約９０ｎｍ厚のシリコン酸化膜１０ｂが形成されたものである。
グラフェン膜１２は、数層グラフェン（ＦＬＧ： few layer graphene）、又は、多層グラフェン（multi-layer graphene）により形成されている。グラフェン膜１２の膜厚は、例えば、０．９ｎｍ〜５０ｎｍである。
グラフェン膜１２には、中央のチャネル領域１２ｃの両側にソース領域１２ｓとドレイン領域１２ｄとが形成されている。
ソース領域１２ｓ、ドレイン領域１２ｄは、ｎ型ＴＦＴでは、ｎ型ドーパントである窒素等がドーピングされ、ｐ型ＴＦＴでは、ｐ型ドーパントであるボロン等がドーピングされている。また、ドーパントとしてはガス分子や有機分子を用いることもできる。
グラフェン膜１２のチャネル領域１２ｃ上には、ゲート絶縁膜１８を介してゲート電極９０が形成されている。ゲート絶縁膜１８は、例えば、約５ｎｍ厚のアルミナ（Ａｌ２Ｏ３）膜により形成されている。
グラフェン膜１２のソース領域１２ｓ、ドレイン領域１２ｄには、それぞれ、ソース電極９２とドレイン電極９４とが形成されている。
ゲート電極９０、ソース電極９２、ドレイン電極９４は、多層のグラフェン膜により形成されている。これらゲート電極９０、ソース電極９２、ドレイン電極９４は、それぞれ、電極（図示せず）に接続されている。
図３３に示す構成のｐ型ＴＦＴとｎ型ＴＦＴとを用いて、ＣＭＯＳ構造の薄型の半導体装置（図示せず）を形成することができる。
（半導体装置の製造方法）
本実施形態による半導体装置の製造方法について図３４及び図３５を用いて説明する。
まず、金属ホイル（箔）９６を用意する（図３４（ａ））。金属ホイル９６は、例えば、約１μｍ厚の純度９９％程度のニッケルホイルである。
次に、金属ホイル９６の両面に多層のグラフェン膜９８ａ、９８ｂを合成する（図３４（ｂ））。
例えば、熱ＣＶＤ法により、１０００℃にて、金属ホイル９６の両面に多層のグラフェン膜９８ａ、９８ｂを合成する。熱ＣＶＤ法では、例えば、原料としてメタンガスを用い、希釈ガスとして水素及びアルゴンを用いる。アルゴンガスの流量は、例えば、４０００ｓｃｃｍであり、水素の流量は、例えば、５００ｓｃｃｍであり、メタンガスの流量は、例えば、５０ｓｃｃｍである。
次に、例えば、前述した第１実施形態による半導体装置の製造方法により製造して、別途用意した、グラフェン膜１２とゲート絶縁膜１８が形成された酸化膜付きシリコン基板１０上に、金属ホイル９６の両面に形成された多層のグラフェン膜９８ａ、９８ｂを載置し、例えば、１０−２パスカル以下の圧力で、例えば、１２時間以上、十分に脱気する（図３４（ｃ））。
その後、酸化剤、例えば、無水の塩化鉄（ＦｅＣｌ３）を用いた塩化鉄を含む酸化雰囲気中に、例えば、３１０℃の温度で、例えば、６時間から２４時間の間、載置する（図３４（ｃ）。
これにより、塩化鉄により金属ホイル９６が除去されて、多層のグラフェン膜９８ａ、９８ｂからなるグラフェン膜９８が、酸化膜付きシリコン基板１０上に転写されると共に、塩化鉄の分子が多層のグラフェン膜９８ａ、９８ｂの膜中に入り込んでインターカレーションされる（図３５（ａ））。
次に、多層のグラフェン膜９８ａ、９８ｂからなるグラフェン膜９８をパターニングして、ゲート電極９０、ソース電極９２、ドレイン電極９４を形成する。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、触媒金属膜を除去及び／又はグラフェン膜をインターカレーションするための材料及び条件については、上記実施形態に記載された材料及び条件に限定されない。
例えば、材料としては、塩化鉄（ＦｅＣｌ３）、塩化ニオブ（ＮｂＣｌ５）、塩化銅（ＣｕＣｌ２）、塩化イッテルビウム（ＹｂＣｌ３）、塩化コバルト（ＣｏＣｌ２）等でもよい。
これら材料を用いた場合の条件としては、１０−２Torr以下の真空中で、これら材料の沸点ないしは沸点よりも約１０〜３０％程度低い温度で保持すればよい。なお、塩化鉄（ＦｅＣｌ３）、塩化ニオブ（ＮｂＣｌ５）、塩化銅（ＣｕＣｌ２）、塩化イッテルビウム（ＹｂＣｌ３）、塩化コバルト（ＣｏＣｌ２）の沸点は、それぞれ、３５０℃、２５０℃、１０００℃、７００℃、１０００℃である。
また、材料としては、塩化物だけでなく他の多様な材料でもよい。例えば、昇華性のある他の塩化物、酸化物、硫化物、窒化物でもよい。
また、インターカレーションする材料としては、アルカリ金属、アルカリ土類金属、希土類、ハロゲン等でもよい。
アルカリ金属としては、リチウム、カリウム、ポタシウム、ルビジウム、セシウム等を用い、１０−６Torr以下の超高真空下において、サイズゲッター等の蒸着方法を用いて、試料上に蒸着し、２００℃〜５００℃程度の加熱によりインターカレーションを実施する。
アルカリ土類金属としては、マグネシウム、カルシウム、ストロンチウム、バリウム等を用い、１Pa以下の真空下で、それぞれの沸点、７００℃、８６０℃、８００℃、９００℃程度の温度で保持してインターカレーションを実施する。
希土類としては、サマリウム、ユーロピウム、ツリウム、イッテルビウム等を用い、１０−４Torr以下の真空下で、それぞれの沸点、８５０℃、７４０℃、９５０℃、６３０℃よりも１０〜３０％程度下げた温度で保持してインターカレーションを実施する。
ハロゲンとしては、ヨウ素、臭素等を用いてもよい。例えば、ヨウ素、臭素であれば常温でも気化するために、密閉した容器に液体状のヨウ素ないしは臭素を封入し、同じ容器内にグラフェン膜が形成された基板を保持すればよい。気化したハロゲンガス分子が数日の期間を経てインターカレーションされる。また、より早いインターカレーションを行う場合には、１００℃程度に保持することにより加速することができる。
なお、ハロゲン以外の材料では、触媒金属が除去されないため、その後に塩化鉄を用いた酸化雰囲気により触媒金属を除去する。
また、インターカレーションする材料としては、有機分子でもよい。例えば、Ｆ４ＴＣＮＱ（ＴＦＴＣＮＱ）のようなフッ素化ＴＣＮＱでもよい。条件としては、真空中において３００℃程度で抵抗加熱ないしは電子ビーム蒸着でグラフェン膜状に蒸着してインターカレーションを実施する。
また、他にインターカレーションとして用いられる材料としては、２酸化窒素、チタン、ポタシウム、アンモニア等でもよい。
また、上記実施形態では、グラフェン膜を熱ＣＶＤ法により合成したが、他のＣＶＤ法、例えば、リモートプラズマＣＶＤ法や、プラズマＣＶＤ法によりグラフェン膜を号税してもよい。
また、上記実施形態では、グラフェン膜の原料ガスとしてメタンガスを用いたが、他のガス、例えば、エチレンガス等の炭化水素ガス、エタノール等のアルコール、ベンゼン、アモルファスカーボン等の固体材料を用いてもよい。
また、上記実施形態では、グラフェン膜を合成するための触媒金属として、コバルト、鉄、銅、ニッケルを用いたが、白金、金等の他の金属や、これら金属を少なくともひとつを含む合金、炭化物、酸化物、窒化物等の化合物でもよい。
また、上記実施形態では、触媒金属をスパッタリング法、電子ビーム蒸着法により堆積したが、分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）等の他の方法を用いてもよい。
また、上記実施形態では、透明半導体として酸化亜鉛を用いたが、透明酸化物半導体やボロンナイトライド（ｈ−ＢＮ）や二硫化モリブデン（ＭｏＳ２）等の二次元半導体を用いてもよい。
また、上記実施形態では、グラフェンや透明半導体以外のチャネル材料として、シリコンを用いたが、ゲルマニウム等の４族半導体、ガリウムヒ素やインジウムリン等のＩＩＩ−Ｖ、ＩＩ−ＶＩ化合物半導体、もしくはＩｎＧａＡｓ等の化合物半導体を用いてもよい。
また、上記実施形態では、透明基板やシリコン基板を用いたが、プラスチック等のフレキシブル基板を用いてもよい。
また、上記実施形態では、ソース電極及びドレイン電極として、チタン／金やカーボン材料を用いたが、チタン／パラジウム、パラジウム、チタン／ニッケル、ニッケル、金、コバルト、チタン、ニッケルシリサイド、コバルトシリサイド、ゲルマニウムシリサイド、チタンシリサイド、シリコンカーバイドやこれらの材料を少なくともひとつ含む合金、炭化物、酸化物、窒化物等の化合物でもよい。
また、上記実施形態に記載したグラフェン膜の合成方法における各膜の構成材料や製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
１０…酸化膜付きシリコン基板
１０ａ…シリコン基板
１０ｂ…シリコン酸化膜
１２…グラフェン膜
１２ｃ…チャネル領域
１２ｓ…ソース領域
１２ｄ…ドレイン領域
１４…ソース電極
１６…ドレイン電極
１８…ゲート絶縁膜
２０…ゲート電極
２２…触媒金属膜
３０…透明基板
３２…グラフェン膜
３２ｃ…チャネル領域
３２ｓ…ソース領域
３２ｄ…ドレイン領域
３４…ソース電極
３６…ドレイン電極
３８…ゲート絶縁膜
４０…ゲート電極
４２…触媒金属膜
４４…金属ホイル
４６…酸化膜付きシリコン基板
４６ａ…シリコン基板
４６ｂ…シリコン酸化膜
４８…触媒金属膜
５０…透明基板
５２…半導体膜
５２ｃ…チャネル領域
５２ｓ…ソース領域
５２ｄ…ドレイン領域
５４…ソース電極
５６…ドレイン電極
５８…絶縁膜
６０…ゲート電
６２…金属ホイル
６４…グラフェン膜
６４ａ、６４ｂ…グラフェン膜
７０…ソース電極
７２…ドレイン電極
７４…ゲート絶縁膜
７６…ゲート電極
８０…ゲート絶縁膜
８２…ソース電極
８４…ドレイン電極
８６…ゲート電極
９０…ゲート電極
９２…ソース電極
９４…ドレイン電極
９６…金属ホイル
９８…グラフェン膜
９８ａ、９８ｂ…グラフェン膜

Claims (12)

  1. 箔状の触媒金属膜上にグラフェン膜を合成する工程と、
    前記グラフェン膜が形成された箔状の前記触媒金属膜を基板上に載置する工程と、
    酸化剤による酸化雰囲気下において前記触媒金属膜を除去し、前記グラフェン膜を前記基板上に転写する工程と
    を有することを特徴とするグラフェン膜の製造方法。
  2. 請求項１記載のグラフェン膜の製造方法において、
    箔状の前記触媒金属膜の一方の面に形成された前記グラフェン膜を除去する工程を更に有する
    ことを特徴とするグラフェン膜の製造方法。
  3. 基板上に触媒金属膜を形成する工程と、
    前記触媒金属膜上にグラフェン膜を合成する工程と、
    酸化剤による酸化雰囲気下において前記触媒金属膜を除去し、前記グラフェン膜を前記基板上に転写する工程と、
    前記グラフェン膜が転写された前記基板を他の基板上に載置する工程と、
    酸化剤による酸化雰囲気下において前記基板を除去し、前記グラフェン膜を前記他の基板上に転写する工程と
    を有することを特徴とするグラフェン膜の製造方法。
  4. 請求項１乃至３のいずれか１項に記載のグラフェン膜の製造方法において、
    前記グラフェン膜を前記基板上に転写する工程において、前記グラフェン膜をインターカレーションする
    ことを特徴とするグラフェン膜の製造方法。
  5. 請求項１乃至３のいずれか１項に記載のグラフェン膜の製造方法において、
    前記グラフェン膜をインターカレーションする工程を更に有する
    ことを特徴とするグラフェン膜の製造方法。
  6. 請求項１乃至５のいずれか１項に記載のグラフェン膜の製造方法において、
    前記グラフェン膜を前記基板上に転写する工程を、１０−２パスカル以下に脱気された雰囲気中で行う
    ことを特徴とするグラフェン膜の製造方法。
  7. 請求項１乃至６のいずれか１項に記載のグラフェン膜の製造方法において、
    前記グラフェン膜は、単層ないし数層のグラフェンである
    ことを特徴とするグラフェン膜の製造方法。
  8. 請求項１乃至６のいずれか１項に記載のグラフェン膜の製造方法において、
    前記グラフェン膜は、多層のグラフェンである
    ことを特徴とするグラフェン膜の製造方法。
  9. 請求項１乃至８のいずれか１項に記載のグラフェン膜の製造方法において、
    前記触媒金属膜は、コバルト、鉄、銅、ニッケル、白金、金の金属のいずれか、又は、これら金属の少なくともひとつを含む合金、炭化物、酸化物、窒化物のいずれかを含む
    ことを特徴とするグラフェン膜の製造方法。
  10. 請求項１乃至９のいずれか１項に記載のグラフェン膜の製造方法において、
    前記酸化剤は、塩化鉄、塩化ニオブ、塩化銅、塩化イッテルビウム、塩化コバルト、アルカリ金属、アルカリ土類金属、希土類、ハロゲンのいずれかを含む
    ことを特徴とするグラフェン膜の製造方法。
  11. 請求項１乃至１０のいずれか１項に記載のグラフェン膜の製造方法により、前記グラフェン膜を前記基板上に形成する工程と、
    前記グラフェン膜をパターニングして前記グラフェン膜のチャネルを形成する工程と、
    前記基板上に、前記チャネルに接合されたソース電極及びドレイン電極を形成する工程と、
    前記チャネル上に、ゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、ゲート電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  12. 請求項１乃至１０のいずれか１項に記載のグラフェン膜の製造方法により、前記グラフェン膜を前記基板上に形成する工程と、
    前記グラフェン膜をパターニングして前記グラフェン膜の配線を形成する工程と、
    前記配線に接合する電極を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
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