JP6234606B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6234606B2
JP6234606B2 JP2016555131A JP2016555131A JP6234606B2 JP 6234606 B2 JP6234606 B2 JP 6234606B2 JP 2016555131 A JP2016555131 A JP 2016555131A JP 2016555131 A JP2016555131 A JP 2016555131A JP 6234606 B2 JP6234606 B2 JP 6234606B2
Authority
JP
Japan
Prior art keywords
region
source
resistance control
control region
source resistance
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016555131A
Other languages
English (en)
Other versions
JPWO2016063644A1 (ja
Inventor
英之 八田
英之 八田
三浦　成久
成久 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2016063644A1 publication Critical patent/JPWO2016063644A1/ja
Application granted granted Critical
Publication of JP6234606B2 publication Critical patent/JP6234606B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H01L27/0738—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors in combination with resistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は半導体装置に関するものである。
パワーエレクトロニクス分野で用いられる半導体装置には、金属／絶縁体／半導体接合の電界効果型トランジスタであるＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられるが、半導体装置には、パワーエレクトロニクスへの応用の観点から高信頼性化が求められている。
例えば、ＭＯＳＦＥＴをインバータ回路などに適用して誘導性負荷や抵抗性負荷を動作させているときに、アーム短絡などの負荷短絡が生じて、オン状態のＭＯＳＦＥＴのドレイン電極に電源電圧である高電圧が印加されると、当該ＭＯＳＦＥＴに大電流が流れる状態になる。この状態では、ＭＯＳＦＥＴには定格電流の数倍から数十倍のドレイン電流が誘起され、適切な保護機能を有していなければＭＯＳＦＥＴ素子の破壊に至る。
これを未然に防ぐため、素子破壊が発生する前に過剰なドレイン電流（過電流）を検知し、それに応じてゲート電極へのオフ信号を入力してドレイン電流を遮断する方法がある。この場合、ＭＯＳＦＥＴ素子には負荷短絡等の発生から過電流を検知してゲート電極へのオフ信号入力までの時間以上に渡って、素子の破壊が発生しないロバスト性が求められる。すなわち、半導体装置の高信頼性の一つとして、短絡耐量が優れていることが強く望まれる。なお、短絡耐量は、短絡が生じてから素子破壊に至るまでに要する時間で略定義され、短絡耐量が優れているとは、破壊までの時間が長いことを言う。
特許文献１には、ＭＯＳＦＥＴの短絡耐量を向上させる技術が開示されている。特許文献１のＭＯＳＦＥＴでは、ソース領域が、低抵抗な領域（ソースコンタクト領域、ソースエクステンション領域）と高抵抗な領域（ソース抵抗制御領域）とを含む構成となっている。この構成によれば、負荷短絡時にソース抵抗制御領域を流れる電流による電圧降下が大きくなり、飽和電流値が低下するため、ＭＯＳＦＥＴの短絡耐量が向上する。
特開２０１３−２３９５５４号公報
特許文献１のＭＯＳＦＥＴのソース領域では、低抵抗なソースコンタクト領域とソースエクステンション領域との間に、高抵抗なソース抵抗制御領域が配設された構成となっている。ソース抵抗制御領域の抵抗値は、ソース抵抗制御領域の長さ（ソースコンタクト領域とソースエクステンション領域との間の距離）や不純物濃度を調整することによって調節できる。特許文献１では、ソース抵抗制御領域の長さを大きくしたり、不純物濃度を小さくしたりすることによって、ソース抵抗制御領域を高抵抗化しており、それにより、負荷短絡時にソース抵抗制御領域で有意な電圧降下が生じるようにしている。
ところが、ソース抵抗制御領域を低濃度化すると、ウェル領域とソース抵抗制御領域との間のｐｎ接合により形成される空乏層が、通常動作時のオン状態でもソース抵抗制御領域内へ拡がり、過度なオン抵抗の増加を引き起こすおそれがある。その場合、飽和電流を下げることと引き換えに素子のオン抵抗が増大し、短絡耐量とオン抵抗のトレードオフを十分に改善できない場合がある。また、ソース抵抗制御領域のシート抵抗値の寸法依存性が強くなるため、ＭＯＳＦＥＴのオン抵抗のバラつきが増大することも懸念される。
この問題の解決策としては、ソース抵抗制御領域の深さ（半導体基板表面に垂直な方向の長さ）を大きくすることが考えられるが、ソース抵抗制御領域の深さはウェル領域の深さ以下にする必要があること、また半導体装置製造のスループットの低下を招くことから好ましくない。また、ソース抵抗制御領域の不純物濃度を高めつつソース抵抗制御領域を長くすることは、ＭＯＳＦＥＴのセル幅増加によるチャネル幅密度の低下を招き、結果的にオン抵抗が増加してしまうため、有効な解決策とはいえない。
本発明は以上のような問題を解決するためになされたものであり、オン抵抗を低く維持しつつ、チャネル領域からソース電極までの電圧降下を大きくして短絡耐量を向上させることができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、前記ウェル領域内の表層部に形成された第１導電型のソース領域と、前記ウェル領域に隣接する前記ドリフト層の部分であるＪＦＥＴ領域と、前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、前記ソース領域に接続するソース電極と、前記半導体基板の裏面に形成されたドレイン電極とを備え、前記ソース領域は、前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、前記ソースエクステンション領域と前記ソースコンタクト領域との間に配設されたソース抵抗制御領域とを含み、前記ソース抵抗制御領域は、前記ソースエクステンション領域あるいは前記ソースコンタクト領域よりも第１導電型の不純物濃度が低い低濃度ソース抵抗制御領域と、前記ウェル領域と前記低濃度ソース抵抗制御領域との間に形成され、前記低濃度ソース抵抗制御領域よりも第１導電型の不純物濃度が高い高濃度ソース抵抗制御領域とを含む。
本発明に係る半導体装置によれば、高濃度ソース抵抗制御領域が、ウェル領域とソース抵抗制御領域との間に生じる空乏層の伸びを抑制するため、通常動作時のオン抵抗の過度な増加を抑制しながら、短絡耐量とオン抵抗のトレードオフを改善することができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す縦断面図である。 実施の形態１に係る半導体装置のユニットセルのレイアウトを示す上面図である。 実施の形態１に係る半導体装置のユニットセルのレイアウトの変形例を示す上面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置の製造方法を示す縦断面図である。 実施の形態１に係る半導体装置のソース抵抗制御領域およびウェル領域における不純物濃度分布の数値計算結果を示すグラフである。 図１１に示した素子Ａのソース抵抗制御領域およびウェル領域における｜Ｎｄ−Ｎａ｜分布の数値計算結果を示すグラフである。 図１１に示した素子Ｂのソース抵抗制御領域およびウェル領域における｜Ｎｄ−Ｎａ｜分布の数値計算結果を示すグラフである。 図１１に示した素子Ａのソース領域周辺における不純物濃度分布の数値計算結果を示す図である。 図１１に示した素子Ｂのソース領域周辺における不純物濃度分布の数値計算結果を示す図である。 実施の形態１に係る半導体装置におけるソース抵抗制御領域の長さとオン抵抗との関係を示すグラフである。 実施の形態１に係る半導体装置におけるオン抵抗と短絡耐量との関係を示すグラフである。 実施の形態２に係る半導体装置の構成を示す縦断面図である。 実施の形態２に係る半導体装置の製造方法を説明するための縦断面図である。 実施の形態２に係る半導体装置の変形例を示す縦断面図である。 図２０の半導体装置の製造方法を説明するための縦断面図である。 実施の形態２に係る半導体装置の変形例を示す縦断面図である。 図２２の半導体装置の製造方法を説明するための縦断面図である。 実施の形態３に係る半導体装置の製造方法を示す縦断面図である。 実施の形態３に係る半導体装置の製造方法を示す縦断面図である。 実施の形態３に係る半導体装置の製造方法を示す縦断面図である。 実施の形態３に係る半導体装置の製造方法の変形例を示す縦断面図である。 実施の形態３に係る半導体装置の構成を示す縦断面図である。 実施の形態３に係る半導体装置の変形例を示す縦断面図である。 実施の形態３に係る半導体装置の変形例を示す縦断面図である。 図３０の半導体装置の製造方法を説明するための縦断面図である。 実施の形態４に係る半導体装置の製造方法を示す縦断面図である。 実施の形態４に係る半導体装置の製造方法を示す縦断面図である。 実施の形態４に係る半導体装置の構成を示す縦断面図である。 実施の形態５に係る半導体装置の構成を示す縦断面図である。 実施の形態５に係る半導体装置の製造方法を示す縦断面図である。 実施の形態５に係る半導体装置の製造方法を示す縦断面図である。 実施の形態６に係る半導体装置の製造方法を示す縦断面図である。 実施の形態６に係る半導体装置の構成を示す縦断面図である。 実施の形態６に係る半導体装置の構成を示す縦断面図である。
以下の実施の形態では、不純物の導電型の定義として、「第１導電型」をｎ型、「第２導電型」をｐ型とするが、この定義は逆でもよい。つまり「第１導電型」をｐ型、「第２導電型」をｎ型としてもよい。
また、本明細書では、個々の半導体素子を狭義の意味で「半導体装置」と称しているが、例えば、リードフレーム上に、半導体素子のチップ、当該半導体素子に逆並列に接続するフリーホイールダイオードおよび当該半導体素子のゲート電極に電圧を印加する制御回路と搭載して、一体的に封止して成る半導体モジュール（例えば、インバータモジュールなどのパワーモジュール）も、広義の意味で「半導体装置」に含まれる。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置（ＭＯＳＦＥＴ）の構成を模式的に示す縦断面図であり、ＭＯＳＦＥＴのユニットセルの右側半分の構造を示している。ユニットセルは半導体装置の能動領域に複数個形成される。つまり、図１は、半導体装置の能動領域の任意の位置の断面を示しており、能動領域の外側に設けられる終端領域を含んでいない。
図１に示すように、実施の形態１のＭＯＳＦＥＴは、第１導電型の半導体基板１ａと、その表面上にエピタキシャル成長させた第１導電型のドリフト層２（炭化珪素半導体層）とから成るエピタキシャル基板を用いて形成されている。半導体基板およびエピタキシャル成長層の材料としては炭化珪素の他、珪素や珪素に比べてバンドギャップの大きいワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。
ドリフト層２の表層部には、第２導電型のウェル領域２０が選択的に形成されている。ドリフト層２の表層部におけるウェル領域２０に隣接する部分１１は「ＪＦＥＴ領域」と呼ばれる。
ウェル領域２０の表層部には、第１導電型のソース領域１２が選択的に形成されている。ウェル領域２０におけるソース領域１２とＪＦＥＴ領域１１との間の部分はＭＯＳＦＥＴがオンするときにチャネルが形成される領域であり、「チャネル領域」と呼ばれる。
図１に示すように、ソース領域１２は、いずれも第１導電型のソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５から成っている。ソースコンタクト領域１２ａは、当該ソースコンタクト領域１２ａとオーミック接続するオーミック電極４０を介してソース電極４１に接続されている。ソース抵抗制御領域１５は、ソースコンタクト領域１２ａの外側を囲むように形成されている。ソースエクステンション領域１２ｂは、ソース抵抗制御領域１５の外側を囲むように形成されている。ソースエクステンション領域１２ｂはソース領域１２の最外周部であり、チャネル領域に隣接している。
ソース抵抗制御領域１５は、互いに不純物濃度が異なる低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとを含んでいる。高濃度ソース抵抗制御領域１５ｂは、低濃度ソース抵抗制御領域１５ａとウェル領域２０との間の部分、すなわちソース抵抗制御領域１５におけるウェル領域２０との境界部分に配設されている。低濃度ソース抵抗制御領域１５ａの不純物濃度は、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂの不純物濃度よりも低く設定されている。高濃度ソース抵抗制御領域１５ｂの不純物濃度は、低濃度ソース抵抗制御領域１５ａの不純物濃度よりも高く、且つ、ソースコンタクト領域１２ａあるいはソースエクステンション領域１２ｂの不純物濃度よりも低濃度またはそれと同等に設定されている。
低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂにおける第１導電型の不純物濃度分布は、ソースエクステンション領域１２ｂからソースコンタクト領域１２ａに向かう方向に均一であることが好ましい。その場合、ソース抵抗制御領域１５で実現されるソース抵抗の設計値に対する制御性が増し、製造上のロバスト性が向上する。
ソースコンタクト領域１２ａの不純物濃度とソースエクステンション領域１２ｂの不純物濃度は同程度でよい。後述するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂは、同時に形成することができ、その場合、両者は同じ不純物濃度分布を持つことになる。
ソースコンタクト領域１２ａの内側には、第２導電型のウェルコンタクト領域２５が形成されている。ウェルコンタクト領域２５の深さ（半導体基板１ａ表面に垂直な方向の長さ）は、ソースコンタクト領域１２ａの深さよりも大きい。つまり、ウェルコンタクト領域２５は、ソースコンタクト領域１２ａを貫通してウェル領域２０に達するように形成されている。また、ウェルコンタクト領域２５は、オーミック電極４０を介してソース電極４１に接続している。よって、ソース電極４１は、ソースコンタクト領域１２ａと電気的に接続されるだけでなく、ウェル領域２０にも電気的に接続される。
ドリフト層２の表面上にはゲート絶縁膜３０が形成されており、ゲート絶縁膜３０の上にゲート電極３５が形成されている。ゲート電極３５は、ソースエクステンション領域１２ｂ、ウェル領域２０（チャネル領域）およびＪＦＥＴ領域１１に跨がるように延在する。ソース領域１２を構成するソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５のうち、ソースエクステンション領域１２ｂのみが、ゲート絶縁膜３０およびゲート電極３５と共にＭＯＳ構造を形成している。
ゲート電極３５の上には層間絶縁膜３２が形成されている。ソース電極４１は、層間絶縁膜３２上に形成されている。層間絶縁膜３２およびゲート絶縁膜３０には、ソース電極４１をソースコンタクト領域１２ａおよびウェルコンタクト領域２５に接続させるためのコンタクトホールが形成されており、当該コンタクトホールの底部にオーミック電極４０が形成されている。
半導体基板１ａの裏面側には、半導体基板１ａとオーミック接続するオーミック電極４２を介して、ドレイン電極４３が形成されている。
図２は、ＭＯＳＦＥＴのユニットセル１０の最表面部の平面構造を模式的に示す図である。図２のように、ウェル領域２０の中心部にウェルコンタクト領域２５が形成されている。また、ウェルコンタクト領域２５の外側にソースコンタクト領域１２ａが形成され、ソースコンタクト領域１２ａの外側にソース抵抗制御領域１５が形成され、低濃度ソース抵抗制御領域１５ａの外側にソースエクステンション領域１２ｂが形成されている。また、ソースエクステンション領域１２ｂの外側のウェル領域２０の部分がチャネル領域である。図２では示されていないが、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂを含んでいる。
図２には、オーミック電極４０の形成領域（コンタクトホールの形成領域）が示されている。オーミック電極４０は、ソース領域１２を構成するソースコンタクト領域１２ａ、ソース抵抗制御領域１５およびソースエクステンション領域１２ｂのうち、ソースコンタクト領域１２ａのみに接触する。よって、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５およびソースエクステンション領域１２ｂは、オーミック電極４０とチャネル領域との間に直列接続されることになる。なお、ソースコンタクト領域１２ａは、不純物濃度が高く、オーミック電極４０との間でコンタクト抵抗の低いオーミック接触を実現している。
ＭＯＳＦＥＴのオン動作時もしくは負荷短絡時において、ドレイン電極４３からドリフト層２に流れ込むドレイン電流（オン電流）は、ＪＦＥＴ領域１１およびウェル領域２０の表面部（チャネル領域）に形成されたチャネル領域を通り、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５およびソースコンタクト領域１２ａを通ってオーミック電極４０からソース電極４１へと抜けて流れる。
なお、図２では、四角形の平面構造を有するユニットセル１０を示したが、ユニットセル１０の形状は任意でよく、例えば六角形や八角形、円形などでもよい。またＭＯＳＦＥＴは複数のユニットセル１０から成るセル構造でなくてもよく、図３に示すような櫛形の構造であってもよい。一般的に、櫛形構造は形成が容易であるが、セル構造に比べてチャネル幅密度が低いため、素子のオン抵抗が比較的高くなる。
次に、実施の形態１に係る半導体装置（ＭＯＳＦＥＴ）の製造方法を説明する。図４〜図９は、当該製造方法を説明するための工程図であり、図１に示した領域、すなわちユニットセル１０の右側半分が形成される領域の縦断面を示している。
まず、第１導電型の炭化珪素からなる半導体基板１ａを用意する。既に述べたとおり、半導体基板１ａには珪素の他、珪素に比べてバンドギャップの大きいワイドバンドギャップ半導体を用いてもよい。ワイドバンドギャップ半導体としては、炭化珪素の他、例えば窒化ガリウム、窒化アルミニューム、ダイヤモンド等がある。半導体基板１ａの面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、或いは傾斜していなくてもよい。半導体基板１ａの厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。
続いて、半導体基板１ａ上に、エピタキシャル結晶成長により、第１導電型のドリフト層２を形成する。ドリフト層２の第１導電型の不純物濃度は１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３程度とし、その厚みは３μｍ〜２００μｍとした。
ドリフト層２の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、意図的に、例えば表面近傍で不純物濃度を高くしてもよいし、逆に低くしてもよい。ドリフト層２の表面近傍の不純物濃度を高くした場合、後に形成するＪＦＥＴ領域１１の抵抗を低減する効果や、チャネル移動度が向上する効果が得られる他、素子のしきい値電圧を低く設定することができる。また、それを低くした場合、素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減され、素子の信頼性が向上する他、素子のしきい値電圧を高く設定することができる。
その後、図４のように、写真製版処理により加工した注入マスク１００ａ（例えばレジストやシリコン酸化膜）を形成し、それを用いた選択的なイオン注入により、第２導電型のウェル領域２０を形成する。イオン注入時には、半導体基板１ａは１００℃〜８００℃で加熱されることが好ましいが、加熱されていなくてもよい。また、イオン注入する不純物（ドーパント）は、第１導電型の不純物としては窒素やリンが好適であり、第２導電型の不純物としてはアルミニュームや硼素が好適である。
ウェル領域２０の底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ〜２．０μｍ程度とする。また、ウェル領域２０の最大不純物濃度はドリフト層２の表面近傍の不純物濃度を超え、例えば１×１０１５ｃｍ−３〜１×１０１９ｃｍ−３の範囲内に設定される。但し、ドリフト層２の最表面近傍に限っては、チャネル領域の導電性を高めるために、ウェル領域２０の第２導電型の不純物濃度がドリフト層２の第１導電型の不純物濃度を下回るようにしてもよい。
次に、図５のように、写真製版処理により加工した注入マスク１００ｂ（レジストまたはシリコン酸化膜）を用いた選択的なイオン注入により、第１導電型のソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂを形成する。
注入マスク１００ｂが、ソースコンタクト領域１２ａの形成領域とソースエクステンション領域１２ｂの形成領域のそれぞれに個別の開口を有することで、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとが離間して形成される。注入マスク１００ｂにおける、ソースコンタクト領域１２ａの形成領域の開口とソースエクステンション領域１２ｂの形成領域の開口との間の距離によって、この後形成されるソース抵抗制御領域１５の長さＬＮ０が規定される。ＬＮ０は、例えば０．１μｍ〜１０μｍであるが、ユニットセル１０のセルピッチを過剰に大きくせずに、チャネル幅密度の低下を抑える上で、０．１μｍ〜３μｍの範囲が有効である。
ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂの底の深さは、ウェル領域２０の底を超えないように設定される。またソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂの不純物濃度は、それらの各領域内でウェル領域２０の不純物濃度を超えており、例えばその最大不純物濃度は１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３程度に設定される。
このようにソースコンタクト領域１２ａとソースエクステンション領域１２ｂとを、同時に形成すると、形成が容易である他、工程数の削減による製造コストの低減にも寄与できる。
次に、図６のように、写真製版処理により加工した注入マスク１００ｃ（例えばレジスト）を用いた選択的なイオン注入により、第１導電型のソース抵抗制御領域１５（低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂ）を形成する。
図６では、ソース抵抗制御領域１５をソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂにオーバーラップさせて形成しているが、それらはいずれも同じ導電型（第１導電型）の領域であるので、図７以降の工程図では、ソース抵抗制御領域１５はソースエクステンション領域１２ｂとソースコンタクト領域１２ａの間のみに図示する。また、ソース抵抗制御領域１５の長さは、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの離間距離として定義される。
低濃度ソース抵抗制御領域１５ａは、ソースコンタクト領域１２ａあるいはソースエクステンション領域１２ｂに比べて、不純物濃度が好ましくは１桁以上低くなるように形成される。高濃度ソース抵抗制御領域１５ｂは、低濃度ソース抵抗制御領域１５ａよりも、不純物濃度が好ましくは１桁以上高くなるように形成される。
低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂの厚さ（ドリフト層２の深さ方向の長さ）は、それぞれ０．１μｍ〜３．０μｍ程度あればよい。また、ソース抵抗制御領域１５の長さは、０．１μｍ〜５μｍ程度あればよい。
高濃度ソース抵抗制御領域１５ｂの厚さが、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さと同程度、あるいはそれよりも小さい場合、次のような効果が得られる。通常動作時のオン状態（以下「通常のオン状態」という）のときには、空乏層が低濃度ソース抵抗制御領域１５ａ内へ拡がることが制限され、ＭＯＳＦＥＴのオン抵抗の増加が抑制される。また、負荷短絡時には、低濃度ソース抵抗制御領域１５ａに生じる電圧降下によって飽和電流が低減されるため、ＭＯＳＦＥＴの短絡耐量が向上する。その結果、短絡耐量とオン抵抗のトレードオフが改善する。
一方、高濃度ソース抵抗制御領域１５ｂの厚さが、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さよりも大きい場合（高濃度ソース抵抗制御領域１５ｂが完全に空乏化していない場合）には、次のような効果が得られる。負荷短絡時には、ソース抵抗制御領域１５に生じる電圧降下によって、ソース抵抗制御領域１５とウェル領域２０との間に逆バイアスが印加され、空乏層が拡がる。この空乏層の広がりによって電流の経路が狭窄され、ソース抵抗制御領域１５の抵抗がより大きくなる効果、すなわち抵抗変調効果が得られる。
高濃度ソース抵抗制御領域１５ｂが、当該高濃度ソース抵抗制御領域１５ｂに比べてある程度不純物濃度が高いウェル領域２０と接している場合、ソース抵抗制御領域１５における抵抗変調効果は、高濃度ソース抵抗制御領域１５ｂの不純物濃度が高いほど大きくなる。よって、高濃度ソース抵抗制御領域１５ｂが完全に空乏化していない条件下では、高濃度ソース抵抗制御領域１５ｂの不純物濃度を高くすることによって、ソース抵抗制御領域１５における抵抗変調効果を大きくすることができる。なお、抵抗変調効果が大きいソース抵抗制御領域１５を形成する場合、高濃度ソース抵抗制御領域１５ｂの厚さは、通常のオン状態で完全に空乏化しない範囲で、できる限り小さいことが好ましい。
また、低濃度ソース抵抗制御領域１５ａの導電型は、ウェル領域２０にイオン注入された不純物により、第２導電型になっていてもよい。
負荷短絡時に、ソース抵抗制御領域１５とウェル領域２０との間に生じる空乏層を、より効果的にソース抵抗制御領域１５内へ拡げるためには、ソース抵抗制御領域１５がウェル領域２０の不純物濃度が高い部分と接することが望ましい。同じ厚さを有し、同じ抵抗値を示すソース抵抗制御領域１５を形成する場合、高濃度なウェル領域２０と接することで、高濃度ソース抵抗制御領域１５ｂをより高濃度にすることができる。その結果、負荷短絡時の抵抗変調効果が大きなソース抵抗制御領域１５を得ることができる。例えば、ウェル領域２０の不純物濃度分布が、深さ方向にレトログレードプロファイルを有する場合、高濃度ソース抵抗制御領域１５ｂとウェル領域２０がより深い位置で接することで、負荷短絡時の抵抗変調効果が大きなソース抵抗制御領域１５が得られる。
なお、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂは、１段のイオン注入によって一度に形成してもよいし、多段注入により形成してもよい。また、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂの深さ方向の不純物濃度分布は、レトログレードプロファイルとなってもよいし、２段以上の階段状のプロファイルとなっていてもよい。
高濃度ソース抵抗制御領域１５ｂを形成する深さに関して、図６では、高濃度ソース抵抗制御領域１５ｂの下端が、ソースコンタクト領域１２ａあるいはソースエクステンション領域１２ｂの深さより浅くなるようにした例を示している。しかし、高濃度ソース抵抗制御領域１５ｂの上端と下端の間に、ソースコンタクト領域１２ａあるいはソースエクステンション領域１２ｂの下端が位置するようにしてもよい。また、高濃度ソース抵抗制御領域１５ｂの上端が、ソースコンタクト領域１２ａあるいはソースエクステンション領域１２ｂの下端より深くい位置になるようにしてもよい。
本願発明では、ソース領域１２内に第１導電型の不純物濃度が低い低濃度ソース抵抗制御領域１５ａを挿入することにより、意図的にソース領域１２の抵抗を制御された形で増加させ、特にＭＯＳＦＥＴのオン抵抗程度からそれ以上の変調効果を得ている。一方、ソースコンタクト領域１２ａ及びソースエクステンション領域１２ｂは、ＭＯＳＦＥＴの寄生抵抗の低減、さらにはオーミック電極４０とのコンタクト抵抗の低減を図るために、第１導電型の不純物濃度を高めてシート抵抗を下げている。
ソース抵抗制御領域１５を形成した後、図７のように、写真製版処理により加工した注入マスク１００ｄを用いた選択的なイオン注入により、第２導電型のウェルコンタクト領域２５を形成する。ウェルコンタクト領域２５は、その底が第２導電型のウェル領域２０に達するように形成される。また、ウェルコンタクト領域２５は、ウェル領域２０とソース電極４１との間の良好な接続を得るために、ウェル領域２０よりも第２導電型の不純物濃度が高く設定される。このイオン注入は、１５０℃以上の基板温度で実行されることが望ましい。そうすることで、シート抵抗の低いウェルコンタクト領域２５を形成できる。
その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。この熱処理時では、ドリフト層２の表面を炭素からなる膜で覆った状態、若しくは、ドリフト層２の表面、半導体基板１ａの裏面、並びに半導体基板１ａ及びドリフト層２の各端面を炭素からなる膜で覆った状態で行ってもよい。それにより、熱処理時における装置内の残留水分や残留酸素との反応によるエッチングでドリフト層２の表面が荒れることを抑止できる。
続いて、熱酸化によりドリフト層２の表面にシリコン酸化膜（犠牲酸化膜）を形成し、フッ酸により当該酸化膜を除去することにより、表面の加工ダメージ層を除去して清浄な面を得る。そして、ＣＶＤ（Chemical Vapor Deposition）法などによりドリフト層２上にシリコン酸化膜を形成し、当該シリコン酸化膜に対して能動領域７上を開口するパターニングを行うことにより、能動領域７の外側の領域にフィールド酸化膜（不図示）を形成する。フィールド酸化膜の厚さは、０．５μｍ〜２μｍあればよい。
次に、ドリフト層２の表面上にシリコン酸化膜のゲート絶縁膜３０を形成する。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法や堆積法が挙げられる。また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯやＮ２Ｏなど）雰囲気やアンモニア雰囲気での熱処理や、不活性ガス（アルゴンなど）雰囲気での熱処理を行ってもよい。
そして、ゲート絶縁膜３０上に多結晶シリコンや多結晶炭化珪素をＣＶＤ法により堆積し、写真製版処理およびエッチングによるパターニングを行うことにより、ゲート電極３５を形成する。その結果、図８に示す構造が得られる。
ゲート電極３５に用いる多結晶シリコンや多結晶炭化珪素は、リンや硼素やアルミニュームなどを含み、第１導電型もしくは第２導電型の低シート抵抗を有するものであることが望ましい。多結晶シリコンや多結晶炭化珪素に含ませるリンや硼素やアルミニュームは、その成膜中に取り込ませてもよいし、成膜後にイオン注入して活性化熱処理を行ってもよい。さらに、ゲート電極３５の材料は、金属や金属間化合物またはそれらの多層膜であってもよい。
次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２を形成する。そして、例えばドライエッチング法により、ソース電極４１をソースコンタクト領域１２ａおよびウェルコンタクト領域２５に接続させるためのコンタクトホール（ソースコンタクトホール）を、層間絶縁膜３２に形成する。また、不図示の領域において、ゲート配線をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）を、層間絶縁膜３２に形成する。ソースコンタクトホールとゲートコンタクトホールは、同じエッチング工程で同時に形成してもよい。それにより、プロセス工程が簡略化され、製造コストを削減できる。
続いて、ソースコンタクトホールの底に露出したドリフト層２の表面にオーミック電極４０を形成する。オーミック電極４０は、ソースコンタクト領域１２ａおよびウェルコンタクト領域２５とのオーミック接触を実現する。ドリフト層２が炭化珪素である場合のオーミック電極４０の形成方法としては、ソースコンタクト内を含むドリフト層２の全面にＮｉを主成分とする金属膜を成膜し、６００〜１１００℃の熱処理により金属膜を炭化珪素と反応させてオーミック電極４０となるシリサイド膜を形成し、その後、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する、という方法が挙げられる。層間絶縁膜３２上に残留した金属膜を除去した後に、再度熱処理を行ってもよい。この場合は、先の熱処理よりも高温で行うことで、さらにコンタクト抵抗のより低いオーミック接触が形成される。
なお、オーミック電極４０の形成工程よりも前にゲートコンタクトホール（不図示）を形成していたならば、当該ゲートコンタクトホールの底にもシリサイドからなるオーミック電極が形成される。オーミック電極４０の形成工程よりも前にゲートコンタクトホールを形成していない場合には、オーミック電極４０を形成した後で、層間絶縁膜３２にゲートコンタクトホールを形成するためのエッチングを行う。
オーミック電極４０は、その全体が同一の金属間化合物からなっていてもよいし、第２導電型領域に接続する部分と第１導電型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。オーミック電極４０が第１導電型のソースコンタクト領域１２ａに対して十分低いオーミックコンタクト抵抗を有することがＭＯＳＦＥＴのオン抵抗低減に重要である。一方、オーミック電極４０が第２導電型のウェルコンタクト領域２５に対して十分低いオーミックコンタクト抵抗を有することは、ウェル領域２０のアース電位への固定や、ＭＯＳＦＥＴに内蔵されるボディーダイオードの順方向特性改善の観点から好ましい。オーミック電極４０において第２導電型領域に接続する部分と第１導電型領域に接続する部分を作り分けることにより、この両方を実現できる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。
また、ドリフト層２上にオーミック電極４０を形成する過程で、半導体基板１ａの裏面にも、同様の手法でオーミック電極４２となるシリサイド膜を形成する。オーミック電極４２は半導体基板１ａにオーミック接触し、この後形成するドレイン電極４３と半導体基板１ａとの間で良好な接続を実現する。
続いて、スパッタ法や蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソース電極４１を形成する。ゲート電極３５に接続させる不図示のゲート配線も、ソース電極４１と同じ金属膜を用いて形成される。上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金膜などが考えられる。さらに、半導体基板１ａの裏面のオーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜を形成してドレイン電極４３を形成することにより、図９に示される構成のＭＯＳＦＥＴが完成する。
図示は省略するが、形成されたＭＯＳＦＥＴ上は、シリコン窒化膜やポリイミドなどの保護膜で覆っていてもよい。この保護膜には、ソース電極４１およびゲート配線に外部の制御回路を接続させるための開口が設けられる。つまり、保護膜の開口に露出したソース電極４１の部分、および、保護膜の開口に露出したゲート配線の部分は、それぞれ外部接続のためのパッドとして用いられる。
さらに、保護膜を形成した後に、半導体基板１ａを裏面側から研削して１００μｍ程度の厚みまで薄板化してもよい。この場合は、半導体基板１ａの薄板化後に研削面の清浄化を行い、裏面全面にＮｉを主とした金属膜を成膜した後に、レーザーアニールなどの局所加熱法によって半導体基板１ａの裏面にシリサイド膜を形成することで、オーミック電極４２を形成する。そして上記の工程と同様に、オーミック電極４２上に、ＴｉやＮｉやＡｇやＡｕなどの金属膜から成るドレイン電極４３を形成する。
本実施の形態では、本発明が適用される半導体装置の例として、ＭＯＳＦＥＴを示したが、図１０に示すように、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂが用いられるＩＧＢＴに対しても適用可能である。ＩＧＢＴにおいては、ソース領域１２は「エミッタ領域」、ウェル領域２０は「ベース領域」、半導体基板１ｂは「コレクタ領域」となる。エミッタ領域（ソース領域１２）内に、高抵抗な抵抗制御領域（ソース抵抗制御領域１５）を設けることにより、エミッタ抵抗を高くすることができるため、エミッタ領域（ソース領域１２）、ベース領域（ウェル領域２０）およびドリフト層２からなる寄生トランジスタにおける電流利得を小さくすることができ、その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果が得られる。
実施の形態１によれば、ウェル領域２０のチャネル領域から、オーミック電極４０およびソース電極４１に至る経路に、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂとは異なる工程で形成されるソース抵抗制御領域１５が直列に挿入されるので、例えば低濃度ソース抵抗制御領域１５ａの不純物濃度を変化させることにより、実効的なソース抵抗を変化させることができる。
短絡耐量の大きさに影響を及ぼすドレイン飽和電流は、チャネルに印加されるゲート／ソース間電圧の２乗に比例するが、本発明のように有意なソース抵抗が存在する場合、実効的なゲート／ソース間電圧は、ソース抵抗とドレイン電流の積の分だけ減じたものとなる。そのため、ソース抵抗を大きくすれば、飽和電流は小さくなり、短絡耐量を高くできる。
しかし、ソース抵抗を大きくし過ぎると、通常のオン状態において導通損失を増大させることになり、好ましくない。さらに、従来のＭＯＳＦＥＴのように、ソース領域における第１導電型の不純物濃度が横方向に略一様である場合、ソース抵抗を高くすると、ソース領域とソースパッド（オーミック電極）とのコンタクト抵抗が増大することになり、素子の損失がさらに増大する。本発明では、ソース電極４１に接続するオーミック電極４０は、低抵抗なソースコンタクト領域１２ａにのみ接触し、高抵抗な低濃度ソース抵抗制御領域１５ａとは接触しない。よって、オーミック電極４０とソース領域１２とのコンタクト抵抗を低く維持される。従って、オン抵抗の過大な増大を抑えつつ、飽和電流が小さくなるようにソース抵抗を設計することができる。
ところで、実施の形態１では、ソースエクステンション領域１２ｂはソースコンタクト領域１２ａと同じ第１導電型の不純物濃度分布を有し、低シート抵抗である。一般に、チャネル領域のソース側の端部は、その直上にゲート絶縁膜３０およびゲート電極３５を有し、さらに該端部はゲート電極３５の端部よりも内側に設置されて、ゲート電極３５とオーバーラップしていることが、チャネル領域とのつなぎ抵抗を低減させるために必要である。
また、ＭＯＳ構造を有する炭化珪素半導体装置の作製においては、従来の珪素を用いた半導体装置の作製で広く適用されているような、ゲート電極を形成後にソース領域の形成の注入と活性化アニールを行う自己整合的なプロセスが適用できないため、ソース領域とゲート電極の各パターニング時の写真製版処理における合わせずれに対する十分なマージンを持って設置される。
従って、ソース領域において、ゲート電極とオーバーラップする領域はオン動作時にはキャリアがＭＯＳ界面に蓄積されて低抵抗となるが、ゲート電極とオーバーラップしていない領域は、シート抵抗そのものがソース抵抗に影響を及ぼす。よって、飽和電流低減を目的としてソース領域の全体を高シート抵抗化すると、ゲート電極とオーバーラップしていない部分の長さが飽和電流の大きさに寄与することになる。ソース領域におけるゲート電極とオーバーラップしていない部分の長さは、ゲート電極との位置合わせ精度に依存するので、ユニットセル内においてソース抵抗のバラツキが生じる場合がある（ゲート電極とオーバーラップしていない部分が短くなるとソース抵抗は減少し、ゲート電極とオーバーラップしていない部分が長くなるとソース抵抗は増加する）。ソース抵抗の大きさは、チャネル領域に印加される実効的なゲート電圧に影響するため、ソース抵抗にバラツキがあると、ユニットセル内で飽和電流値のアンバランスを招き、好ましくない。
本実施の形態では、ゲート電極３５とオーバーラップするソースエクステンション領域１２ｂは、実効的なゲート電圧低減への影響が少ない程度にシート抵抗が低く設定されている。また、ソース抵抗制御領域１５はゲート電極３５とオーバーラップさせていない。ソース抵抗制御領域１５の長さすなわちソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間隔は、一度の写真製版処理で形成される注入マスク１００ｂの幅（図５に示す長さＬＮ０）で決定され、位置合わせ精度に依存しない。従って、飽和電流のユニットセル１０内におけるアンバランスが生じることを防止できる。
また、特に炭化珪素を用いたＭＯＳ構造を有する素子においては、注入不純物量が大きい領域に例えば熱酸化を施すと、注入していない領域に比べて酸化速度が増加する増速酸化が起こることが知られている。実施の形態１では、シート抵抗が小さい、すなわち注入不純物量が多いソースエクステンション領域１２ｂがゲート電極３５端部でＭＯＳ構造を形成するため、ゲート絶縁膜３０を熱酸化で形成した場合に、その部分の酸化膜厚を大きくできる。その結果、ゲート電極３５端部でのゲート電界を弱め、より高い信頼性の素子が形成される。このことも、低濃度ソース抵抗制御領域１５ａをゲート電極３５とオーバーラップさせていない理由の一つである。
実施の形態１に係る半導体装置によれば、ソース領域１２が、ソース電極４１に接続するオーミック電極４０に接触するソースコンタクト領域１２ａと、チャネル領域に隣接するソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５とが直列に接続した構造を有するため、ソース抵抗制御領域１５のシート抵抗に応じたソース抵抗によって、飽和電流を制御することができる。さらに、低濃度ソース抵抗制御領域１５ａの下に形成された高濃度ソース抵抗制御領域１５ｂにより、通常のオン状態のときウェル領域２０との間に生じる空乏層の伸びを抑制しつつ、短絡時の抵抗変調効果を大きくでき、負荷短絡時の飽和電流をさらに低減させることができる。
図１１は、本実施の形態に係る炭化珪素ＭＯＳＦＥＴのウェル領域２０、ソース抵抗制御領域１５をいずれもイオン注入法で形成した場合における、ウェル領域２０およびソース抵抗制御領域１５の不純物濃度分布の数値計算結果を示すグラフである。図１１のグラフの横軸は、ドリフト層２の表面からの深さである。ここでは、第１導電型不純物として窒素（Ｎ）を用い、第２導電型不純物としてアルミニューム（Ａｌ）を用いた例を示している。
図１１において、実線のグラフは、ウェル領域２０に注入された第２導電型不純物（Ａｌ）の濃度分布である。破線のグラフは、ソース抵抗制御領域１５を低濃度ソース抵抗制御領域１５ａのみで構成したＭＯＳＦＥＴ（素子Ａ）における第１導電型不純物（Ｎ）の濃度分布である。点線のグラフは、ソース抵抗制御領域１５を低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとで構成した本発明に係るＭＯＳＦＥＴ（素子Ｂ）における第１導電型不純物（Ｎ）の濃度分布である。第１導電型の不純物（Ｎ）の濃度が第２導電型の不純物（Ａｌ）の濃度よりも高い領域が、ソース抵抗制御領域１５に相当する。
図１２は、図１１で示した素子Ａにおける、ドナー濃度Ｎａとアクセプタ濃度Ｎｄの差分の絶対値の分布（｜Ｎｄ−Ｎａ｜分布）を示している。また、図１３は、図１１で示した素子Ｂにおける、ドナー濃度Ｎａとアクセプタ濃度Ｎｄの差分の絶対値の分布を示している。素子Ｂでは、ソース抵抗制御領域１５とウェル領域２０との界面に、高濃度ソース抵抗制御領域１５ｂに相当するドナー濃度の高い領域が存在することが分かる。
図１４は、図１１で示した素子Ａにおける、通常のオン状態を模擬した不純物濃度のシミュレーション結果である。白線が空乏層の輪郭に対応している。素子Ａでは、通常のオン状態であっても、空乏層が低濃度ソース抵抗制御領域１５ａ内に深く侵入して電流経路が狭窄され、オン抵抗が増加していることが分かる。
図１５は、図１１で示した素子Ｂにおける、通常のオン状態を模擬した不純物濃度のシミュレーション結果である。素子Ｂでは、低濃度ソース抵抗制御領域１５ａ内への空乏層の伸びが低減されていることが分かる。このように、高濃度ソース抵抗制御領域１５ｂは、通常のオン状態での電流経路の狭窄を抑制し、過度なオン抵抗の増加を抑える効果を奏する。
また、本発明者は、図１１で示した不純物濃度分布を有する素子Ａおよび素子Ｂ（炭化珪素ＭＯＳＦＥＴ）を実際に試作し、ソース抵抗制御領域１５の長さと通常のオン状態でのオン抵抗との関係を測定した。図１６は、その測定結果を示すグラフである。素子Ａでは、通常のオン状態でも電流経路が狭窄されるため、ソース抵抗制御領域長を長くすると急激にオン抵抗が増加する。それに対し、素子Ｂでは、電流経路の狭窄が抑制されているため、オン抵抗のソース抵抗制御領域１５の長さに対する依存性が緩和されていることが確認できる。
さらに、本発明者は、試作した素子Ａおよび素子Ｂにおけるオン抵抗と短絡耐量との関係を測定した。図１７は、その測定結果を示すグラフである。オン抵抗が大きくなると、ソース抵抗制御領域１５に生じる電圧降下によって実効的なゲート電圧が小さくなるため短絡大量は増加するが、素子Ａでは、通常のオン状態でもオン抵抗が増大することから、短絡耐量とオン抵抗とのトレードオフは効果的に改善されない。一方、素子Ｂでは、通常のオン状態でのオン抵抗の増加が制御されているため、素子Ａに比べ、短絡耐量とオン抵抗とのトレードオフが効果的に改善されていることが確認できる。
＜実施の形態２＞
図１８は、実施の形態２に係る半導体装置（ＭＯＳＦＥＴ）の構成を模式的に示す縦断面図である。図１８において、図１に示したものと同様の機能を有する要素には同一符号を付してあるので、ここではそれらの説明は省略する。
実施の形態２に係るＭＯＳＦＥＴにおいても、ソース領域１２は、ソースコンタクト領域１２ａと、ソースエクステンション領域１２ｂと、その間のソース抵抗制御領域１５とから構成される。また、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａと、高濃度ソース抵抗制御領域１５ｂとから構成される。但し、図１８に示すように、ソース抵抗制御領域１５は、ドリフト層２の内部ではなく、ドリフト層２の表面上に形成されている。
以下、実施の形態２に係る半導体装置（ＭＯＳＦＥＴ）の製造方法を説明する。
まず、半導体基板１ａ上にドリフト層２を形成し、実施の形態１で図４および図５を用いて説明した工程と同様の手法により、ドリフト層２に、ウェル領域２０、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂを形成する。そして、図７を用いて説明した工程と同様の手法により、ウェルコンタクト領域２５を形成する。
その後、ドリフト層２に注入した不純物を電気的に活性化させるための熱処理を行う。この熱処理は、アルゴン又は窒素等の不活性ガス雰囲気、若しくは、真空中で、１５００℃〜２２００℃の温度、０．５分〜６０分の時間で行うとよい。
次に、ドリフト層２上に第１導電型の炭化珪素をエピタキシャル成長させ、高濃度ソース抵抗制御領域１５ｂの材料としてのエピタキシャル成長層を形成する。このエピタキシャル成長層の厚さは、０．０５μｍ〜０．５μｍあればよく、第１導電型の不純物濃度は例えば１×１０１７ｃｍ−３〜１×１０２０ｃｍ−３程度とする。
高濃度ソース抵抗制御領域１５ｂの厚さおよび不純物濃度は、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合で形成される空乏層によって、高濃度ソース抵抗制御領域１５ｂの厚さ全体が空乏化されるように設定してもよいし、完全には空乏化しないように設定してもよい。
実施の形態１で述べたように、高濃度ソース抵抗制御領域１５ｂの厚さ（深さ方向の長さ）を、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の深さと同程度、あるいはそれより短くすれば、通常のオン状態において低濃度ソース抵抗制御領域１５ａへ空乏層が拡がることを制限し、ＭＯＳＦＥＴのオン抵抗増加を抑制する効果を有する。
また、高濃度ソース抵抗制御領域１５ｂの厚さを、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さより大きくすれば、短絡時の抵抗変調の大きなソース抵抗制御領域１５を形成することができる。この場合には、高濃度ソース抵抗制御領域１５ｂの上に、必ずしも低濃度ソース抵抗制御領域１５ａを形成しなくてもよい。
なお、負荷短絡時の抵抗変調効果が大きいソース抵抗制御領域１５を形成するために、高濃度ソース抵抗制御領域１５ｂの不純物濃度を高くする場合、高濃度ソース抵抗制御領域１５ｂと接するウェル領域２０の不純物濃度はできるだけ高いことが望ましい。ただし半導体基板１ａ表面の第２導電型の不純物濃度が高すぎると、ＭＯＳＦＥＴのオン抵抗や閾値電圧等の素子特性に影響を及ぼすため、適切な濃度設定が必要となる。
続いて、高濃度ソース抵抗制御領域１５ｂの材料としてのエピタキシャル成長層の上に、さらに第１導電型の炭化珪素をエピタキシャル成長させ、低濃度ソース抵抗制御領域１５ａの材料としてのエピタキシャル成長層を形成する。このエピタキシャル成長層の厚さは０．０５μｍ〜１．０μｍ程度でよく、第１導電型の不純物濃度は例えば１×１０１３ｃｍ−３〜１×１０１８ｃｍ−３程度とする。
高濃度ソース抵抗制御領域１５ｂの不純物濃度や厚みを調整することで、低濃度ソース抵抗制御領域の不純物濃度を所望の範囲まで低濃度化することができる。
そして、写真製版処理により加工されたレジストマスクを用いたエッチングにより、上記２つのエピタキシャル成長層をパターニングして、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂから成るソース抵抗制御領域１５を形成する（図１９）。ここでは、不純物濃度の異なる２つのエピタキシャル成長層を用いてソース抵抗制御領域１５を形成する例を示しているが、ソース抵抗制御領域１５を３つ以上のエピタキシャル成長層を用いて形成してもよい。
図１９に示すように、ソース抵抗制御領域１５は、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間に直列に接続するように、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとを跨ぐように配設される。つまり、ソース抵抗制御領域１５は、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂとそれぞれオーバーラップして接しており、ソース領域１２の一部として電流経路を形成する。
その後は、実施の形態１と同様の手法で、ゲート絶縁膜３０及びゲート電極３５を形成し、さらに層間絶縁膜３２、オーミック電極４０，４２、ソース電極４１およびドレイン電極４３を形成することにより、図１８に示したＭＯＳＦＥＴの構成が完成する。
室温以上では、ソース抵抗制御領域１５の伝導キャリアの移動度は格子散乱に支配され、高温になるほど伝導キャリアの移動度は小さくなる。イオン注入などのプロセスの影響でソース抵抗制御領域１５内に結晶欠陥が存在すると、ある程度のエネルギー準位に形成されたトラップが伝導キャリアを捕獲するため、実効的な移動度が低下する。捕獲されたキャリアは、ある温度まで高くなるとトラップから熱放出されるため、トラップがない場合の移動度に近づく。よって、結晶欠陥が少ないほど、室温付近での移動度と高温下での移動度との差が大きくなる。その場合、ソース抵抗制御領域１５は、室温下ではオン抵抗への影響が少なく、短絡時の高温下では大きな抵抗を示す、温度感度の高い抵抗となる。
本実施の形態では、注入欠陥が存在せず欠陥密度が低い高品質なエピタキシャル成長層をソース抵抗制御領域１５の材料に用いることによって、温度感度の高いソース抵抗制御領域１５を得ることができる。
図２０は、実施の形態２に係る半導体装置の変形例を示す縦断面図である。図２０の構成では、低濃度ソース抵抗制御領域１５ａを構成するエピタキシャル成長層を、チャネル領域およびＪＦＥＴ領域１１の上にまで延在させ、当該エピタキシャル成長層の一部がチャネル領域として働くようにしている。欠陥密度が低い高品質なエピタキシャル成長層をチャネル領域とした半導体装置が得られる。
この構成は、低濃度ソース抵抗制御領域１５ａのパターニングと高濃度ソース抵抗制御領域１５ｂのパターニングを別々に行うことによって形成可能である。すなわち、高濃度ソース抵抗制御領域１５ｂのパターニングを行った後に、低濃度ソース抵抗制御領域１５ａの材料としてのエピタキシャル成長層を形成して、低濃度ソース抵抗制御領域１５ａのパターニングを行えばよい。このとき、図２１のように、低濃度ソース抵抗制御領域１５ａを構成するエピタキシャル成長層を、チャネル領域およびＪＦＥＴ領域１１の上にも残存させる。
図２２は、実施の形態２に係る半導体装置の他の変形例を示す縦断面図である。図２２では、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂのうち、高濃度ソース抵抗制御領域１５ｂをドリフト層２の表層部に形成し、低濃度ソース抵抗制御領域１５ａをウェル領域２０の表面上に形成している。
この構成は、ドリフト層２に対するイオン注入によって高濃度ソース抵抗制御領域１５ｂを形成し、その後、図２３のようにドリフト層２の上に形成したエピタキシャル成長層をパターニングして低濃度ソース抵抗制御領域１５ａを形成することによって、形成可能である。この形成方法では、高濃度ソース抵抗制御領域１５ｂを形成する際に高い位置合わせ精度が要求ないという利点が得られる。
なお、実施の形態２で示したエピタキシャル成長層から成るソース抵抗制御領域１５を有するＭＯＳＦＥＴにおいても、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂ（図１０）を用いることでＩＧＢＴの構成となる。すなわち、実施の形態２はＩＧＢＴに対しても適用可能である。
＜実施の形態３＞
実施の形態３では、本発明をトレンチ型のＭＯＳＦＥＴに適用する。図２４〜図２９は、本実施の形態に係る半導体装置であるトレンチ型の炭化珪素ＭＯＳＦＥＴの製造方法を示す工程図である（図２８および図２９には、完成したＭＯＳＦＥＴの構成が示されている）。
以下、実施の形態３に係る炭化珪素ＭＯＳＦＥＴの製造方法を説明する。
まず、半導体基板１ａ上にドリフト層２を形成し、実施の形態１で図４〜図７を用いて説明した工程と同様の手法により、ドリフト層２に、ウェル領域２０と、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５から成るソース領域１２と、ウェルコンタクト領域２５とを形成する。ここで、ウェル領域２０およびソースエクステンション領域１２ｂは、隣接するユニットセル間で繋がっていてもよい（つまりＪＦＥＴ領域１１が形成されなくてもよい）。その場合、図２４に示す構造が得られる。
次に、選択的なエッチングにより、ユニットセルの間の領域に、図２５に示すようなトレンチ１１０を形成する。このトレンチ１１０は、ウェル領域２０およびソースエクステンション領域１２ｂに接し、且つ、ウェル領域２０の底よりも深く形成する。トレンチ１１０の側壁には、ソースエクステンション領域１２ｂおよびウェル領域２０が、縦方向（ドリフト層２の表面に垂直な方向、すなわちトレンチ１１０の深さ方向）に並んで露出される。
トレンチ１１０のコーナー部の形状は、ＭＯＳＦＥＴの動作時における電界集中を低減するために、テーパー形状もしくはラウンド形状となっていることが望ましい。また、トレンチ１１０の側壁は、ドリフト層２の表面に対して垂直に近いことが望ましい。
続いて、犠牲酸化法やＣＤＥ（Chemical Dry Etching）などによって、トレンチ１１０の側壁面を清浄化した後、実施の形態１と同様の手法により、ゲート絶縁膜３０およびゲート電極３５を形成する。
図２６に示すように、ゲート絶縁膜３０は、トレンチ１１０の内部を含むドリフト層２の表面に形成される。ゲート電極３５は、少なくとも一部がトレンチ１１０内に埋め込まれており、トレンチ１１０の側壁に露出したソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に、ゲート絶縁膜３０を介して隣接するように配設される。つまり、ゲート電極３５は、トレンチ１１０の側壁に露出したソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に跨がって延在する。この場合、ウェル領域２０の下のドリフト層２とソースエクステンション領域１２ｂとに挟まれ、且つ、トレンチ１１０に隣接するウェル領域２０の部分が、当該ＭＯＳＦＥＴのチャネル領域となる。
ゲート電極３５のパターニングの際に、ゲート電極３５の横方向の端部をトレンチ１１０の外側に位置させると、図２６のようにゲート電極３５の一部がトレンチ１１０に埋め込まれる構成となる。一方、図２７のように、ゲート電極３５をトレンチ１１０の内部（側壁部）のみに残存させ、ゲート電極３５の全体がトレンチ１１０内に埋め込まれるようにしてもよい。
ゲート電極３５を形成した後は、実施の形態１と同様の手順により、層間絶縁膜３２、オーミック電極４０およびソース電極４１を形成する。それにより、図２８に示す構成のトレンチ型ＭＯＳＦＥＴが得られる。なお、ゲート電極３５を図２７に示した形状とした場合、炭化珪素ＭＯＳＦＥＴの構成は図２９のようになる。
図２８のようにゲート電極３５の幅を広くすれば、ゲート電極３５の抵抗値を十分に低くできる利点があるが、トレンチ１１０のエッジ部や、トレンチ１１０底のＭＯＳ構造の部分に高電界が生じやすくなる。
一方、図２９のようにゲート電極３５がトレンチ１１０の側壁のみに形成されていれば、上記の高電界の問題を回避できると共に、ゲート電極３５をセルフアラインプロセス（枠付けエッチング）で形成できるため、マスク枚数の削減によるコスト低減にも寄与できる。なお、図２９において、ゲート電極３５はゲート絶縁膜３０を挟んでソースエクステンション領域１２ｂに隣接する（横方向にオーバーラップする）ように形成しているが、このことはＭＯＳＦＥＴのチャネル抵抗の増大を防ぐ観点から重要である。
このように、本発明はトレンチ型のＭＯＳＦＥＴに対しても適用可能である。この場合も、ウェル領域２０のチャネル領域から、オーミック電極４０及びソース電極４１に至る経路に、ソースコンタクト領域１２ａおよびソースエクステンション領域１２ｂとは異なる工程で形成されるソース抵抗制御領域１５が直列に挿入されるので、ソース抵抗制御領域１５の不純物濃度を変化させることにより実効的なソース抵抗を変化させることができ、実施の形態１と同様の効果を得ることができる。特に、トレンチ型のＭＯＳＦＥＴは、ＪＦＥＴ領域１１を有しない構造であるため、ＪＦＥＴ効果による飽和電流制御ができないが、本発明を適用することにより、ソース抵抗の制御による飽和電流制御が可能になる。
実施の形態１と同様に、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとから構成されている。実施の形態１で述べたように、高濃度ソース抵抗制御領域１５ｂの厚さ（深さ方向の長さ）を、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の深さと同程度、あるいはそれより短くすれば、通常のオン状態において低濃度ソース抵抗制御領域１５ａへ空乏層が拡がることを制限し、ＭＯＳＦＥＴのオン抵抗増加を抑制する効果を有する。一方、高濃度ソース抵抗制御領域１５ｂの厚さを、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さより大きくすれば、短絡時の抵抗変調の大きなソース抵抗制御領域１５を形成することができる。
以上の説明では、トレンチ型のＭＯＳＦＥＴに実施の形態１で示した構成のソース領域１２を適用した例を示したが、図３０のように、実施の形態２で示した構成のソース領域１２も適用可能である。
図３０の構成は、ソース抵抗制御領域１５を構成する低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂを、実施の形態２と同様の方法により、図３１に示すように、ドリフト層２の表面上に成長させたエピタキシャル成長層を用いて形成すればよい。この場合、注入欠陥がなく低欠陥密度を有し、温度感度の高いソース抵抗制御領域１５を備えるトレンチ型ＭＯＳＦＥＴを実現することができる。
＜実施の形態４＞
実施の形態４では、実施の形態３と同様に、本発明をトレンチ型のＭＯＳＦＥＴに適用するが、ソース領域１２の構成を、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５、ソースエクステンション領域１２ｂが縦方向（ドリフト層２の表面に対して垂直な方向）に並ぶ積層構造とする。
図３２〜図３４は、本実施の形態に係る半導体装置であるトレンチ型の炭化珪素ＭＯＳＦＥＴの製造方法を示す工程図である（図３４には、完成したＭＯＳＦＥＴの構成が示されている）。
以下、実施の形態４に係る炭化珪素ＭＯＳＦＥＴの製造方法を説明する。
まず、半導体基板１ａ上にドリフト層２を形成した後、ドリフト層２に第２導電型のウェル領域２０を形成する。ウェル領域２０は、ドリフト層２の上層部に第２導電型の不純物をイオン注入することによって形成してもよいし、ドリフト層２の上に第２導電型の半導体をエピタキシャル成長させることによって形成してもよい。
そして、第１導電型の不純物をイオン注入することによって、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５、ソースエクステンション領域１２ｂを所望の深さに形成し、さらに第２導電型の不純物をイオン注入することによって、ウェルコンタクト領域２５を形成する（図３２）。図３２のように、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂを含む構成であり、高濃度ソース抵抗制御領域１５ｂは、低濃度ソース抵抗制御領域１５ａとウェル領域２０との間に形成される。
本実施の形態では、ソース抵抗制御領域１５の上側にはソースコンタクト領域１２ａが形成され、ソース抵抗制御領域１５の下側にはソースエクステンション領域１２ｂが形成されるため、ソース抵抗制御領域１５は横方向でウェル領域２０に接することになる。従って、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとが横方向に並ぶ構成となる。つまり、本実施の形態では、横方向がソース抵抗制御領域１５の深さ方向として定義され、ソースコンタクト領域１２ａとソースエクステンション領域１２ｂとの間の縦方向の距離が、ソース抵抗制御領域１５の長さとして定義される。
ウェル領域２０、ソース領域１２およびウェルコンタクト領域２５を形成した後は、実施の形態３と同様の手法により、図３３のようにトレンチ１１０を形成する。このとき、トレンチ１１０は、ソース領域１２およびウェル領域２０を貫通して、ウェル領域２０の下のドリフト層２に達するように形成される。ソース領域１２は、縦方向にソースコンタクト領域１２ａ、ソース抵抗制御領域１５およびソースエクステンション領域１２ｂが積層した構造であるので、それらのいずれもがトレンチ１１０の側壁に達する構造となる。実施の形態３と同様に、当該ＭＯＳＦＥＴのチャネル領域は、ウェル領域２０の下のドリフト層２とソースエクステンション領域１２ｂとに挟まれ、且つ、トレンチ１１０に隣接するウェル領域２０の部分となる。
さらに、実施の形態３と同様の手法により、ゲート絶縁膜３０およびゲート電極３５を形成する。本実施の形態では、ゲート電極３５を枠付けエッチングなどで形成し、ゲート電極３５の全体がトレンチ１１０内に埋め込まれるようにする。また、ゲート電極３５は、ソース領域１２を構成するソースコンタクト領域１２ａ、ソース抵抗制御領域１５およびソースエクステンション領域１２ｂのうち、ソースエクステンション領域１２ｂにはオーバーラップさせるが、ソース抵抗制御領域１５およびソースエクステンション領域１２ｂとはオーバーラップさせない（図３４参照）。つまり、ゲート電極３５は、ソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に跨がるように延在することになる。
ゲート電極３５がソースエクステンション領域１２ｂとオーバーラップすることで、ＭＯＳＦＥＴのチャネル抵抗の増大を防止できる。また、ゲート電極３５がソース抵抗制御領域１５にオーバーラップしないことで、ソース抵抗制御領域１５による本発明の効果がゲートバイアスに依存しないようにできる。
その後は、実施の形態１と同様の手順により、層間絶縁膜３２、オーミック電極４０およびソース電極４１を形成することにより、図３４に示す構成のトレンチ型ＭＯＳＦＥＴが得られる。
実施の形態４に係る半導体装置によれば、ソースエクステンション領域１２ｂ、ソース抵抗制御領域１５およびソースコンタクト領域１２ａが縦方向に並ぶため、ユニットセルの横方向のセルピッチを縮小することができ、高チャネル密度化による素子のオン抵抗の低減を図ることができる。
実施の形態１と同様に、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとから構成されている。実施の形態１で述べたように、高濃度ソース抵抗制御領域１５ｂの厚さ（深さ方向の長さ）を、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の深さと同程度、あるいはそれより短くすれば、通常のオン状態において低濃度ソース抵抗制御領域１５ａへ空乏層が拡がることを制限し、ＭＯＳＦＥＴのオン抵抗増加を抑制する効果を有する。一方、高濃度ソース抵抗制御領域１５ｂの厚さを、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さより大きくすれば、短絡時の抵抗変調の大きなソース抵抗制御領域１５を形成することができる。
実施の形態３，４で示したトレンチ型のＭＯＳＦＥＴにおいても、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂ（図１０）を用いることでＩＧＢＴの構成となる。すなわち、実施の形態３，４はＩＧＢＴに対しても適用可能である。
＜実施の形態５＞
実施の形態５では、本発明を、ショットキーバリアダイオード（ＳＢＤ；以下、「ショットキーダイオード」とも称す）を内蔵化させたＭＯＳＦＥＴ（ＳＢＤ内蔵ＭＯＳＦＥＴ）へ適用する。
図３５は、実施の形態５に係る半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの構成を示す縦断面図である。当該半導体装置は、ショットキーダイオードと実施の形態１と同様のＭＯＳＦＥＴとが、ウェルコンタクト領域２５を挟んで並ぶように配設された構造を有している。すなわち、ウェルコンタクト領域２５を中央にして、片側（図３５における右側；「ＭＯＳＦＥＴ側」とも称す）にはＭＯＳＦＥＴのソース領域１２が形成されるが、その基板水平方向の反対側（図３５における左側；「ＳＢＤ側」とも称す）には、ソース領域１２が形成されず、ウェル領域２０に隣接するようにｎ型（第１導電型）のショットキーダイオード形成領域５１が形成される。ショットキーダイオード形成領域５１は、ドリフト層２と同じ導電型の領域であり、ウェル領域２０の間に配設され、ドリフト層２の表面からウェル領域２０の深さと同じ深さまでの領域として定義される。
ドリフト層２の上には、ショットキーダイオード形成領域５１に接続するショットキー電極５２が形成されている。ショットキー電極５２とショットキーダイオード形成領域５１の炭化珪素とがショットキー接続することによって、ショットキーバリアダイオードが構成される。また、ショットキー電極５２は、ＭＯＳＦＥＴのソース電極４１と電気的に接続している。
図３６および図３７は、本実施の形態に係る半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法を示す工程図である。
以下、実施の形態５に係るＳＢＤ内蔵ＭＯＳＦＥＴの製造方法を説明する。
まず、実施の形態１と同様に、半導体基板１ａ上にドリフト層２を形成した後、ドリフト層２の表層部に第２導電型のウェル領域２０を形成する。このとき、ウェル領域２０の間に、ＪＦＥＴ領域１１となるｎ型領域と共に、ショットキーダイオード形成領域５１としてのｎ型領域を確保する。ウェル領域２０は、ドリフト層２の上層部に第２導電型の不純物をイオン注入することによって形成してもよいし、ドリフト層２の上に第２導電型の半導体をエピタキシャル成長させることによって形成してもよい。
そして、第１導電型の不純物をイオン注入することによって、ウェル領域２０内に、ソースコンタクト領域１２ａ、ソース抵抗制御領域１５およびソースエクステンション領域１２ｂから成るソース領域１２を形成し、さらに第２導電型の不純物をイオン注入することによって、ウェルコンタクト領域２５を形成する（図３６）。図３６のように、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂを含む構成であり、高濃度ソース抵抗制御領域１５ｂは、低濃度ソース抵抗制御領域１５ａとウェル領域２０との間に形成される。ソース領域１２は、ウェルコンタクト領域２５の片側（ＭＯＳＦＥＴ側）に形成され、その反対側（ＳＢＤ側）には形成されない。
その後、実施の形態１と同様の手法により、ゲート絶縁膜３０及びゲート電極３５を形成する（図３７）。図３７のように、ゲート電極３５は、ウェルコンタクト領域２５の片側（ＭＯＳＦＥＴ側）に形成され、その反対側（ＳＢＤ側）には形成されない。
さらに、実施の形態１と同様の手法により、層間絶縁膜３２、オーミック電極４０，４２を形成した後、ショットキーダイオード形成領域５１上にショットキー電極５２を形成する。そして、ソース電極４１およびドレイン電極４３を形成する。このとき、ソース電極４１は、ショットキー電極５２に接続するように形成される。以上の工程により、図３５に示したＳＢＤ内蔵ＭＯＳＦＥＴの構成が完成する。
実施の形態５では、ＳＢＤ内蔵ＭＯＳＦＥＴのソース領域１２に、ソース抵抗制御領域１５を設けた。この構成によれば、ＭＯＳＦＥＴに内蔵されるボディーダイオードが動作する前に、ショットキーダイオード形成領域５１およびショットキー電極５２から成るショットキーダイオードがオンするので、結晶欠陥が拡張することによるＭＯＳＦＥＴのオン抵抗増大や耐圧劣化を抑制することができる。また、ショットキーダイオードの内蔵化により外付けのダイオードチップが不要となり、低コスト化を図ることができる。さらに、ソース抵抗制御領域１５による短絡耐量改善のメリットも享受することができる。
また、実施の形態１と同様に、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとから構成されている。実施の形態１で述べたように、高濃度ソース抵抗制御領域１５ｂの厚さ（深さ方向の長さ）を、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の深さと同程度、あるいはそれより短くすれば、通常のオン状態において低濃度ソース抵抗制御領域１５ａへ空乏層が拡がることを制限し、ＭＯＳＦＥＴのオン抵抗増加を抑制する効果を有する。一方、高濃度ソース抵抗制御領域１５ｂの厚さを、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さより大きくすれば、短絡時の抵抗変調の大きなソース抵抗制御領域１５を形成することができる。
ここでは実施の形態１のＭＯＳＦＥＴにショットキーダイオードを内蔵させた例を示したが、本実施の形態のショットキーダイオードは、実施の形態２のＭＯＳＦＥＴにも適用可能である。また、実施の形態５のＳＢＤ内蔵ＭＯＳＦＥＴにおいても、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂ（図１０）を用いることでＩＧＢＴの構成となる。すなわち、実施の形態５はＩＧＢＴに対しても適用可能である。
＜実施の形態６＞
実施の形態６では、本発明を、ショットキーバリアダイオードを内蔵化させたトレンチ型のＭＯＳＦＥＴ（ＳＢＤ内蔵トレンチＭＯＳＦＥＴ）へ適用する。
図３８〜図４０は、本実施の形態に係る半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法を示す工程図である（図３９および図４０には、完成したＳＢＤ内蔵トレンチＭＯＳＦＥＴの構成が示されている）。
以下、実施の形態６に係るＳＢＤ内蔵トレンチＭＯＳＦＥＴの製造方法を説明する。
まず、実施の形態２と同様に、半導体基板１ａ上にドリフト層２を形成した後、ドリフト層２に第２導電型のウェル領域２０を形成する。このとき、ウェル領域２０の間に、ショットキーダイオード形成領域５１としてのｎ型領域を確保する。
次に、実施の形態１で図４〜図７を用いて説明した工程と同様の手法により、ドリフト層２に、ウェル領域２０と、ソースコンタクト領域１２ａ、ソースエクステンション領域１２ｂおよびソース抵抗制御領域１５から成るソース領域１２と、ウェルコンタクト領域２５とを形成する。ソース領域１２は、ウェルコンタクト領域２５の片側（ＭＯＳＦＥＴ側）に形成され、その反対側（ＳＢＤ側）には形成されない。ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａおよび高濃度ソース抵抗制御領域１５ｂを含む構成であり、高濃度ソース抵抗制御領域１５ｂは、低濃度ソース抵抗制御領域１５ａとウェル領域２０との間に形成される。なお、ウェル領域２０およびソースエクステンション領域１２ｂは、隣接するユニットセル間で繋がっていてもよい（つまりＪＦＥＴ領域１１が形成されなくてもよい）。
次に、選択的なエッチングにより、ユニットセルの間の領域に、図３８に示すようなトレンチ１１０を形成する。このトレンチ１１０は、ウェル領域２０およびソースエクステンション領域１２ｂに接し、且つ、ウェル領域２０の底よりも深く形成する。トレンチ１１０の側壁には、ソースエクステンション領域１２ｂおよびウェル領域２０が、縦方向（ドリフト層２の表面に垂直な方向、すなわちトレンチ１１０の深さ方向）に並んで露出される。
続いて、実施の形態２と同様の手法により、ゲート絶縁膜３０、ゲート電極３５、層間絶縁膜３２、オーミック電極４０，４２を形成する。ゲート絶縁膜３０は、トレンチ１１０の内部を含むドリフト層２の表面に形成される。ゲート電極３５は、少なくとも一部がトレンチ１１０内に埋め込まれており、トレンチ１１０の側壁に露出したソースエクステンション領域１２ｂ、ウェル領域２０およびドリフト層２に、ゲート絶縁膜３０を介して隣接するように配設される。
その後、ショットキーダイオード形成領域５１上にショットキー電極５２を形成する。そして、ソース電極４１およびドレイン電極４３を形成する。このとき、ソース電極４１は、ショットキー電極５２に接続するように形成される。以上の工程により、図３９に示す構成のＳＢＤ内蔵トレンチ型ＭＯＳＦＥＴが得られる。図３９のＳＢＤ内蔵トレンチ型ＭＯＳＦＥＴは、ショットキーダイオードと実施の形態３と同様のトレンチ型ＭＯＳＦＥＴとが、ウェルコンタクト領域２５を挟んで並ぶように配設された構造を有している。
実施の形態６に係るＳＢＤ内蔵トレンチ型ＭＯＳＦＥＴでは、実施の形態５と同様に、ＭＯＳＦＥＴに内蔵されるボディーダイオードが動作する前にショットキーダイオードがオンするので、結晶欠陥が拡張することによるＭＯＳＦＥＴのオン抵抗増大や耐圧劣化を抑制することができる。また、ショットキーダイオードの内蔵化により外付けのダイオードチップが不要となり、低コスト化を図ることができる。さらに、ソース抵抗制御領域１５による短絡耐量改善のメリットも享受することができる。また、ＭＯＳＦＥＴのチャネルを縦方向に設けることができるので、ユニットセルの横方向の幅（セルピッチ）を縮小することができ、同一面積で比較した場合により大きな電流を流すことができる。すなわち、ＭＯＳＦＥＴのオン抵抗を低減することができる。
また、実施の形態２と同様に、ソース抵抗制御領域１５は、低濃度ソース抵抗制御領域１５ａと高濃度ソース抵抗制御領域１５ｂとから構成されている。実施の形態１で述べたように、高濃度ソース抵抗制御領域１５ｂの厚さ（深さ方向の長さ）を、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の深さと同程度、あるいはそれより短くすれば、通常のオン状態において低濃度ソース抵抗制御領域１５ａへ空乏層が拡がることを制限し、ＭＯＳＦＥＴのオン抵抗増加を抑制する効果を有する。一方、高濃度ソース抵抗制御領域１５ｂの厚さを、高濃度ソース抵抗制御領域１５ｂとウェル領域２０との間のｐｎ接合における空乏層の厚さより大きくすれば、短絡時の抵抗変調の大きなソース抵抗制御領域１５を形成することができる。
なお、図４０のように、ゲート電極３５をトレンチ１１０の内部（側壁部）のみに残存させ、ゲート電極３５の全体がトレンチ１１０内に埋め込まれるようにしてもよい。その場合、実施の形態２で示したとおり、トレンチ１１０のエッジ部や、トレンチ１１０底のＭＯＳ構造の部分に生じる電界を抑制する効果が得られる。
ここでは実施の形態３のトレンチ型ＭＯＳＦＥＴにショットキーダイオードを内蔵させた例を示したが、本実施の形態のショットキーダイオードは、実施の形態４のトレンチ型ＭＯＳＦＥＴにも適用可能である。また、実施の形態６のＳＢＤ内蔵トレンチ型ＭＯＳＦＥＴにおいても、第１導電型の半導体基板１ａに代えて、第２導電型の半導体基板１ｂ（図１０）を用いることでＩＧＢＴの構成となる。すなわち、実施の形態６はＩＧＢＴに対しても適用可能である。
なお、上記の実施の形態１〜６に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
１ａ，１ｂ 半導体基板、１ｂ 半導体基板、２ ドリフト層、１０ ユニットセル、１１ ＪＦＥＴ領域、１２ ソース領域、１２ａ ソースコンタクト領域、１２ｂ ソースエクステンション領域、１５ ソース抵抗制御領域、１５ａ 低濃度ソース抵抗制御領域、１５ｂ 高濃度ソース抵抗制御領域、２０ ウェル領域、２５ ウェルコンタクト領域、３０ ゲート絶縁膜、３２ 層間絶縁膜、３５ ゲート電極、４０，４２ オーミック電極、４１ ソース電極、４３ ドレイン電極、５１ ショットキーダイオード形成領域、５２ ショットキー電極、１００ａ，１００ｂ，１００ｃ 注入マスク１００ｃ。

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、
    前記ウェル領域内の表層部に形成された第１導電型のソース領域と、
    前記ウェル領域に隣接する前記ドリフト層の部分であるＪＦＥＴ領域と、
    前記ソース領域と前記ＪＦＥＴ領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、
    前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記ＪＦＥＴ領域に跨って延在するゲート電極と、
    前記ソース領域に接続するソース電極と、
    前記半導体基板の裏面に形成されたドレイン電極とを備え、
    前記ソース領域は、
    前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
    前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、
    前記ソースエクステンション領域と前記ソースコンタクト領域との間に配設されたソース抵抗制御領域とを含み、
    前記ソース抵抗制御領域は、
    前記ソースエクステンション領域あるいは前記ソースコンタクト領域よりも第１導電型の不純物濃度が低い低濃度ソース抵抗制御領域と、
    前記ウェル領域と前記低濃度ソース抵抗制御領域との間に形成され、前記低濃度ソース抵抗制御領域よりも第１導電型の不純物濃度が高い高濃度ソース抵抗制御領域とを含む
    ことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に形成された第１導電型のドリフト層と、
    前記ドリフト層の表層部に選択的に形成された第２導電型のウェル領域と、
    前記ウェル領域を貫通して前記ドリフト層に達するように形成されたトレンチと、
    前記ウェル領域内の表層部に形成され、前記トレンチの側壁に達する第１導電型のソース領域と、
    前記ソース領域と前記ウェル領域の下の前記ドリフト層とに挟まれつつ前記トレンチに隣接した前記ウェル領域の部分であるチャネル領域と、
    前記トレンチ内にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記ウェル領域の下の前記ドリフト層に跨って延在するゲート電極と、
    前記ソース領域に接続するソース電極と、
    前記半導体基板の裏面に形成されたドレイン電極とを備え、
    前記ソース領域は、
    前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
    前記チャネル領域に隣接するソースエクステンション領域と、
    前記ソースエクステンション領域と前記ソースコンタクト領域との間に配設されたソース抵抗制御領域とを含み、
    前記ソース抵抗制御領域は、
    前記ソースエクステンション領域あるいは前記ソースコンタクト領域よりも第１導電型の不純物濃度が低い低濃度ソース抵抗制御領域と、
    前記ウェル領域と前記低濃度ソース抵抗制御領域との間に形成され、前記低濃度ソース抵抗制御領域よりも第１導電型の不純物濃度が高い高濃度ソース抵抗制御領域とを含む
    ことを特徴とする半導体装置。
  3. 前記高濃度ソース抵抗制御領域は、前記ドリフト層の表層部にイオン注入によって形成されたものであり、
    前記高濃度ソース抵抗制御領域の厚さは、０．１μｍ以上３．０μｍ以下である
    請求項１または請求項２に記載の半導体装置。
  4. 前記高濃度ソース抵抗制御領域は、前記ドリフト層の表面上に形成されたエピタキシャル成長層により構成されており、
    前記高濃度ソース抵抗制御領域の厚さは、０．０５μｍ以上０．５μｍ以下である
    請求項１または請求項２に記載の半導体装置。
  5. 前記高濃度ソース抵抗制御領域の第１導電型の不純物濃度は、前記低濃度ソース抵抗制御領域の第１導電型の不純物濃度に比べて１桁以上高い
    請求項１または請求項２に記載の半導体装置。
  6. 前記高濃度ソース抵抗制御領域は、通常動作時のオン状態において、前記ソース抵抗制御領域と前記ウェル領域との間のｐｎ接合で形成される空乏層によって完全に空乏化される
    請求項１または請求項２に記載の半導体装置。
  7. 前記高濃度ソース抵抗制御領域は、通常動作時のオン状態において、前記ソース抵抗制御領域と前記ウェル領域との間のｐｎ接合で形成される空乏層によって完全には空乏化されない
    請求項１または請求項２に記載の半導体装置。
  8. 前記低濃度ソース抵抗制御領域の導電型は、第２導電型である
    請求項１または請求項２に記載の半導体装置。
  9. 前記ウェル領域は、レトログレード型の不純物濃度プロファイルを有している
    請求項１または請求項２に記載の半導体装置。
  10. 前記低濃度ソース抵抗制御領域および前記高濃度ソース抵抗制御領域のうち、少なくとも前記低濃度ソース抵抗制御領域は、前記ドリフト層の表面上に形成されたエピタキシャル成長層により構成されている
    請求項１または請求項２に記載の半導体装置。
  11. 前記低濃度ソース抵抗制御領域を構成するエピタキシャル成長層が、前記チャネル領域および前記チャネル領域に隣接する前記ドリフト層の部分の上にまで延在している
    請求項１０に記載の半導体装置。
  12. 前記ドリフト層上に形成され、前記ドリフト層にショットキー接続すると共に、前記ソース領域と電気的に接続するショットキー電極さらに備える
    請求項１または請求項２に記載の半導体装置。
JP2016555131A 2014-10-20 2015-09-07 半導体装置 Active JP6234606B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014213408 2014-10-20
JP2014213408 2014-10-20
PCT/JP2015/075281 WO2016063644A1 (ja) 2014-10-20 2015-09-07 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2016063644A1 JPWO2016063644A1 (ja) 2017-04-27
JP6234606B2 true JP6234606B2 (ja) 2017-11-22

Family

ID=55760689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016555131A Active JP6234606B2 (ja) 2014-10-20 2015-09-07 半導体装置

Country Status (5)

Country Link
US (1) US9825126B2 (ja)
JP (1) JP6234606B2 (ja)
CN (1) CN107078160B (ja)
DE (1) DE112015004766B4 (ja)
WO (1) WO2016063644A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102335489B1 (ko) * 2016-12-13 2021-12-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법
JP6717242B2 (ja) * 2017-03-13 2020-07-01 豊田合成株式会社 半導体装置
JP6883745B2 (ja) * 2017-03-24 2021-06-09 パナソニックＩｐマネジメント株式会社 半導体装置およびその製造方法
JP6740986B2 (ja) 2017-08-31 2020-08-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP6891739B2 (ja) * 2017-09-04 2021-06-18 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
DE112017008299T5 (de) * 2017-12-21 2020-10-15 Mitsubishi Electric Corporation Halbleitereinheit
DE102019105812B4 (de) 2019-03-07 2022-08-25 Infineon Technologies Ag Grabenstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
US11417762B2 (en) * 2019-06-26 2022-08-16 Skyworks Solutions, Inc. Switch with integrated Schottky barrier contact
JP7388197B2 (ja) * 2020-01-07 2023-11-29 株式会社デンソー トレンチゲート型スイッチング素子の製造方法
DE102020202053A1 (de) * 2020-02-19 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Mosfet mit sättigungskontakt und verfahren zum bilden eines mosfet mit sättigungskontakt
US11282951B2 (en) * 2020-06-04 2022-03-22 Wolfspeed, Inc. Semiconductor power devices having graded lateral doping in the source region
CN111697079B (zh) * 2020-07-09 2024-02-06 全球能源互联网研究院有限公司 一种SiC MOSFET器件结构
EP4123722B1 (en) 2021-07-20 2024-04-03 Hitachi Energy Ltd Power semiconductor device
CN113725295B (zh) * 2021-09-01 2023-08-11 电子科技大学 一种逆导型mos栅控晶闸管及其制造方法
WO2023051898A1 (en) * 2021-09-29 2023-04-06 Huawei Technologies Co., Ltd. Self-aligned channel metal oxide semiconductor (mos) device and fabrication method thereof
WO2024067998A1 (en) 2022-09-30 2024-04-04 Hitachi Energy Ltd Semiconductor device and manufacturing method
WO2024067997A1 (en) 2022-09-30 2024-04-04 Hitachi Energy Ltd Semiconductor device and manufacturing method
CN116013905B (zh) * 2023-03-27 2023-06-23 通威微电子有限公司 一种半导体器件及其制作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2507820A1 (fr) 1981-06-16 1982-12-17 Thomson Csf Transistor bipolaire a commande par effet de champ au moyen d'une grille isolee
JP2536302B2 (ja) * 1990-04-30 1996-09-18 日本電装株式会社 絶縁ゲ―ト型バイポ―ラトランジスタ
US7091080B2 (en) * 2001-02-26 2006-08-15 International Rectifier Corporation Depletion implant for power MOSFET
JP4761942B2 (ja) 2004-11-16 2011-08-31 株式会社東芝 半導体装置
JP2006339444A (ja) * 2005-06-02 2006-12-14 Fujitsu Ltd 半導体装置及びその半導体装置の製造方法
JP6168732B2 (ja) * 2012-05-11 2017-07-26 株式会社日立製作所 炭化珪素半導体装置およびその製造方法
CN104285301B (zh) * 2012-05-15 2017-03-08 三菱电机株式会社 半导体装置及其制造方法
JP6072432B2 (ja) * 2012-05-15 2017-02-01 三菱電機株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
DE112015004766B4 (de) 2021-11-18
CN107078160B (zh) 2020-07-17
JPWO2016063644A1 (ja) 2017-04-27
CN107078160A (zh) 2017-08-18
US20170229535A1 (en) 2017-08-10
US9825126B2 (en) 2017-11-21
DE112015004766T5 (de) 2017-09-07
WO2016063644A1 (ja) 2016-04-28

Similar Documents

Publication Publication Date Title
JP6234606B2 (ja) 半導体装置
JP6144674B2 (ja) 半導体装置及びその製造方法
JP6282088B2 (ja) 半導体装置及びその製造方法
JP6072432B2 (ja) 半導体装置及びその製造方法
JP6049784B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6759563B2 (ja) 半導体装置および半導体装置の製造方法
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
WO2017169777A1 (ja) 電力変換器
JP5102411B2 (ja) 半導体装置およびその製造方法
JP6109444B1 (ja) 半導体装置
JP6463214B2 (ja) 半導体装置
JP6641488B2 (ja) 半導体装置
JPWO2015015808A1 (ja) 炭化珪素半導体装置およびその製造方法
JP2020145483A (ja) 半導体装置の製造方法
JPWO2018117061A1 (ja) 半導体装置および半導体装置の製造方法
JP6869376B2 (ja) 半導体装置
JP5751763B2 (ja) 半導体装置
JP5907097B2 (ja) 半導体装置
JP2005191247A (ja) 半導体基板及びそれを用いた半導体装置
JP6289600B2 (ja) 半導体装置
JP2016058661A (ja) 半導体装置
JP2015057851A (ja) 半導体装置
WO2020152489A1 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170926

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171024

R150 Certificate of patent or registration of utility model

Ref document number: 6234606

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250