DE112017008299T5 - Halbleitereinheit - Google Patents

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Hideyuki HATTA
Shiro Hino
Katsutoshi Sugawara
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Mitsubishi Electric Corp
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Abstract

Eine Drift-Schicht (2) weist einen ersten Leitfähigkeitstyp auf. Ein Muldenbereich (20) weist einen zweiten Leitfähigkeitstyp auf. Ein Muldenkontaktbereich (25) weist einen spezifischen elektrischen Widerstand auf, der geringer als jener des Muldenbereichs (20) ist. Ein Source-Kontaktbereich (12) ist auf dem Muldenbereich (20) angeordnet, durch den Muldenbereich (20) von der Drift-Schicht (2) getrennt und weist den ersten Leitfähigkeitstyp auf. Ein Source-Widerstandsbereich (15) ist auf dem Muldenbereich (20) angeordnet, durch den Muldenbereich (20) von der Drift-Schicht (2) getrennt, ist benachbart zu dem Source-Kontaktbereich (12), weist den ersten Leitfähigkeitstyp auf und weist einen Flächenwiderstand auf, der höher als jener des Source-Kontaktbereichs (12) ist. Eine Source-Elektrode (40) befindet sich in Kontakt mit dem Source-Kontaktbereich (12), dem Muldenkontaktbereich (25) sowie dem Source-Widerstandsbereich (15) und ist zumindest durch den Source-Widerstandsbereich (15) zusammenhängend bzw. durchgehend mit dem Kanal (CH) ausgebildet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit, insbesondere auf eine Halbleitereinheit mit einer Gate-Elektrode und einer Gate-Isolierschicht.
  • STAND DER TECHNIK
  • Halbleitereinheiten, die auf dem Gebiet der Leistungselektronik verwendet werden, umfassen einen Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET), einen Bipolartransistor mit isoliertem Gate (IGBT) etc. Als MISFET wird häufig insbesondere ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) verwendet. In Bezug auf einen Einsatz in der Leistungselektronik wird verlangt, dass derartige Halbleitereinheiten eine hohe Zuverlässigkeit aufweisen. Bei einem von signifikanten Parametern in Bezug auf die Zuverlässigkeit handelt es sich um die Kurzschluss-Toleranz. Dies wird im Folgenden beschrieben.
  • Wenn ein Last-Kurzschluss auftritt, wie beispielsweise ein Zweig-Kurzschluss, während eine Wechselrichterschaltung, die einen MOSFET verwendet, in Betrieb ist, liegt im EIN-Zustand eine induktive Last oder eine ohmsche Last, zum Beispiel eine hohe Spannung, die im Wesentlichen gleich einer Leistungsversorgungsspannung ist, an einer Drain-Elektrode an. In einem MOSFET wird dann ein hoher Drain-Strom induziert, der gleich einem Mehrfachen bis zu einem Zig-fachen des Nennstroms ist. Ein fortwährendes Fließen eines derartigen hohen Stroms resultiert in einem Durchschlag des MOSFET. In Reaktion darauf ist in einigen Fällen eine Schaltung angeordnet, um den MOSFET vor einem derartigen Durchschlag zu schützen.
  • Wenn ein übermäßiger Drain-Strom (Überstrom) detektiert wird, wird üblicherweise ein AUS-Signal an die Gate-Elektrode gesendet, um den Drain-Strom zu unterbrechen. Von dem Auftreten des Überstroms bis zu der Unterbrechung des Drain-Stroms dauert es einige Zeit. Demzufolge ist es erforderlich, dass der MOSFET eine Belastbarkeit aufweist, das heißt, eine Kurzschluss-Toleranz, mit welcher der MOSFET dem hohen Strom während dieser Zeit standhalten kann.
  • Die Kurzschluss-Toleranz wird grob unter Verwendung der Zeit definiert, die es von dem Auftreten eines Kurzschlusses bis zu einem Durchschlag eines Elements benötigt. Eine ausgezeichnete Kurzschluss-Toleranz bedeutet, dass es lange dauert, bis ein Durchschlag auftritt. Überlegungen hinsichtlich eines Erreichens einer ausgezeichneten Kurzschluss-Toleranz wurden zum Beispiel wie folgt angegeben.
  • Gemäß der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2013-239 554 A (Patentdokument 1) weist ein Source-Bereich eines MOSFET Folgendes auf: einen Source-Kontaktbereich, der mit einer Source-Kontaktstelle verbunden ist, einen Source-Ausdehnungsbereich, der benachbart zu einem Kanalbereich in einem Muldenbereich ist, sowie einen Source-Widerstandsbereich zwischen dem Source-Ausdehnungsbereich und dem Source-Kontaktbereich. Der Source-Widerstandsbereich weist keine implantierten Ionen auf. Der Source-Kontaktbereich ist durch eine ohmsche Elektrode mit einer Source-Kontaktstelle verbunden. Die ohmsche Elektrode befindet sich nicht in Kontakt mit dem Source-Ausdehnungsbereich und dem Source-Kontaktbereich.
  • Gemäß der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2015-228 496 A (Patentdokument 2) weist ein MOSFET einen Muldenbereich mit einem zweiten Leitfähigkeitstyp, der in einem oberflächenseitigen Bereich einer Drift-Schicht ausgebildet ist, sowie einen Source-Bereich mit einem ersten Leitfähigkeitstyp auf, der in dem Muldenbereich ausgebildet ist. Der Source-Bereich weist einen verengten Source-Bereich mit einer geringen Breite auf.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2013-239 554 A
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2015-228 496 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösende Probleme
  • Gemäß der vorstehenden Technik der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2013-239 554 A kann der Source-Bereich, der durch den Source-Kontaktbereich, den Source-Ausdehnungsbereich und den Source-Widerstandsbereich definiert ist, eine große Länge aufweisen. Dadurch wird ein Zellen-Abstand von Einheitszellen des MOFET vergrößert, so dass eine Reduktion des EIN-Stroms resultiert, der in dem gleichen Bereich fließen darf (oder kann). Demzufolge wird der EIN-Widerstand in einigen Fällen stark erhöht. Darüber hinaus ergibt sich für den Source-Widerstandsbereich als Resultat des Fehlens von in den Source-Widerstandsbereich implantierten Ionen in einigen Fällen ein übermäßig hoher Flächenwiderstand. Im Ergebnis schwankt der EIN-Widerstand stark in Reaktion auf die Schwankung der Länge des Source-Widerstandsbereichs. Somit kann die vorstehende Technik in einigen Fällen nicht als eine effektive Lösung in Bezug auf die Produktivität angesehen werden.
  • Gemäß der vorstehenden Technik der Japanischen Patentanmeldungs-Offenlegungsschrift JP 2015-228 496 A ist eine Störstellenkonzentration in dem verengten Source-Bereich vergleichbar mit jener in dem anderen Bereich des Source-Bereichs. Demzufolge ist es erforderlich, den verengten Source-Bereich zu verlängern, um einen ausreichenden Widerstand in dem verengten Source-Bereich sicherzustellen. Dadurch wird ein Zellen-Abstand von Einheitszellen des MOSFET vergrößert, so dass eine Reduktion des EIN-Stroms resultiert, der in dem gleichen Bereich fließen darf (oder kann). Demzufolge wird der EIN-Widerstand in einigen Fällen stark erhöht.
  • Die vorliegende Erfindung wurde konzipiert, um die vorstehenden Probleme zu lösen, und sie soll eine Halbleitereinheit angeben, durch die eine Kurzschluss-Toleranz verbessert werden kann, indem ein hoher Spannungsabfall von einem Kanalbereich zu einer Source-Elektrode erzeugt wird, während der EIN-Widerstand auf einem niedrigen Niveau gehalten wird.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist einen Kanal auf. Die Halbleitereinheit weist Folgendes auf: ein Halbleitersubstrat, eine Drain-Elektrode, eine Drift-Schicht, einen Muldenbereich, einen Muldenkontaktbereich, einen Source-Kontaktbereich, einen Source-Widerstandsbereich, eine Gate-Isolierschicht, eine Gate-Elektrode sowie eine Source-Elektrode. Das Halbleitersubstrat weist eine erste Hauptoberfläche und eine zweite Hauptoberfläche auf der Seite auf, die der ersten Hauptoberfläche gegenüberliegt, und weist eine Richtung in der Ebene parallel zu der zweiten Hauptoberfläche auf.
  • Die Drain-Elektrode ist auf der ersten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Drift-Schicht ist auf der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet und weist einen ersten Leitfähigkeitstyp auf. Der Muldenbereich ist auf der Drift-Schicht angeordnet, weist einen zweiten Leitfähigkeitstyp auf, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und weist einen Bereich auf, der den Kanal der Halbleitereinheit bildet.
  • Der Muldenkontaktbereich ist auf dem Muldenbereich angeordnet, weist den zweiten Leitfähigkeitstyp auf und weist einen spezifischen elektrischen Widerstand auf, der geringer als jener des Muldenbereichs ist. Der Source-Kontaktbereich ist auf dem Muldenbereich angeordnet, ist durch den Muldenbereich von der Drift-Schicht getrennt und weist den ersten Leitfähigkeitstyp auf. Der Source-Widerstandsbereich ist auf dem Muldenbereich angeordnet, ist durch den Muldenbereich von der Drift-Schicht getrennt, ist in der Richtung in der Ebene benachbart zu dem Source-Kontaktbereich, weist den ersten Leitfähigkeitstyp auf und weist einen Flächenwiderstand auf, der höher als jener des Source-Kontaktbereichs ist.
  • Die Gate-Isolierschicht bedeckt den Kanal des Muldenbereichs. Die Gate-Elektrode ist auf der Gate-Isolierschicht angeordnet. Die Source-Elektrode befindet sich in Kontakt mit dem Source-Kontaktbereich, dem Muldenkontaktbereich und dem Source-Widerstandsbereich und ist zumindest durch den Source-Widerstandsbereich zusammenhängend (durchgehend) mit dem Kanal.
  • Effekte der Erfindung
  • Die vorliegende Erfindung erzielt eine Verbesserung eines Kompromisses zwischen der Kurzschluss-Toleranz und dem EIN-Widerstand.
  • Diese und weitere Ziele, Merkmale Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
    • 2 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie II-II in 1 zeigt;
    • 3 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie III-III in 1 zeigt;
    • 4 eine Draufsicht, die eine Modifikation von 1 zeigt;
    • 5 eine Draufsicht, die eine Modifikation von 4 zeigt;
    • 6 eine Querschnittsansicht, die eine Modifikation von 2 zeigt;
    • 7 eine Querschnittsansicht, die eine Modifikation von 2 zeigt;
    • 8 eine Querschnittsansicht, die eine Modifikation von 2 zeigt;
    • 9 eine Querschnittsansicht, die schematisch einen ersten Schritt eines Verfahrens zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel zeigt, der jenem von 2 entspricht;
    • 10 eine Querschnittsansicht, die schematisch einen zweiten Schritt des Verfahrens zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel zeigt, der jenem von 2 entspricht;
    • 11 eine Querschnittsansicht, die schematisch einen dritten Schritt des Verfahrens zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel zeigt, der jenem von 2 entspricht;
    • 12 eine Querschnittsansicht, die schematisch einen vierten Schritt des Verfahrens zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel zeigt, der jenem von 2 entspricht;
    • 13 eine Querschnittsansicht, die schematisch einen fünften Schritt des Verfahrens zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel zeigt, der jenem von 2 entspricht;
    • 14 eine Querschnittsansicht, welche schematisch die Konfiguration einer Halbleitereinheit gemäß einer zweiten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel ähnlich jenem von 2 zeigt;
    • 15 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt;
    • 16 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der dritten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XVI-XVI in 15 zeigt;
    • 17 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der dritten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XVII-XVII in 15 zeigt;
    • 18 eine Draufsicht, die eine Modifikation von 15 zeigt;
    • 19 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer vierten Ausführungsform der Erfindung zeigt;
    • 20 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der vierten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XX-XX in 19 zeigt;
    • 21 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der vierten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XXI-XXI in 19 zeigt;
    • 22 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer Modifikation der vierten Ausführungsform der vorliegenden Erfindung zeigt;
    • 23 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der Modifikation der vierten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XXIII-XXIII in 22 zeigt;
    • 24 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der Modifikation der vierten Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XXIV-XXIV in 22 zeigt;
    • 25 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer fünften Ausführungsform der vorliegenden Erfindung zeigt;
    • 26 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XXVI-XXVI in 25 zeigt;
    • 27 eine Querschnittsansicht, welche schematisch die Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform der vorliegenden Erfindung in einem Querschnitt entlang einer Linie XXVII-XXVII in 25 zeigt;
    • 28 eine Draufsicht, die eine Modifikation von 25 zeigt;
    • 29 eine Querschnittsansicht, welche schematisch die Konfiguration einer Halbleitereinheit gemäß einer sechsten Ausführungsform der vorliegenden Erfindung aus einem Blickwinkel ähnlich jenem von 26 zeigt;
    • 30 eine Querschnittsansicht, die eine Modifikation von 29 zeigt;
    • 31 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer Modifikation der sechsten Ausführungsform der vorliegenden Erfindung zeigt;
    • 32 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer Modifikation der sechsten Ausführungsform der vorliegenden Erfindung zeigt;
    • 33 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer Modifikation der sechsten Ausführungsform der vorliegenden Erfindung zeigt;
    • 34 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer Modifikation der sechsten Ausführungsform der vorliegenden Erfindung zeigt; und
    • 35 eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht in einer Einheitszelle einer Halbleitereinheit gemäß einer Modifikation der sechsten Ausführungsform der vorliegenden Erfindung zeigt.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN)
  • In der folgenden Beschreibung von Ausführungsformen der vorliegenden Erfindung handelt es sich bei einem „ersten Leitfähigkeitstyp“ um einen n-Typ, und bei einem „zweiten Leitfähigkeitstyp“ handelt es sich um einen p-Typ. Alternativ kann es sich bei dem „ersten Leitfähigkeitstyp“ um einen p-Typ handeln, und bei dem „zweiten Leitfähigkeitstyp“ kann es sich um einen n-Typ handeln. Ferner wird ein Halbleiterelement, wie beispielsweise ein MOSFET oder ein IGBT, im Detail als eine „Halbleitereinheit“ im engeren Sinn beschrieben. Die „Halbleitereinheit“ im weiteren Sinn kann jedoch zusätzlich zu derartigen Halbleiterelementen weitere Strukturen aufweisen.
  • Als ein Beispiel kann es sich bei der „Halbleitereinheit“ in diesem weiteren Sinn um ein Halbleitermodul handeln (insbesondere um ein Leistungsmodul, wie z.B. ein Wechselrichtermodul), das Folgendes aufweist: einen Chip, der als das vorstehende Halbleiterelement fungiert, eine Freilaufdiode, die antiparallel zu dem Halbleiterelement geschaltet ist, sowie eine Steuerschaltung, um eine Spannung an eine Gate-Elektrode des Halbleiterelements anzulegen. Diese Elemente in dem Halbleitermodul können integriert sein, indem sie auf einem Leiterrahmen montiert und dann abgedichtet bzw. dicht eingeschlossen werden.
  • Im Folgenden werden die Ausführungsformen der vorliegenden Erfindung auf der Basis der Zeichnungen beschrieben. Entsprechende oder vergleichbare Bereiche der Zeichnungen, auf die im Folgenden Bezug genommen wird, sind mit den gleichen Bezugszeichen versehen, und sie werden möglicherweise nicht wiederholt beschrieben.
  • Erste Ausführungsform
  • Konfiguration
  • 1 ist eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht (einer epitaxialen Schicht 70 in den 2 und 3) in einer Einheitszelle UC eines MOSFET 501 (einer Halbleitereinheit) gemäß einer ersten Ausführungsform zeigt. In 1 und den weiteren Draufsichten, auf die im Folgenden Bezug genommen wird, ist ein Muldenkontaktbereich 25 mit einer Punktmuster versehen, um die Anschaulichkeit der Zeichnungen zu erhöhen. Die 2 und 3 sind Querschnittsansichten, welche schematisch die Konfiguration des MOSFET 501 in Querschnitten entlang einer Linie II-II bzw. einer Linie III-III in 1 zeigen.
  • Ein aktiver Bereich des MOSFET 501 weist eine Mehrzahl von Einheitszellen UC auf, die in einer Matrix angeordnet sind, und eine dieser Einheitszellen UC ist in 1 gezeigt. Wenngleich die in 1 gezeigte Einheitszelle UC eine rechteckige Gestalt aufweist, kann eine Einheitszelle auch eine andere Gestalt aufweisen, wie zum Beispiel eine hexagonale Gestalt, eine oktagonale Gestalt oder eine kreisförmige Gestalt. Ein (in den Zeichnungen nicht gezeigter) Anschlussbereich ist außerhalb des aktiven Bereichs angeordnet.
  • Der MOSFET 501 weist Folgendes auf: ein Halbleitersubstrat 1a, eine Drain-Elektrode 50, eine epitaxiale Schicht 70 (eine Halbleiterschicht), eine isolierende Schicht IL, eine Gate-Elektrode 35 sowie eine Source-Elektrode 40. Die epitaxiale Schicht 70 weist eine Drift-Schicht 2, einen Muldenbereich 20, den Muldenkontaktbereich 25 sowie einen Source-Bereich SR auf. Der Muldenkontaktbereich 25 kann eine Mehrzahl von Bereichen aufweisen, die voneinander getrennt sind (die im Folgenden als „Muldenkontaktbereiche“ bezeichnet werden).
  • In 1 weist der Muldenkontaktbereich 25 Muldenkontaktbereiche 25a bis 25d auf. Der Source-Bereich SR weist einen Source-Kontaktbereich 12 und einen Source-Widerstandsbereich 15 auf. Der Source-Bereich SR der ersten Ausführungsform weist zusätzlich einen Source-Ausdehnungsbereich 13 auf. Der Source-Widerstandsbereich 15 kann eine Mehrzahl von Bereichen aufweisen, die voneinander getrennt sind (die im Folgenden als „Source-Widerstandsbereiche“ bezeichnet werden).
  • In 1 weist der Source-Widerstandsbereich 15 Source-Widerstandsbereiche 15a bis 15d auf. Die isolierende Schicht IL weist eine Gate-Isolierschicht 30 auf und weist üblicherweise ferner eine Zwischenisolierschicht 32 auf. Außerhalb des aktiven Bereichs kann eine (in den Zeichnungen nicht gezeigte) Feldoxidschicht angeordnet sein.
  • Das Halbleitersubstrat 1a weist eine untere Oberfläche M1 (eine erste Hauptoberfläche) und eine obere Oberfläche M2 (eine zweite Hauptoberfläche) auf der Seite auf, die der unteren Oberfläche M1 gegenüberliegt. Bei der vorliegenden Beschreibung wird eine Richtung parallel zu der oberen Oberfläche M2 als eine „Richtung in der Ebene“ bezeichnet. Somit handelt es sich bei der „Richtung in der Ebene“ in 1 um irgendeine Richtung parallel zu dem Blickwinkel von 1. In den 2 und 3 handelt es sich bei der „Richtung in der Ebene“ um irgendeine Richtung senkrecht zu der longitudinalen Richtung der 2 und 3.
  • Das Halbleitersubstrat 1a weist den n-Typ auf (den ersten Leitfähigkeitstyp). Die epitaxiale Schicht 70 ist auf der oberen Oberfläche M2 des Halbleitersubstrats 1a angeordnet. Die epitaxiale Schicht 70 kann durch epitaxiales Aufwachsen auf der oberen Oberfläche M2 des Halbleitersubstrats 1a gebildet werden. Die epitaxiale Schicht weist eine Oberfläche TS auf der Seite auf, die einer der oberen Oberfläche M2 zugewandten Oberfläche gegenüberliegt. Die Oberfläche TS ist im Wesentlichen parallel zu der vorstehenden Richtung in der Ebene. Das Halbleitersubstrat 1a und die epitaxiale Schicht 70 bilden ein epitaxiales Substrat, das die Oberfläche TS aufweist.
  • Als Halbleitermaterial für die Herstellung des Halbleitersubstrats 1a und der epitaxialen Schicht 70 wird bevorzugt ein Halbleiter mit einer großen Bandlücke verwendet. Bei der ersten Ausführungsformen und den später beschriebenen weiteren Ausführungsformen wird Siliciumcarbid verwendet. Somit bestehen die Drift-Schicht 2 und der Muldenbereich 20 in der epitaxialen Schicht 70 aus Siliciumcarbid. Es kann auch ein anderes Halbleitermaterial mit einer großen Bandlücke als Siliciumcarbid eingesetzt werden. Zum Beispiel kann Galliumnitrid, Aluminiumnitrid oder Diamant verwendet werden. Es kann auch ein anderes Halbleitermaterial als ein Halbleitermaterial mit einer großen Bandlücke eingesetzt werden. Zum Beispiel kann Silicium verwendet werden.
  • Die Drain-Elektrode 50 weist eine Drain-Kontaktelektrode 52 und eine Elektrodenschicht 51 auf. Die Drain-Kontaktelektrode 52 ist auf der unteren Oberfläche M1 des Halbleitersubstrats 1a angeordnet und ist mit dem Halbleitersubstrat 1a auf ohmsche Weise verbunden. Die Elektrodenschicht 51 ist auf der Drain-Kontaktelektrode 52 angeordnet.
  • Die Source-Elektrode 40 weist eine Source-Kontaktelektrode 42 und eine Elektrodenschicht 41 auf. Die Source-Kontaktelektrode 42 ist über der oberen Oberfläche M2 des Halbleitersubstrats 1a angeordnet, wobei dazwischen die epitaxiale Schicht 70 vorhanden ist. Daher handelt es sich bei dem MOSFET 501 um eine vertikale Halbleitereinheit mit einem Strompfad, der sich in der longitudinalen Richtung (der Dickenrichtung) erstreckt. Die Elektrodenschicht 41 befindet sich in Kontakt mit der Source-Kontaktelektrode 42 und kann von dem Halbleitersubstrat 1a getrennt sein.
  • Die Drift-Schicht 2 ist auf der oberen Oberfläche M2 des Halbleitersubstrats 1a angeordnet und weist den n-Typ auf, bei dem es sich auch um den Leitfähigkeitstyp des Halbleitersubstrats 1a handelt. Üblicherweise ist die Drift-Schicht 2 ein Bereich der epitaxialen Schicht 70, die in einem Schritt für ein epitaxiales Aufwachsen gebildet wird, der an dem Halbleitersubstrat 1a durchgeführt wird, wobei in einem nachfolgenden Schritt im Wesentlichen keine Störstellen implantiert werden.
  • Der Muldenbereich 20 ist auf einem Bereich der Drift-Schicht 2 angeordnet. Mit anderen Worten, es ist der Muldenbereich 20 in einem Bereich eines oberflächenseitigen Bereichs der epitaxialen Schicht 70 angeordnet. Der Muldenbereich 20 weist den p-Typ auf (den zweiten Leitfähigkeitstyp, der sich von dem ersten Leitfähigkeitstyp unterscheidet).
  • Der Source-Bereich SR ist auf dem Muldenbereich 20 durch den Muldenbereich 20 getrennt von der Drift-Schicht 2 angeordnet. Mit anderen Worten, es ist der Source-Bereich SR in einem Bereich eines oberflächenseitigen Bereichs des Muldenbereichs 20 angeordnet. Der Source-Bereich SR weist den n-Typ auf. Wie vorstehend beschrieben, weist der Source-Bereich SR den Source-Kontaktbereich 12 und den Source-Widerstandsbereich 15 auf. Der Source-Bereich SR der ersten Ausführungsform weist zusätzlich den Source-Ausdehnungsbereich 13 auf. Gemäß der ersten Ausführungsform ist der Source-Widerstandsbereich 15 auf der Oberfläche TS der epitaxialen Schicht 70 angeordnet.
  • Der Muldenbereich 20 weist einen Bereich auf, der als ein Kanal CH fungiert. Gemäß der ersten Ausführungsform fungiert ein Bereich des oberflächenseitigen Bereichs des Muldenbereichs 20, der sich zwischen dem Source-Bereich SR und der Drift-Schicht 2 befindet, als der Kanal CH des MOSFET 501. Bei dem Kanal CH handelt es sich um einen Pfad von dem Source-Bereich SR zu der Drift-Schicht 2 (gemäß der ersten Ausführungsform um einen Elektronenpfad), und er wird induziert, wenn sich der MOSFET 501 im EIN-Zustand befindet.
  • Insbesondere fungiert ein Bereich des oberflächenseitigen Bereichs des Muldenbereichs 20, der sich zwischen dem Source-Ausdehnungsbereich 13 und der Drift-Schicht 2 befindet, als der Kanal CH. Wie in den 2 und 3 gezeigt, erstreckt sich der Kanal CH in der Richtung in der Ebene. Aus diesem Grund weist der MOSFET 501 einen planaren Typ auf.
  • Ein Bereich eines oberflächenseitigen Bereichs der Drift-Schicht 2, der benachbart zu dem Muldenbereich 20 ist, wird als ein Junction-Feldeffekttransistor(JFET)-Bereich bezeichnet, der in den 2 und 3 als ein JFET-Bereich 11 gezeigt ist. Der JFET-Bereich 11 bildet einen Bereich eines Strompfads zwischen dem Kanal CH und dem Halbleitersubstrat 1a und weist eine durch den Muldenbereich 20 reduzierte Breite auf.
  • Ein Drain-Strom (EIN-Strom), der im EIN-Zustand von der Drain-Elektrode 50 durch das Halbleitersubstrat 1a in die Drift-Schicht 2 fließt, durchläuft den JFET-Bereich 11, den Kanal CH, den Source-Ausdehnungsbereich 13, den Source-Widerstandsbereich 15, den Source-Kontaktbereich 12 sowie die Source-Kontaktelektrode 42, um die Elektrodenschicht 41 der Source-Elektrode 40 zu erreichen.
  • Der Muldenkontaktbereich 25 ist auf dem Muldenbereich 20 angeordnet. Der Muldenkontaktbereich 25 ist außerhalb des Source-Kontaktbereichs 12 auf der Oberfläche TS der epitaxialen Schicht 70 angeordnet. Der Muldenkontaktbereich 25 weist den p-Typ auf und weist einen spezifischen elektrischen Widerstand auf, der geringer als jener des Muldenbereichs 20 ist.
  • Jeder von dem Source-Widerstandsbereich 15 und dem Muldenkontaktbereich 25 ist in der Richtung in der Ebene zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 angeordnet. In 1 ist der Source-Widerstandsbereich 15 in der transversalen Richtung und der longitudinalen Richtung von 1 zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 angeordnet, bei denen es sich um Bereiche in der Richtung in der Ebene handelt.
  • Ferner ist der Muldenkontaktbereich in einer schrägen Richtung von 1 zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 angeordnet, bei denen es sich um Bereiche in der Richtung in der Ebene handelt. Der Source-Widerstandsbereich 15 ist in der Richtung in der Ebene benachbart zu dem Source-Kontaktbereich 12. Der Source-Widerstandsbereich 15 ist in der Richtung in der Ebene benachbart zu dem Muldenkontaktbereich 25.
  • Der Source-Widerstandsbereich 15 weist einen höheren Flächenwiderstand als jenen des Source-Kontaktbereichs 12 auf. Eine Störstellenkonzentration in dem Source-Widerstandsbereich 15 ist geringer als jene in dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13. Der Source-Widerstandsbereich 15 kann implantierte Ionen aufweisen, um den Flächenwiderstand desselben einzustellen, wie später beschrieben.
  • Der Source-Ausdehnungsbereich 13 ist benachbart zu dem Source-Widerstandsbereich 15 und getrennt von dem Source-Kontaktbereich 12. Der Source-Ausdehnungsbereich 13 ist zusammenhängend (durchgehend) mit dem Kanal CH. Auf diese Weise ist der Source-Widerstandsbereich 15 gemäß der ersten Ausführungsform durch den Source-Ausdehnungsbereich 13 zusammenhängend (durchgehend) mit dem Kanal CH. Wie in 1 gezeigt, handelt es sich bei dem Source-Ausdehnungsbereich 13 um den äußersten peripheren Bereich des Source-Bereichs SR in jeder Einheitszelle UC, und er umgibt den Source-Widerstandsbereich 15 und den Muldenkontaktbereich 25 von außen.
  • Die Anordnung in der Darstellung gemäß 1 ist derart, dass jeder von dem Source-Kontaktbereich 12, dem Source-Ausdehnungsbereich 13 und dem Source-Widerstandsbereich 15 benachbart zu dem Muldenkontaktbereich 25 ist. Dabei handelt es sich jedoch nicht um die einzige Anordnung für den Muldenkontaktbereich 25.
  • Eine Konzentrationsverteilung von Störstellen des n-Typs, das heißt, eine Konzentrationsverteilung von Donatoren, in dem Source-Widerstandsbereich 15 ist in einer Richtung von dem Source-Ausdehnungsbereich 13 zu dem Source-Kontaktbereich 12 hin vorzugsweise gleichmäßig. In diesem Fall wird ein Source-Widerstand, der durch den Source-Widerstandsbereich 15 realisiert wird, mit einer erhöhten Genauigkeit so gesteuert, dass er einen Auslegungswert aufweist. Auf diese Weise wird die Belastbarkeit bei der Herstellung verbessert.
  • Bevorzugter ist diese Konzentrationsverteilung von Störstellen in einer Draufsicht (in der Draufsicht von 1) gleichmäßig. Noch bevorzugter ist diese Konzentrationsverteilung von Störstellen überall in dem MOSFET 501, der eine Mehrzahl der Einheitszellen UC aufweist, insgesamt im Wesentlichen gleich.
  • Dadurch wird das Unterbinden einer Unausgewogenheit eines Überstroms ermöglicht, der beim Auftreten von Kurzschluss-Störungen fließt, so dass dadurch die Kurzschluss-Toleranz des MOSFET reduziert und die Zuverlässigkeit verbessert wird.
  • Die Störstellenkonzentration in dem Source-Kontaktbereich 12 und die Störstellenkonzentration in dem Source-Ausdehnungsbereich 13 können im Wesentlichen gleich sein. Der Source-Kontaktbereich 12 und der Source-Ausdehnungsbereich 13 können gleichzeitig gebildet werden, wie später beschrieben, und dadurch liegt in dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 die gleiche Konzentrationsverteilung von Störstellen vor.
  • Die Gate-Isolierschicht 30 ist auf der Oberfläche TS der epitaxialen Schicht 70 angeordnet und bedeckt den Kanal CH in dem Muldenbereich 20. Die Gate-Elektrode 35 ist auf der Gate-Isolierschicht 30 angeordnet und liegt dem Kanal CH über die Gate-Isolierschicht 30 hinweg gegenüber. Gemäß der ersten Ausführungsform erstreckt sich die Gate-Elektrode 35 über die Gate-Isolierschicht 30 hinweg über dem Source-Ausdehnungsbereich 13, dem Kanal CH sowie dem JFET-Bereich 11 und erstreckt sich nicht über dem Source-Kontaktbereich 12 und dem Source-Widerstandsbereich 15.
  • Auf diese Weise bildet von dem Source-Kontaktbereich 12, dem Source-Ausdehnungsbereich 13 und dem Source-Widerstandsbereich 15, die den Source-Bereich SR bilden, lediglich der Source-Ausdehnungsbereich 13 zusammen mit der Gate-Isolierschicht 30 und der Gate-Elektrode 35 eine MOS-Struktur. Der Muldenkontaktbereich 25 ist in einer solchen Weise angeordnet, dass er keinen Bereich aufweist, der sich in Kontakt mit der Gate-Elektrode 35 befindet, wobei lediglich die Gate-Isolierschicht 30 dazwischen eingefügt ist.
  • Die Zwischenisolierschicht 32 bedeckt die Gate-Elektrode 35. Die isolierende Schicht IL, welche die Gate-Isolierschicht 30 und die Zwischenisolierschicht 32 umfasst, ist mit einem Kontaktloch SC versehen (einem Source-Kontaktloch), in dem die Source-Elektrode 40 eingebettet ist. In dem Kontaktloch SC befindet sich die Source-Kontaktelektrode 42 der Source-Elektrode 40 in Kontakt mit dem Source-Kontaktbereich 12, dem Muldenkontaktbereich 25 und dem Source-Widerstandsbereich 15. Die Source-Kontaktelektrode 42 ist von dem Source-Ausdehnungsbereich 13 getrennt.
  • Die Source-Kontaktelektrode 42 befindet sich in Kontakt mit dem Source-Kontaktbereich 12, der eine ausreichend hohe Störstellenkonzentration aufweist, so dass sie mit einem geringen Kontaktwiderstand auf ohmsche Weise mit dem Source-Kontaktbereich 12 verbunden ist. Auf diese Weise wird die Source-Elektrode 40 durch den Source-Widerstandsbereich 15, der benachbart zu dem Source-Kontaktbereich 12 ist, gemäß der ersten Ausführungsform zusammenhängend bzw. durchgehend mit dem Kanal CH, wird durch den Source-Widerstandsbereich 15 und den Source-Ausdehnungsbereich 13 zusammenhängend (durchgehend) mit dem Kanal CH.
  • Die Source-Kontaktelektrode 42 befindet sich ferner in Kontakt mit dem Muldenkontaktbereich 25, der eine ausreichend hohe Störstellenkonzentration aufweist, so dass sie mit einem geringen Kontaktwiderstand auf ohmsche Weise mit dem Muldenkontaktbereich 25 verbunden ist. Auf diese Weise ist die Source-Elektrode 40 nicht nur mit dem Source-Kontaktbereich 12 elektrisch verbunden, sondern ist auch mit dem Muldenbereich 20 elektrisch verbunden. Die Elektrodenschicht 41 befindet sich in Kontakt mit der Source-Kontaktelektrode 42 in dem Kontaktloch SC und erstreckt sich über der Zwischenisolierschicht 32.
  • Damit bei dem Source-Widerstandsbereich 15 ein maßgeblicher Widerstandswert vorliegt, ist es erforderlich, dass eine Störstellenkonzentration in dem Source-Widerstandsbereich 15 ausreichend gering ist. Wenn die Störstellenkonzentration in dem Source-Widerstandsbereich 15 so reduziert wird, dass sie unter einem bestimmten Niveau liegt, wird der Kontaktwiderstand zwischen dem Source-Widerstandsbereich 15 und der Source-Kontaktelektrode 42 beträchtlich erhöht. In diesem Fall wird eine elektrische Verbindung zwischen dem Source-Widerstandsbereich 15 und der Source-Kontaktelektrode 42 im Wesentlichen nur durch den Source-Kontaktbereich 12 gebildet.
  • Auch wenn sich der Source-Widerstandsbereich 15 teilweise in Kontakt mit der Source-Kontaktelektrode 42 befindet, wird der Source-Widerstandsbereich 15 zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 somit insgesamt funktionell und trägt zu einem Source-Widerstand bei. Wenngleich eine große Fläche für einen Kontakt von jedem von dem Source-Kontaktbereich 12 und dem Muldenkontaktbereich 25 mit der Source-Kontaktelektrode 42 für eine Reduzierung des Kontaktwiderstands sichergestellt wird und wenngleich ein ausreichend hoher Source-Widerstand sichergestellt wird, wird es im Ergebnis möglich, die Fläche des Source-Bereichs SR gering zu halten.
  • Dadurch wird eine Reduktion des Abstands der Einheitszellen UC erzielt. Wenn ein ausreichender Source-Widerstand sichergestellt wird, wie vorstehend beschrieben, wird die Kurzschluss-Toleranz verbessert. Wenn der Abstand der Einheitszellen UC reduziert wird, wie vorstehend beschrieben, wird ferner der EIN-Widerstand pro Einheitsfläche gering gehalten. Auf diese Weise wird es möglich, einen Kompromiss zwischen der Kurzschluss-Toleranz und dem EIN-Widerstand zu verbessern.
  • Wenn an einer Grenzschicht zwischen dem Source-Widerstandsbereich 15 und der Source-Kontaktelektrode 42 unbeabsichtigt ein Strom fließt, der einem Strom an einer Grenzschicht zwischen dem Source-Kontaktbereich 12 und der Source-Kontaktelektrode 42 entspricht, wird ein Abfall eines effektiven Widerstandwerts in dem Source-Widerstandsbereich 15 unvermeidbar. Dadurch ist eine Vergrößerung der Länge des Source-Widerstandsbereichs 15 erforderlich, um einen vorgesehenen Widerstandswert zu erhalten, was in einigen Fällen eine Vergrößerung des Abstands der Einheitszellen UC verursacht.
  • Der Kontaktwiderstand (Ω·cm2) zwischen der Source-Kontaktelektrode 42 und dem Source-Widerstandsbereich 15 ist bevorzugt zehnmal größer als der Kontaktwiderstand (Ω·cm2) zwischen der Source-Kontaktelektrode 42 und dem Source-Kontaktbereich 12 oder noch größer.
  • Auch wenn der Kontaktwiderstand zwischen der Source-Kontaktelektrode 42 und dem Source-Widerstandsbereich 15 nicht so groß ist, dass eine direkte elektrische Verbindung zwischen diesen nicht vernachlässigbar wird, ermöglicht das Vorhandensein eines Bereichs, in dem die Source-Kontaktelektrode 42 und der Source-Widerstandsbereich 15 in einer Draufsicht nicht miteinander überlappen, weiterhin die Sicherstellung eines ausreichenden Source-Widerstands.
  • Unter der Annahme, dass der Source-Widerstandsbereich 15 vollständig mit der Source-Kontaktelektrode 42 überlappt, wird die Source-Kontaktelektrode 42 unvermeidlich in Kontakt mit dem Source-Ausdehnungsbereich 13 gebracht. Dadurch wird die Funktion des Source-Widerstandsbereichs 15 als Source-Widerstand zwischen der Source-Kontaktelektrode 42 und dem Kanal CH inaktiviert.
  • Wie in 1 gezeigt, weist das Kontaktloch SC eine äußere Peripherie auf, die den Source-Widerstandsbereich 15 durchquert. Insbesondere weist die äußere Peripherie des Kontaktlochs SC einen Bereich, der den Source-Widerstandsbereich 15a durchquert, einen Bereich, der den Source-Widerstandsbereich 15b durchquert, einen Bereich, der den Source-Widerstandsbereich 15c durchquert, sowie einen Bereich auf, der den Source-Widerstandsbereich 15d durchquert. Der Bereich der äußeren Peripherie des Kontaktlochs SC, der den Source-Widerstandsbereich 15 durchquert, erstreckt sich vorzugsweise linear.
  • In 1 entspricht dieser Bereich einer Seite eines Polygons, das die äußere Peripherie des Kontaktlochs SC bildet. Bevorzugter weist das Kontaktloch SC eine äußere Peripherie auf, die jeden von den Source-Widerstandsbereichen 15a bis 15d des Source-Widerstandsbereichs 15 zwischen Bereichen des Muldenkontaktbereichs 25 durchquert (zwei der Muldenkontaktbereiche 25a bis 25d). In 1 weist die äußere Peripherie des Kontaktlochs SC eine polygonale Gestalt mit linearen Seiten, welche die Source-Widerstandsbereiche durchqueren, und Ecken auf, die sich bei den Muldenkontaktbereichen befinden.
  • Als ein Ergebnis der Anordnung der äußeren Peripherie des Kontaktlochs SC in der vorstehenden Weise liegt eine gleichmäßigere Stromverteilung in dem Source-Widerstandsbereich 15 vor. In 1 ist ein gleichmäßiges Fließen eines Stroms DS in dem Source-Widerstandsbereich 15a des Source-Widerstandsbereichs 15 als ein Beispiel gezeigt. Liegt die gleichmäßige Stromverteilung vor, wird dadurch ein Anteil einer Fläche des Source-Widerstandsbereichs 15 reduziert, der nicht ausreichend als ein Source-Widerstand fungiert.
  • Dadurch wird es ermöglicht, die Fläche des Source-Widerstandsbereichs 15 gering zu halten, während die Kurzschluss-Toleranz sichergestellt wird. Im Ergebnis kann der Abstand der Einheitszellen UC reduziert werden. Dadurch wird eine Verbesserung eines Kompromisses zwischen der Kurzschluss-Toleranz und dem EIN-Widerstand in einem größeren Ausmaß erreicht.
  • Bei der in 1 gezeigten Konfiguration weist jeder von den Source-Widerstandsbereichen 15a bis 15d in einer Einheitszelle UC die Gestalt eines Rechtecks auf. Dieses Rechteck weist eine erste lange Seite, eine zweite lange Seite, eine erste kurze Seite sowie eine zweite kurze Seite auf. Die erste lange Seite ist mit dem Source-Kontaktbereich 12 zusammenhängend (durchgehend) ausgebildet. Die zweite lange Seite ist mit dem Source-Ausdehnungsbereich 13 zusammenhängend (durchgehend) ausgebildet.
  • Auf diese Weise wird ein Strompfad ausgebildet, der sich in der Richtung der kurzen Seite erstreckt. Dadurch wird ein gleichmäßiges Fließen des Stroms DS erreicht. Um die zusätzliche Bildung eines Pfads zu verhindern, in dem ein nicht gleichmäßiger Strom fließt, sind die erste und die zweite kurze Seite bevorzugt zusammenhängend (durchgehend) mit einem Bereich mit einem Leitfähigkeitstyp, der sich von jenem der Source-Widerstandsbereiche 15a bis 15d unterscheidet, das heißt, mit einem Bereich, der den p-Typ aufweist.
  • Gemäß der ersten Ausführungsform sind die erste und die zweite kurze Seite zusammenhängend (durchgehend) mit dem Muldenkontaktbereich 25. Auf diese Weise weist der Muldenkontaktbereich 25 der ersten Ausführungsform nicht nur die Funktion auf, eine vorteilhafte elektrische Verbindung zwischen der Source-Elektrode 40 und dem Muldenbereich 20 zu erzielen, sondern weist auch die Funktion auf, für ein gleichmäßiges Fließen des Stroms DS zu sorgen.
  • Modifikationen
  • 4 ist eine Draufsicht, die einen MOSFET 501S1 (eine Halbleitereinheit) als eine Modifikation von 1 zeigt. Der MOSFET 501S1 weist eine Konfiguration mit einer Mehrzahl von Einheitszellen UC auf, die in einer Streifenform (einer kammartigen Form) angeordnet sind. Eine dieser Einheitszellen UC ist in 4 gezeigt. Jede Einheitszelle UC erstreckt sich in einer Richtung, in der sich die Streifenform erstreckt (einer longitudinalen Richtung in 4). Die Einheitszellen UC sind in einer Richtung (einer transversalen Richtung in 4) ausgerichtet, die diese Ausdehnungsrichtung kreuzt.
  • Jeder von dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 erstreckt sich in der Ausdehnungsrichtung der Streifenform. Zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 ist ein Bereich definiert, der sich in der Ausdehnungsrichtung der Streifenform erstreckt, und der Source-Widerstandsbereich 15 und der Muldenkontaktbereich 25 sind in diesem Bereich angeordnet und sind in der Ausdehnungsrichtung der Streifenform abwechselnd angeordnet.
  • Der Muldenkontaktbereich 25 weist Bereiche auf, die einander über den Source-Kontaktbereich 12 hinweg in einer Richtung gegenüberliegen, welche die Ausdehnungsrichtung der Streifenform kreuzt, und die Mitten dieser gegenüberliegenden Bereiche können in der Ausdehnungsrichtung der Streifenform miteinander übereinstimmen. Mit anderen Worten, es können diese gegenüberliegenden Bereiche einander in einer Richtung (einer transversalen Richtung in 4) senkrecht zu der Ausdehnungsrichtung der Streifenform zugewandt sein.
  • 5 ist eine Draufsicht, die einen MOSFET 501S2 (eine Halbleitereinheit) als eine Modifikation von 4 zeigt. Bei dem MOSFET 501S2 weist der Muldenkontaktbereich 25 Bereiche auf, die einander über den Source-KontaktBereich 12 hinweg in einer Richtung gegenüberliegen, welche die Ausdehnungsrichtung der Streifenform kreuzt, und die Mitten dieser gegenüberliegenden Bereiche sind in der Richtung, in der sich die Streifenform erstreckt, gegeneinander verschoben.
  • Mit anderen Worten, es sind diese gegenüberliegenden Bereiche einander in einer zu der Ausdehnungsrichtung der Streifenform schrägen Richtung zugewandt. In diesem Fall liegt in dem Source-Kontaktbereich 12 eine gleichmäßigere Stromdichte vor. Dadurch wird ein Widerstandswert an dem Source-Kontaktbereich 12 reduziert und die Zuverlässigkeit des MOSFET verbessert, der so anspricht, dass ein hoher Strom fließt.
  • Es ist nicht immer erforderlich, dass der MOSFET eine Zellenstruktur mit einer Mehrzahl von Einheitszellen UC aufweist. Darüber hinaus kann ein Nicht-OxidMaterial anstelle eines Oxid-Materials für die Bildung der Gate-Isolierschicht verwendet werden. In diesem Fall wird ein MISFET anstelle des MOSFET erhalten.
  • 6 ist eine Querschnittsansicht, die einen MOSFET 501R (eine Halbleitereinheit) als eine Modifikation von 2 zeigt. Während bei dem MOSFET 501 (2) der Source-Widerstandsbereich 25 auf der Oberfläche TS der epitaxialen Schicht 70 angeordnet ist, ist der Source-Widerstandsbereich 15 bei dem MOSFET 501R von der Oberfläche TS der epitaxialen Schicht 70 getrennt. Auf dem Source-Widerstandsbereich 15 ist eine Trennschicht 15R für eine Trennung der Source-Kontaktelektrode 42 der Source-Elektrode 40 und des Source-Widerstandsbereichs 15 voneinander angeordnet. Die Trennschicht 15R weist den p-Typ auf.
  • Der Abstand zwischen der Oberfläche TS und dem Source-Widerstandsbereich 15, mit anderen Worten, die Dicke der Trennschicht 15R ist geringer als jene des Muldenbereichs 20. Die Dicke des Muldenbereichs 20 ist im Allgemeinen gleich oder geringer als etwa 2 µm, so dass die Dicke der Trennschicht 15R ebenfalls im Allgemeinen gleich oder geringer als 2 µm ist. Die Dicke der Trennschicht 15R ist bevorzugt gleich oder geringer als 200 nm und ist zum Beispiel gleich 100 nm bis 200 nm.
  • Als Nächstes wird ein Effekt dieser Modifikation beschrieben. Bei dem MOSFET 501 (2) kann ein Bereich des Source-Widerstandsbereichs 15, der sich in Kontakt mit der Source-Kontaktelektrode 42 befindet, während der Bildung der Source-Kontaktelektrode 42, die auf ohmsche Weise mit dem Source-Kontaktbereich 12 und dem Muldenkontaktbereich 25 verbunden wird, bis zu einem gewissen Grad schrumpfen. Dadurch wird unbeabsichtigt eine Änderung eines Widerstandswerts verursacht, der durch den Source-Widerstandsbereich 15 bestimmt ist.
  • Gemäß dieser Modifikation befindet sich dagegen die Trennschicht 15R in Kontakt mit der Source-Kontaktelektrode 42 anstelle dem Source-Widerstandsbereich 15. Da die Trennschicht 15R den p-Typ aufweist, weist ein Widerstandswert an dem Source-Bereich SR, der aus einem Halbleiter vom n-Typ besteht, auch beim Auftreten einer Änderung der Dicke der Trennschicht 15R im Wesentlichen keine Änderung auf. Auf diese Weise wird gemäß dieser Modifikation der Source-Widerstandswert stabilisiert. Dadurch wird eine Stabilisierung der Kurzschluss-Toleranz erreicht.
  • 7 ist eine Querschnittsansicht eines MOSFET 501W (einer Halbleitereinheit) als einer Modifikation von 2. Während bei dem MOSFET 501 (2) ein Bereich des Muldenbereichs 20, der als der Kanal CH fungiert, auf der Oberfläche TS der epitaxialen Schicht 70 angeordnet ist, ist bei dem MOSFET 501W ein Bereich des Muldenbereichs 20, der als der Kanal CH fungiert, von der Oberfläche TS der epitaxialen Schicht 70 getrennt. Auf diesem Bereich ist eine Halbleiterschicht 20W angeordnet, um den Bereich des Muldenbereichs 20, der als der Kanal CH fungiert, und die Oberfläche TS voneinander zu trennen.
  • Die Halbleiterschicht 20W weist den n-Typ auf. Ein Abstand zwischen der Oberfläche TS und dem Muldenbereich 20, mit anderen Worten, die Dicke der Halbleiterschicht 20W ist gleich oder geringer als 200 nm und ist zum Beispiel gleich etwa 100 nm. Die Anordnung der Halbleiterschicht 20W, die den n-Typ aufweist, erhöht die Leitfähigkeit des Kanals CH. Auf diese Weise kann der EIN-Widerstand in einem größeren Ausmaß reduziert werden.
  • 8 ist eine Querschnittsansicht eines IGBT 501T (einer Halbleitereinheit) als einer Modifikation von 2. Der IGBT 501T weist ein Halbleitersubstrat 1b vom p-Typ anstelle des Halbleitersubstrats 1a vom n-Typ auf (2). Somit unterscheidet sich der Leitfähigkeitstyp des Halbleitersubstrats 1b von jenem der Drift-Schicht 2. Bei dem IGBT weist der Source-Bereich SR eine Funktion als ein Emitter-Bereich auf, der Muldenbereich 20 weist eine Funktion als ein BasisBereich auf, und das Halbleitersubstrat 1b weist eine Funktion als ein Kollektor-Bereich auf.
  • Die Anordnung eines Widerstandssteuerbereichs mit einem hohen Widerstand (eines Source-Widerstandsbereichs 15) in dem Emitter-Bereich (dem Source-Bereich SR) ermöglicht eine Erhöhung des Emitter-Widerstands. Dadurch wird eine Reduzierung einer Stromverstärkung in einem parasitären Transistor ermöglicht, der aus dem Emitter-Bereich (dem Source-Bereich SR), dem BasisBereich (dem Muldenbereich 20) und der Drift-Schicht 2 gebildet wird. Im Ergebnis wird es möglich, einen Latch-Up zu verhindern, der durch den Betrieb eines parasitären Thyristors in dem IGBT verursacht wird.
  • Es ist nicht immer erforderlich, das epitaxiale Aufwachsen der epitaxialen Schicht 70 auf dem Halbleitersubstrat 1b durchzuführen. Zum Beispiel kann die epitaxiale Schicht 70 epitaxial auf einem einkristallinen Substrat aufgewachsen werden, das wie das Halbleitersubstrat 1a den n-Typ aufweist. Dann kann eine Behandlung an der epitaxialen Schicht 70 durchgeführt werden, um das Halbleitersubstrat 1b mit dem p-Typ zu bilden. In diesem Fall wird das einkristalline Substrat vom n-Typ zu einem geeigneten Zeitpunkt entfernt.
  • Herstellungsverfahren
  • Als Nächstes wird unter Bezugnahme auf die Querschnittsansichten in den 9 bis 13 ein exemplarisches Verfahren zur Herstellung des MOSFET 501 beschrieben. Die 9 bis 11 und 13 sind Ansichten aus einem Blickwinkel, der jenem von 2 entspricht. 12 ist eine Ansicht aus einem Blickwinkel, der jenem von 3 entspricht.
  • Unter Bezugnahme auf 9 wird zunächst das Halbleitersubstrat 1a hergestellt, das aus Siliciumcarbid vom n-Typ besteht. Die Ebenenrichtung des Halbleitersubstrats 1a kann frei bestimmt werden. Zum Beispiel kann eine Richtung senkrecht zu der oberen Oberfläche M2 des Halbleitersubstrats 1a mit der Richtung der c-Achse übereinstimmen, oder es kann sich um eine Richtung handeln, die zu der Richtung der c-Achse um einen Winkel geneigt ist, der gleich oder kleiner als 8° ist. Die Dicke des Halbleitersubstrats 1a kann frei bestimmt werden. Zum Beispiel kann diese Dicke gleich etwa 350 µm oder gleich etwa 100 µm sein.
  • Als Nächstes wird als ein Resultat eines epitaxialen Kristallwachstums von Siliciumcarbid auf dem Halbleitersubstrat 1a die epitaxiale Schicht 70 vom n-Typ gebildet. Eine Konzentration von Störstellen des n-Typs in der epitaxialen Schicht 70 ist zum Beispiel gleich etwa 1 × 1013 cm-3 bis etwa 1 × 1018 cm-3, und die Dicke der epitaxialen Schicht 70 ist gleich etwa 3 µm bis etwa 200 µm. Ein Bereich der epitaxialen Schicht 70, der auf diese Weise gebildet wird und in dem in einem nachfolgenden Schritt keine Störstellen implantiert werden, wird zu der Drift-Schicht 2.
  • Wenngleich eine Konzentrationsverteilung von Störstellen in der epitaxialen Schicht 70 in der Dickenrichtung wünschenswerterweise konstant ist, ist es nicht immer erforderlich, dass diese konstant ist. Zum Beispiel kann die Störstellenkonzentration in der Nähe der Oberfläche TS absichtlich erhöht oder umgekehrt reduziert werden. Eine Erhöhung der Störstellenkonzentration in der Nähe der Oberfläche TS erzielt Effekte, durch die ein Widerstand in dem JFET-Bereich 11 reduziert wird, der später gebildet wird, und die Kanal-Mobilität verbessert wird.
  • Dadurch wird es ferner ermöglicht, eine niedrige Schwellenspannung für ein Schalten des MOSFET 501 vorzugeben. Umgekehrt reduziert eine Reduzierung der Störstellenkonzentration in der Nähe der Oberfläche TS das elektrische Feld, das in Reaktion auf ein Anlegen einer Sperrspannung an den MOSFET 501 an der Gate-Isolierschicht 30 anliegt, so dass dadurch die Zuverlässigkeit verbessert wird. Auf diese Weise wird es ferner ermöglicht, eine hohe Schwellenspannung vorzugeben.
  • Als Nächstes wird unter Verwendung eines photolithographischen Prozesses eine Implantationsmaske 100a gebildet. Bei der Implantationsmaske 100a handelt es sich zum Beispiel um eine Resist-Schicht oder eine Siliciumoxid-Schicht. Als Nächstes wird unter Verwendung der Implantationsmaske 100a eine selektive Ionenimplantation (Pfeile J1 in 9) durchgeführt, um den Muldenbereich 20 vom p-Typ zu bilden. Das Halbleitersubstrat 1a wird während der Ionenimplantation vorzugsweise bei einer Temperatur von 100 °C bis 800 °C erwärmt.
  • Alternativ ist es nicht erforderlich, das Halbleitersubstrat 1a zu erwärmen. Bei den Störstellen vom p-Typ (Akzeptoren), die implantiert werden, handelt es sich bevorzugt um Aluminium oder Bor.
  • Die Tiefenposition des unteren Endes des Muldenbereichs 20 ist in einer solchen Weise vorgegeben, dass sie nicht bis zu dem unteren Ende der Drift-Schicht 2 reicht (das heißt, nicht bis zu der oberen Oberfläche M2 des Halbleitersubstrats 1a reicht), und ist zum Beispiel an einer Position etwa 0,2 µm bis etwa 2,0 µm von der Oberfläche TS entfernt vorgegeben. Eine maximale Störstellenkonzentration in dem Muldenbereich 20 ist zum Beispiel innerhalb eines Bereichs von 1 × 1015 cm-3 bis 1 × 1019 cm-3 vorgegeben, wobei diese eine Störstellenkonzentration in der Nähe einer Oberfläche der Drift-Schicht 2 übersteigt.
  • Der MOSFET 501W (7) gemäß der Modifikation kann erhalten werden, indem Ionen in einer solchen Weise implantiert werden, dass die Konzentration von Störstellen, die in der Nähe der Oberfläche TS implantiert werden, unter eine Störstellenkonzentration in der epitaxialen Schicht 70 fällt. Als Nächstes wird die Implantationsmaske 100a entfernt.
  • Bezugnehmend auf 10 wird als Nächstes unter Verwendung eines photolithographischen Prozesses eine Implantationsmaske 100b gebildet. Bei der Implantationsmaske 100b handelt es sich zum Beispiel um eine Resist-Schicht oder eine Siliciumoxid-Schicht. Als Nächstes wird unter Verwendung der Implantationsmaske 100b eine selektive Ionenimplantation (Pfeile J2 in 10) durchgeführt, um den Source-Kontaktbereich 12 vom n-Typ und den Source-Ausdehnungsbereich 13 zu bilden. Bei den Störstellen vom n-Typ (Donatoren), die implantiert werden, handelt es sich bevorzugt um Stickstoff oder Phosphor.
  • Die Implantationsmaske 100b weist jeweilige Öffnungen für einen Bereich zur Bildung des Source-Kontaktbereichs 12 und für einen Bereich zur Bildung des Source-Ausdehnungsbereichs 13 auf, so dass der resultierende Source-Kontaktbereich 12 und der resultierende Source-Ausdehnungsbereich 13 voneinander getrennt sind.
  • Die Länge L des Source-Widerstandsbereichs 15, der später gebildet wird, ist durch den Abstand zwischen der Öffnung für den Bereich zur Bildung des Source-Kontaktbereichs 12 und der Öffnung für den Bereich zur Bildung des Source-Ausdehnungsbereichs 13 in der Implantationsmaske 100b definiert. Die Länge L ist zum Beispiel gleich 0,1 µm bis 10 µm. In Bezug auf ein Verhindern einer Reduktion der Kanalbreitendichte durch Verhindern einer übermäßigen Vergrößerung des Zellen-Abstands der Einheitszellen UC liegt die Länge L bevorzugt innerhalb eines Bereichs von 0,1 µm bis 3 µm.
  • Die Tiefenposition des unteren Endes von jedem von dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 ist in einer solchen Weise vorgegeben, dass sie nicht bis zu dem unteren Ende des Muldenbereichs 20 reicht. Die Konzentration von Störstellen des n-Typs in jedem von dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 ist höher als die Konzentration von Störstellen des p-Typs in dem Muldenbereich 20. Ein Maximum dieser Konzentration von Störstellen des n-Typs ist mit etwa 1 × 1018 cm-3 bis etwa 1 × 1021 cm-3 vorgegeben.
  • Im Vergleich zu einem einzelnen Bilden des Source-Kontaktbereichs 12 und des Source-Ausdehnungsbereichs 13 ermöglicht ein gleichzeitiges Bilden des Source-Kontaktbereichs 12 und des Source-Ausdehnungsbereichs 13 auf diese Weise eine Unterbindung einer Schwankung der Länge L. Dadurch wird außerdem die Anzahl von Prozessschritten reduziert, was zu einer Reduktion der Herstellungskosten beiträgt. Als Nächstes wird die Implantationsmaske 100b entfernt.
  • Bezugnehmend auf 11 wird danach unter Verwendung eines photolithographischen Prozesses eine Implantationsmaske 100c gebildet. Bei der Implantationsmaske 100c handelt es sich zum Beispiel um eine Resist-Schicht. Als Nächstes wird unter Verwendung der Implantationsmaske 100c eine selektive Ionenimplantation durchgeführt (Pfeile J3 in 11), um den Source-Widerstandsbereich 15 vom n-Typ zu bilden. Wenngleich der in 11 gezeichnete Source-Widerstandsbereich 15 so gezeigt ist, dass er mit dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 überlappt, damit ein Bereich der Ionenimplantation leicht sichtbar wird, ist die Länge des Source-Widerstandsbereichs 15 als ein Abstand der Trennung zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 definiert.
  • Die Ionenimplantation wird in einer solchen Weise durchgeführt, dass eine Störstellenkonzentration in dem Source-Widerstandsbereich 15 um eine Größenordnung oder mehr geringer als die Störstellenkonzentration in dem Source-Kontaktbereich 12 oder dem Source-Ausdehnungsbereich 13 wird. Die Dicke des Source-Widerstandsbereichs 15 (eine Ausdehnung in einer Richtung senkrecht zu der Richtung in der Ebene des Halbleitersubstrats 1a) ist bevorzugt gleich etwa 0,1 µm bis etwa 3,0 µm Die Länge des Source-Widerstandsbereichs 15 (eine Ausdehnung in der Richtung in der Ebene des Halbleitersubstrats 1a) ist bevorzugt gleich etwa 0,1 µm bis etwa 5 µm.
  • Diese Ionenimplantation kann in einem Schritt oder in zwei oder mehr Schritten durchgeführt werden. Bei einer Konzentrationsverteilung von Störstellen in dem Source-Widerstandsbereich 15 in der Tiefenrichtung kann es sich um ein retrogrades Profil oder ein Stufenprofil mit zwei oder mehr Stufen handeln. Als ein Resultat einer Ausführung dieses Schritts ist der Source-Widerstandsbereich 15, der eine relativ geringe Konzentration von Störstellen des n-Typs aufweist, in den Source-Bereich SR eingefügt. Dadurch wird eine absichtliche Erhöhung des Widerstands in dem Source-Bereich SR um ein vorgesehenes Maß ermöglicht und insbesondere eine Erzielung eines modulierenden Effekts vergleichbar mit dem EIN-Widerstand in dem MOSFET oder höher als dieser ermöglicht.
  • Die Konzentration von Störstellen des n-Typs in jedem von dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 ist dagegen so vorgegeben, dass sie relativ hoch ist, um eine Reduktion eines parasitären Widerstands in dem MOSFET und ferner eine Reduktion eines Kontaktwiderstands mit der Source-Kontaktelektrode 42 zu unterstützen. Im Ergebnis werden Flächenwiderstände in dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13 reduziert. Als Nächstes wird die Implantationsmaske 100c entfernt.
  • Bezugnehmend auf 12 wird danach unter Verwendung eines photolithographischen Prozesses eine Implantationsmaske 100d gebildet. Als Nächstes wird unter Verwendung der Implantationsmaske 100d eine selektive Ionenimplantation durchgeführt (Pfeile J4 in 12), um den Muldenkontaktbereich 25 vom p-Typ zu bilden. Wie vorstehend beschrieben, ist 12 eine Ansicht aus einem Blickwinkel, der jenem von 3 entspricht, nicht aus einem Blickwinkel, der jenem von 2 entspricht, und zeigt einen Querschnitt, der sich von dem Querschnitt von 11 unterscheidet. Der Muldenkontaktbereich 25 wird in einer solchen Weise gebildet, dass das untere Ende des Muldenkontaktbereichs 25 bis zu dem Muldenbereich 20 reicht.
  • Um eine vorteilhafte Verbindung zwischen dem Muldenbereich 20 und der Source-Kontaktelektrode 42 zu erzielen, wird der Muldenkontaktbereich 25 in einer solchen Weise gebildet, dass er eine Konzentration von Störstellen des p-Typs aufweist, die höher als die Konzentration von Störstellen des p-Typs in dem Muldenbereich 20 ist. Diese Ionenimplantation wird wünschenswerterweise bei einer Substrattemperatur gleich oder höher als 150 °C durchgeführt. In diesem Fall wird es ermöglicht, dass der resultierende Muldenkontaktbereich 25 einen geringen Flächenwiderstand aufweist.
  • Die Längen, Tiefen und Störstellenkonzentrationen der Bereiche sowie ein Flächenverhältnis zwischen diesen Bereichen, die durch die Ausführung der in den 9 bis 12 gezeigten Schritte gebildet werden, können unter Berücksichtigung einer erforderlichen Kurzschluss-Toleranz, von Schwankungen der Ausdehnung etc. in einer geeigneten Weise vorgegeben werden. Die Reihenfolge der vorstehenden Ionenimplantationsschritte kann geändert werden.
  • Dann wird eine thermische Behandlung durchgeführt, um die in der epitaxialen Schicht 70 implantierten Störstellen elektrisch zu aktivieren. Diese thermische Behandlung wird bevorzugt in einer Atmosphäre eines inerten Gases, wie beispielsweise Argon oder Stickstoff, oder in einem Vakuum bei einer Temperatur von 1500 °C bis 2200 °C und über eine Dauer von 0,5 Minuten bis 60 Minuten hinweg durchgeführt. Während der Ausführung der thermischen Behandlung kann vorübergehend eine Carbid-Schicht angeordnet werden, welche die Oberfläche TS der epitaxialen Schicht 70 bedeckt.
  • Zusätzlich zu der Bedeckung der Oberfläche TS kann diese Carbid-Schicht die untere Oberfläche des Halbleitersubstrats 1a und Endoberflächen der epitaxialen Schicht 70 und des Halbleitersubstrats 1a bedecken. Dadurch wird es ermöglicht, dass ein Aufrauen der Oberfläche der epitaxialen Schicht 70 verhindert wird, das durch einen Ätzprozess verursacht wird, der aus einer Reaktion mit in einer Kammer einer Vorrichtung für eine thermische Behandlung verbliebener Feuchtigkeit oder verbliebenem Sauerstoff resultiert.
  • Als Nächstes wird durch thermische Oxidation eine Siliciumoxid-Schicht (in den Zeichnungen nicht gezeigt) als eine Opfer-Oxidschicht auf der Oberfläche TS der epitaxialen Schicht 70 gebildet. Danach wird diese Siliciumoxid-Schicht mit Fluorwasserstoffsäure entfernt. Als ein Ergebnis einer Ausführung dieses Schritts wird eine durch maschinelle Bearbeitung geschädigte Schicht auf der Oberfläche TS entfernt, um die saubere Oberfläche TS zu erhalten. Dann wird eine Siliciumoxid-Schicht (in den Zeichnungen nicht gezeigt) unter Verwendung einer Technik, wie beispielsweise chemischer Gasphasenabscheidung (CVD), auf der epitaxialen Schicht 70 gebildet.
  • Diese Siliciumoxid-Schicht wird strukturiert, um eine Öffnung in einem Bereich der Oberfläche TS zu bilden, der zu einem aktiven Bereich werden soll. Auf diese Weise wird eine Feldoxidschicht (in den Zeichnungen nicht gezeigt) außerhalb des aktiven Bereichs gebildet. Die Dicke der Feldoxidschicht ist zum Beispiel gleich etwa 0,5 µm bis etwa 2 µm.
  • Als Nächstes wird eine Siliciumoxid-Schicht als die Gate-Isolierschicht 30 auf der Oberfläche TS der epitaxialen Schicht 70 gebildet. Die Siliciumoxid-Schicht wird mittels einer Technik wie zum Beispiel einer thermischen Oxidationstechnik oder einer Abscheidungstechnik gebildet. Die resultierende Siliciumoxid-Schicht kann einer thermischen Behandlung unterzogen werden. Als eine Atmosphäre der thermischen Behandlung kann eine Atmosphäre eines Nitridoxid-Gases (zum Beispiel NO oder N2O), eine Ammoniak-Atmosphäre oder eine Atmosphäre eines inerten Gases (zum Beispiel Argon) eingesetzt werden.
  • Als Nächstes wird zur Bildung der Gate-Elektrode 35 polykristallines Silicium oder polykristallines Siliciumcarbid mittels einer CVD-Technik auf der Gate-Isolierschicht 30 abgeschieden. Bei polykristallinem Silicium oder polykristallinem Siliciumcarbid handelt es sich wünschenswerterweise um ein Material mit einem geringen Widerstand, das als ein Resultat einer Aufnahme von Phosphor, Bor oder Aluminium als Dotierstoffen den n-Typ oder den p-Typ annimmt. Die Dotierstoffe können während der Abscheidung aufgenommen werden oder können durch Ionenimplantation und eine thermische Aktivierungsbehandlung nach der Abscheidung hinzugefügt werden.
  • Bei einem Material der Gate-Elektrode 35 kann es sich um ein Metall, eine intermetallische Verbindung oder eine mehrlagige Schicht handeln, die Metall und eine intermetallische Verbindung enthält. Diese abgeschiedene Schicht wird unter Verwendung eines photolithographischen Prozesses und eines Ätzprozesses strukturiert, um die Gate-Elektrode 35 zu bilden. Im Ergebnis wird die in 13 gezeigte Struktur erhalten.
  • Wie unter erneuter Bezugnahme auf die 2 und 3 ersichtlich, wird die Zwischenisolierschicht 32 auf der Oberfläche TS der epitaxialen Schicht 70 zum Beispiel mittels eines CVD-Prozesses gebildet. Danach wird zum Beispiel unter Verwendung einer Trockenätztechnik das Kontaktloch SC (das Source-Kontaktloch) für ein Verbinden der Source-Elektrode 40 mit dem Source-Kontaktbereich 12 und dem Muldenkontaktbereich 25 in der isolierenden Schicht IL gebildet, welche die Gate-Isolierschicht 30 und die Zwischenisolierschicht 32 umfasst.
  • Ferner wird in einem in den Zeichnungen nicht gezeigten Bereich ein Kontaktloch (ein Gate-Kontaktloch) für ein Verbinden einer Gate-Leitung (in den Zeichnungen nicht gezeigt) mit der Gate-Elektrode 35 in der Zwischenisolierschicht 32 gebildet. Das Source-Kontaktloch und das Gate-Kontaktloch können in dem gleichen Ätzschritt gleichzeitig gebildet werden. Dadurch werden Prozessschritte vereinfacht, so dass eine Reduktion der Herstellungskosten erzielt wird.
  • Dann wird die Source-Kontaktelektrode 42 in einem Bereich der Oberfläche TS der epitaxialen Schicht 70 gebildet, der am unteren Ende des Kontaktlochs SC freiliegt. Die Source-Kontaktelektrode 42 realisiert einen ohmschen Kontakt mit dem Source-Kontaktbereich 12 und dem Muldenkontaktbereich 25. Wenn die epitaxiale Schicht 70 aus Siliciumcarbid besteht, wird die Source-Kontaktelektrode 42 mittels eines Verfahrens gebildet, bei dem zunächst eine Metallschicht, die vorwiegend Ni enthält, auf der gesamten Oberfläche des Halbleitersubstrats 1a gebildet wird, die den vorstehenden Schritten unterworfen war.
  • Diese Metallschicht befindet sich in Kontakt mit der Oberfläche TS der epitaxialen Schicht 70 am unteren Ende des Kontaktlochs SC. Als Nächstes wird eine thermische Behandlung bei einer Temperatur von 600 °C bis 1100 °C durchgeführt, um eine Reaktion zwischen der Metallschicht und dem Siliciumcarbid zu verursachen, so dass dadurch eine Silicid-Schicht gebildet wird, die zu der Source-Kontaktelektrode 42 wird.
  • Danach wird die auf der Zwischenisolierschicht 32 nicht reagiert verbliebene Metallschicht mittels eines Nassätzprozesses unter Verwendung von Salpetersäure, Schwefelsäure, Chlorwasserstoffsäure oder gemischten Lösungen entfernt, die derartige Säuren und eine Wasserstoffperoxid-Lösung enthalten. Danach kann erneut eine thermische Behandlung durchgeführt werden. Indem diese thermische Behandlung bei einer höheren Temperatur als der Temperatur für die zuvor durchgeführte thermische Behandlung durchgeführt wird, wird der ohmsche Kontakt mit einem geringeren Kontaktwiderstand gebildet.
  • Wie vorstehend beschrieben, wird die Source-Kontaktelektrode 42 in einer solchen Weise gebildet, dass sie sich in Kontakt mit dem Source-Widerstandsbereich 15 befindet. Wenn die Einheitszelle UC eine Streifenform aufweist, kann eine Strukturierung durchgeführt werden, um einen Kontakt der Source-Kontaktelektrode 42 mit dem Source-Widerstandsbereich 15 zu verhindern.
  • Wenn das Gate-Kontaktloch (in den Zeichnungen nicht gezeigt) vor einer Ausführung des Schritts gebildet wird, bei dem die Source-Kontaktelektrode 42 gebildet wird, wird ferner eine aus einem Silicid bestehende ohmsche Elektrode am unteren Ende des Gate-Kontaktlochs gebildet. Wenn das Gate-Kontaktloch nicht vor einer Ausführung des Schritts gebildet wird, bei dem die Source-Kontaktelektrode 42 gebildet wird, wird die Source-Kontaktelektrode 42 gebildet, und anschließend wird ein Ätzprozess durchgeführt, um das Gate-Kontaktloch in der Zwischenisolierschicht 32 zu bilden.
  • Die Source-Kontaktelektrode 42 kann insgesamt aus der gleichen intermetallischen Verbindung bestehen. Alternativ können ein Bereich der Source-Kontaktelektrode 42, der mit einem Bereich vom p-Typ verbunden wird, und ein Bereich der Source-Kontaktelektrode 42, der mit einem Bereich vom n-Typ verbunden wird, aus unterschiedlichen intermetallischen Verbindungen bestehen, die für die jeweiligen Bereiche geeignet sind. Eine Anordnung eines ohmschen Kontaktwiderstands an der Source-Kontaktelektrode 42, der ausreichend gering für einen Kontakt mit dem Source-Kontaktbereich 12 vom n-Typ ist, ist für eine Reduzierung des EIN-Widerstands in dem MOSFET von Bedeutung.
  • Das Anordnen eines ohmschen Kontaktwiderstands an der Source-Kontaktelektrode 42, der ausreichend gering für einen Kontakt mit dem Muldenkontaktbereich 25 vom p-Typ ist, ist dagegen in Bezug auf ein Festhalten des Muldenbereichs 20 auf einem Massepotential und ein Verbessern der Charakteristika in Durchlassrichtung einer in dem MOSFET eingebetteten Body-Diode bevorzugt.
  • Während der Bildung der Source-Kontaktelektrode 42 auf der epitaxialen Schicht 70 wird ferner unter Verwendung der gleichen Technik eine Silicid-Schicht, die zu der Drain-Kontaktelektrode 52 werden soll, auf der unteren Oberfläche M1 des Halbleitersubstrats 1a gebildet. Die Drain-Kontaktelektrode 52 befindet sich in einem ohmschen Kontakt mit dem Halbleitersubstrat 1a, um eine vorteilhafte elektrische Verbindung zwischen dem Halbleitersubstrat 1a und der Elektrodenschicht 51 zu realisieren, die später gebildet wird.
  • Danach wird zum Beispiel unter Verwendung eines Sputterprozesses oder eines Gasphasenabscheidungsprozesses eine Metallschicht gebildet. Diese Metallschicht wird strukturiert, um die Elektrodenschicht 41 auf der Zwischenisolierschicht 32 zu bilden. Die Gate-Leitung (in den Zeichnungen nicht gezeigt), die mit der Gate-Elektrode 35 verbunden wird, wird aus der gleichen Metallschicht wie die Elektrodenschicht 41 gebildet. Beispiele für ein Material dieser Metallschicht umfassen Al, Ag, Cu, Ti, Ni, Mo, W, Ta, Nitride dieser Metalle sowie Legierungen dieser Metalle.
  • Bei der Metallschicht kann es sich um eine Stapelschicht handeln, die durch Verwenden einer Mehrzahl unterschiedlicher Materialien gebildet wird. Ferner wird eine Metallschicht, die zum Beispiel aus Ti, Ni, Ag oder Au besteht, auf der Source-Kontaktelektrode 42 auf der unteren Oberfläche M1 des Halbleitersubstrats 1a abgeschieden, um die Elektrodenschicht 51 zu bilden. Als ein Resultat des Vorstehenden wird der in den 2 und 3 gezeigte MOSFET 501 erhalten.
  • Es kann eine Schutzschicht (in den Zeichnungen nicht gezeigt) angeordnet werden, die den durch das vorstehende Verfahren hergestellten MOSFET 501 bedeckt. Zum Beispiel wird eine Siliciumnitrid-Schicht oder eine Polyimid-Schicht als Schutzschicht verwendet. Die Schutzschicht wird mit Öffnungen für eine Verbindung einer externen Steuerschaltung mit der Source-Elektrode 40 und der Gate-Leitung versehen. Insbesondere werden ein Bereich der Elektrodenschicht 41 und ein Bereich der Gate-Leitung, die an den Öffnungen der Schutzschicht freiliegen, als Kontaktstellen für eine externe Verbindung verwendet, insbesondere als eine Source-Kontaktstelle und eine Gate-Kontaktstelle.
  • Alternativ kann das Halbleitersubstrat 1a nach der Bildung der Schutzschicht während einer Ausführung der vorstehenden Schritte von der rückwärtigen Oberfläche aus poliert werden, um dessen Dicke auf etwa 100 µm zu reduzieren. In diesem Fall wird die Drain-Elektrode 50 nach einer Bildung der Schutzschicht gebildet. Insbesondere wird die vorstehend beschriebene polierte Oberfläche gereinigt. Als Nächstes wird eine Metallschicht, die vorwiegend Ni enthält, auf der gesamten unteren Oberfläche M1 des Halbleitersubstrats 1a gebildet.
  • Danach wird unter Verwendung eines lokalen Erwärmungsprozesses, wie beispielsweise eines Temperprozesses mit einem Laser, eine Silicid-Schicht auf der rückwärtigen Oberfläche des Halbleitersubstrats 1a gebildet, so dass dadurch die Drain-Kontaktelektrode 52 gebildet wird. Dann wird wie bei dem vorstehenden Schritt eine Metallschicht, die zum Beispiel aus Ti, Ni, Ag oder Au besteht, auf der Drain-Kontaktelektrode 52 gebildet, um die Elektrodenschicht 51 zu bilden.
  • Gemäß der ersten Ausführungsform wird der Source-Widerstandsbereich 15, der in einem Schritt gebildet wird, der sich von jenem für den Source-Kontaktbereich 12 und den Source-Ausdehnungsbereich 13 unterscheidet, in Reihe in einen Pfad von dem Kanal CH des Muldenbereichs 20 zu der Source-Kontaktelektrode 42 und der Elektrodenschicht 41 eingefügt. Das bedeutet, dass ein effektiver Source-Widerstand durch Ändern einer Störstellenkonzentration in dem Source-Widerstandsbereich 15 geändert werden kann.
  • Ein Drain-Sättigungsstrom beeinflusst die Höhe der Kurzschluss-Toleranz und ist proportional zum Quadrat einer Gate-Source-Spannung, die an dem Kanal CH anliegt. Bei Vorhandensein eines maßgeblichen Source-Widerstands wie bei der ersten Ausführungsform wird eine effektive Gate-Source-Spannung um das Produkt eines Source-Widerstands und eines Drain-Stroms reduziert. Somit wird der Sättigungsstrom durch eine Erhöhung des Source-Widerstands reduziert, so dass eine Erhöhung der Kurzschluss-Toleranz erzielt wird.
  • Ein übermäßiger Source-Widerstand ist dagegen unvorteilhaft, da er einen Leitungsverlust im EIN-Zustand während eines normalen Betriebs bei Fehlen einer Abnormalität erhöht, wie beispielsweise eines Last-Kurzschlusses (im Folgenden auch einfach als „normaler EIN-Zustand“ bezeichnet). Insbesondere dann, wenn eine Konzentration von Störstellen des n-Typs in dem Source-Bereich in der Richtung in der Ebene im Wesentlichen gleichmäßig ist, wird durch eine Erhöhung eines Source-Widerstands eine Erhöhung des Kontaktwiderstands zwischen dem Source-Bereich und der Source-Kontaktelektrode verursacht, so dass dadurch ein schwerwiegenderer Elementverlust verursacht wird.
  • Gemäß der ersten Ausführungsform ist zwischen der Source-Kontaktelektrode 42 und dem Source-Kontaktbereich 12 ein geringer Kontaktwiderstand ausgebildet, wie vorstehend beschrieben. Dadurch wird ein Vorgeben eines Source-Widerstands in einer solchen Weise ermöglicht, dass ein Sättigungsstrom reduziert wird, während eine übermäßige Erhöhung des EIN-Widerstands unterbunden wird.
  • Wenn bei der Herstellung einer Halbleitereinheit mit einer MOS-Struktur Silicium als Halbleitermaterial verwendet wird, wird nach der Bildung einer Gate-Elektrode zur Bildung eines Source-Bereichs häufig ein Selbstausrichtungsprozess eingesetzt, bei dem eine Ionenimplantation und ein Aktivierungs-Temperprozess durchgeführt werden. Ein derartiger Prozess kann jedoch nicht eingesetzt werden, wenn Siliciumcarbid als Halbleitermaterial verwendet wird. Infolgedessen tritt als ein Ergebnis eines Deckungsfehlers, der zwischen einem photolithographischen Prozess zur Bildung des Source-Bereichs SR und einem photolithographischen Prozess zur Bildung der Gate-Elektrode 35 auftritt, eine Fehlausrichtung zwischen dem Source-Bereich SR und der Gate-Elektrode 35 auf.
  • Wenngleich sich während eines Betriebs Ladungsträger in einer MOS-Grenzschicht ansammeln und zu einem geringen Widerstand in einem Bereich des Source-Bereichs SR führen, der mit der Gate-Elektrode 35 überlappt, beeinflusst ein Flächenwiderstand selbst in diesem Zusammenhang einen Source-Widerstand in einem Bereich des Source-Bereichs SR, der nicht mit der Gate-Elektrode 35 überlappt. Somit trägt der Source-Widerstand in dem Bereich des Source-Bereichs SR, der nicht mit der Gate-Elektrode 35 überlappt, zu einer Reduktion des Sättigungsstroms bei. Die Länge des Bereichs des Source-Bereichs SR, der nicht mit der Gate-Elektrode 35 überlappt, ist von der Genauigkeit der Ausrichtung zwischen dem Source-Bereich SR und der Gate-Elektrode 35 abhängig, das heißt, von dem vorstehenden Deckungsfehler.
  • Wenn die Konzentration von Störstellen des n-Typs in einem Source-Bereich in der Richtung in der Ebene im Wesentlichen gleichmäßig ist, kann der Deckungsfehler eine Schwankung des Source-Widerstands in einer Einheitszelle verursachen. Insbesondere dann, wenn ein Bereich des Source-Bereichs, der nicht mit einer Gate-Elektrode überlappt, kürzer wird, wird der Source-Widerstand reduziert. Wenn der Bereich des Source-Bereichs, der nicht mit der Gate-Elektrode überlappt, länger wird, wird der Source-Widerstand erhöht. Eine Schwankung des Source-Widerstands beeinflusst eine effektive Gate-Spannung, die an einem Kanal anliegt, so dass eine Unausgewogenheit eines Sättigungsstromwerts bei der Einheitszelle verursacht wird.
  • Gemäß der ersten Ausführungsform entspricht der Source-Ausdehnungsbereich 13 dagegen dem Bereich des Source-Bereichs SR, der mit der Gate-Elektrode 35 überlappt, und in dem Source-Ausdehnungsbereich 13 wird ein geringer Flächenwiderstand vorgegeben, um einen effektiven Einfluss auf die Reduktion der Gate-Spannung zu reduzieren. Der Source-Widerstandsbereich 15, der einen hohen Flächenwiderstand aufweist, überlappt dagegen nicht mit der Gate-Elektrode 35.
  • Die Länge des Source-Widerstandsbereichs 15, das heißt, ein Abstand zwischen dem Source-Kontaktbereich 12 und dem Source-Ausdehnungsbereich 13, ist durch die Länge L der Implantationsmaske 100b (10) bestimmt, die in einem photolithographischen Prozess gebildet wird, und ist nicht abhängig von der Positionierungsgenauigkeit. Auf diese Weise kann das Auftreten einer Unausgewogenheit eines Sättigungsstroms in der Einheitszelle UC verhindert werden.
  • Insbesondere dann, wenn bei der Herstellung einer Halbleitereinheit mit einer MOS-Struktur Siliciumcarbid als Halbleitermaterial verwendet wird, ist bekannt, dass thermisches Oxidieren eines Bereichs mit Störstellen, die mit einer hohen Konzentration implantiert wurden, ein Phänomen verursacht, bei dem dieser Bereich mit einer höheren Geschwindigkeit oxidiert als die sonstigen Bereiche, das heißt, eine beschleunigte Oxidation wird verursacht.
  • Gemäß der ersten Ausführungsform entspricht ein Bereich des Source-Bereichs SR, der die MOS-Struktur bildet, bei einem Anschlussbereich der Gate-Elektrode 35 dem Source-Ausdehnungsbereich 13, nicht dem Source-Widerstandsbereich 15. Der Source-Ausdehnungsbereich 13 weist einen geringen Flächenwiderstand auf, das heißt, eine hohe Störstellenkonzentration.
  • Aus diesem Grund kann während der Bildung der Gate-Isolierschicht 30 durch thermische Oxidation lediglich die Dicke eines Bereichs der Gate-Isolierschicht 30 vergrößert werden, der sich auf dem Source-Bereich SR befindet. Auf diese Weise wird die Dicke der Gate-Isolierschicht 30 bei dem Anschlussbereich der Gate-Elektrode 35 vergrößert. Somit wird ein elektrisches Feld, das an der Gate-Isolierschicht 30 anliegt, bei dem Anschlussbereich der Gate-Elektrode 35 abgeschwächt. Im Ergebnis kann die Zuverlässigkeit der MOS-Struktur erhöht werden.
  • Wenn bei der Herstellung einer Halbleitereinheit mit einer MOS-Struktur Siliciumcarbid als Halbleitermaterial verwendet wird, kann die Temperaturabhängigkeit eines Kanalwiderstands als ein Ergebnis eines Einflusses, wie beispielsweise eines Grenzflächenzustands der MOS-Struktur, beträchtlicher als die Temperaturabhängigkeit des Source-Widerstandsbereichs 15 werden, der durch Ionenimplantation gebildet wird.
  • Um in diesem Fall eine vorgesehene Kurzschluss-Toleranz sicherzustellen, kann ein Bilden des Source-Widerstandsbereichs 15 in einer solchen Weise, dass der Source-Widerstandsbereich 15 länger als die Kanallänge gestaltet wird, während die Kanallänge auf das geringste mögliche Ausmaß reduziert wird, im Vergleich zu einer Erhöhung eines Kanalwiderstands durch Vergrößern einer Kanallänge zu einer Unterbindung einer Erhöhung des EIN-Widerstands führen, insbesondere bei Raumtemperatur oder bei einer niedrigeren Temperatur.
  • Indem der Source-Widerstandsbereich 15 ausreichend lang gestaltet wird, wird ferner eine Unterbindung einer Schwankung eines Widerstandswerts ermöglicht, die durch eine Schwankung der Länge des Source-Widerstandsbereichs 15 verursacht wird. Indem auf diese Weise eine Kanallänge gering gehalten wird und der Source-Widerstandsbereich 15 mit einer Länge gebildet wird, die größer als die Kanallänge ist, wird eine Verbesserung des Leistungsvermögens des MOSFET in einem höheren Ausmaß ermöglicht.
  • Zweite Ausführungsform
  • 14 ist eine Querschnittsansicht, welche schematisch die Konfiguration eines MOSFET 502 (einer Halbleitereinheit) gemäß einer zweiten Ausführungsform aus einem Blickwinkel ähnlich jenem von 2 zeigt. Bei dem MOSFET 502 weist der Source-Widerstandsbereich 15 einen Bereich 15H mit einer hohen Konzentration (einen ersten Bereich), der auf dem Muldenbereich 20 angeordnet ist, sowie einen Bereich 15L mit einer geringen Konzentration (einen zweiten Bereich) auf, der auf dem Bereich 15H mit einer hohen Konzentration angeordnet ist.
  • Der Bereich 15H mit einer hohen Konzentration befindet sich zwischen dem Bereich 15L mit einer geringen Konzentration und dem Muldenbereich 20. Der Bereich 15H mit einer hohen Konzentration weist einen spezifischen elektrischen Widerstand auf, der geringer als jener des Bereichs 15L mit einer geringen Konzentration ist. Diese spezifischen elektrischen Widerstände können erhalten werden, indem eine Störstellenkonzentration in dem Bereich 15H mit einer hohen Konzentration höher als eine Störstellenkonzentration in dem Bereich 15L mit einer geringen Konzentration vorgegeben wird.
  • Der Bereich 15H mit einer hohen Konzentration kann durch Ionenimplantation unter Verwendung einer zugehörigen Maske gebildet werden. Alternativ kann der Bereich 15H mit einer hohen Konzentration durch Ionenimplantation unter Verwendung einer mit dem Bereich 15L mit einer geringen Konzentration gemeinsamen Maske gebildet werden.
  • In diesem Fall wird der Bereich 15L mit einer geringen Konzentration gebildet, indem eine relativ geringe Implantationsenergie eingesetzt wird, und der Bereich 15H mit einer hohen Konzentration wird gebildet, in dem eine relativ hohe Implantationsenergie eingesetzt wird. Eine Verwendung der gemeinsamen Maske ermöglicht eine Vereinfachung des Herstellungsverfahrens.
  • Andere Strukturen als die vorstehenden Strukturen sind im Wesentlichen die gleichen wie jene der vorstehend beschriebenen ersten Ausführungsform. Somit sind entsprechende oder vergleichbare Strukturen mit dem gleichen Bezugszeichen versehen und werden nicht wiederholt beschrieben.
  • Wenn die Dicke des Bereichs 15H mit einer hohen Konzentration im Wesentlichen gleich der Dicke einer Verarmungsschicht an einem pn-Übergang zwischen dem Bereich 15H mit einer hohen Konzentration und dem Muldenbereich 20 oder geringer als diese ist, wird der folgende Effekt erzielt. In einem normalen EIN-Zustand ist eine Ausdehnung der Verarmungsschicht in den Bereich 15L mit einer geringen Konzentration hinein beschränkt, und dadurch wird eine Erhöhung des EIN-Widerstands in dem MOSFET unterbunden.
  • Beim Auftreten eines Last-Kurzschlusses wird durch einen Spannungsabfall, der an dem Bereich 15L mit einer geringen Konzentration auftritt, ein Sättigungsstrom reduziert, und dadurch wird die Kurzschluss-Toleranz des MOSFET verbessert. Im Ergebnis wird ein Kompromiss zwischen der Kurzschluss-Toleranz und dem EIN-Widerstand verbessert.
  • Insbesondere dann, wenn es erforderlich ist, die Abmessung der Einheitszelle UC zu reduzieren, ist es erwünscht, dass die Länge des Source-Widerstandsbereichs 15 ebenfalls reduziert wird. Um die Länge des Source-Widerstandsbereichs 15 zu reduzieren, während ein vorgesehener Widerstand sichergestellt wird, ist in dem Source-Widerstandsbereich 15 eine geringe Störstellenkonzentration erforderlich. In diesem Zusammenhang verursacht eine Reduzierung einer Störstellenkonzentration in dem gesamten Source-Widerstandsbereich 15 übermäßig eine rasche Erhöhung des EIN-Widerstands als ein Ergebnis der vorstehenden Ausdehnung der Verarmungsschicht. Gemäß der zweiten Ausführungsform kann eine rasche Erhöhung des EIN-Widerstands verhindert werden.
  • Wenn die Dicke des Bereichs 15H mit einer hohen Konzentration dagegen größer als die Dicke der Verarmungsschicht an dem pn-Übergang zwischen dem Bereich 15H mit einer hohen Konzentration und dem Muldenbereich 20 ist, mit anderen Worten, wenn der Bereich 15H mit einer hohen Konzentration nicht vollständig verarmt wird, wird der folgende Effekt erzielt. Bei Auftreten eines Last-Kurzschlusses liegt als ein Ergebnis eines Spannungsabfalls, der vorwiegend an dem Bereich 15H mit einer hohen Konzentration auftritt, eine Sperrvorspannung zwischen dem Bereich 15L mit einer geringen Konzentration und dem Muldenbereich 20 an und dehnt die Verarmungsschicht aus.
  • Diese Ausdehnung der Verarmungsschicht verengt einen Strompfad. Dadurch wird ein Effekt, durch den ein Widerstand in dem Bereich 15L mit einer geringen Konzentration weiter erhöht wird, das heißt, ein den Widerstand modulierender Effekt erzielt.
  • Wenn sich der Bereich 15H mit einer hohen Konzentration in Kontakt mit dem Muldenbereich 20 mit einer Störstellenkonzentration befindet, die um ein bestimmtes Maß höher als eine Störstellenkonzentration in dem Bereich 15H mit einer hohen Konzentration ist, wird dieser den Widerstand modulierende Effekt mit Zunahme der Störstellenkonzentration in dem Bereich 15H mit einer hohen Konzentration beträchtlicher. Unter der Bedingung, dass der Bereich 15H mit einer hohen Konzentration nicht vollständig verarmt wird, erzielt somit eine Erhöhung der Störstellenkonzentration in dem Bereich 15H mit einer hohen Konzentration einen stärkeren den Widerstand modulierenden Effekt in dem Bereich 15L mit einer geringen Konzentration.
  • Um den Bereich 15L mit einer geringen Konzentration zu bilden, der den starken, den Widerstand modulierenden Effekt erzielt, ist die Dicke des Bereichs 15H mit einer hohen Konzentration innerhalb eines Bereichs, in dem in einem normalen EIN-Zustand keine vollständige Verarmung verursacht wird, bevorzugt so gering wie möglich.
  • Wenngleich sich bei der in 14 gezeigten Konfiguration das obere Ende und das untere Ende des Bereichs 15H mit einer hohen Konzentration an oberflächennäheren Tiefenpositionen als jenen der jeweiligen unteren Enden des Source-Kontaktbereichs 12 und des Source-Ausdehnungsbereichs 13 befinden, kann auch eine andere Konfiguration eingesetzt werden. Insbesondere kann sich zumindest eines der jeweiligen unteren Enden des Source-Kontaktbereichs 12 und des Source-Ausdehnungsbereichs 13 an einer Tiefenposition zwischen der Tiefenposition des oberen Endes und der Tiefenposition des unteren Endes des Bereichs 15H mit einer hohen Konzentration befinden.
  • Alternativ kann sich das obere Ende des Bereichs 15H mit einer hohen Konzentration an einer Tiefenposition befinden, die sich oberflächenferner als die Tiefenposition von zumindest einem der jeweiligen unteren Enden des Source-Kontaktbereichs 12 und des Source-Ausdehnungsbereichs 13 befindet.
  • Dritte Ausführungsform
  • 15 ist eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht (einer epitaxialen Schicht 70 in den 16 und 17) in einer Einheitszelle UC eines MOSFET 503 (einer Halbleitereinheit) gemäß einer dritten Ausführungsform zeigt. Die 16 und 17 sind Querschnittsansichten, welche schematisch die Konfiguration des MOSFET 503 in Querschnitten entlang einer Linie XVI-XVI bzw. einer Linie XVII-XVII in 15 zeigen.
  • Bei dem MOSFET 503 ist der Source-Bereich SR aus dem Source-Kontaktbereich 12 und dem Source-Widerstandsbereich 15 gebildet. Das heißt, der Source-Ausdehnungsbereich 13, der bei der ersten Ausführungsform beschrieben ist, ist nicht angeordnet. In einer Draufsicht (15) ist der Source-Ausdehnungsbereich 13 (1: erste Ausführungsform) weggelassen, indem jeder Bereich in einer solchen Weise angeordnet wird, dass sich die äußere Peripherie des Source-Widerstandsbereichs 15 und der Muldenbereich 20 (der Kanal CH) miteinander in Kontakt befinden. Der Source-Widerstandsbereich 15 der dritten Ausführungsform umfasst einen effektiven Bereich 15m, der in einer Draufsicht nicht mit der Gate-Elektrode 35 überlappt, sowie einen überlappenden Bereich 15e, der in einer Draufsicht mit der Gate-Elektrode 35 überlappt.
  • Andere Strukturen als die vorstehenden Strukturen sind im Wesentlichen die gleichen wie jene der ersten Ausführungsform oder der zweiten Ausführungsform, die vorstehend beschrieben sind. Somit sind entsprechende oder vergleichbare Strukturen mit dem gleichen Bezugszeichen versehen und werden nicht wiederholt beschrieben.
  • Gemäß der dritten Ausführungsform kann die Abstandslänge der Einheitszellen UC reduziert werden. Dadurch wird eine Erhöhung eines Stroms erzielt, der pro Einheitsfläche in dem MOSFET fließen darf (oder kann).
  • 18 ist eine Draufsicht, die einen MOSFET 503D (eine Halbleitereinheit) als eine Modifikation von 15 zeigt. Bei dem MOSFET 503D ist der Muldenkontaktbereich 25 anders als bei dem MOSFET 503 (15) in einer solchen Weise angeordnet, dass er keinen Bereich aufweist, der sich in Kontakt mit der Gate-Elektrode 35 befindet, wobei nur die Gate-Isolierschicht 30 dazwischen eingefügt ist. Insbesondere ist der Muldenkontaktbereich 25 im Vergleich zu der Struktur von 15 bei Vorhandensein des Source-Kontaktbereichs 12 in der Struktur von 18 in Richtung zu der Mitte der Einheitszelle UC hin verschoben.
  • Gemäß dieser Modifikation kann die Zuverlässigkeit der Gate-Isolierschicht 30 (siehe die 16 und 17) in einem größeren Ausmaß erhöht werden. Da sich der Source-Widerstandsbereich 15 bei einer ausreichenden Länge des Source-Widerstandsbereichs 15 in Kontakt mit dem Muldenbereich 20 befindet, kann ferner eine Erhöhung eines Widerstands in dem Kanal CH unterbunden werden.
  • Vierte Ausführungsform
  • Konfiguration
  • 19 ist eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht (einer epitaxialen Schicht 70 in den 20 und 21) in einer Einheitszelle UC eines MOSFET 504 (einer Halbleitereinheit) gemäß einer vierten Ausführungsform zeigt. Die 20 und 21 sind Querschnittsansichten, welche schematisch die Konfiguration des MOSFET 504 in Querschnitten entlang einer Linie XX-XX bzw. einer Linie XXI-XXI in 19 zeigen.
  • Anders als jene der ersten bis dritten Ausführungsform weist der MOSFET 504 der vierten Ausführungsform einen Graben-Typ auf. Insbesondere ist ein Graben TR in der Oberfläche TS der epitaxialen Schicht 70 ausgebildet. Der Graben TR weist eine Seitenwand auf, die den Muldenbereich 20 durchdringt und bis zu der Drift-Schicht 2 reicht. Der Kanal CH ist auf der Seitenwand angeordnet. Andere Strukturen als diese Struktur sind im Wesentlichen die gleichen wie jene der ersten Ausführungsform oder der zweiten Ausführungsform, die vorstehend beschrieben sind. Somit sind entsprechende oder vergleichbare Strukturen mit dem gleichen Bezugszeichen versehen und werden nicht wiederholt beschrieben.
  • Herstellungsverfahren
  • Im Folgenden wird ein Verfahren zur Herstellung des MOSFET 504 beschrieben.
  • Zunächst werden Schritte durchgeführt, die im Wesentlichen ähnlich wie jene in den 9 bis 12 gezeigten sind (erste Ausführungsform). Anders als bei der ersten Ausführungsform können der Muldenbereich 20 und der Source-Ausdehnungsbereich 13 gemäß der vierten Ausführungsform zwischen benachbarten Einheitszellen UC zusammenhängend (durchgehend) miteinander sein. Mit anderen Worten, es kann der JFET-Bereich 11 weggelassen werden.
  • Als Nächstes wird ein selektiver Ätzprozess durchgeführt, um den Graben TR in einem Bereich zwischen den Einheitszellen UC zu bilden. Der Graben TR wird bis zu einer größeren Tiefe als dem unteren Ende des Muldenbereichs 20 in einer solchen Weise gebildet, dass er sich in Kontakt mit dem Muldenbereich 20 und dem Source-Ausdehnungsbereich 13 befindet. Der Source-Ausdehnungsbereich 13 und der Muldenbereich 20 sind in der longitudinalen Richtung (einer Richtung senkrecht zu der Oberfläche TS der epitaxialen Schicht 70, das heißt, in der Tiefenrichtung des Grabens TR) nebeneinander angeordnet und liegen an der Seitenwand des Grabens TR frei.
  • Der Graben TR weist eine Form mit Ecken auf, bei der es sich wünschenswerterweise um eine konische Form oder eine runde Form handelt, um die Konzentration eines elektrischen Felds zu reduzieren, das während des Betriebs des MOSFET 504 auftritt. Wünschenswerterweise ist die Seitenwand des Grabens TR ungefähr senkrecht zu der Oberfläche TS der epitaxialen Schicht 70.
  • Als Nächstes wird die Seitenwand des Grabens TR zum Beispiel durch einen Opferoxidationsprozess oder einen chemischen Trockenätzprozess (CDE) gereinigt. Dann wird eine Technik ähnlich wie jene bei der ersten Ausführungsform verwendet, um die Gate-Isolierschicht 30 und die Gate-Elektrode 35 zu bilden.
  • Die Gate-Isolierschicht 30 wird bei Vorhandensein des Grabens TR auf zumindest einem Bereich der Oberfläche TS gebildet. Wie in den 20 und 21 gezeigt, kann die Gate-Isolierschicht 30 so gebildet werden, dass sie sich auf der Oberfläche TS weiter über den Graben TR hinaus erstreckt. Zumindest ein Bereich der Gate-Elektrode 35 ist in dem Graben TR so eingebettet, dass er über die Gate-Isolierschicht 30 hinweg benachbart zu dem Source-Ausdehnungsbereich 13, dem Muldenbereich 20 und der Drift-Schicht 2 ist, die an der Seitenwand des Grabens TR freiliegen.
  • Das heißt, die Gate-Elektrode 35 erstreckt sich über dem Source-Ausdehnungsbereich 13, dem Muldenbereich 20 und der Drift-Schicht 2, die an der Seitenwand des Grabens TR freiliegen. Gemäß der vierten Ausführungsform fungiert ein Bereich des Muldenbereichs 20, der zwischen dem Source-Ausdehnungsbereich 13 und der Drift-Schicht 2 unter dem Muldenbereich 20 und benachbart zu dem Graben TR angeordnet ist, als der Kanal CH.
  • In den 20 und 21 verbleibt die Gate-Elektrode 35 nur innerhalb des Grabens TR (an einem Seitenwand-Bereich desselben), und die Gate-Elektrode 35 ist vollständig in dem Graben TR eingebettet. Alternativ ist es möglich, dass die Gate-Elektrode 35 nur teilweise in dem Graben TR eingebettet ist. Diese Struktur kann erhalten werden, indem ein Anschlussbereich der Gate-Elektrode 35 in der Richtung in der Ebene während der Strukturierung der Gate-Elektrode 35 außerhalb des Grabens TR platziert wird.
  • Wenn dem gleichen Verfahren wie jenem bei der ersten Ausführungsform gefolgt wird, werden als Nächstes die Zwischenisolierschicht 32, die Source-Elektrode 40 und die Drain-Elektrode 50 gebildet. Im Ergebnis wird der MOSFET 504 erhalten.
  • In den 20 und 21 wird die Gate-Elektrode 35 in einer solchen Weise gebildet, dass sie über die Gate-Isolierschicht 30 hinweg benachbart zu dem Source-Ausdehnungsbereich 13 ist (mit dem Source-Ausdehnungsbereich 13 in der transversalen Richtung überlappt). Dies ist unter dem Gesichtspunkt der Verhinderung einer Erhöhung des Kanalwiderstands in dem MOSFET von Bedeutung.
  • Gemäß der vierten Ausführungsform erzielt der MOSFET vom Graben-Typ einen Effekt, der im Wesentlichen vergleichbar mit jenem ist, der durch die erste oder zweite Ausführungsform erzielt wird. Während eine Steuerung über einen Sättigungsstrom unter Verwendung des JFET-Effekts bei Fehlen des JFET-Bereichs 11 (2 und 3: erste Ausführungsform) bei dem Graben-Typ nicht ausgeführt werden kann, ermöglicht die vierte Ausführungsform insbesondere eine Steuerung über einen Sättigungsstrom mittels einer Steuerung über einen Source-Widerstand.
  • 22 ist eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht (der epitaxialen Schicht 70 in den 23 und 24) in einer Einheitszelle UC eines MOSFET 504U (einer Halbleitereinheit) gemäß einer Modifikation der vierten Ausführungsform zeigt. Die 23 und 24 sind Querschnittsansichten, welche schematisch die Konfiguration des MOSFET 504U in Querschnitten entlang einer Linie XXIII-XXIII bzw. einer Linie XXIV-XXIV in 22 zeigen.
  • Anders als bei dem vorstehend beschriebenen MOSFET 504 ist der Source-Ausdehnungsbereich 13 bei dem MOSFET 504U in einer größeren Tiefe als der Source-Widerstandsbereich 15 angeordnet. Dadurch wird eine Reduktion in Bezug auf die Einheitszelle UC des MOSFET ermöglicht. Während ein Widerstandswert am Source-Widerstandsbereich 15 aufrechterhalten wird, kann auf diese Weise ein Strom erhöht werden, der in dem gleichen Bereich fließen darf (oder kann).
  • Wie in 24 gezeigt, ist der Source-Ausdehnungsbereich 13 gemäß dieser Modifikation so ausgebildet, dass er sich weiter unter den Muldenkontaktbereich 25 erstreckt. Auf diese Weise ist der Kanal CH weiter unter dem Muldenkontaktbereich 25 ausgebildet. Somit wird die Kanaldichte erhöht. Dadurch wird ein Effekt erzielt, durch den der EIN-Widerstand in einem größeren Ausmaß reduziert wird. Wenn dieser Effekt nicht erforderlich ist, ist es nicht erforderlich, dass der Source-Ausdehnungsbereich 13 unter dem Muldenkontaktbereich 25 angeordnet ist.
  • Fünfte Ausführungsform
  • 25 ist eine Draufsicht, welche schematisch die Konfiguration einer Halbleiterschicht (der epitaxialen Schicht 70 in den 26 und 27) in einer Einheitszelle UC eines MOSFET 505 (einer Halbleitereinheit) gemäß einer fünften Ausführungsform zeigt. Die 26 und 27 sind Querschnittsansichten, welche schematisch die Konfiguration des MOSFET 505 in Querschnitten entlang einer Linie XXVI-XXVI bzw. einer Linie XXVII-XXVII in 25 zeigen.
  • Bei dem MOSFET 505 ist der Source-Bereich SR aus dem Source-Kontaktbereich 12 und dem Source-Widerstandsbereich 15 gebildet. Das heißt, der bei der vierten Ausführungsform beschriebene Source-Ausdehnungsbereich 13 ist nicht angeordnet. In einer Draufsicht (25) ist der Source-Ausdehnungsbereich 13 (1: erste Ausführungsform) weggelassen, indem jeder Bereich in einer solchen Weise angeordnet ist, das sich die äußere Peripherie des Source-Widerstandsbereichs 15 und der Graben TR (der Kanal CH) in Kontakt miteinander befinden.
  • Andere Strukturen als die vorstehenden Strukturen sind im Wesentlichen die gleichen wie jene der vorstehend beschriebenen vierten Ausführungsform. Somit sind entsprechende oder vergleichbare Strukturen mit dem gleichen Bezugszeichen versehen und werden nicht wiederholt beschrieben.
  • Gemäß der fünften Ausführungsform kann die Abstandslänge der Einheitszellen UC reduziert werden. Dadurch wird eine Erhöhung eines Stroms erzielt, der pro Einheitsfläche in dem MOSFET fließen darf (oder kann).
  • Der Muldenkontaktbereich 25 kann in einer solchen Weise angeordnet sein, dass er keinen Bereich aufweist, der sich mit der Gate-Elektrode 35 in Kontakt befindet, wobei nur die Gate-Isolierschicht 30 dazwischen eingefügt ist. Ähnlich wie zum Beispiel bei der Modifikation von 15 bis 18 kann diese Struktur in 25 erhalten werden, indem der Muldenkontaktbereich 25 bei Vorhandensein des Source-Kontaktbereichs 12 in Richtung zu der Mitte der Einheitszelle UC hin verschoben wird. Dadurch wird ein Effekt vergleichbar mit jenem erzielt, der durch die Modifikation in 18 erzielt wird.
  • 28 ist eine Draufsicht, die einen MOSFET 505S (eine Halbleitereinheit) als eine Modifikation von 25 zeigt. Der MOSFET 505S weist eine Konfiguration mit einer Mehrzahl von Einheitszellen UC auf, die in einer Streifenform (einer kammartigen Form) angeordnet sind. Eine dieser Einheitszellen UC ist in 28 gezeigt. Jede Einheitszelle UC erstreckt sich in einer Richtung, in der sich die Streifenform erstreckt (in der longitudinalen Richtung in 28). Die Einheitszellen UC sind in einer Richtung (der transversalen Richtung in 28) ausgerichtet, die diese Ausdehnungsrichtung kreuzt.
  • Als eine weitere Modifikation kann der Muldenkontaktbereich 25 in einer solchen Weise angeordnet sein, dass er keinen Bereich aufweist, der sich in Kontakt mit der Gate-Elektrode 35 befindet, wobei nur die Gate-Isolierschicht 30 dazwischen eingefügt ist. Ähnlich wie zum Beispiel bei der Modifikation von 15 bis 18 kann diese Struktur in 28 erhalten werden, indem der Muldenkontaktbereich 25 bei Vorhandensein des Source-Kontaktbereichs 12 in Richtung zu der Mitte der Einheitszelle UC verschoben wird. Dadurch wird ein Effekt vergleichbar mit jenem erzielt, der durch die Modifikation in 18 erzielt wird.
  • Sechste Ausführungsform
  • 29 ist eine Querschnittsansicht, welche schematisch die Konfiguration eines MOSFET 506 (einer Halbleitereinheit) gemäß einer sechsten Ausführungsform aus einem Blickwinkel ähnlich jenem von 26 zeigt. Der MOSFET 506 weist einen Grabenboden-Schutzbereich 21 mit dem p-Typ auf, der an dem Boden des Grabens TR angeordnet ist. Dadurch wird ein an dem Boden des Grabens TR anliegendes elektrisches Feld gering gehalten. Auf diese Weise wird ein Leckstrom in der Gate-Isolierschicht 30 reduziert. Dadurch wird eine Erhöhung der Zuverlässigkeit des MOSFET erzielt.
  • Es ist erforderlich, dass der Grabenboden-Schutzbereich 21 mit der Source-Elektrode 40 elektrisch verbunden ist. Zu diesem Zweck ist der Grabenboden-Schutzbereich 21 so angeordnet, dass er einen ausgedehnten Bereich aufweist, der sich über den Boden des Grabens TR hinaus erstreckt, und ein Kontaktbereich vergleichbar mit dem Muldenkontaktbereich 25 ist in einer solchen Weise angeordnet, das er mit dem ausgedehnten Bereich zusammenhängend (durchgehend) ist.
  • 30 ist eine Querschnittsansicht, welche schematisch die Konfiguration eines MOSFET 506D (einer Halbleitereinheit) gemäß einer Modifikation der sechsten Ausführungsform aus einem Blickwinkel ähnlich jenem von 26 zeigt. Der MOSFET 506D weist einen Grabenseitenwand-Schutzbereich 22 mit dem p-Typ auf. Der Grabenseitenwand-Schutzbereich 22 ist auf einem Bereich der Seitenwand des Grabens TR angeordnet und befindet sich in Kontakt mit dem Grabenboden-Schutzbereich 21 und dem Muldenbereich 20.
  • Gemäß dieser Modifikation wird die vorstehende elektrische Verbindung zwischen dem Grabenboden-Schutzbereich 21 und der Source-Elektrode 40 unter Verwendung des Grabenseitenwand-Schutzbereichs 22 hergestellt. Der Grabenseitenwand-Schutzbereich 22 wird zum Beispiel durch eine Ionenimplantation gebildet, die nach der Bildung des Grabens TR durchgeführt wird, wobei sich das Halbleitersubstrat 1a in einer geneigten Position befindet, oder wird durch eine Ionenimplantation gebildet, die durchgeführt wird, indem eine hohe Energie in der Größenordnung von MeV angelegt wird.
  • Da es erforderlich ist, dass der Kanal CH (29) angeordnet ist, um die Funktion als MOSFET zu erfüllen, ist der Grabenseitenwand-Schutzbereich 22 in einer Draufsicht nur auf einem Bereich der Seitenwand des Grabens TR angeordnet. Im Folgenden werden fünf Beispiele für die Anordnung des Grabenseitenwand-Schutzbereichs 22 in einer Draufsicht beschrieben.
  • 31 ist eine Draufsicht, die einen MOSFET 506D1 (eine Halbleitereinheit) als ein erstes Beispiel zeigt. Bei dem ersten Beispiel ist der Grabenseitenwand-Schutzbereich 22 in einer solchen Weise angeordnet, dass der Grabenseitenwand-Schutzbereich 22 in einer Draufsicht vollständig mit dem Muldenkontaktbereich 25 überlappt. Alternativ kann der Grabenseitenwand-Schutzbereich 22 in einer solchen Weise angeordnet sein, dass der Grabenseitenwand-Schutzbereich 22 teilweise mit dem Muldenkontaktbereich 25 überlappt.
  • Für den Muldenkontaktbereich 25 gilt dies nicht in dem Source-Bereich SR. Somit macht es die Anordnung des Grabenseitenwand-Schutzbereichs 22 in einer solchen Weise, dass er mit dem Muldenkontaktbereich 25 überlappt, unwahrscheinlich, dass ein Bereich geopfert wird, der als der Kanal CH fungieren soll.
  • Zumindest ein Bereich des Grabenseitenwand-Schutzbereichs 22 kann so angeordnet sein, dass er in einer Draufsicht benachbart zu dem Muldenkontaktbereich 25 ist. In diesem Fall ist der Muldenkontaktbereich 25 bei Fehlen des Kanals CH als ein Bereich in der Nähe des Grabenseitenwand-Schutzbereichs 22 angeordnet. Dadurch kann der Einfluss einer Strombegrenzung, die in der Nähe des Grabenseitenwand-Schutzbereichs 22 auftritt, über den EIN-Widerstand reduziert werden.
  • 32 ist eine Draufsicht, die einen MOSFET 506D2 (eine Halbleitereinheit) als ein zweites Beispiel zeigt. In 32 ist der Grabenseitenwand-Schutzbereich 22, der unter dem Source-Widerstandsbereich 15 verborgen ist, zur Erhöhung der Anschaulichkeit der Zeichnung mit einem dichten Punktmuster versehen. Bei dem zweiten Beispiel ist der Muldenkontaktbereich 25 von dem Graben TR getrennt.
  • Dadurch wird ein Opfern eines Bereichs verhindert, der zu dem Kanal CH werden soll, das durch die Anordnung des Muldenkontaktbereichs 25 verursacht wird. Somit kann der EIN-Widerstand in einem größeren Ausmaß reduziert werden. Darüber hinaus ist in dem Muldenkontaktbereich 25 kein Bereich ausgebildet, der sich in Kontakt mit der Gate-Elektrode 35 befindet, wobei nur die Gate-Isolierschicht 30 dazwischen eingefügt ist. Auf diese Weise wird die Zuverlässigkeit der Gate-Isolierschicht 30 verbessert.
  • Wie in 32 gezeigt, kann der Grabenseitenwand-Schutzbereich 22 in einer Draufsicht in einem Bereich zwischen dem Muldenkontaktbereich 25 und dem Graben TR angeordnet sein. Dadurch wird es ermöglicht, eine Erhöhung des EIN-Widerstands, die durch die Anordnung des Grabenseitenwand-Schutzbereichs 22 verursacht wird, im Vergleich zu einer Konfiguration zu unterbinden, bei welcher der Grabenseitenwand-Schutzbereich 22 in einem anderen Bereich angeordnet ist.
  • Um einen geringeren EIN-Widerstand zu erzielen, ist es möglich, dass die Grabenseitenwand-Schutzbereiche 22 nicht in sämtlichen Bereichen (in 32 in vier Bereichen) zwischen einer Mehrzahl von Bereichen (in 32 vier Bereichen) des Muldenkontaktbereichs 25 und dem Graben TR angeordnet sind, sondern nur in einigen dieser Bereiche (in 32 in zwei Bereichen) angeordnet sind.
  • Sämtliche Grabenseitenwand-Schutzbereiche 22 können aus der Konfiguration von 32 weggelassen werden. Dadurch wird eine Erhöhung des EIN-Widerstands verhindert, die durch die Anordnung des Grabenseitenwand-Schutzbereichs 22 verursacht wird. Darüber hinaus wird der EIN-Widerstand reduziert, da der Muldenkontaktbereich 25 von dem Graben TR getrennt ist. Auf diese Weise kann der EIN-Widerstand maßgeblich reduziert werden.
  • 33 ist eine Draufsicht, die einen MOSFET 506D3 (eine Halbleitereinheit) als ein drittes Beispiel zeigt. Bei dem MOSFET 506D3 weist der Muldenkontaktbereich 25 Bereiche auf, die einander in einer Richtung, die eine Richtung kreuzt, in der sich die Streifenform erstreckt, über den Source-Kontaktbereich 12 hinweg gegenüberliegen, und die Mitten dieser gegenüberliegenden Bereiche sind in der Richtung, in der sich die Streifenform erstreckt, gegeneinander verschoben. Mit anderen Worten, diese gegenüberliegenden Bereiche sind einander in einer schrägen Richtung zu der Ausdehnungsrichtung der Streifenform zugewandt.
  • Wie in 33 gezeigt, können der Muldenkontaktbereich 25 und der Grabenseitenwand-Schutzbereich 22 in einer solchen Weise angeordnet sein, dass sie einander in einer Richtung orthogonal zu der Richtung, in der sich die Streifenform erstreckt, nicht gegenüberliegen. Dieses Beispiel erzielt eine gleichmäßigere Stromdichte in dem Source-Kontaktbereich 12. Somit wird ein Widerstandswert an dem Source-Kontaktbereich 12 reduziert, und die Zuverlässigkeit des MOSFET wird in Reaktion auf das Fließen eines hohen Stroms erhöht.
  • 34 ist eine Draufsicht, die einen MOSFET 506D4 (eine Halbleitereinheit) als ein viertes Beispiel zeigt. Bei dem vierten Beispiel sind die Muldenkontaktbereiche 25 an einer geringeren Anzahl von Stellen als bei der in 33 gezeigten Konfiguration angeordnet. Dadurch sind Bereiche des Source-Widerstandsbereichs 15 angeordnet, die einander in einer Richtung orthogonal zu der Richtung, in der sich eine Streifenform erstreckt, über den Source-Kontaktbereich 12 hinweg gegenüberliegen. Beim vierten Beispiel wird ein Opfern eines Bereichs verhindert, der zu dem Kanal CH wird, was durch die Anordnung des Muldenkontaktbereichs 25 verursacht wird. Dadurch wird es ermöglicht, eine Erhöhung des EIN-Widerstands zu unterbinden.
  • 35 ist eine Draufsicht, die einen MOSFET 506D5 (eine Halbleitereinheit) als ein fünftes Beispiel zeigt. Bei dem fünften Beispiel ist der Muldenkontaktbereich 25 des MOSFET 506D4 (34) von dem Graben TR getrennt. Dadurch wird ein Opfern eines Bereichs verhindert, der zu dem Kanal CH wird, was durch die Anordnung des Muldenkontaktbereichs 25 verursacht wird. Dadurch wird es ermöglicht, den EIN-Widerstand in einem höheren Ausmaß zu reduzieren. Darüber hinaus ist in dem Muldenkontaktbereich 25 kein Bereich ausgebildet, der sich in Kontakt mit der Gate-Elektrode 35 befindet, wobei nur die Gate-Isolierschicht 30 dazwischen eingefügt ist. Auf diese Weise wird die Zuverlässigkeit der Gate-Isolierschicht 30 verbessert.
  • Auch wenn die vorstehend beschriebenen Halbleitereinheiten, die bei der ersten bis sechsten Ausführungsform gezeigt sind, durch unterschiedliche Herstellungsverfahren gebildet werden, sind die Effekte, die durch die Konfigurationen dieser Halbleitereinheiten erzielt werden, auch erreichbar, sofern diese Konfigurationen beibehalten werden. Die vorliegende Erfindung ist realisierbar, indem sämtliche Ausführungsformen frei kombiniert werden oder, wenn es zweckmäßig ist, indem jede Ausführungsform innerhalb des Umfangs der Erfindung modifiziert oder dabei Merkmale weggelassen werden. Wenngleich die Erfindung im Detail gezeigt und beschrieben ist, so ist die vorstehende Beschreibung in sämtlichen Aspekten nur illustrativ und nicht restriktiv zu verstehen. Daher versteht sich, dass zahlreiche nicht gezeigte Modifikationen konzipiert werden können, ohne von dem Umfang der Erfindung abzuweichen.
  • Bezugszeichenliste
    • M1
    untere Oberfläche (erste Hauptoberfläche)
    M2
    obere Oberfläche (zweite Hauptoberfläche)
    CH
    Kanal
    IL
    isolierende Schicht
    SC
    Kontaktloch
    UC
    Einheitszelle
    SR
    Source-Bereich
    TR
    Graben
    TS
    Oberfläche
    1a, 1b
    Halbleitersubstrat
    2
    Drift-Schicht
    11
    JFET-Bereich
    12
    Source-Kontaktbereich
    13
    Source-Ausdehnungsbereich
    15
    Source-Widerstandsbereich
    15H
    Bereich mit einer hohen Konzentration (erster Bereich)
    15L
    Bereich mit einer geringen Konzentration (zweiter Bereich)
    15R
    Trennschicht
    15a bis 15d
    Source-Widerstandsbereich
    15e
    überlappender Bereich
    15m
    effektiver Bereich
    20
    Muldenbereich
    20W
    Halbleiterschicht
    21
    Grabenboden-Schutzbereich
    22
    Grabenseitenwand-Schutzbereich
    25
    Muldenkontaktbereich
    25a bis 25d
    Muldenkontaktbereich
    30
    Gate-Isolierschicht
    32
    Zwischenisolierschicht
    35
    Gate-Elektrode
    40
    Source-Elektrode
    41, 51
    Elektrodenschicht
    42
    Source-Kontaktelektrode
    50
    Drain-Elektrode
    52
    Drain-Kontaktelektrode
    70
    epitaxiale Schicht (Halbleiterschicht)
    100a bis 100d
    Implantationsmaske
    501, 501R, 506D, 506D1 bis 506D5 501S1, 501S2, 501W, 502, 503, 503D, 504, 504U, 505, 505S, 506,
    MOSFET (Halbleitereinheit)
    501T
    IGBT (Halbleitereinheit)
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2013239554 A [0006, 0007, 0008]
    • JP 2015228496 A [0007, 0009]

Claims (15)

  1. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) mit einem Kanal (CH), wobei die Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) Folgendes aufweist: - ein Halbleitersubstrat (1a, 1b), das eine erste Hauptoberfläche (M1) und eine zweite Hauptoberfläche (M2) auf der gegenüberliegenden Seite der ersten Hauptoberfläche (M1) aufweist und eine Richtung in der Ebene parallel zu der zweiten Hauptoberfläche (M2) aufweist; - eine Drain-Elektrode (50), die auf der ersten Hauptoberfläche (M1) des Halbleitersubstrats (1a, 1b) angeordnet ist; - eine Drift-Schicht (2), die auf der zweiten Hauptoberfläche (M2) des Halbleitersubstrats (1a, 1b) angeordnet ist und einen ersten Leitfähigkeitstyp aufweist; - einen Muldenbereich (20), der auf der Drift-Schicht (2) angeordnet ist, einen zweiten Leitfähigkeitstyp aufweist, der sich von dem ersten Leitfähigkeitstyp unterscheidet, und einen Bereich aufweist, der den Kanal (CH) der Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) bildet; - einen Muldenkontaktbereich (25), der auf dem Muldenbereich (20) angeordnet ist, den zweiten Leitfähigkeitstyp aufweist und einen spezifischen elektrischen Widerstand aufweist, der geringer als jener des Muldenbereichs (20) ist; - einen Source-Kontaktbereich (12), der auf dem Muldenbereich (20) angeordnet ist, durch den Muldenbereich (20) von der Drift-Schicht (2) getrennt ist und den ersten Leitfähigkeitstyp aufweist; - einen Source-Widerstandsbereich (15), der auf dem Muldenbereich (20) angeordnet ist, durch den Muldenbereich (20) von der Drift-Schicht (2) getrennt ist, in der Richtung in der Ebene benachbart zu dem Source-Kontaktbereich (12) ist, den ersten Leitfähigkeitstyp aufweist und einen Flächenwiderstand aufweist, der höher als jener des Source-Kontaktbereichs (12) ist; - eine Gate-Isolierschicht (30), die den Kanal (CH) des Muldenbereichs (20) bedeckt; - eine Gate-Elektrode (35), die auf der Gate-Isolierschicht (30) angeordnet ist, und - eine Source-Elektrode (40), die sich in Kontakt mit dem Source-Kontaktbereich (12), dem Muldenkontaktbereich (25) und dem Source-Widerstandsbereich (15) befindet und zumindest durch den Source-Widerstandsbereich (15) durchgehend mit dem Kanal (CH) ausgebildet ist.
  2. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) nach Anspruch 1, - wobei die Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) eine isolierende Schicht (IL) aufweist, welche die Gate-Isolierschicht (30) aufweist, - wobei die isolierende Schicht (IL) mit einem Kontaktloch (SC) versehen ist, in dem die Source-Elektrode (40) eingebettet ist, und - wobei das Kontaktloch (SC) eine äußere Peripherie aufweist, die den Source-Widerstandsbereich (15) durchquert.
  3. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D) nach Anspruch 1 oder 2, wobei sich der Kanal (CH) in der Richtung in der Ebene erstreckt.
  4. Halbleitereinheit (504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) nach Anspruch 1 oder 2, - wobei ein Graben (TR) ausgebildet ist, der eine Seitenwand aufweist, die den Muldenbereich (20) durchdringt und bis zu der Drift-Schicht (2) reicht, und - wobei der Kanal (CH) auf der Seitenwand angeordnet ist.
  5. Halbleitereinheit (506D, 506D1 bis 506D5) nach Anspruch 4, die des Weiteren Folgendes aufweist: - einen Grabenboden-Schutzbereich (21), der an dem Boden des Grabens (TR) angeordnet ist und den zweiten Leitfähigkeitstyp aufweist; und - einen Grabenseitenwand-Schutzbereich (22), der auf einem Bereich der Seitenwand des Grabens (TR) angeordnet ist, sich in Kontakt mit dem Grabenboden-Schutzbereich (21) und dem Muldenbereich (20) befindet und den zweiten Leitfähigkeitstyp aufweist.
  6. Halbleitereinheit (506D, 506D1 bis 506D5) nach Anspruch 5, wobei zumindest ein Bereich des Grabenseitenwand-Schutzbereichs (22) so ausgebildet ist, dass er in einer Draufsicht benachbart zu dem Muldenkontaktbereich (25) ist oder mit diesem überlappt.
  7. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 504, 504U) nach einem der Ansprüche 1 bis 6, die des Weiteren Folgendes aufweist: - einen Source-Ausdehnungsbereich (13), der benachbart zu dem Source-Widerstandsbereich (15) ist, von dem Source-Kontaktbereich (12) getrennt ist, durch den Muldenbereich (20) von der Drift-Schicht (2) getrennt ist und den ersten Leitfähigkeitstyp aufweist, wobei der Source-Widerstandsbereich (15) durch den Source-Ausdehnungsbereich (13) durchgehend mit dem Kanal (CH) ausgebildet ist.
  8. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 504, 504U) nach Anspruch 7, wobei jeder von dem Source-Widerstandsbereich (15) und dem Muldenkontaktbereich (25) in der Richtung in der Ebene zwischen dem Source-Kontaktbereich (12) und dem Source-Ausdehnungsbereich (13) angeordnet ist.
  9. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) nach einem der Ansprüche 1 bis 8, wobei der Source-Widerstandsbereich (15) in der Richtung in der Ebene benachbart zu dem Muldenkontaktbereich (25) ist.
  10. Halbleitereinheit (502) nach einem der Ansprüche 1 bis 9, - wobei der Source-Widerstandsbereich (15) einen ersten Bereich (15b), der auf dem Muldenbereich (20) angeordnet ist, und einen zweiten Bereich (15) aufweist, der auf dem ersten Bereich (15b) angeordnet ist, und - wobei der erste Bereich (15b) einen spezifischen elektrischen Widerstand aufweist, der geringer als jener des zweiten Bereichs (15) ist.
  11. Halbleitereinheit (501R) nach einem der Ansprüche 1 bis 10, die des Weiteren Folgendes aufweist: eine Trennschicht (15R), die auf dem Source-Widerstandsbereich (15) angeordnet ist, den Source-Widerstandsbereich (15) und die Source-Elektrode (40) voneinander trennt und den zweiten Leitfähigkeitstyp aufweist.
  12. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) nach einem der Ansprüche 1 bis 11, wobei der Muldenkontaktbereich (25) in einer solchen Weise angeordnet ist, dass er keinen Bereich aufweist, der sich in Kontakt mit der Gate-Elektrode (35) befindet, wobei nur die Gate-Isolierschicht (30) dazwischen eingefügt ist.
  13. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) nach einem der Ansprüche 1 bis 12, wobei ein Kontaktwiderstand zwischen der Source-Elektrode (40) und dem Source-Widerstandsbereich (15) zehnmal größer als ein Kontaktwiderstand zwischen der Source-Elektrode (40) und dem Source-Kontaktbereich (12) oder noch größer ist.
  14. Halbleitereinheit (501S2, 506D3 bis 506D5) nach einem der Ansprüche 1 bis 13, - wobei die Halbleitereinheit (501S2, 506D3 bis 506D5) eine Mehrzahl von Einheitszellen (UC) aufweist, die in einer Streifenform angeordnet sind, - wobei der Muldenkontaktbereich (25) Bereiche aufweist, die einander in einer Richtung, die eine Richtung kreuzt, in der sich die Streifenform erstreckt, über den Source-Kontaktbereich (12) hinweg gegenüberliegen, und - wobei die Mitten der gegenüberliegenden Bereiche in der Richtung, in der sich die Streifenform erstreckt, gegeneinander verschoben sind.
  15. Halbleitereinheit (501, 501S1, 501S2, 501R, 501W, 501T, 502, 503, 503D, 504, 504U, 505, 505S, 506, 506D, 506D1 bis 506D5) nach einem der Ansprüche 1 bis 14, wobei das Halbleitersubstrat (1a, 1b), die Drift-Schicht (2) und der Muldenbereich (20) aus Siliciumcarbid bestehen.
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