KR102137521B1 - 화소 회로 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 크로스토크 등의 문제를 억제함으로써, 영상 품질의 향상을 목적으로 한다. 본 발명에 따른 화소 회로의 구동 방법은, 발광 소자; 제 1 트랜지스터; 제 1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속된 제 2 트랜지스터; 제 1 트랜지스터의 게이트 전극과 제 1 단자 사이에 접속된 제 3 트랜지스터; 제 1 트랜지스터의 제 1 단자와 발광 소자 사이에 접속된 제 4 트랜지스터; 및 제 1 트랜지스터의 제 2 단자와 데이터 라인 사이에 접속된 제 5 트랜지스터를 갖는 화소 회로의 구동 방법에 있어서, 데이터 라인에 계조 데이터 전압이 공급되는 제 1 필드와 데이터 라인에 전원 전압이 공급되는 제 2 필드가 교대로 반복되고, 제 1 필드에서는 문턱 전압 보상 동작이 행해지고, 제 2 필드에서는 발광 동작이 행해지고, 제 1 필드와 제 2 필드 중의 어느 하나에 있어서, 초기화가 행해지는 것을 특징으로 한다.

Description

화소 회로 및 그 구동 방법{PIXEL CIRCUIT AND DRIVING METHOD THEREOF}
본 발명은 전기 광학 장치에 있어서, 화소 회로 및 그 구동 방법에 관한 것이다.
최근, CRT 디스플레이(Cathode Ray Tube display)를 대체하는 표시 장치로서, 액정 디스플레이(Liquid Crystal Display Device:LCD)나 유기 EL 디스플레이 등의 자발광 소자를 이용한 유기 EL표시 장치가 많이 채용되고 있다. 특히 유기 EL 디스플레이는 저소비 전력, 박형 디스플레이로서 매우 주목받고 있다.
유기 EL 디스플레이에서는 각 화소 회로에 있어서 구동 트랜지스터를 제어하여, 발광 다이오드에 공급되는 전류량을 제어함으로써, 표시의 계조가 결정된다. 그러므로, 그 구동 트랜지스터에 특성 편차가 있으면, 그 특성 편차가 표시에 나타나고, 표시 품질의 저하를 발생시키게 된다.
여기서, 구동 트랜지스터 특성 편차의 표시로의 영향을 억제하기 위해 유기 EL로 흐르는 전류를 일정하게 하는 정전류 회로를 마련하여 트랜지스터의 문턱 전압(Vth) 편차를 억제하기 위한 기술, 즉 문턱 전압(Vth) 보상 기술이 개발되고 있다.
문턱 전압 보상 회로는, 구동 트랜지스터의 문턱 전압 편차에 의존하지 않고, 입력된 영상 데이터만으로 발광 소자에 공급되는 전류량을 제어할 수 있다. 따라서, 구동 트랜지스터의 문턱 전압편차를 효과적으로 보상할 수 있고, 유기 EL 디스플레이의 표시 균일성을 대폭적으로 향상시키는 것이 가능하다. 그러나, 문턱 전압보상 회로는 6 개의 트랜지스터와1 개의 커패시터로 구성되는 회로 구성이 일반적으로 알려져 있고, 1 화소당 소자 수가 많아짐으로써, 고정밀화에 장애가 되고, 또한, 수율 저감의 원인으로도 될 수 있다.
특허 문헌1에서는, 종래 보다도 적은 4 개의 트랜지스터와1 개의 커패시터에 의해 문턱 전압보상 회로를 구성하는 기술이 개시되어 있다. 이 기술에서는, 종래의 문턱 전압보상 회로에 비해 1 화소당 소자 수를 적게할 수 있고, 고정밀화나 수율 향상이 가능하게 된다.
[특허 문헌1] 일본국 특허 공개 제2013-61452호 공보
특허 문헌1에 있어서 문턱 전압보상 회로는 1 화소당 소자 수가 적어질 수 있지만, 발광 소자로 공급하는 전류량을 제어하는 구동 트랜지스터에 데이터 라인이 직접 접속되어 있으므로, 데이터 라인을 통해 전달되는 데이터 신호의 전압 변동에 의해 구동 트랜지스터의 게이트 전위가 변동하게 되어 버린다. 그 결과, 크로스토크 등에 의한 영상 품질의 저하를 발생시킬 수 있다는 문제가 있다.
본 발명의 목적은 크로스토크 등의 문제를 감소시켜 영상 품질이 향상된 화소 회로를 제공하는데 있다.
본 발명의 목적은 크로스토크 등의 문제를 감소시키기 위한 화소 회로의 구동 방법을 제공하는데 있다.
본 발명의 실시예에 따른 화소 회로는: 공급된 전류에 의해 계조가 결정되는 발광 소자,게이트 전극에 공급되는 계조 데이터 전압에 따라서 상기 발광 소자로의 공급 전류의 크기를 제어하는 제 1 트랜지스터, 상기 제 1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속된 제 2 트랜지스터;상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 1 단자 사이에 접속된 제 3 트랜지스터, 상기 제 1 트랜지스터의 제 1 단자와 상기 발광 소자 사이에 접속된 제 4 트랜지스터, 및 상기 계조 데이터 전압과 상기 발광 소자를 발광시키는 전원 전압이 전환되어서 공급되는 데이터 라인과 상기 제 1 트랜지스터의 제 2 단자 사이에 접속된 제 5 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 데이터 라인에 상기 계조 데이터 전압이 공급되는 제 1 필드와, 상기 데이터 라인에 상기 발광 소자를 발광시키는 전원 전압이 공급되는 제 2 필드가 교대로 반복된다.
이 실시예에 있어서, 상기 제3 트랜지스터는 게이트 제어 신호에 의해서 제어되고, 상기 제5 트랜지스터는 제1 에미션 제어 신호에 의해서 제어되며, 상기 제 1 필드동안, 상기 게이트 제어 신호에 응답해서 상기 제 3 트랜지스터가 온되고, 상기 제1 에미션 제어 신호에 응답해서 상기 제 5 트랜지스터가 온되어서 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하고, 그 후에, 상기 게이트 제어 신호에 응답해서 상기 제 3 트랜지스터가 턴 오프된다.
이 실시예에 있어서, 상기 제2 트랜지스터는 이전 화소 화소 회로에 대응하는 게이트 제어 신호에 의해서 제어되고, 상기 제4 트랜지스터는 제2 에미션 제어 신호에 의해서 제어되며, 상기 제 2 필드동안, 상기 제1 에미션 제어 신호에 응답해서 상기 제 5 트랜지스터가 온되고, 상기 제2 에미션 제어 신호에 응답해서 상기 제 4 트랜지스터가 온되어서 상기 발광 소자에 전원 전압이 공급되며, 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압이 공급되기 이전에, 상기 이전 화소에 대응하는 게이트 제어 신호에 응답해서 상기 제 2 트랜지스터가 온되어서 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원이 공급된다.
본 발명의 다른 실시예에 따른 화소 회로의 구동 방법에 있어서, 상기 화소 회로는 공급된 전류에 의해 계조가 결정되는 발광 소자, 게이트 전극에 공급되는 계조 데이터 전압에 따라서 상기 발광 소자로의 공급 전류의 크기를 제어하는 제 1 트랜지스터, 상기 제 1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속된 제 2 트랜지스터, 상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 1 단자 사이에 접속된 제 3 트랜지스터, 상기 제 1 트랜지스터의 제 1 단자와 상기 발광 소자 사이에 접속된 제 4 트랜지스터 및 상기 제 1 트랜지스터의 제 2 단자와 데이터 라인 사이에 접속된 제 5 트랜지스터를 포함한다. 상기 화소 회로의 구동 방법은, 상기 데이터 라인에 상기 계조 데이터 전압을 공급하는 제 1 필드와, 상기 데이터 라인에 상기 발광 소자를 발광시키기 위한 전원 전압을 공급하는 제 2 필드가 교대로 반복된다. 상기 제 1 필드는, 상기 제 3 트랜지스터와 상기 제 5 트랜지스터를 온함으로써, 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하고, 그 후에, 상기 제 3 트랜지스터를 오프하는 것을 포함한다. 상기 제 2 필드에서는, 상기 제 5 트랜지스터와 상기 제 4 트랜지스터를 온함으로써, 상기 발광 소자에 전원 전압을 공급하는 것을 포함하고, 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하기 전에, 상기 제 3 트랜지스터를 온함으로써, 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원을 공급한다.
이 실시예에 있어서, 상기 화소 회로는 제 1 행에 배치된 제 1 화소 회로와 제 2 행에 배치된 제 2 화소 회로를 갖고, 상기 제 1 화소 회로에 계조 데이터 전압이 공급되는 기간과 상기 제 2 화소 회로에 계조 데이터 전압이 공급되는 기간은 1수평 주사 기간의 적어도 일부에 있어서 중복한다.
이 실시예에 있어서, 상기 화소 회로는 제 1 행에 배치된 제 1 화소 회로와 제 2 행에 배치된 제 2 화소 회로를 갖고, 상기 제 1 화소 회로에 접속된 데이터 라인과 상기 제 2 화소 회로에 접속된 데이터 라인은 한 쪽에 상기 제 1 필드의 전압이 공급되고, 다른 쪽에 상기 제 2 필드의 전압이 공급된다.
이 실시예에 있어서, 상기 제 1 필드에 있어서, 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원의 전압을 공급한다.
이 실시예에 있어서, 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하는 상기 제 1 필드의 직전의 상기 제 2 필드에 있어서, 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원의 전압을 공급한다.이 실시예에 있어서,
본 발명의 화소 회로 및 그 구동 방법에 의하면, 1 화소당 소자 수를 저감하면서 종래의 문턱 전압 보상 능력을 갖는 화소 회로를 얻을 수 있다. 그 결과, 표시 패널의 고정밀화와 수율 향상이 달성되고, 더욱이, 크로스토크 등의 문제가 개선되고, 영상 품질을 개선할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 발광 표시 장치의 구성도이다.
도 2는 도 1에 도시된 화소 회로 및 데이터 드라이버에 구비된 전환 회로의 제1 실시예에 따른 상세한 회로 구성의 일 예를 나타내는 회로도이다.
도 3은 발명의 도 2에 도시된 화소 회로의 회로 구성도이다.
도 4는 도 2에 도시된 발광 표시 장치에서 사용되는 신호들의 타이밍차트이다.
도 5는 도 3에 도시된 화소 회로의 동작을 나타내는 도면이다.
도 6은 도 5에 도시된 화소 회로의 동작에 따른 신호들의 타이밍차트이다.
도 7은 종래의 예에 있어서 회로 구성도이다.
도 8은 종래의 예에 있어서 회로의 타이밍차트이다.
도 9는 도 1에 도시된 발광 표시 장치의 본 발명의 제2 실시예에 따른 상세한 회로 구성을 나타내는 회로도이다.
도 10은 도 9에 도시된 본 발명의 제2 실시예에 따른 회로의 타이밍차트이다.
도 11은 도 1에 도시된 발광 표시 장치의 본 발명의 제3실시예에 따른 상세한 회로 구성을 나타내는 회로도이다.
도 12는 도 11에 도시된 발광 표시 장치의 동작에 따른 신호들의 타이밍차트이다.
도 13은 도 1에 도시된 발광 표시 장치의 본 발명의 제4 실시예에 따른 상세한 회로 구성을 나타내는 회로도이다.
도 14는 도 13에 도시된 발광 표시 장치의 동작에 따른 신호들의 타이밍차트이다.
이하, 도면을 참조하여 본 발명에 따른 발광 소자를 구동하는 화소 회로 및 그것을 사용한 표시 장치에 대해 설명한다. 단, 본 발명의 발광 소자를 구동하는 화소 회로 및 그것을 사용한 표시 장치는 많은 다른 형태로 실시하는 것이 가능하고, 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되어서는 안 된다. 또한, 본 실시 형태에서 참조하는 도면에 있어서, 동일 부분 또는 동일 기능을 갖는 부분에는 동일 부호를 붙이고, 그 반복 설명은 생략한다.
(제1 실시예)
도 1 내지 도 5를 참조하여 제1 실시예에 따른 발광 표시 장치의 구성 및 동작 방법을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 발광 표시 장치 구성의 일 예를 나타내는 개략도이다. 발광 표시 장치는 표시 패널(1), 에미션 드라이버(10), 스캔 드라이버(20) 및 데이터 드라이버(30)를 포함한다. 표시 패널(1)은 n행 m열의 매트릭스 형상으로 배치된 화소 회로들(100)을 포함한다. 화소 회로들(100) 각각은 에미션 드라이버(10), 스캔 드라이버(20) 및 데이터 드라이버(30)에 의해 제어된다. 여기서, n=1,2,3,..., m=1,2,3, ...이고, 예를 들어 n=3이면, 제 3행 에 배치된 화소 회로군을 지칭하고, m=3이면, 제 3 열에 배치된 화소 회로군을 지칭한다.
에미션 드라이버(10)는 화소 회로들(100) 로의 전원 전압 공급 타이밍을 제어하는 구동 회로이고, 각 행의 화소 회로(100)에 대응하여 마련된 에미션 제어 라인들(11,12)에 제1 에미션 제어 신호(EMa(n)) 및 제2 에미션 제어 신호(EMb)를 각각 공급한다.
스캔 드라이버(20)는 데이터의 기입(write)을 실행하는 행을 선택하는 구동 회로이고, 각 행의 화소 회로(100)에 대응하여 마련된 게이트 제어 라인(21,22)에 게이트 제어 신호(SCAN(n))를 공급한다. 이 예에서는, 각 행마다 소정의 순서로 비순차 배타적으로 선택된다.
데이터 드라이버(30)는 입력된 영상 데이터에 기초하여 계조를 결정하고, 결정된 계조에 따른 데이터 전압을 화소 회로(100)에 공급하는 구동 회로이고, 각 열의 화소 회로(100)에 대응하여 마련된 데이터 신호 라인(31)에 데이터 신호(DTa(m))를 공급한다. DTa(m)으로서 화소의 계조 데이터 전압(Vdata(m))과 발광 소자에 전류를 공급하는 애노드 전원((ELVDD))이 포함되고, 이들의 신호는 데이터 드라이버(30)에 구비된 전환 회로에서 전환될 수 있다.
도 2는 화소 회로(100) 및 데이터 드라이버(30)에 구비된 전환 회로(40)의 보다 상세한 회로 구성의 일 예를 나타내는 회로도이다. 도 2는 화소 회로를 구성하는 트랜지스터가 모두 p 채널형인 경우를 나타내고 있다.
도 2를 사용하여 게이트 제어 신호와 각 화소 회로의 접속 관계를 설명한다. 제 1 열(m=1), 제 1행 (n=1)의 화소 회로(100A) 및, 제 1 열(m=1), 제 2행 (n=1)의 화소 회로(100B)에 주목하면, 화소 회로(100A)의 스위치 트랜지스터(M3)와 제 2행의 스위치 트랜지스터(M2)는 동시에 제어된다. 회로 동작의 상세한 설명은 후술하지만, 이와 같은 회로로 구성함으로써, 화소 회로(100A)의 문턱 전압 보상 동작과 화소 회로(100B)의 초기화 동작을 동시에 실행할 수 있고, 발광 소자의 비발광 기간에 효율이 좋게 계조 데이터를 기입 할 수 있다.
도 2를 참조하여 전환 회로(40)에 대해 설명한다. 전환 회로(40)는 계조 데이터 전압(Vdata(m))과 애노드 전원((ELVDD))를 수신하고, 제1 및 제2 게이트 제어 신호들(DCTL1, DCTL2)에 의해 제어된다. 예를 들어, 제1 게이트 제어 신호(DCTL1)에 의해 트랜지스터(M6(1), M6(2))가 온되면, 화소 회로들(100A, 100B)에는 계조 데이터 전압(Vdata(m))이 공급된다. 한편, 제2 게이트 제어 신호(DCTL2)에 의해 트랜지스터(M7(1), M7(2))이 온되면, 화소 회로에는 애노드 전원(ELVDD)이 공급된다.
도 3은 화소 회로(100)의 회로 구성의 일 예를 나타내는 회로도이다. 도 3은 화소 회로를 구성하는 트랜지스터가 모두 p 채널형인 경우를 나타내고 있다. 1개의 화소 회로(100)는 구동 트랜지스터(M1), 스위치 트랜지스터(M2, M3), 에미션 트랜지스터(M4, M5), 커패시터(Cst), 발광 소자(D1)로 구성되고, 발광 소자(D1)는 다이오드와 기생 용량을 포함한다. 이와 같이, 1 개의 화소 회로(100)가 5 개의 트랜지스터들(M1~M5)과1 개의 커패시터(Cst)로 구성되어 있다.
도 3을 사용하여 화소 회로(100)의 각각의 소자의 접속 관계를 설명한다.
도 3을 참조하면, 발광 소자(D1)의 캐소드 전극은 캐소드 전원(ELVSS)에 접속되어 있다. 게이트 전극에 공급되는 전압에 따라서 발광 소자(D1)로의 공급 전류의 크기를 제어하는 구동 트랜지스터(M1)의 게이트 전극은 스위치 트랜지스터(M2)를 통해 초기화 전원(Vinit)에 접속되어 있다. 또한, 구동 트랜지스터(M1)의 게이트 전극과 소스 전극 또는 드레인 전극 중 어느 하나 사이에는 스위치 트랜지스터(M3)가 접속되어 있다. 또한, 구동 트랜지스터(M1)의 게이트 전극은 계조 데이터를 유지하는 커패시터(Cst)의 한쪽의 전극에 접속되어 있고, 커패시터(Cst)의 다른 쪽의 전극은 초기화 전원(Vinit)에 접속되어 있다. 구동 트랜지스터(M1)의 소스 전극 또는 드레인 전극의 한 쪽과 발광 소자(D1)의 애노드 전극과의 사이에는 에미션 트랜지스터(M4)가 접속되어 있다. 구동 트랜지스터(M1)의 소스 전극 또는 드레인 전극의 다른 쪽은 에미션 트랜지스터(M5)를 통해 데이터 라인(31)에 접속되어 있다.
도 5는 도 3에 도시된 화소 회로의 동작을 나타내는 도면이다. 도 6은 도 5에 도시된 화소 회로의 동작에 따른 신호들의 타이밍차트이다. 도 5 및 도 6에서 (A)는 초기화 기간, (B)는 데이터 라인 충전 기간, (C)는 문턱 전압 보상 기간 및 (D)는 발광 기간을 나타내고, 도 5와 도 6에 있어서, 상기 기간은 같은 것을 나타낸다. 도 6에 나타내는 타이밍차트는 각 노드의 전위를 나타내고, M1소스 파형은 도 5의 M1 트랜지스터의 소스 전극의 전위에 해당하고, M1게이트 파형은 도 5의 M1 트랜지스터의 게이트 전극의 전위에 해당한다.
(A) 초기화 기간
게이트 제어 신호(Scan(n-1))가 로우 레벨로 천이하여 스위치 트랜지스터(M2)가 온하면, 구동 트랜지스터(M1)의 게이트 전극과 초기화 전원(Vinit)이 접속됨으로써, 화소 회로(100)가 초기화 된다. 이 때, 전환 회로(40)의 제1 게이트 제어 신호(DCTL1)는 로우 레벨로 되어 있고, 제2 게이트 제어 신호(DCTL2)가 하이 레벨로 되어 있고, 데이터 라인에는 계조 데이터 전압(Vdata(m))이 공급된다. 그 다음에, 게이트 제어 신호Scan(n-1)가 하이 레벨로 되고, 스위치 트랜지스터(M2)가 오프함으로써, 화소 회로(100)의 초기화가 종료한다.
(B) 데이터 라인 충전 기간
전환 회로(40)의 제1 게이트 제어 신호(DCTL1)가 로우 레벨, 제2 게이트 제어 신호(DCTL2)가 하이 레벨 상태에서, 화소 회로(100)의 계조 데이터 전압(Vdata(m))이 데이터 라인에 공급되어서 구동 트랜지스터(M1)의 소스 전위가 계조 데이터 전압(Vdata(m))으로 안정된다.
(C) 문턱 전압 보상 기간
게이트 제어 신호(Scan(n)) 및 제1 에미션 제어 신호(Ema(n))가 모두 로우 레벨로 되고, 화소 회로(100)의 스위치 트랜지스터(M3)과 에미션 트랜지스터(M5)가 모두 온한다. 데이터 라인에 공급된 계조 데이터 전압(Vdata(m))은 트랜지스터(M5)? 트랜지스터(M1)? 트랜지스터(M3)를 통해 트랜지스터(M1)의 게이트 전극에 공급된다. 이 때, 스위치 트랜지스터(M3)는 구동 트랜지스터(M1)의 게이트 전극과 소스 전극 또는 드레인 전극 중 어느 하나와 접속된, 소위 다이오드 접속으로 되어 있고, 트랜지스터(M1)의 게이트 전극에는 계조 데이터 전압(Vdata)으로부터 트랜지스터(M1)의 문턱 전압(Vth)만큼 낮은 전압이 공급된다. 이 동작은 문턱 전압 보상 동작이라 불리우는 것으로서, 구동 트랜지스터(M1)의 문턱값 편차의 영향을 억제할 수 있고, 데이터 라인(31)에서 발광 소자(D1)로 흐르는 전류를 정확하게 제어할 수 있다. 이어서, 게이트 제어 신호(Scan(n))가 하이 레벨로 되고, 화소 회로(100)의 트랜지스터(M3)가 오프하여 문턱 전압 보상 동작이 종료한다.
(D) 발광 기간
전환 회로(40)의 제1 게이트 제어 신호(DCTL1)가 하이 레벨, 제2 게이트 제어 신호(DCTL2)가 로우 레벨됨으로써, 애노드 전원(ELVDD)이 트랜지스터(M5)? 트랜지스터(M1)? 트랜지스터(M)4를 통해 발광 소자에 공급되어서 발광 소자가 발광한다.
도 4에는 도 2에 나타낸 회로 동작의 타이밍차트를 나타낸다. 도 2 및 도 4를 사용하여, 복수의 화소 회로의 동작에 대해 설명한다.
이하에서는, 화소 회로를 동작시키는 각 종 신호가 로우 레벨과 하이 레벨의 논리 레벨을 나타내는 전압 신호인 것으로 설명한다. 또한, 이하에서는, 트랜지스터가 도통하는 것을 "트랜지스터가 온한다" 또는 "트랜지스터가 온으로 된다"라고 나타내고, 트랜지스터가 도통하지 않는 것을 "트랜지스터가 오프한다" 또는 "트랜지스터가 오프로 된다"라고 나타내는 경우가 있다.
도 4에 나타내는 바와 같이 표시 패널 내의 모든 화소 회로에 데이터의 기입과 발광을 행하는 1프레임 기간은 제 1 필드(FD1)와 제 2 필드(FD2)로 나뉘어진다. 여기서, 제 1 필드(FD1)를 계조 데이터 기입 기간(비발광 기간), 제 2 필드(FD2)를 발광 기간으로 정의한다. 제 1 필드(FD1)에서는 전환 회로의 제1 게이트 제어 신호(DCTL1)가 로우 레벨, 제2 게이트 제어 신호(DCTL2)가 하이 레벨로 되고, 트랜지스터들(M6(1), M6(2))이 온하고, 트랜지스터들(M7(1), M7(2))이 오프하여 계조 데이터 전압(Vdata(m))이 데이터 신호(Dta)로서 공급된다. 한편, 제 2 필드(FD2)에서는 전환 회로의 제1 게이트 제어 신호(DCTL1)가 하이 레벨, 제2 게이트 제어 신호(DCTL2)가 로우 레벨로 되고, 트랜지스터들(M6(1), M6(2))이 오프하고, 트랜지스터들(M7(1), M7(2))이 온하여 애노드 전원 (ELVDD)이 데이터 신호(Dta)로서 공급된다.
도 4의 타이밍차트를 참조하여 제 1 열, 제 1행의 화소 회로(100A) 및 제 1 열 제 2행의 화소 회로(100B)의 동작에 대해 설명한다. 먼저, 제 1 필드(FD1)에 있어서, 게이트 제어 신호(Scan(1))가 로우 레벨로 되고, 화소 회로(100A)의 트랜지스터(M2)가 온하여 초기화된다. 이 때, 화소 회로(100A)은 (A) 초기화 기간에 해당한다. 그 다음, Scan(1)이 하이 레벨로 되고, 화소 회로(100A)이 오프하여 초기화가 종료한다.
이어서, 데이터 신호(DTa(1))로서 계조 데이터 전압(Vdata(1))이 공급되어 데이터 라인(31)이 충전된다. 이 때, 화소 회로(100A)는 (B) 데이터 라인 충전 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(2)) 및 제1 에미션 제어 신호(Ema(1))가 함께 로우 레벨로 되고, 화소 회로(100A)의 트랜지스터(M3)가 온하여 문턱 전압 보상 동작이 행해진다. 또한, 동일 기간에 제 1 열 제2행의 화소 회로(100B)에서는 스위치 트랜지스터(M2)가 온하고, 화소 회로(100B)가 초기화된다. 이 때, 화소 회로(100A)은 (C)문턱 전압 보상 기간에 해당하고, 화소 회로(100B)은 (A) 초기화 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(2)) 및 제1 에미션 제어 신호(Ema(1))이 하이 레벨로 되고, 화소 회로(100A)의 트랜지스터(M3)가 오프하여 문턱 전압 보상 동작이 종료한다. 또한, 동일한 기간에 화소 회로(100B)에서는 스위치 트랜지스터(M2)가 오프하여 초기화가 종료한다. 화소 회로(100B)의 초기화 종료 이후의 동작은 상기의 화소 회로(100A)의 동작과 같기 때문에, 여기에서는 설명을 생략한다.
이상과 같이, 표시 패널(1, 도 1에 도시됨) 내의 화소 회로들(100A, 100B, 도 2에 도시됨)는 초기화 동작, 데이터 라인의 충전, 문턱 전압 보상 동작을 순차적으로 수행한다. 화소 회로(100A, 100B) 모두에 계조 데이터 신호가 기입되면, 제 1 필드(FD1)로부터 제 2 필드(FD2)로 전환되고, 애노드 전원(ELVDD)이 데이터 라인들(31, 32)를 통해 각 화소 회로(100)에 공급되어 발광 소자가 발광한다. 이 때, 화소 회로(100A) 및 화소 회로(100B)은 (D) 발광 기간에 해당한다. 본 실시 형태에서는, 제 1 필드(FD1)에서 각 화소 회로에 계조 데이터를 기입하고, 제 2 필드(FD2)에서 일괄적으로 발광시키는 동시(Simultaneous) 구동으로 되어 있다.
그 다음, 본 발명의 효과에 대해, 종래의 예와 비교하여 상세히 설명한다. 도 7에 구동 트랜지스터가 데이터 라인에 직접 접속된 종래의 예에 있어서 회로 구성을 나타낸다. 도 7에 나타내는 화소 회로는 특허 문헌2에 나타낸다, 1 화소가 4 개의 트랜지스터와 1 개의 커패시터로 구성되어 있다. 이 화소 회로에서는, 각 화소의 구동 트랜지스터가 데이터 라인에 직접 접속된 회로 구성으로 되어 있다.
도 7와 같이 구동 트랜지스터(M1a(n))가 데이터 라인에 직접 접속되어 있으면, 구동 트랜지스터(M1a(n))의 소스/드레인 전극과 게이트 전극 사이에 형성는 기생 용량 Cp(n)에 기인하는 크로스토크가 발생하고, 표시 품질을 저하시킨다.
크로스토크의 구체적인 현상을 도 8에 나타낸다. 도 8은 데이터 라인(DTa(1)과 DTa(2))과 동일 라인 상에 접속되어 있는 다른 화소 회로로의 데이터 기입과 발광을 교대로 행한 경우의 예이다. 그러므로, 1수평 주사 기간(1H)마다, 계조 데이터 전압(VdataA, VdataB)과 애노드 전원((ELVDD))사이를 교대로 스위칭하고 있다. 이 예에서는, 계조 데이터 전압(Vdata)A에 비해 계조 데이터 전압(VdataB)의 진폭이 큰 경우에 있어서, 화소 회로(PIXELa(1))의 구동 트랜지스터(M1a(n))의 게이트 전위(GA(n))와, 화소 회로(PIXELb(1))의 구동 트랜지스터(M1b(n))의 게이트 전위(GB(n))를 나타내고 있다. 게이트 전위(GA(n), GB(n))은 기생 용량(CP(n))의 영향을 받아서 변동하게 된다. 데이터 라인의 진폭이 클수록, 접속되어 있는 트랜지스터(M1a(n))의 게이트 전극으로의 영향이 커지게 된다. 트랜지스터(M1a(n))의 게이트 전극의 전위 변동이 휘도 변화로서 나타나고, 크로스토크가 발생한다.
한편, 본 발명의 제1 실시예에 의하면, 구동 트랜지스터(M1, 도 4에 도시됨)와 데이터 라인 사이에 에미션 트랜지스터가 접속되어 있기 때문에, 구동 트랜지스터(M1)는 데이터 라인에 공급된 데이터 신호의 전압 변동의 영향을 받기 어렵고, 크로스토크의 발생이 억제되어 영상 품질을 개선할 수 있다.
(제2 실시예)
도 9, 도 10에 제2 실시예에 따른 발광 표시 장치의 구성 및 동작 방법을 설명한다. 도 9는 제2 실시예에 따른 발광 표시 장치의 구성의 일 예를 나타내는 개략도이다. 도 2에 도시된 제1 실시예와 다른 점으로는 데이터 라인(31, 32)이 2개 존재하고, 홀수행의 화소 회로가 데이터 라인(31)에 접속되고, 짝수행의 화소 회로가 데이터 라인(32)에 접속되어 있는 점이다. 또한, 이것에 수반하여, 전환 회로(40)도 홀수행의 화소 회로에 공급하는 데이터 신호와 짝수행의 화소 회로에 공급하는 데이터 신호에 독립된 신호가 공급할 수 있는 회로 구성으로 되어 있다.
도 10은 도 9에 나타낸 회로 동작의 타이밍차트이다. 도2 및 4에 도시된 제1 실시예와 마찬가지로, 1 프레임 기간은 제 1 필드(FD1)와 제 2 필드(FD2)로 나뉘고, 제 1 필드(FD1)에서는 전환 회로의 제1 게이트 제어 신호(DCTL1)가 로우 레벨, 제2 게이트 제어 신호(DCTL2)가 하이 레벨로 되고, 계조 데이터 신호(Vdata)가 DTa, DTb에 공급된다. 한편, 제 2 필드(FD2)에서는 전환 회로의 제1 게이트 제어 신호(DCTL1)가 하이 레벨, 제2 게이트 제어 신호(DCTL2)이 로우 레벨로 되고, 애노드 전원((ELVDD))이 DTa, DTb에 공급된다.
도 10의 타이밍차트를 사용하여 제 1 열, 제 2행의 화소 회로(100C) 및 제 1 열 제 3행의 화소 회로(100D)의 동작에 대해 설명한다. 먼저, 제 1 필드(FD1)에 있어서, 게이트 제어 신호(Scan(1))가 로우 레벨로 되고, 화소 회로(100C)가 초기화된다. 이 때, 화소 회로(100C)은 (A) 초기화 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(2)) 로우 레벨로 되고, 화소 회로(100D)가 초기화된다. 또한, 동일한 기간에 데이터 신호(DTb)에는 계조 데이터 전압(Vdata(2))이 공급되어, 데이터 라인(34)가 충전된다. 이 때, 화소 회로(100C)은 (B) 데이터 라인 충전 기간에 해당하고, 화소 회로(100D)은 (A) 초기화 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(3))와 제1 에미션 제어 신호(Ema(2))가 로우 레벨로 되고, 화소 회로(100C)의 문턱 전압 보상 동작이 행해진다. 또한, 동일한 기간에 데이터 신호(Dta)에는 계조 데이터 전압(Vdata(3))이 공급되고, 데이터 라인(33)이 충전된다. 이 때, 화소 회로(100C)은 (C) 문턱 전압 보상 기간에 해당하고, 화소 회로(100D)은 (B) 데이터 라인 충전 기간에 해당한다. 그 후에, 게이트 제어 신호(Scan(3))와 제1 에미션 제어 신호(Ema(2))가 하이 레벨로 되고, 화소 회로(100C)의 문턱 전압 보상 동작이 종료한다.
이어서, 게이트 제어 신호(Scan(4))와 제1 에미션 제어 신호(Ema(3))가 로우 레벨로 되고, 화소 회로(100D)의 문턱 전압 보상 동작이 행해진다. 이 때, 화소 회로(100D)은 (C) 문턱 전압 보상 기간에 해당한다. 그 후에, 게이트 제어 신호(Scan(4))과 제1 에미션 제어 신호(Ema(3))가 하이 레벨로 되고, 화소 회로(100D)의 문턱 전압 보상 동작이 종료한다.
이상과 같이, 패널내의 화소 회로는 선 순차적으로 초기화 동작, 데이터 라인의 충전, 문턱 전압 보상 동작이 실시된다. 패널내의 화소 회로 모두에 계조 데이터가 기입되면, 제 1 필드(FD1)로부터 제 2 필드(FD2)로 전환되고, 애노드 전원(ELVDD)이 데이터 라인(33, 34)를 통해 각 화소에 공급되어서, 발광 소자가 발광한다. 이 때, 화소 회로(100C) 및 화소 회로(100D)은 (D) 발광 기간에 해당한다. 본 실시 형태에서는, 제 1 필드(FD1)에서 각 화소 회로에 계조 데이터를 기입하고, 제 2 필드(FD2)에서 일괄적으로 발광시키는 동시(Simultaneous) 구동으로 되어 있다.
도 9 및 도 10에 도시된 제2 실시예에 의하면, 짝수행과 홀수행의 계조 데이터를 기간이 중복되도록 공급함으로써, 예를 들어 짝수행의 데이터 라인으로의 충전 중에 홀수행의 화소 회로의 문턱 전압 보상 동작을 행할 수 있다. 제1 실시예의 충전 기간을 문턱 전압 보상 동작에 해당할 수 있기 때문에, 동일한 듀티비로 문턱 전압 보상 기간를 2배로 길게 할 수 있다. 제2 실시예에서는 2 개의 데이터 신호가 출력되는 기간이 항상 중복되어 있지만, 일부의 기간이 중복되어 있으면 좋고, 이 실시 형태의 구동 방법에 제한되지 않는다.
(제3 실시예)
도 11, 도 12에 제3 실시예에에 따른 발광 표시 장치의 구성 및 동작 방법을 설명한다. 도 11은 제3 실시예에 따른 발광 표시 장치의 구성의 일 예를 나타내는 개략도이다. 제2 실시예와 비교하면, 스위치 트랜지스터(M2) 및 에미션 트랜지스터(M4)의 접속 관계가 상이하다.
도 12는 도 11에 나타낸 회로 동작의 타이밍차트를 나타낸다. 제1 실시예나 제2 실시예와는 상이하고, 1 수평 주사 기간(1H)마다 제 1 필드(FD1)와 제 2 필드(FD2)로 나뉘어 있다. 도 12의 최초의 필드에서는, 전환 회로의 제1 게이트 제어 신호(DCTL1)가 로우 레벨, 제2 게이트 제어 신호(DCTL2)가 하이 레벨로 되고, Vdata가 DTa에 공급되고, 애노드 전원((ELVDD))이 DTb에 공급된다. 이 때, 제 1행의 화소 회로에는 계조 데이터가 기입되고, 기타의 홀수행의 화소 회로는 비발광 기간으로 되고, 홀수행은 제 1 필드(FD1)에 해당한다. 또한, 짝수행의 화소 회로는 모두 발광 기간으로 되어 있고, 제 2 필드(FD2)에 해당한다. 이어서, 도 12의 2번째의 필드에서는, 전환 회로의 제1 게이트 제어 신호(DCTL1)가 하이 레벨, 제2 게이트 제어 신호(DCTL2)가 로우 레벨로 되고, 애노드 전원((ELVDD))이 DTa에 공급되고, Vdata가 DTb에 공급된다. 이 때, 상술한 것과는 반대로 홀수행은 제 2 필드(FD2)에 해당하고, 짝수행은 제 1 필드(FD1)에 해당한다.
도 12의 타이밍차트를 사용하여 제 1 열, 제 1행의 화소 회로(100E) 및 제 1 열 제 2행의 화소 회로(100F)의 동작에 대해 설명한다. 이 회로에서는, 먼저, 홀수행의 화소 회로에 계조 데이터의 기입을 행하고(제 1 필드(FD1)), 짝수행의 화소 회로를 발광시킨다(제 2 필드(FD2)). 그 다음, 짝수행의 화소 회로에 계조 데이터의 기입을 행하고(제 1 필드(FD1)), 홀수행의 화소 회로를 발광시키고 있다(제 2 필드(FD2)). 단, 계조 데이터의 기입을 행하기 직전의 1수평 주사 기간(1H)에 있어서는 화소 회로의 초기화를 행하기 위해, 발광시키지 않는다.
먼저, 화소 회로(100E)에 있어서, 계조 데이터의 기입을 행하기 직전의 제 2 필드(FD2) 중에 게이트 제어 신호(Scan(1))가 로우 레벨로 되고, 화소 회로(100E)가 초기화 된다. 이 때, 화소 회로(100E)는 (A) 초기화 기간에 해당한다. 제1 에미션 제어 신호(Ema(1)) 및 제2 에미션 제어 신호(Emb)은 하이 레벨로 되어 있고, 화소 회로(100E)는 발광하지 않지만, 기타의 홀수행의 화소 회로는 발광하고 있다.
이어서, 화소 회로(100E)는 제 1 필드(FD1)로 되고, 데이터 신호(Dta)에는 계조 데이터 전압(Vdata(1))이 공급되고, 데이터 라인(35)를 충전한다. 이 때, 화소 회로(100E)는 (B) 데이터 라인 충전 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(2))과 제1 에미션 제어 신호(Ema(1))이 로우 레벨로 되고, 화소 회로(100E)의 문턱 전압 보상 동작이 행해진다(화소 회로(100E)는 제 1 필드(FD1)). 또한, 동일한 기간에, 화소 회로(100F)가 초기화 된다(화소 회로(100F)는 제 2 필드(FD2)). 이 때, 화소 회로100E는 (C) 문턱 전압 보상 기간에 해당하고, 화소 회로(100F)는 (A) 초기화 기간에 해당한다. 그 후에, 게이트 제어 신호(Scan(2))가 하이 레벨로 되고, 화소 회로(100E)의 문턱 전압 보상 동작이 종료한다.
이어서, 화소 회로(100E)은 제 2 필드(FD2)로 되고, 제1 에미션 제어 신호(Ema(1))를 로우 레벨로 유지한 채로, 제2 에미션 제어 신호(Emb(1))를 로우 레벨로 함으로써, 애노드 전원(ELVDD)이 데이터 라인(35)을 통해 화소 회로(100E)에 공급되어서, 발광 소자가 발광한다. 이 기간에 화소 회로(100F)에서는 데이터 라인(36)의 충전, 문턱 전압 보상 동작이 행해진다(화소 회로(100F)는 제 1 필드(FD1)). 이 때, 화소 회로(100E)는 (D) 발광 기간에 해당하고, 화소 회로(100F)는 (B) 데이터 라인 충전 기간과 (C) 문턱 전압 보상 기간에 해당한다. 이들의 동작은 화소 회로(100E)과 동등하기 때문에, 상세한 설명은 생략한다. 이어지는 필드에서는 화소 회로(100E)의 발광 소자는 비발광(제 1 필드(FD1))으로 되고, 화소 회로(100F)의 발광 소자가 발광한다(제 2 필드(FD2)). 이 때, 화소 회로(100F)는 (D) 발광 기간에 해당한다.
이상과 같이, 제 1 필드(FD1)와 제 2 필드(FD2)를 반복하고, 1 프레임 내에서 발광/비괄광이 전환될 수 있다. 본 실시 형태에서는, 1개의 필드에서 홀수행의 화소 회로에 계조 데이터를 기입하고, 짝수행의 화소 회로를 발광시키고, 다음 필드에서 짝수행의 화소 회로에 계조 데이터를 기입하고, 홀수행의 화소 회로를 발광시킨다. 홀수행, 짝수행 중의 어느 하나의 화소 회로가 발광하는 프로그리시브(Progressive) 구동으로 되어 있다.
제3 실시예에 의하면, 다른 실시 형태에 비해 1수평 주사 기간(1H)마다 발광/비발광 동작을 반복하므로, 화면 플리커가 발생하기 어렵고, 고품질의 영상이 얻어질 수 있다.
(제4 실시예)
도 13, 도 14에 제4 실시예에 따른 발광 표시 장치의 구성 및 동작 방법을 설명한다. 도 13는 제4 실시예에 따른 발광 표시 장치의 구성의 일 예를 나타내는 개략도이다. 제3 실시예와 다른 점은 에미션 트랜지스터(M4)가 홀수행, 짝수행마다 접속되어 있다는 점이다.
도 14는 도 13에 나타낸 회로 동작의 타이밍차트를 나타낸다. 제1 실시예나 제2 실시예와 마찬가지로, 1 프레임 기간은 제 1 필드(FD1)와 제 2 필드(FD2)로 나뉠 수 있다. 도 14의 최초의 필드에서는, 전환 회로의 제1 게이트 제어 신호(DCTL1)가 로우 레벨, 제2 게이트 제어 신호(DCTL2)가 하이 레벨로 되고, Vdata가 DTa에 공급되고, 애노드 전원((ELVDD))이 DTb에 공급된다. 이 때, 홀수행의 화소 회로는 제 1 필드(FD1)에 해당하고, 짝수행의 화소 회로는 제 2 필드(FD2)에 해당한다. 이어서, 도 14의 2번째의 필드에서는, 전환 회로의 제1 게이트 제어 신호(DCTL1)이 하이 레벨, 제2 게이트 제어 신호(DCTL2)이 로우 레벨로 되고, 애노드 전원((ELVDD))이 DTa에 공급되고, Vdata가 DTb에 공급된다. 이 때, 상술한 것과는 반대로 홀수행의 화소 회로는 제 2 필드(FD2)에 해당하고, 짝수행의 화소 회로는 제 1 필드(FD1)에 해당한다.
도 14의 타이밍차트를 사용하여 제 1 열, 제 1행의 화소 회로(100G) 및 제 1 열 제 3행의 화소 회로(100H)의 동작에 대해 설명한다. 여기에서는, 각 화소와 필드에 관한 설명은 생략한다. 먼저 게이트 제어 신호(Scan(1))이 로우 레벨로 되고, 화소 회로(100G)가 초기화된다. 이 때, 화소 회로(100G)는 (A) 초기화 기간에 해당한다.
이어서, 데이터 신호(Dta)에는 계조 데이터 전압(Vdata(1))이 공급되고, 데이터 라인(301)를 충전한다. 이 때, 화소 회로(100G)는 (B) 데이터 라인 충전 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(3))과 제1 에미션 제어 신호(Ema(1))가 로우 레벨로 되고, 화소 회로(100G)의 문턱 전압 보상 동작이 행해지고, 또한, 동일한 기간에 화소 회로(100H)가 초기화된다. 이 때, 화소 회로(100G)은 (C) 문턱 전압 보상 기간에 해당하고, 화소 회로(100H)는 (A) 초기화 기간에 해당한다. 그 후에, 게이트 제어 신호(Scan(3))과 제1 에미션 제어 신호(Ema(1))이 하이 레벨로 되고, 화소 회로(100G)의 문턱 전압 보상 동작과 화소 회로(100H)의 초기화가 종료한다.
이어서, 계조 데이터 전압(Vdata(3))이 데이터 신호(Dta)로서 공급되고, 데이터 라인(301)을 충전한다. 이 때, 화소 회로(100H)는 (B) 데이터 라인 충전 기간에 해당한다.
이어서, 게이트 제어 신호(Scan(5))과 제1 에미션 제어 신호(Ema(3))이 로우 레벨로 되고, 화소 회로(100H)의 문턱 전압 보상 동작이 행해진다. 이 때, 화소 회로(100H)은 (C) 문턱 전압 보상 기간에 해당한다.
이상과 같이, 패널내의 홀수행의 화소 회로는 선 순차적으로 초기화 동작, 데이터 라인의 충전, 문턱 전압 보상 동작이 실시된다. 패널내의 홀수행의 화소 회로 모두에 계조 데이터가 기입되면, 필드가 전환되고, 애노드 전원(ELVDD)이 데이터 라인(301)을 통해 홀수행의 각 화소 회로에 공급되어서 발광 소자가 발광한다(화소 회로(100G) 및 화소 회로(100H)는 (D) 발광 기간). 본 실시 형태에서는, 1 개의 필드에서 홀수행의 화소 회로에 계조 데이터를 기입, 짝수행의 화소 회로를 발광시키고, 다음의 필드에서 짝수행의 화소 회로에 계조 데이터를 기입하고, 홀수행의 화소 회로를 발광시킨다. 홀수행, 짝수행 중의 어느 하나의 화소 회로가 발광하는 구동으로 되어 있다.
실시 형태4에 의하면, 제 1 필드(FD1), 제 2 필드(FD2)에서 각각 홀수행, 짝수행에 해당하는 화소 회로만 계조 데이터를 갱신하면 좋고, 데이터를 갱신하기 위한 라인의 수를 실질적으로 절반(1/2)으로할 수 있다.
또한, 본 발명의 제1 실시예 내지 제4 실시예에 기재된 회로 구성에서는, 화소 회로가 P 채널형 트랜지스터로 구성되어 있지만, N 채널형 트랜지스터, 혹은 N 채널형과 P 채널형의 양쪽(CMOS형)으로 구성되어 있어도 좋다.
또한, 본 발명의 제1 실시예 내지 제4 실시예에 기재된 회로 구성에서는, 제 1 필드(FD1), 제 2 필드(FD2)를 홀수행, 짝수행마다 제어하고 있지만, 이 실시 형태에 제한되지 않고, 제 1 필드(FD1), 제 2 필드(FD2)에서 제어하는 행의 조합은 임의로 선택하는 것이 가능하다.
또한, 본 발명의 실시 형태4에 기재된 회로 구성에서는, 홀수행에 우안용 표시 영상을 출력하고, 짝수행에 좌안용 표시 영상을 출력함으로써, 액티브 셔터 방식의 3D 영상을 제공하는 것도 가능하다.
이상과 같이, 실시예~실시 형태4에 기재된 발명에 의해, 1 화소당 소자 수를 저감하면서 종래의 문턱 전압 보상 능력을 갖는 화소 회로를 얻을 수 있다. 그 결과, 패널의 고 정밀화와 수율 향상이 달성되고, 더욱이, 크로스토크 등의 문제가 개선되고, 영상 품질을 개선할 수 있다.
또한, 본 발명은 상기 실시 형태에 한정되지 않고, 취지를 벗어나지 않는 범위에서 적절하게 변경하는 것이 가능하다.
1:표시 패널
10:에미션 드라이버
20:스캔 드라이버
30:데이터 드라이버
100,100A,100B,100C,100D,100E,100F,100G,100H:화소 회로
11,12:에미션 제어 라인
21,22:게이트 제어 라인
31,32,33,34,35,36,301,302:데이터 라인
40:전환 회로

Claims (9)

  1. 공급된 전류에 의해 계조가 결정되는 발광 소자;
    게이트 전극에 공급되는 계조 데이터 전압에 따라서 상기 발광 소자로의 공급 전류의 크기를 제어하는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속된 제 2 트랜지스터;
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 1 단자 사이에 접속된 제 3 트랜지스터;
    상기 제 1 트랜지스터의 제 1 단자와 상기 발광 소자 사이에 접속된 제 4 트랜지스터;
    상기 계조 데이터 전압과 상기 발광 소자를 발광시키는 전원 전압이 전환되어서 공급되는 데이터 라인과 상기 제 1 트랜지스터의 제 2 단자 사이에 접속된 제 5 트랜지스터;
    제1 게이트 제어 신호에 따라서 상기 계조 데이터 전압을 상기 데이터 라인으로 공급하는 제6 트랜지스터; 및
    제2 게이트 제어 신호에 따라서 상기 전원 전압을 상기 데이터 라인으로 공급하는 제7 트랜지스터를 포함하는 화소 회로.
  2. 제 1 항에 있어서,
    상기 데이터 라인에 상기 계조 데이터 전압이 공급되는 제 1 필드와, 상기 데이터 라인에 상기 발광 소자를 발광시키는 상기 전원 전압이 공급되는 제 2 필드가 교대로 반복되는 것을 특징으로 하는 화소 회로.
  3. 제 2 항에 있어서,
    상기 제 3 트랜지스터는 게이트 제어 신호에 의해서 제어되고, 상기 제 5 트랜지스터는 제1 에미션 제어 신호에 의해서 제어되며,
    상기 제 1 필드동안,
    상기 게이트 제어 신호에 응답해서 상기 제 3 트랜지스터가 온되고, 상기 제1 에미션 제어 신호에 응답해서 상기 제 5 트랜지스터가 온되어서 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하고, 그 후에, 상기 게이트 제어 신호에 응답해서 상기 제 3 트랜지스터가 턴 오프되는 것을 특징으로 하는 화소 회로.
  4. 제 3 항에 있어서,
    상기 제2 트랜지스터는 이전 화소 화소 회로에 대응하는 게이트 제어 신호에 의해서 제어되고, 상기 제 4 트랜지스터는 제2 에미션 제어 신호에 의해서 제어되며,
    상기 제 2 필드동안,
    상기 제1 에미션 제어 신호에 응답해서 상기 제 5 트랜지스터가 온되고, 상기 제2 에미션 제어 신호에 응답해서 상기 제 4 트랜지스터가 온되어서 상기 발광 소자에 상기 전원 전압이 공급되며,
    상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압이 공급되기 이전에, 상기 이전 화소에 대응하는 게이트 제어 신호에 응답해서 상기 제 2 트랜지스터가 온되어서 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원이 공급되는 것을 특징으로 하는 화소 회로.
  5. 공급된 전류에 의해 계조가 결정되는 발광 소자;
    게이트 전극에 공급되는 계조 데이터 전압에 따라서 상기 발광 소자로의 공급 전류의 크기를 제어하는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 게이트 전극과 초기화 전원 사이에 접속된 제 2 트랜지스터;
    상기 제 1 트랜지스터의 게이트 전극과 상기 제 1 트랜지스터의 제 1 단자 사이에 접속된 제 3 트랜지스터;
    상기 제 1 트랜지스터의 제 1 단자와 상기 발광 소자 사이에 접속된 제 4 트랜지스터;
    상기 제 1 트랜지스터의 제 2 단자와 데이터 라인 사이에 접속된 제 5 트랜지스터,
    제1 게이트 제어 신호에 따라서 상기 계조 데이터 전압을 상기 데이터 라인으로 공급하는 제6 트랜지스터; 및
    제2 게이트 제어 신호에 따라서 전원 전압을 상기 데이터 라인으로 공급하는 제7 트랜지스터를 포함하는 화소 회로의 구동 방법에 있어서,
    상기 데이터 라인에 상기 계조 데이터 전압을 공급하는 제 1 필드와, 상기 데이터 라인에 상기 발광 소자를 발광시키기 위한 상기 전원 전압을 공급하는 제 2 필드가 교대로 반복되고,
    상기 제 1 필드는,
    상기 제 3 트랜지스터, 상기 제 5 트랜지스터 및 상기 제6 트랜지스터를 온함으로써, 상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하고, 그 후에, 상기 제 3 트랜지스터를 오프하는 것을 포함하고,
    상기 제 2 필드에서는,
    상기 제 4 트랜지스터, 상기 제 5 트랜지스터 및 상기 제7 트랜지스터를 온함으로써, 상기 발광 소자에 상기 전원 전압을 공급하는 것을 포함하고,
    상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하기 전에, 상기 제 3 트랜지스터를 온함으로써, 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원을 공급하는 것을 특징으로 하는 화소 회로의 구동 방법.
  6. 제 5 항에 있어서,
    상기 화소 회로는 제 1 행에 배치된 제 1 화소 회로와 제 2 행에 배치된 제 2 화소 회로를 갖고,
    상기 제 1 화소 회로에 계조 데이터 전압이 공급되는 기간과 상기 제 2 화소 회로에 계조 데이터 전압이 공급되는 기간은 1수평 주사 기간의 적어도 일부에 있어서 중복하는 것을 특징으로 하는 화소 회로의 구동 방법.
  7. 제 5 항에 있어서,
    상기 화소 회로는 제 1 행에 배치된 제 1 화소 회로와 제 2 행에 배치된 제 2 화소 회로를 갖고,
    상기 제 1 화소 회로에 접속된 데이터 라인과 상기 제 2 화소 회로에 접속된 데이터 라인은 한 쪽에 상기 제 1 필드의 전압이 공급되고, 다른 쪽에 상기 제 2 필드의 전압이 공급되는 것을 특징으로 하는 화소 회로의 구동 방법.
  8. 제 5 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 제 1 필드에 있어서, 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원의 전압을 공급하는 것을 특징으로 하는 화소 회로의 구동 방법.
  9. 제 7 항에 있어서,
    상기 제 1 트랜지스터의 게이트 전극에 상기 계조 데이터 전압을 공급하는 상기 제 1 필드의 직전의 상기 제 2 필드에 있어서, 상기 제 1 트랜지스터의 게이트 전극에 상기 초기화 전원의 전압을 공급하는 것을 특징으로 하는 화소 회로의 구동 방법.
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