JP2019047055A - トランジスタ - Google Patents

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健太 菅原
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Abstract

【課題】電流コラプスの増大を抑えつつ、第２のシリコン化合物膜上に設けられる導電膜とゲート電極との短絡を抑制できるトランジスタを提供する。【解決手段】このトランジスタは、ソース電極、ドレイン電極、及びソース電極とドレイン電極との間に配置されたゲート電極とを窒化物半導体膜上に備えるトランジスタであって、ソース電極、ドレイン電極、及びゲート電極を除く窒化物半導体膜上の領域に設けられた絶縁性の第１のシリコン化合物膜と、第１のシリコン化合物膜から露出したゲート電極の表面を覆う酸化アルミニウム膜と、酸化アルミニウム膜及び第１のシリコン化合物膜上を覆う絶縁性の第２のシリコン化合物膜と、を備える。ゲート電極はニッケルを含む。第１のシリコン化合物膜は、ゲート電極とドレイン電極との間の領域において酸化アルミニウム膜から露出した部分を含む。【選択図】図１

Description

本発明は、トランジスタに関するものである。
特許文献１には、ＧａＮなどの窒化物半導体材料を用いた半導体装置に関する技術が記載されている。この半導体装置は、基板上に形成された窒化物半導体膜と、窒化物半導体膜上に形成されたソース電極、ドレイン電極、及びゲート電極とを備える。窒化物半導体膜上には、ＳｉＮからなる第１の絶縁膜が形成されており、ソース電極、ドレイン電極、及びゲート電極は、第１の絶縁膜に形成された開口を介して窒化物半導体膜と接する。Ａｌ２Ｏ３からなる第２の絶縁膜が、ゲート電極及び第１の絶縁膜を覆っている。
特開２０１７−５９６２１号公報 特開２００９−５９９４６号公報
現在、ＧａＮなどの窒化物半導体材料を用いたトランジスタが実用化されている。特に、高電子移動度トランジスタ（ＨＥＭＴ）においては、窒化物半導体材料を用いることによって高速・高耐圧を実現することができる。ＨＥＭＴのバッファ層（チャネル層）としては、例えばＧａＮ層が用いられる。また、バリア層としては、例えばＡｌＧａＮ層が用いられる。
窒化物半導体材料を用いたトランジスタにおいては、窒化物半導体膜上に少なくとも２つのシリコン化合物膜が積層される。第１のシリコン化合物膜は、窒化物半導体膜に接し、ゲート電極と窒化物半導体膜とを接触させるための開口を有する。第２のシリコン化合物膜は、ゲート電極及び第１の絶縁膜を覆う。ここで、ゲート電極における窒化物半導体膜との接触部分には、ニッケル（Ｎｉ）が用いられる。しかし、シリコン化合物膜に含まれるシリコン（Ｓｉ）とＮｉとは安定的に化合物を構成するので、ゲート電極に含まれるＮｉはシリコン化合物膜内に拡散しやすい。これにより、第２のシリコン化合物膜上に設けられる例えばフィールドプレートといった導電膜とゲート電極との短絡といった問題が引き起こされるおそれがある。そこで、ゲート電極の表面を酸化アルミニウム（Ａｌ２Ｏ３）膜によって覆うことが考えられる。酸化アルミニウム膜においては、Ａｌ（もしくはＯ）とＮｉとの化合物よりもＡｌ２Ｏ３の方が化学的に安定するので、Ｎｉが拡散しにくい。従って、ゲート電極に含まれるＮｉの拡散を抑制することができる。
しかしながら、上記の特許文献１に記載された半導体装置では、酸化アルミニウム膜がゲート電極及び第１のシリコン化合物膜の全体を覆っている。本発明者の知見によれば、シリコン化合物膜と酸化アルミニウム膜との積層構造が窒化物半導体膜上に存在する場合、電流コラプスが増大し、トランジスタの電気的特性を劣化させてしまう。
本発明は、上記の課題に鑑みてなされたものであり、電流コラプスの増大を抑えつつ、第２のシリコン化合物膜上に設けられる導電膜とゲート電極との短絡を抑制できるトランジスタを提供することを目的とする。
一実施形態に係るトランジスタは、ソース電極、ドレイン電極、及びソース電極とドレイン電極との間に配置されたゲート電極とを窒化物半導体膜上に備えるトランジスタであって、前記ソース電極、前記ドレイン電極、及び前記ゲート電極を除く前記窒化物半導体膜上の領域に設けられた絶縁性の第１のシリコン化合物膜と、前記第１のシリコン化合物膜から露出した前記ゲート電極の表面を覆う酸化アルミニウム膜と、前記酸化アルミニウム膜及び前記第１のシリコン化合物膜を覆う絶縁性の第２のシリコン化合物膜と、を備える。前記ゲート電極はニッケルを含む。前記第１のシリコン化合物膜は、前記ゲート電極と前記ドレイン電極との間の領域において前記酸化アルミニウム膜から露出した部分を含む。
本発明によるトランジスタによれば、電流コラプスの増大を抑えつつ、第２のシリコン化合物膜上に設けられる導電膜とゲート電極との短絡を抑制できる。
図１は、本発明の第１実施形態に係るトランジスタとしてのＨＥＭＴの平面図である。 図２は、図１に示されたＨＥＭＴのII−II線に沿った断面図である。 図３は、ゲート電極付近の構成を拡大して示す断面図である。 図４は、酸化アルミニウム膜の平面形状を示す図である。 図５（ａ）〜図５（ｃ）は、ＨＥＭＴの製造方法の各工程における断面図である。 図６（ａ）〜図６（ｃ）は、ＨＥＭＴの製造方法の各工程における断面図である。 図７（ａ）及び図７（ｂ）は、ＨＥＭＴの製造方法の各工程における断面図である。 図８は、第１の比較例に係るＨＥＭＴの構成を示す断面図である。 図９は、第２の比較例に係るＨＥＭＴの構成を示す断面図である。 図１０（ａ）及び図１０（ｂ）は、数マイクロ秒幅のパルス入力に対するドレイン電流（Ｉｄ）とドレイン電圧（Ｖｄ）との関係を示すグラフである。 図１１（ａ）及び図１１（ｂ）は、それぞれ図８の断面及び図９の断面におけるバンド図を示す。 図１２は、第１実施形態の効果をまとめた図表である。 図１３は、第２実施形態に係るＨＥＭＴの構成を示す断面図である。 図１４は、ゲート電極付近の構成を拡大して示す断面図である。
本発明の実施形態に係るトランジスタの具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。以下の説明では、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明の第１実施形態に係るトランジスタとしてのＨＥＭＴ１Ａの平面図である。図２は、図１に示されたＨＥＭＴ１ＡのII−II線に沿った断面図である。図１及び図２に示されるように、本実施形態のＨＥＭＴ１Ａは、基板１０と、基板１０上に設けられた窒化物半導体膜１５と、窒化物半導体膜１５上に設けられた複数のゲート電極２１、複数のソース電極２２、及び複数のドレイン電極２３とを備える。さらに、ＨＥＭＴ１Ａは、窒化物半導体膜１５上に設けられたシリコン化合物膜３１（第１のシリコン化合物膜）と、シリコン化合物膜３１上に設けられたシリコン化合物膜３３（第２のシリコン化合物膜）と、酸化アルミニウム膜３４とを備える。
基板１０は、窒化物半導体膜１５がエピタキシャル成長可能な平坦な主面１０ａを有する基板であって、半絶縁性の性質を有する。基板１０は、例えばＳｉＣ基板である。基板１０の主面１０ａは、基板１０の厚さ方向Ａ３と交差する方向Ａ１（第１の方向）と、厚さ方向Ａ３及び方向Ａ１と交差する方向Ａ２とに沿って延びている。基板１０の主面１０ａは、例えばＳｉＣの（０００１）面である。
窒化物半導体膜１５は、III族窒化物半導体からなる。図２に示されるように、窒化物半導体膜１５は、ＡｌＮ核生成層１１、ＧａＮチャネル層１２、バリア層１３、及びＧａＮキャップ層１４を含む。窒化物半導体膜１５は、基板１０の主面１０ａ上に、ＡｌＮ核生成層１１、ＧａＮチャネル層１２、バリア層１３、及びＧａＮキャップ層１４をこの順に有している。また、図１に示されるように、窒化物半導体膜１５は、活性領域１５ａと、活性領域１５ａの周囲に設けられた非活性領域１５ｂとを有する。非活性領域１５ｂは、上述したＧａＮチャネル層１２、バリア層１３、及びＧａＮキャップ層１４に例えばアルゴン（Ａｒ）がイオン注入されることにより半絶縁化された領域である。
ＡｌＮ核生成層１１は、基板１０の主面１０ａからエピタキシャル成長した層であって、ＧａＮチャネル層１２に対するシード層として機能する。ＡｌＮ核生成層１１の厚さは、例えば５ｎｍ以上５０ｎｍ以下であり、一実施例では２０ｎｍである。ＧａＮチャネル層１２は、ＡｌＮ核生成層１１上にエピタキシャル成長した層であり、電子走行層として機能する。ＧａＮチャネル層１２は、濡れ性の問題があり、ＳｉＣ基板上に直接成長できない。このため、ＧａＮチャネル層１２は、ＡｌＮ核生成層１１を介して成長している。ＧａＮチャネル層１２の厚さは、例えば０．３μｍ以上２μｍ以下であり、一実施例では１μｍである。
バリア層１３は、ＧａＮチャネル層１２上にエピタキシャル成長した層であって、ＧａＮチャネル層１２よりも大きなバンドギャップを有し、電子供給層として機能する。バリア層１３は、例えばｎ型ＡｌＧａＮ層もしくはｎ型ＩｎＡｌＮ層である。ＧａＮチャネル層１２とバリア層１３との間にはその格子定数の相違から歪が生じ、この歪が両者の界面にピエゾ電荷を誘起する。これにより、ＧａＮチャネル層１２とバリア層１３との界面であってＧａＮチャネル層１２側に二次元電子ガスが生じ、チャネル領域が形成される。バリア層１３の厚さは、例えば５ｎｍ以上３０ｎｍ以下であり、一実施例では２０ｎｍである。バリア層１３がＡｌＧａＮ層である場合、そのＡｌ組成は例えば１０％以上３５％以下であり、一実施例では２０％である。バリア層１３がＩｎＡｌＮ層である場合、そのＩｎ組成は例えば１０％以上２０％以下であり、一実施例では１８％である。
ＧａＮキャップ層１４は、バリア層１３上にエピタキシャル成長した層である。ＧａＮキャップ層１４は、バリア層１３のアルミニウム原子（Ａｌ）の酸化を抑制する。ＧａＮキャップ層１４の厚さは、例えば１ｎｍ以上５ｎｍ以下であり、一実施例では５ｎｍである。
図１に示されるように、各ソース電極２２及び各ドレイン電極２３は、窒化物半導体膜１５の活性領域１５ａ上において、基板１０の主面１０ａに沿った方向Ａ１を長手方向としてそれぞれ延びており、方向Ａ２に交互に並んで設けられている。そして、各ゲート電極２１は、窒化物半導体膜１５の活性領域１５ａ上において方向Ａ１を長手方向として延びており、方向Ａ２においてソース電極２２とドレイン電極２３との間に配置されている。ソース電極２２同士は、非活性領域１５ｂ上に設けられた配線を介して互いに電気的に接続されている。ドレイン電極２３同士は、非活性領域１５ｂ上に設けられた別の配線２３ａを介して互いに電気的に接続されている。ゲート電極２１同士は、非活性領域１５ｂ上に設けられた更に別の配線を介して互いに電気的に接続されている。
図２に示されるように、ソース電極２２及びドレイン電極２３のそれぞれは、バリア層１３上に設けられ、バリア層１３に接している。ソース電極２２及びドレイン電極２３のそれぞれは、オーミック電極であり、例えばチタン（Ｔｉ）層とアルミニウム（Ａｌ）層との積層構造、或いはタンタル（Ｔａ）層とアルミニウム（Ａｌ）層との積層構造が合金化されて成る。なお、ソース電極２２及びドレイン電極２３は、ＧａＮキャップ層１４と接触してもよい。
ゲート電極２１は、ＧａＮキャップ層１４上に設けられ、ＧａＮキャップ層１４に接している。ゲート電極２１は、ショットキ電極であり、ニッケル（Ｎｉ）層と金（Ａｕ）層とを含む積層構造を有する。キャップ層１４にはニッケル層が接触する。ここで、図３は、ゲート電極２１付近の構成を拡大して示す断面図である。図３に示されるように、ゲート電極２１は、いわゆるＴ字型の断面形状を有しており、第１の部分２１ａ、及び第１の部分２１ａと窒化物半導体膜１５との間に位置する第２の部分２１ｂを含む。第１の部分２１ａは、一対の側面２１ｃ及び上面２１ｄを有する。一対の側面２１ｃは、窒化物半導体膜１５の厚さ方向Ａ３及び方向Ａ１に沿っており方向Ａ２について離間している。上面２１ｄは、第２の部分２１ｂとは反対側に位置し、方向Ａ１及び方向Ａ２に沿っており、一対の側面２１ｃを繋ぐ。第２の部分２１ｂは、一対の側面２１ｅ及び下面２１ｆを有する。一対の側面２１ｅは、窒化物半導体膜１５の厚さ方向Ａ３及び方向Ａ１に沿っており、方向Ａ２について離間している。下面２１ｆは、窒化物半導体膜１５に接触し、一対の側面２１ｅを繋ぐ。第２の部分２１ｂの方向Ａ２に沿った長さ（ゲート長）は、第１の部分２１ａの方向Ａ２に沿った長さよりも短い。言い換えると、第２の部分２１ｂの一対の側面２１ｅの間隔は、第１の部分２１ａの一対の側面２１ｃの間隔よりも狭い。従って、第１の部分２１ａは、第２の部分２１ｂから庇状に延出し窒化物半導体膜１５と対向する一対の面２１ｇを有する。ゲート長は、例えば２００ｎｍ以下である。
シリコン化合物膜３１は、絶縁性の保護膜であって、ゲート電極２１、ソース電極２２、及びドレイン電極２３を除く窒化物半導体膜１５上に設けられている。シリコン化合物膜３１は、窒化物半導体膜１５の表面に接しており、窒化物半導体膜１５の表面を保護する。シリコン化合物膜３１は、例えばＳｉＮ膜である。シリコン化合物膜３１は、開口を有しており、該開口にはゲート電極２１の第２の部分２１ｂが埋め込まれている。そして、ゲート電極２１の第１の部分２１ａの一対の面２１ｇは、シリコン化合物膜３１の表面に接している。すなわち、シリコン化合物膜３１の厚さは、ゲート電極２１の第２の部分２１ｂの高さと等しい。シリコン化合物膜３１の厚さは、例えば１０ｎｍ以上１００ｎｍ以下であり、一実施例では４０ｎｍである。
酸化アルミニウム（Ａｌ２Ｏ３）膜３４は、シリコン化合物膜３１から露出したゲート電極２１の表面を覆う。具体的には、酸化アルミニウム膜３４は、ゲート電極２１の第１の部分２１ａの表面（一対の側面２１ｃ及び上面２１ｄ）に接しており、該表面を覆う。また、酸化アルミニウム膜３４は、シリコン化合物膜３１上に設けられてゲート電極２１のドレイン電極２３側の側面２１ｃからドレイン電極２３に向けて延びる部分３４ａ（図３を参照）を含む。ゲート電極２１とドレイン電極２３との並び方向（すなわち方向Ａ２）における該部分３４ａの長さは、２００ｎｍ以下であってゲート電極２１とドレイン電極２３との間隔よりも短い。当該部分３４ａの長さは、一実施例では５０ｎｍである。従って、シリコン化合物膜３１は、ゲート電極２１とドレイン電極２３との間の領域において酸化アルミニウム膜３４から露出した部分を含む。酸化アルミニウム膜３４のドレイン電極２３側の一端３４ｂとドレイン電極２３との距離は、例えば０．５μｍ以上５μｍ以下である。
さらに、酸化アルミニウム膜３４は、シリコン化合物膜３１上に設けられてゲート電極２１のソース電極２２側の側面２１ｃからソース電極２２に向けて延びる部分３４ｃ（図３を参照）を含む。この部分３４ｃは、ゲート電極２１の側面２１ｃからソース電極２２上に達する。従って、ソース電極２２とゲート電極２１との間に位置するシリコン化合物膜３１は、酸化アルミニウム膜３４によって覆われている。酸化アルミニウム膜３４の厚さは、例えば１０ｎｍ以上、より好適には２０ｎｍ以上であり、また１００ｎｍ以下である。
図４は、酸化アルミニウム膜３４の平面形状を示す図であって、酸化アルミニウム膜３４の存在範囲をハッチングにより示している。図４に示されるように、酸化アルミニウム膜３４は、活性領域１５ａ上において、ゲート電極２１に沿って方向Ａ１に延びる複数の部分３４ｄと、非活性領域１５ｂ上において、該複数の部分３４ｄ同士を接続する部分３４ｅとを含む。複数の部分３４ｄと部分３４ｅとは酸化アルミニウム膜３４の開口を画成しており、該開口内にドレイン電極２３が配置される。
再び図２及び図３を参照する。シリコン化合物膜３３は、絶縁性の保護膜であって、酸化アルミニウム膜３４及びシリコン化合物膜３１を覆う。シリコン化合物膜３３は、例えばＳｉＮ膜である。シリコン化合物膜３３の厚さは、例えば５００ｎｍ以上であり、一実施例では１０００ｎｍである。シリコン化合物膜３３は、ソース電極２２上及びドレイン電極２３上にそれぞれ開口を有しており、これらの開口内には配線のための金属膜２４，２５が埋め込まれている。金属膜２４は、シリコン化合物膜３１に形成された開口を介してソース電極２２と接する。金属膜２５は、シリコン化合物膜３１に形成された開口を介してドレイン電極２３と接する。金属膜２４，２５は、例えばＴｉ層とＡｕ層との積層構造を有する。この場合、ソース電極２２及びドレイン電極２３にはＴｉ層が接触する。
続いて、図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）及び図７（ｂ）を参照しつつ、本実施形態に係るＨＥＭＴ１Ａの製造方法について説明する。図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）及び図７（ｂ）は、ＨＥＭＴ１Ａの製造方法の各工程における断面図である。
まず、図５（ａ）に示されるように、窒化物半導体膜１５のＡｌＮ核生成層１１、ＧａＮチャネル層１２、バリア層１３、及びＧａＮキャップ層１４をこの順で基板１０の主面１０ａ上に成長させる。この成長には、例えば有機金属気相成長法（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ）が用いられる。Ｇａの原料としてはトリメチルガリウム（ＴＭＧ）が用いられ、Ａｌの原料としてはトリメチルアルミニウム（ＴＭＡ）が用いられ、Ｉｎの原料としてはトリメチルインジウム（ＴＭＩ）が用いられ、窒素（Ｎ）の原料としてはアンモニア（ＮＨ３）が用いられる。
次に、図５（ｂ）に示されるように、窒化物半導体膜１５上にシリコン化合物膜３１を構成する一部の膜３１ａを成膜する。膜３１ａの形成には、例えばプラズマＣＶＤ法又は減圧ＣＶＤ法が用いられる。プラズマＣＶＤ法による成膜では、成膜温度を例えば３００℃とし、原料ガスとして、モノシラン、窒素、及びアンモニアを用いる。減圧ＣＶＤ法による成膜では、成膜温度を例えば８００℃とし、原料ガスとして、ジクロロシラン又はモノシラン、窒素、及びアンモニアを用いることができる。
続いて、図５（ｃ）に示されるように、ソース電極２２及びドレイン電極２３を窒化物半導体膜１５上に形成する。具体的には、まず、ソース電極２２及びドレイン電極２３が形成される領域の膜３１ａ、ＧａＮキャップ層１４及びバリア層１３をエッチングする。この工程では、例えばリソグラフィー及び反応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）を用いる。なお、必要に応じて、膜３１ａのみエッチングし、ＧａＮキャップ層１４及びバリア層１３を残してもよい。次に、ソース電極２２及びドレイン電極２３を構成するＴｉ層（もしくはＴａ層）及びＡｌ層をＥＢ蒸着法、スパッタ法、抵抗過熱蒸着法などにより形成する。Ｔｉ層（もしくはＴａ層）の層厚は例えば３０ｎｍであり、Ａｌ層の層厚は例えば３００ｎｍである。その後、例えば４００℃の熱処理を行うことにより合金化する。熱処理温度を５５０℃以上とすることにより、コンタクト抵抗がより効果的に低減される。
続いて、図６（ａ）に示されるように、膜３１ａ上、ソース電極２２上及びドレイン電極２３上に、シリコン化合物膜３１の残部の膜３１ｂを成膜する。膜３１ｂの成膜方法は、上述した膜３１ａの成膜方法と同様である。
続いて、図６（ｂ）に示されるように、ゲート電極２１が形成される領域のシリコン化合物膜３１に開口を形成し、該開口上にゲート電極２１を形成する。具体的には、ゲート電極２１を構成するＮｉ層及びＡｕ層を物理蒸着法により形成する。Ｎｉ層の層厚は例えば５０ｎｍであり、Ａｕ層の層厚は例えば４００ｎｍである。
続いて、図６（ｃ）に示されるように、ゲート電極２１上、ソース電極２２上、ドレイン電極２３上、及びシリコン化合物膜３１上に酸化アルミニウム膜３４を形成する。成膜には例えば原子層堆積（Atomic Layer Deposition；ＡＬＤ）法を用い、成膜温度を例えば１５０℃とし、Ａｌの原料ガスとしてＴＭＡを用い、酸化源として例えばＨ２Ｏ、オゾン或いは酸素プラズマを用いる。その後、リソグラフィー及びＲＩＥにより、ソース電極２２上及びドレイン電極２３上の酸化アルミニウム膜３４を除去するとともに、ゲート電極２１とドレイン電極２３との間の酸化アルミニウム膜３４を部分的に除去してシリコン化合物膜３１を露出させる。ＲＩＥのエッチングガスとしては、塩素系のガス（例えばＢＣｌ３またはＣｌ２などを含むガス）を用いる。塩素系のガスをエッチングガスとして用いることにより、シリコン化合物膜３１を残して酸化アルミニウム膜３４のみを選択的に除去することができる。
続いて、図７（ａ）に示されるように、酸化アルミニウム膜３４上及びシリコン化合物膜３１上にシリコン化合物膜３３を形成する。シリコン化合物膜３３の成膜には、例えばプラズマＣＶＤ法を用いる。成膜温度を例えば３００℃とし、原料ガスとして、モノシラン、窒素、及びアンモニアを用いる。
続いて、図７（ｂ）に示されるように、ソース電極２２上及びドレイン電極２３上に金属膜２４，２５を形成する。具体的には、まず、リソグラフィー及びＲＩＥによってシリコン化合物膜３３及び３１に開口を形成する。その後、該開口内にＴｉ膜を形成し、めっき法によりＡｕ膜を形成する。Ａｕ膜の厚さは例えば１μｍである。なお、めっき法に代えて物理蒸着法を用いてもよい。以上の工程を経て、本実施形態のＨＥＭＴ１Ａが作製される。
以上に説明した本実施形態によるＨＥＭＴ１Ａによって得られる効果について、従来のトランジスタが有する課題とともに説明する。図８は、第１の比較例に係るＨＥＭＴ１００Ａの構成を示す断面図である。図９は、第２の比較例に係るＨＥＭＴ１００Ｂの構成を示す断面図である。図８に示されるＨＥＭＴ１００Ａは、酸化アルミニウム膜３４を備えない点で、本実施形態のＨＥＭＴ１Ａと異なる。図９に示されるＨＥＭＴ１００Ｂは、酸化アルミニウム膜３４がシリコン化合物膜３１上の全面に形成されている点で、本実施形態のＨＥＭＴ１Ａと異なる。
前述したように、ゲート電極２１における窒化物半導体膜１５との接触部分には、ニッケル（Ｎｉ）が用いられる。しかし、シリコン化合物膜に含まれるシリコン（Ｓｉ）とＮｉとは安定的にシリサイド化合物を構成するので、図８に示されたＨＥＭＴ１００Ａでは、ゲート電極２１に含まれるＮｉはシリコン化合物膜内に拡散しやすいという問題がある。これにより、シリコン化合物膜３３上に設けられる例えばフィールドプレートといった導電膜とゲート電極２１とが短絡するおそれが生じる。また、ゲート電極２１からＮｉが抜けることによるゲート電極２１の劣化も懸念される。
そこで、図９に示されるＨＥＭＴ１００Ｂのように、ゲート電極２１の表面を酸化アルミニウム（Ａｌ２Ｏ３）膜によって覆うことが考えられる。酸化アルミニウム膜３４においては、Ａｌ（もしくはＯ）とＮｉとの化合物よりもＡｌ２Ｏ３の方が化学的に安定するので、Ｎｉがこの酸化アルミニウム膜中に拡散しにくい。従って、ゲート電極２１に含まれるＮｉの拡散を効果的に抑制できると考えられる。しかしながら、ＨＥＭＴ１００Ｂのように酸化アルミニウム膜３４がシリコン化合物膜３１の全体を覆っている場合、次のような問題が生じる。すなわち、酸化アルミニウム膜３４とシリコン化合物膜３１との間には、熱膨張率の相違に起因する応力が発生する。この応力が、窒化物半導体膜１５の表面における伝導帯エネルギに影響を与える。具体的には、窒化物半導体膜１５の表面における伝導帯エネルギが相対的に上昇し、キャリアを捕獲可能な状態である窒化物半導体膜１５中のトラップの数が見かけ上増加して電流コラプスを増大させる。このことは、ＨＥＭＴ１００Ｂの電気的特性の劣化につながる。
上述した作用について詳細に説明する。図１０（ａ）及び図１０（ｂ）は、数マイクロ秒幅のパルスバイアスに対するドレイン電流（Ｉｄ）とドレイン電圧（Ｖｄ）との関係を示すグラフである。図１０（ａ）は酸化アルミニウム膜３４を備えないＨＥＭＴ１００Ａについて示し、図１０（ｂ）は酸化アルミニウム膜３４を備えるＨＥＭＴ１００Ｂについて示す。これらのグラフは、ドレイン電極２３への印加電圧（Ｖｄ）及びゲート電極２１への印加電圧（Ｖｇ）をトランジスタの遮断状態（ストレス印加状態）から導電状態へと切り替えた後、５マイクロ秒が経過したタイミングでドレイン電極２３に流れる電流値（Ｉｄ）をプロットしたものである。なお、これらの図には、ストレス無しの条件にて測定された破線のグラフＧ１１、及びストレスありの条件にて測定された実線のグラフＧ１２が示されている。ストレス無しの条件とは、定常状態における印加電圧をドレイン電圧（Ｖｄ）＝ゲート電圧（Ｖｇ）＝０Ｖ（すなわち無通電）とした状態をいう。ストレスありの条件とは、定常状態において、ドレイン電流が流れないようゲート電極２１に負のバイアス（例えばＶｇ＝−５Ｖ，Ｖｄ＝５０Ｖ）を加えた状態をいう。
これらの図においてストレス有りのグラフＧ１２を参照すると、酸化アルミニウム膜３４を備えない構成（図１０（ａ））よりも、酸化アルミニウム膜３４を備える構成（図１０（ｂ））の方が、コラプス率が悪化していることがわかる。コラプス率とは、ストレス無しの条件に対する、ストレス有りの条件におけるドレイン電流Ｉｄの減少率である。ストレス無しの条件でのドレイン電流ＩｄをＩｄ１とし、ストレス有りの条件でのドレイン電流ＩｄをＩｄ２とすると、コラプス率は、（Ｉｄ２−Ｉｄ１）／Ｉｄ１として求められる。コラプス率が−３０％であれば、ストレス無しの場合と比べてストレス有の場合のドレイン電流Ｉｄが３０％低下していることを示す。図１０（ａ）及び図１０（ｂ）を参照すると、図１０（ａ）では−２０％程度であったコラプス率が図１０（ｂ）では−３０％程度に低下しており、酸化アルミニウム膜３４による電流コラプスの増大が確認される。
図１１（ａ）及び図１１（ｂ）は、このような現象を理論的に説明するための図であって、それぞれ図８の断面Ｅ１及び図９の断面Ｅ２におけるバンド図を示す。これらの図において、範囲Ｆ１はＧａＮチャネル層１２を表し、範囲Ｆ２はバリア層１３（ＡｌＧａＮ）を表し、範囲Ｆ３はＧａＮキャップ層１４を表し、範囲Ｆ４はシリコン化合物膜３１（ＳｉＮ）を表し、範囲Ｆ５はシリコン化合物膜３３（ＳｉＮ）を表し、範囲Ｆ６は酸化アルミニウム膜３４を表す。また、図中のＴＲはキャリアを捕獲可能なトラップを表し、ＥＦはＧａＮキャップ層１４表面のフェルミエネルギを表す。図１１（ｂ）に示されるバンド図では、シリコン化合物膜とＧａＮキャップ層１４との間に生じる応力に起因して、図１１（ａ）に示されるバンド図と比較してＧａＮキャップ層１４の伝導帯が上昇する。これにより、キャリアを捕獲可能なトラップＴＲの数が見かけ上増加する。このため、ストレスを加えた際により多くのトラップＴＲが形成され、電流コプラスが増大することとなる。従って、酸化アルミニウム膜３４を設けた場合、オン抵抗の増加並びにドレイン電流の低下が問題となる。
このような問題に対し、本実施形態のＨＥＭＴ１Ａでは、シリコン化合物膜３１から露出したゲート電極２１の表面を酸化アルミニウム膜３４が覆っており、シリコン化合物膜３１は、ゲート電極２１とドレイン電極２３との間の領域において酸化アルミニウム膜３４から露出した部分を含む。このように、ゲート電極２１とドレイン電極２３との間の領域において、酸化アルミニウム膜３４がシリコン化合物膜３１の全体を覆わずに少なくとも一部を露出させることにより、ゲート電極２１とドレイン電極２３との間の領域におけるシリコン化合物膜３１と酸化アルミニウム膜３４との積層構造部分の面積を低減できる。これにより、この積層構造に起因する電流コラプスの増大を抑えることができる。また、シリコン化合物膜３１から露出したゲート電極２１の表面を酸化アルミニウム膜３４が覆うことにより、ゲート電極２１に含まれるＮｉのシリコン化合物膜３３への拡散を効果的に抑制することができる。これにより、シリコン化合物膜３３上に設けられる例えばフィールドプレート等の導電膜とゲート電極２１との短絡を抑制し、また、Ｎｉの抜けによるゲート電極２１の劣化を抑えることができる。
図１２は、本実施形態の効果をまとめた図表である。上述したように、図８に示されたＨＥＭＴ１００Ａ（表中の比較例１）では、酸化アルミニウム膜が設けられないので電流コプラスに関する特性は極めて良好であるが、ゲート電極２１のＮｉの拡散による信頼性の低下は顕著である。また、図９に示されたＨＥＭＴ１００Ｂ（表中の比較例２）では、酸化アルミニウム膜３４が設けられるのでゲート電極２１のＮｉの拡散は抑制されるが、酸化アルミニウム膜３４とシリコン化合物膜３１との間に生じる応力によって電流コプラスが増大してしまう。これに対し、本実施形態のＨＥＭＴ１Ａによれば、酸化アルミニウム膜３４が設けられることによってゲート電極２１のＮｉの拡散が抑制され、且つ、ゲート電極２１とドレイン電極２３との間の酸化アルミニウム膜３４が除去されるので電流コプラスの増大を抑えることができる。
また、本実施形態のように、シリコン化合物膜３１はゲート電極２１の第２の部分２１ｂの側面２１ｅを覆い、酸化アルミニウム膜３４は、第１の部分２１ａの側面２１ｃ及び上面２１ｄを覆ってもよい。このような形態であっても、ゲート電極２１に含まれるＮｉのシリコン化合物膜３３への拡散を抑制することができる。
また、本実施形態のように、酸化アルミニウム膜３４の厚さは１０ｎｍ以上であってもよい。これにより、ゲート電極２１に含まれるＮｉの拡散を十分に抑制することができる。
また、本実施形態のように、酸化アルミニウム膜３４は、シリコン化合物膜３１上に設けられてゲート電極２１のドレイン電極２３側の側面２１ｃからドレイン電極２３に向けて延びる部分３４ａを含み、方向Ａ２における該部分３４ａの長さが２００ｎｍ以下であってもよい。これにより、酸化アルミニウム膜３４から露出するシリコン化合物膜３１の部分を大きくして、シリコン化合物膜３１と酸化アルミニウム膜３４との積層構造に起因する電流コラプスの増大を、より効果的に抑制することができる。
また、本実施形態のように、窒化物半導体膜１５は、ＧａＮチャネル層１２と、ＧａＮチャネル層１２上に設けられたバリア層１３であるＩｎＡｌＮ層とを含んでもよい。バリア層１３がＩｎＡｌＮからなる場合には、バリア層１３がＡｌＧａＮからなる場合と比較して、バリア層１３とＧａＮキャップ層１４との間に生じる応力が小さくなり、シリコン化合物膜３１と酸化アルミニウム膜３４との間の応力による影響が顕著となるので、電流コラプスがより増大する傾向がある。従って、本実施形態のＨＥＭＴ１Ａによる上述した効果は、バリア層１３がＩｎＡｌＮからなる場合に特に有効である。
（第２実施形態）
図１３は、第２実施形態に係るＨＥＭＴ１Ｂの構成を示す断面図である。図１４は、ゲート電極２１付近の構成を拡大して示す断面図である。本実施形態のＨＥＭＴ１Ｂと上記実施形態のＨＥＭＴ１Ａとの相違点は、酸化アルミニウム膜３４の形状である。すなわち、本実施形態では、ゲート電極２１とソース電極２２との間に領域において酸化アルミニウム膜３４が部分的に除去されている。
本実施形態の酸化アルミニウム膜３４を具体的に説明する。この酸化アルミニウム膜３４は、シリコン化合物膜３１から露出したゲート電極２１の表面を覆う。酸化アルミニウム膜３４は、ゲート電極２１の第１の部分２１ａの表面（一対の側面及び上面）に接しており、該表面を覆う。また、本変形例の酸化アルミニウム膜３４は、第１実施形態の部分３４ａに加え、シリコン化合物膜３１上に設けられてゲート電極２１のソース電極２２側の側面２１ｃからソース電極２２に向けて延びる部分３４ｆを更に含む。ゲート電極２１とソース電極２２との並び方向（すなわち方向Ａ２）における該部分の長さは、２００ｎｍ以下であってゲート電極２１とソース電極２２との間隔よりも短い。この部分３４ｆの長さは、一実施例では５０ｎｍである。従って、シリコン化合物膜３１は、ゲート電極２１とソース電極２２との間の領域において酸化アルミニウム膜３４から露出した部分を含む。酸化アルミニウム膜３４のソース電極２２側の一端３４ｇとソース電極２２との距離は、例えば１００ｎｍ以上１０００ｎｍ以下である。
本実施形態の酸化アルミニウム膜３４は、前述した図６（ｃ）に示された工程においてゲート電極２１とドレイン電極２３との間の酸化アルミニウム膜３４を部分的に除去する際、同時にゲート電極２１とソース電極２２との間の酸化アルミニウム膜３４も部分的に除去することにより形成される。
本実施形態のように、シリコン化合物膜３１は、ゲート電極２１とソース電極２２との間の領域において酸化アルミニウム膜３４から露出した部分を更に含んでもよい。これにより、電流コラプスの増大を更に抑えることができる。
本発明による半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態ではトランジスタとしてＨＥＭＴを例示しているが、本発明のトランジスタはこれに限られず、ＨＥＭＴ以外の電界効果トランジスタ（ＦＥＴ）にも適用可能である。また、上記実施形態では基板としてＳｉＣ基板を用いているが、窒化物半導体膜をエピタキシャル成長可能なものであれば他の種類の基板を用いてもよい。また、上記実施形態では第１及び第２のシリコン化合物膜としてＳｉＮ膜を例示しているが、第１及び第２のシリコン化合物膜は、ＳｉＯ２膜、ＳｉＯＮ膜といった他の絶縁性シリコン化合物膜であってもよい。
１Ａ，１Ｂ…ＨＥＭＴ、１０…基板、１０ａ…主面、１１…ＡｌＮ核生成層、１２…ＧａＮチャネル層、１３…バリア層、１４…ＧａＮキャップ層、１５…窒化物半導体膜、１５ａ…活性領域、１５ｂ…非活性領域、２１…ゲート電極、２１ａ…第１の部分、２１ｂ…第２の部分、２１ｃ…側面、２１ｄ…上面、２１ｅ…側面、２１ｆ…下面、２１ｇ…面、２２…ソース電極、２３…ドレイン電極、２３ａ…配線、２４，２５…金属膜、３１，３３…シリコン化合物膜、３４…酸化アルミニウム膜、ＴＲ…トラップ。

Claims (6)

  1. ソース電極、ドレイン電極、及びソース電極とドレイン電極との間に配置されたゲート電極とを窒化物半導体膜上に備えるトランジスタであって、
    前記ソース電極、前記ドレイン電極、及び前記ゲート電極を除く前記窒化物半導体膜上の領域に設けられた絶縁性の第１のシリコン化合物膜と、
    前記第１のシリコン化合物膜から露出した前記ゲート電極の表面を覆う酸化アルミニウム膜と、
    前記酸化アルミニウム膜及び前記第１のシリコン化合物膜を覆う絶縁性の第２のシリコン化合物膜と、を備え、
    前記ゲート電極はニッケルを含み、
    前記第１のシリコン化合物膜は、前記ゲート電極と前記ドレイン電極との間の領域において前記酸化アルミニウム膜から露出した部分を含む、トランジスタ。
  2. 前記第１のシリコン化合物膜は、前記ゲート電極と前記ソース電極との間の領域において前記酸化アルミニウム膜から露出した部分を更に含む、請求項１に記載のトランジスタ。
  3. 前記ゲート電極は、第１の部分、及び前記第１の部分と前記窒化物半導体膜との間に位置し前記ソース電極及び前記ドレイン電極の並び方向における長さが前記第１の部分よりも短い第２の部分を含み、
    前記第１のシリコン化合物膜は前記第２の部分を埋め込んでおり、
    前記酸化アルミニウム膜は、前記第１の部分の側面及び前記第２の部分とは反対側の面を覆う、請求項１または２に記載のトランジスタ。
  4. 前記酸化アルミニウム膜の厚さが１０ｎｍ以上である、請求項１〜３のいずれか１項に記載のトランジスタ。
  5. 前記酸化アルミニウム膜は、前記第１のシリコン化合物膜上に設けられて前記ゲート電極の前記ドレイン電極側の側面から前記ドレイン電極に向けて延びる部分を含み、
    前記ゲート電極と前記ドレイン電極との並び方向における該部分の長さが２００ｎｍ以下である、請求項１〜４のいずれか１項に記載のトランジスタ。
  6. 前記窒化物半導体膜は、ＧａＮチャネル層と、前記ＧａＮチャネル層上に設けられたＩｎＡｌＮバリア層とを含む、請求項１〜５のいずれか１項に記載のトランジスタ。
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