JP2005158889A - 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子 - Google Patents

半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子 Download PDF

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Abstract

【課題】 多層構造のバッファ領域を有する窒化物系化合物半導体素子の漏れ電流が大きくなる。
【解決手段】 シリコン基板2の上に、AlNから成る第1の層L1とGaNから成る第2の層L2とAlGaNから成る第3の層L3とを繰り返して配置した構造のバッファ領域3を形成する。第3の層L3のAlの割合を零又は第2の層L2のAlの割合と第1の層L1のAlの割合との間の値にする。第3の層L3のAlの割合が低いと2次元電子ガスの発生が抑制される。バッファ領域3 の上にHEMT素子用の窒化物系化合物半導体領域4を形成する。バッファ領域3に2次元電子ガスが発生することが抑制されるので、バッファ領域3が高抵抗になり、HEMTの漏れ電流が抑制される。
【選択図】 図1

Description

本発明は、窒化物系化合物半導体が使用されているHEMT、MESFET等の半導体素子を形成するための板状基体及びこの製造方法及びこれを使用した半導体素子に関する。
窒化物系化合物半導体素子を形成するための板状基体は、サファイア、SiC、Si等の基板とこの上にエピタキシャル成長された複数の窒化物系化合物半導体層とから成る。サファイア基板及びSiC基板は、高価であるために、これに代わってSi基板を使用することが、特開2003-59948号公報等に開示されている。Si基板と窒化物系化合物半導体領域との間に、比較的大きい線膨張係数の差がある。このため、窒化物系化合物半導体領域に応力が加わり、ここにクラックや転位が発生し易い。この問題を解決するために上記特許公開公報の技術では、Si基板上に多層構造のバッファ領域が設けられ、このバッファ領域の上に半導体素子のための窒化物系化合物半導体領域がエピタキシャル成長されている。上記多層構造のバッファ領域によれば良好な応力緩和効果が得られ、半導体素子が形成される窒化物系化合物半導体領域のクラックや転位が減少する。
しかし、多層構造バッファ領域が例えばAlNから成る比較的薄い第1の層とGaNから成る比較的厚い第2の層との繰り返しによって形成されている時には、GaNから成る第2の層の格子定数はこの上のAlNから成る第1の層の格子定数よりも大きいため、ヘテロ構造が格子緩和を起こしておらず歪んでいると、上側のAlNから成る第1の層に引張り応力が加わり、ヘテロ界面に大きな分極電荷が生じ、GaNから成る第2の層に2次電子ガス層が生じる。図4は応力を説明するための模式図であり、Si基板2の上に格子定数の異なる第1の層L1と第2の層L2が繰り返して配置されている。第1及び第2の層L1、L2の中の縦線は格子の大きさを説明的に示している。AlNから成る第1の層L1の格子定数はGaNから成る第2の層L2の格子定数よりも小さい。格子定数の大きいGaNから成る第2の層L2の上にGaNよりも格子定数の小さいAlNから成る第1の層L1を配置すると、このヘテロ構造が格子緩和を起こしておらず歪んでいる場合には第2の層L2の上の第1の層L1に矢印Fbで示す引張り応力が加わり、ヘテロ界面にヘテロ構造を構成する材料で決定される自発分極だけでなくピエゾ電界分極が生じ、第2の層L2の上側部分に2次元電子ガス層が生成する。この2次元電子ガス層は図5のエネルギーバンド図における伝導帯EcがフェルミレベルEfよりも下側に突出した部分20に対応する。
なお、GaNから成る第2の層L2とこの下側即ちSi基板のAlNから成る第1の層との間のヘテロ界面には2次元電子ガス層が生じ難い。これは、図4に示すようにGaNから成る第2の層L2には矢印Faで示す圧縮応力が加わり、AlN層とGaN層には互いに逆向きのピエゾ電界分極が発生し、バンドが大きく変調されるためである。
上述のようにGaNから成る第2の層L2に2次元電子ガス層が生じると、第2の層L2の横方向の抵抗が極めて小さくなる。このためバッファ領域がこの上に形成される半導体素子の漏れ電流の通路となり、漏れ電流が増大するという問題が生じる。例えば、HEMTの場合、バッファ領域の上にHEMTのための電子走行層と電子供給層とソース電極とドレイン電極とゲート電極とが設けられる。バッファ領域の抵抗が小さいと、HEMTのゲート電極にオフ制御信号を印加した状態において、ソース電極、電子供給層、電子走行層、バッファ領域、電子走行層、電子供給層及びドレイン電極の経路で漏れ電流が流れる。この漏れ電流は半導体制御素子において不要なものであり、可能な限り小さいことが望ましい。バッファ領域の漏れ電流はHEMT以外の半導体素子においても問題になる。
特開2003-59948号公報
従って、本発明が解決しようとする課題は、多層構造のバッファ領域の抵抗が低いことである。
課題を解決するための本発明は、
シリコン又はシリコン化合物から成る基板と、
前記基板の一方の主面上に配置されバッファ領域と、
前記バッファ領域の上に配置された少なくとも1つの窒化物系化合物半導体層を含んでいる主半導体領域と
を備えた半導体素子形成用板状基体であって、
前記バッファ領域が、
Al(アルミニウム)を第1の割合で含む窒化物系化合物半導体から成り且つ前記基板の上に配置されている第1の層と、
Alを含まない又は前記第1の割合よりも小さい第2の割合で含む窒化物系化合物半導体から成り且つ前記第1の層の上に配置されている第2の層と、
零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第2の層の上に配置されている第3の層と
を有していることを特徴とする半導体素子形成用板状基体に係わるものである。
なお、前記バッファ領域の第1の層は、
化学式 AlxyGa1-x-y
ここで、前記Mは、In(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記x及びyは、 0<x≦1、
0≦y<1、
x+y≦1
を満足する数値、
で示される材料から成り、前記第2の層は、
化学式 AlabGa1-a-b
ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記a及びbは、 0≦a<1、
0≦b≦1、
a+b≦1、
a<x
を満足させる数値、
で示される材料から成り、前記第3の層は、
化学式 AlijGa1-i-j
ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記i及びjは、 0<i<1、
0≦j<1、
i+j≦1、
a<i<x
を満足させる数値、
で示される材料から成ることが望ましい。
また、前記窒化物系化合物半導体層は、GaN(窒化ガリウム)層、AlInN(窒化インジウム アルミニウム)層、AlGaN(窒化ガリウム アルミニウム)層、InGaN(窒化ガリウム インジウム)層、及びAlInGaN(窒化ガリウム インジウム アルミニウム)層から選択された1つ又は複数であることが望ましい。
請求項2に示すように、前記バッファ領域は、更に、零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第1の層と前記第2の層との間に配置されている第4の層を有していることが望ましい。前記第4の層は、
化学式 AlmnGa1-m-n
ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記m及びnは 0<m<1、
0≦n<1、
m+n≦1
a<m<x
を満足させる任意の数値、
で示される材料から成ることが望ましい。
また、請求項5に示すように、前記第3の層のA1の割合が前記基板に近い側から遠い側に向って徐々に又は階段状に増大していることが望ましい。
また、請求項6に示すように、前記第4の層のA1の割合が前記基板に近い側から遠い側に向って徐々に又は階段状に減少していることが望ましい。
また、請求項7に示すように、前記第1、第2及び第3の層から成る複合層領域が複数回繰返して配置されていることが望ましい。
また、請求項8に示すように、前記第1、第2、第3及び第4の層から成る複合層領域が複数回繰返して配置されていることが望ましい。
また、請求項9に示すように、前記第3の層のA1の割合を示すiの値は0.2以下であり、前記第1の層のA1の割合を示すxの値は0.5以上であることが望ましい。ここで、前記iの値は前記第3の層における平均のA1の割合を示す。
また、請求項10に示すように、前記第4の層のA1の割合を示すmの値は0.2以下であり、前記第1の層のA1の割合を示すxの値は0.5以上であることが望ましい。ここで、前記mの値は前記第4の層における平均のA1の割合を示す。
また、請求項11に示すように、前記第1の層の格子定数は第2の層の格子定数よりも小さいく、第3の層の格子定数は第1の層の格子定数と第2の格子定数の間との定数であることが望ましい。
また、請求項12に示すように、前記バッファ層における前記第1の層の厚みが0.5nm〜50nm及び前記第2の層の厚みが0.5nm〜500nmであることが望ましい。
また、請求項13に示すように、シリコン又はシリコン化合物から成る基板と、前記基板の一方の主面上に配置されバッファ領域と、前記バッファ領域の上に配置された少なくとも1つの窒化物系化合物半導体層を含んでいる主半導体領域とを備えた半導体素子形成用板状基体を製造するために、
シリコン又はシリコン化合物から成る基板を用意する工程と、
前記基板の上にAl(アルミニウム)を第1の割合で含む窒化物系化合物半導体をエピタキシャル成長させて第1の層を得、前記第1の層の上にAlを含まない又は前記第1の割合よりも小さい第2の割合で含む窒化物系化合物半導体をエピタキシャル成長させて第2の層を得、前記第2の層の上に零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体をエピタキシャル成長させて第3の層を得ることによってバッファ領域を形成する工程と、
前記バッファ領域の上に窒化物系化合物半導体をエピタキシャル成長させて主半導体領域を得る工程と
を有していることが望ましい。
また、請求項14に示すように、更に、前記第1の層を形成する工程と前記第2の層を形成する工程との間に、零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体をエピタキシャル成長させて第4の層を得る工程を有していることが望ましい。
また、請求項15に示すように、シリコン又はシリコン化合物から成る基板と、前記基板の一方の主面上に配置されバッファ領域と、前記バッファ領域の上に配置された少なくとも1つの窒化物系化合物半導体層を含んでいる主半導体領域とを備えた半導体素子形成用板状基体と、
前記主半導体領域の上に配置された第1及び第2の主電極と、
前記主半導体領域の上に配置され且つ前記第1及び第2の主電極間を流れる電流を制御する機能を有する制御電極と
を備えた半導体素子において、 前記バッファ領域が、
Al(アルミニウム)を第1の割合で含む窒化物系化合物半導体から成り且つ前記基板の上に配置されている第1の層と、
Alを含まない又は前記第1の割合よりも小さい第2の割合で含む窒化物系化合物半導体から成り且つ前記第1の層の上に配置されている第2の層と、
零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第2の層の上に配置されている第3の層と
を有していることが望ましい。
また、請求項16に示すように、前記バッファ領域は、更に、零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第1の層と前記第2の層との間に配置されている第4の層を有していることが望ましい。
また、請求項17に示すように、前記主半導体領域は、HEMTを形成するための電子走行層と電子供給層とを有することが望ましい。
また、請求項18に示すように、前記主半導体領域は、メタル・セミコンダクタ電界効果トランジスタ(MESFET)を形成するための半導体層を有することが望ましい。
各請求項の発明によれば次の効果が得られる。
(1)バッファ領域が、Alを含む第1の層と、この第1の層の上に配置され且つAlを含まないか又は第1の層よりAlの割合が小さい第2の層と、この第2の層の上に配置され且つ第1の層よりAlの割合が小さく且つ第2の層よりはAlの割合が大きく設定されている第3の層とを有するので、第2の層と第3の層とのヘテロ接合に基づく2次元電子ガスの発生が抑制又は阻止される。従って、バッファ領域の低抵抗化が防止される。この結果、バッファ領域を介して流れる漏れ電流を低減又は零にすることができる。
(2)第1及び第3の層はAlを含むので第2の層の結晶性の向上及び第3の層の上に形成する窒化物系化合物半導体領域の結晶性及び平坦性の向上を図ることができる。
請求項5及び6に示すように、前記第1、第2及び第3の層から成る複合層領域が複数回繰返して配置される場合、又は前記第1、第2、第3及び第4の層から成る複合層領域が複数回繰返して配置される場合において、仮に第3の層が形成されていないと、第2の層の上に第1の層が配置されることになり、2次元電子ガスが発生し、バッファ領域の抵抗が低くなる。これに対して、本発明に従うバッファ領域では第3の層の働きで2次元電子ガスの発生が阻止又は抑制され、バッファ領域の抵抗が高くなる。
次に、図1〜図8を参照して本発明の実施形態を説明する。
図1は本発明の実施例1に従う半導体素子としてのHEMTの1部を概略的に示す。HEMTは周知のようにソース電極とドレイン電極との間を流れる電流を制御することが可能な半導体制御素子の1種である。HEMTを構成する板状基体1は、シリコンから成るサブストレート即ち基板2とバッファ領域3とHEMTの主要部を構成するための主半導体領域4とから成る。バッファ領域3は第1、第2及び第3の層L1、L2、L3から成る複合層領域5の複数の積層体即ち多層構造体からなる。HEMTを構成するための主半導体領域4はHEMTを構成するための電子走行層6と電子供給層7とを有している。第1の電極としてのソース電極8と第2の電極としてのドレイン電極9と制御電極としてのゲート電極10とが主半導体領域4の上に配置され、これ等は絶縁膜11で相互に絶縁されている。次に、図1の各部を詳しく説明する。
基板2は、導電形決定不純物としてP(リン)等の5族元素を含むn型シリコン単結晶から成る。この基板2のバッファ領域3が配置されている側の主面は、ミラー指数で示す結晶の面方位において(111)ジャスト面である。この基板2の不純物濃度は、基板1を通る漏れ電流を低減させるために比較的低い値、例えば1×1012cm-3〜1×1014cm-3程度であり、この基板2の抵抗率は比較的高い値、例えば100Ω・cm〜10000Ω・cm程度である。基板2は、比較的厚い約500μmの厚みを有し、バッファ領域3及び半導体領域4の支持体として機能する。
バッファ領域3は基板2と主半導体領域4との間に配置されており、主半導体領域4の結晶性及び平坦性の改善に寄与せる。バッファ領域3を構成する第1、第2及び第3の層L1、L2、L3から成る複合層領域5は好ましくは2〜200、より好ましくは20〜80回繰返して配置される。この実施例1では20個の複合層領域5を有するが、図示の都合上一部のみが示されている。
Si基板2の上及び第3の層L3の上に配置された第1の層L1のそれぞれは、Si基板2の線膨張係数と主半導体領域4の線膨張係数との間の線膨張係数を有する材料で形成することが望ましい。第1の層L1と主半導体領域4と間の線膨張係数の差が小さいと、窒化物系化合物半導体から成る主半導体領域4のクラックや転位が少なくなる。この効果を得るために第1の層L1は、
化学式 AlxyGa1-x-y
ここで、前記Mは、In(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記x及びyは、 0<x≦1、
0≦y<1、
x+y≦1
を満足する数値、
で示される材料で形成される。即ち、第1の層L1は、Al(アルミニウム)を含む窒化物系化合物半導体であって、例えばAlN(窒化アルミニウム)、AlInN(窒化インジウム、アルミニウム)、AlGaN(窒化ガリウム アルミニウム)、AlInGaN(窒化ガリウム インジウム アルミニウム)、AlBN(窒化ボロン アルミニウム)、AlBGaN(窒化ガリウム ボロン アルミニウム)及びAlBInGaN(窒化ガリウム インジウム ボロン アルミニウム)から選択された材料から成る。第1の層L1の好ましい材料は、前記式のAlの割合を示す値xが1とされた材料に相当するAlN(窒化アルミニウム)である。第1の層L1の格子定数及び熱膨張係数は第2の層L2よりもシリコン基板2に近い。なお、第1の層L1の格子定数が第2の層L2の格子定数よりも小さいことが望ましい。第1の層L1の好ましい厚みは、0.5nm〜50nm即ち5〜500オングストロ−ムである。第1の層L1の厚みが0.5nm未満の場合にはバッファ領域3の上面に形成される主半導体領域4の平坦性が良好に保てなくなる。第1の層L1の厚みが50nmを超えると、第1の層L1と第2の層L1との格子不整差、及び第1の層L1と基板2との熱膨張係数差に起因して第1の層L1内に発生する引っ張り歪みにより、第1の層L1内にクラックが発生する恐れがある。
第1の層L1の上に配置された第2の層L2は、バッファ領域3の緩衝機能を更に高めるためのものであって、Alを含まないか又はAlの割合が第1の層L1のAlの割合よりも小さい窒化物系化合物半導体から成る。この条件を満足させることができる第2の層L2は
化学式 AlabGa1-a-b
ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記a及びbは、 0≦a<1、
0≦b<1、
a+b≦1、
a<x
を満足させる数値、
で示される材料で形成される。即ち、第2の層L2は、例えばGaN(窒化ガリウム)、AlInN(窒化インジウム、アルミニウム)、AlGaN(窒化ガリウム アルミニウム)、AlInGaN(窒化ガリウム インジウム アルミニウム)、AlBN(窒化ボロン アルミニウム)、AlBGaN(窒化ガリウム ボロン アルミニウム)及びAlBInGaN(窒化ガリウム インジウム ボロン アルミニウム)から選択された材料から成る。Al(アルミニウム)の増大により発生する恐れのあるクラックを防ぐためにAlの割合を示すaを0≦a<0.2を満足する値、即ち0又は0よりも大きく且つ0.2よりも小さくすることが望ましい。また、第2の層L2のAlの割合を示すaを、第1の層L1のAlの割合を示すx及び第3の層L3のAlの割合を示すiよりも小さくすることが望ましい。なお、この実施例1の第2の層L2は、上記化学式におけるa=0に相当するGaNから成る。第2の層L2の好ましい厚みは、0.5nm〜500nm即ち5〜5000オングストロ−ムである。第2の層L2の厚みが0.5nm未満の場合には、この第2の層L2上の第1の層L1、及びバッファ領域3上の主半導体領域4の平坦性を良好に保つことが困難になる。また、第2の層L2の厚みが500nmを超えると、第2の層L2と第1の層L1との組合せによる応力緩和効果が損なわれ、クラックが発生するおそれがある。第2の層L2の厚みを第1の層L1の厚みより大きくするのが望ましい。このようにすれば、第1の層L1と第2の層L2との格子不整差及び第1の層L1と基板2との熱膨張係数差に起因して第1の層L1に歪が発生してこの第1の層L1にクラックが発生することを抑えることができる。
第2の層L2の上に配置された第3の層L3は2次元電子ガスの発生を抑制又は阻止するための層であって、
化学式 AlijGa1-i-j
ここで、i、jは、 0<i<1、
0≦j<1、
i+j≦1、
a<i<x
を満足させる数値、
で示される材料から成る。即ち、第3の層L3は、例えばAlGaN(窒化ガリウム アルミニウム)、AlInN(窒化インジウム、アルミニウム)、AlInGaN(窒化ガリウム インジウム アルミニウム)、AlBN(窒化ボロン アルミニウム)、AlBGaN(窒化ガリウム ボロン アルミニウム)及びAlBInGaN(窒化ガリウム インジウム ボロン アルミニウム)から選択された材料から成る。この第3の層L3は好ましくはAliGa1-iN(窒化ガリウム アルミニウム)で形成される。第3の層L3のAlの割合iは第1の層L1のAlの割合xよりも小さく且つ第2の層L2のAlの割合aよりも大きい。第3の層L3の格子定数及び熱膨張係数は第2の層L2よりもシリコン基板2に近い。第3の層L3の格子定数は第2の層L2の格子定数よりも小さいことが望ましい。第3の層L3の好ましい厚さは0.5〜50nmである。第3の層L3の厚みが0.5nm未満の場合にはバッファ領域3の上面に形成される主半導体領域4の平坦性が良好に保てなくなる。第3の層L3の厚みが50nmを超えると、第3の層L3と第2の層L2との格子不整差、及び第3の層L3と基板2との熱膨張係数差に起因して第3の層L3内に発生する引っ張り歪みにより、第3の層L3内にクラックが発生する恐れがある。
第3の層L3のAlの割合iは第3の層L3の厚み方向の全てにおいて同一でもよいが、好ましくは図3に示す様に基板2に最も近い第1の位置P1から基板2から最も遠い第2の位置P2に向かって実線で示すように徐々に又は点線で示すように階段状に増大していることが望ましい。また、図3の第1の位置P1のAlの割合を第2の層L2のAlの割合aと同一とし、第2の位置P2のAlの割合を第1の層L1のAlの割合xと同一にすることが望ましい。第3の層L3のAlの割合iが図3に示す様に徐々に又は階段状に変化する場合における第3の層L3のAlの割合の平均値は第1の層L1のAlの割合xと第2の層L2のAlの割合aとの間の値となる。
HEMT素子のための主半導体領域4は、不純物非ドープのGaNから成る電子走行層6と、n形不純物としてSiのドープされているn形Al0.2Ga0.8Nから成る電子供給層7とを有している。主半導体領域4の各層6,7は窒素とガリウムをベースとした窒化ガリウム系化合物半導体から成る。バッファ領域3の上に配置された電子走行層6はチャネル層とも呼ぶことができるものであり、例えば、500nmの厚みを有する。電子走行層6の上に配置された電子供給層7はドナー不純物(n型不純物)から発生した電子を電子走行層6に供給するものであって、例えば30nmの厚みを有する。なお、電子供給層7のn形不純物としてのシリコンが電子走行層6に拡散することを抑制するために電子走行層6と電子供給層7との間にスペーサ層を設けることができる。第1の電極としてのソース電極8及び第2の電極としてのドレイン電極9は電子供給層7にオーミック接触し、制御電極としてのゲート電極10は電子供給層7にシヨットキー接触している。なお、ソース電極8及びドレイン電極9と電子供給層7との間にn形不純物濃度の高いコンタクト層を設けることができる。SiO2から成る絶縁膜11は主半導体領域4の表面を覆っている。
電子供給層7は極く薄い膜であるので、横方向には絶縁物として機能し、縦方向には導電体として機能する。従って、HEMTの動作時には、ソース電極8、電子供給層7、電子走行層6、電子供給層7、ドレイン電極9の経路で電子が流れる。この電子の流れ即ち電流の流れはゲート電極10に印加される制御電圧で調整される。
次に、バッファ領域3における第1の層L1がAIN、第2の層L2がGaN、第3の層L3がAlGaNとされたHEMTの製造方法を説明する。
まず、図1に示すシリコン基板2を用意する。バッファ領域を形成する側のシリコン基板2の一方の主面は、ミラー指数で示す結晶の面方位において(111)ジャスト面、即ち正確な(111)面である。しかし、(111)ジャスト面に対して好ましくは−4°〜+4°範囲で基板2の主面を傾斜させることができる。
次に、基板2の主面上に、エピタキシャル成長法の一種である周知のMOCVD(Metal Organic Chemical Vapor Deposition)即ち有機金属化学気相成長法によってAlNから成る第1の層L1とGaNから成る第2の層L2とAlGaNから成る第3の層L3とを繰返して積層することによってバッファ領域3を形成する。即ち、HF系エッチャントで前処理したシリコン基板2をMOCVD装置の反応室内に配置し、まず、1100℃で約10分間のサーマルアニーリングを施して表面の酸化膜を除去する。次に、反応室内にTMA(トリメチルアルミニウム)ガスとNH3(アンモニア)ガスを供給して、基板2の一方の主面に厚さ約5nmのAlNをエピタキシャル成長させて第1の層L1を形成する。
次に、反応室内にTMG(トリメチルガリウム)ガスとNH3 (アンモニア)ガスとを供給して、第1の層L1の上面に、厚さ約20nmのGaNをエピタキシャル成長させて第2の層L2を形成する。本実施例では、TMGガスの流量即ちGaの供給量を約70μmol/min、NH3 ガスの流量即ちNH3 の供給量を約0.11mol/minとした。次に、反応室内にTMA(トリメチルアルミニウム)ガスとNH3(アンモニア)ガスを供給して、第2の層L2の主面に厚さ約5nmのAlGaNをエピタキシャル成長させて第3の層L3を形成する。この時、反応室内に導入するTMA(トリメチルアルミニウム)ガスの徐々に増大する。これにより、第3の層L3におけるAlの分布が図3に示すように変化する。
次に、第1、第2及び第3の層L1、L2、L3から成る複合層領域5の形成を例えば20回繰り返してバッファ領域3を得る。
次に、バッファ領域3の上面に周知のMOCVD法によってHEMT素子用の主半導体領域4を形成する。即ち、バッファ領域3の形成に続いて、MOCVD装置の反応室内にまずトリメチルガリウムガス即ちTMGガス及びNH3 (アンモニア)ガスを供給してバッファ領域3の上面に約500nmの厚みの非ドープGaNからなる電子走行層6を形成する。本実施形態ではTMGガスの流量即ちGaの供給量を約70μmol /min、NH3 ガスの流量即ちNH3 の供給量を約0.11mol /minとした。
次に、反応室内にTMAガスとTMGガスとアンモニアガスとSiH4(シラン)ガスを供給して電子走行層6の上面にAl0.2Ga0.8Nから成る電子供給層7を約30nmの厚みに形成する。本実施例では、この時のTMAガスの流量を約5.8μmol/min、TMGガスの流量を約17μmol /min、アンモニアガスの流量を約0.11mol /min、SiH4ガスの流量を約21nmol /minとした。
その後、主半導体領域4及びバッファ領域3の形成されたシリコン基板2をMOCVD装置から取り出し、周知のプラズマCVDによって主半導体領域4の全面にシリコン酸化膜から成る絶縁膜11を形成する。
図1には1個のHEMTが示されているが、多数のHEMTを同時に製造する時には1枚の半導体ウエハ即ち板状基体から多数のHEMTを得る。
次に、フォトリソグラフィーとフッ酸系エッチャントを使用して、絶縁膜11にソース電極及びドレイン電極形成用の開口を形成した後、電子ビーム蒸着等を用いてTi(チタン)とAl(アルミニウム)を順次積層形成し、リフトオフした後、N2雰囲気中で650℃、10分間のアニールを行い、オーミック電極として機能するソース電極8、ドレイン電極9を形成する。ゲート電極を形成する時も、同様な手順で絶縁膜11に開口を形成し、電子ビーム蒸着によってNi(ニッケル),Au(金)を蒸着し、リフトオフしてシヨットキバリア電極としての機能を有するゲート電極10を形成する。
その後、周知のダイシング工程等により、ウエハを素子分離領域で切断分離して個別化した半導体素子(HEMTチップ)を完成させる。
図1のHEMTのバッファ領域3の第1の層L1を、前述したAlNの代わりに前述の化学式AlxyGa1-x-yNのxを0.5、yを0.01、MをInとした材料に相当するAl0.5In0.01Ga0.49Nで形成し、また、第2の層L2を前述のGaNの代わりに前述の化学式AlabGa1-a-bNのaを0.05、bを0.35、MをInとした材料に相当するAl0.05In0.35Ga0.6Nで形成し、また、第3の層L3を前述のAlGaNの代わりに前述の化学式 AlijGa1-i-jNのiを0〜0.5、jを0.01、MをInとした材料に相当するAl0〜0.5In0.01Ga049〜0.99Nで形成した板状基体を得た。このようにInを含む第1、第2及び第3の層L1、L2、L3をエピタキシャル成長で形成する時には、前述したAlNの第1の層L1及びGaNの第2の層L3、AlGaNの第3の層を形成した時の反応室の雰囲気にTMIn(トリメチルインジウム)ガスを付加した。このようにInを含む第1、第2及び第3の層L1、L2、L3から成るバッファ領域の場合においてもInを含まない第1、第2及び第3の層L1、L2、L3から成るバッファ領域3と同様な効果が得られた。また、インジウムを含むバッファ領域3はインジウムを含めない場合よりもバッファ領域3の熱膨張係数をシリコン基板2に近づけることができるという効果を有する。
図1のHEMTのバッファ領域3の第1の層L1を、前述したAlNの代わりに前述の化学式AlxyGa1-x-yNのxを0.5、yを0、MをBとした材料に相当するAl0.5Ga0.5Nで形成し、また、第2の層L2を前述のGaNの代わりに前述の化学式AlabGa1-a-bNのaを0、bを0.3、MをBとした材料に相当するB0.3Ga0.7Nで形成し、また、第3の層L3を前述のAlGaNの代わりに前述の化学式 AlijGa1-i-jNのiを0〜0.5、jを0、MをBとした材料に相当するAl0〜0.5Ga05〜1Nで形成した板状基体を得た。このようにBを含む第1、第2及び第3の層L1、L2、L3をエピタキシャル成長で形成する時には、前述したAlNの第1の層L1及びGaNの第2の層L2、AlGaNの第3の層L3を形成した時の反応室の雰囲気にTEB(トリエチルボロン)ガスを付加した。このようにBを含むバッファ領域の場合においてもBを含まないバッファ領域3と同様な効果が得られた。また、ボロンを含む第2の層はボロンを含まない第2の層L2よりも堅牢になり、第2の層にクラックが発生し難くなる。なお、ボロンを第1の層L1及び第3の層L3にも含めることができる。
窒化物系化合物半導体から成る第1、第2及び第3の層L1、L2、L3はAlの割合の大小関係において重要であり、第1、第2及び第3の層L1、L2、L3のAl以外の成分を変えてもバッファ領域3の機能はさほど変化しない。
本実施例のHEMTによれば、次の効果が得られる。
(1) バッファ領域3の第2の層L2の上にAlの割合が小さい第3の層10を配置したので、2次元電子ガスの発生を抑制または阻止することができる。即ち、図4及び図5を参照して既に説明したように格子定数の大きい第2の層L2の上にAlの割合が0.5のように大きい第1の層L1を配置すると、第1の層L1に矢印Fbで示す引張り応力が加わり、ヘテロ接合面にピエゾ分極電界が生じ、図5のエネルギーバンド図における伝導帯EcがフェルミレベルEfよりも下側に突出した部分20が生じ、2次元電子ガスが発生する。これに対して、本発明ではバッファ領域3の第2の層L2の上にAlの割合が例えば0.2以下のようい小さい第3の層L3を配置したので、第2の層L2と第3の層L3との格子定数及び線膨張係数の差が小さくなり、第3の層L3の引張り応力も小さくなり、ヘテロ接合面のピエゾ分極電界も抑制又は阻止され、2次元電子ガスの発生が抑制又は阻止される。更に、本実施例では、第3の層L3のAlの割合が第2の層L2から離れるに従って徐々に増大しているので、格子定数及び線膨張係数の差の急激な変化が生じていない。従って、図2に示すように第2の層L2と第3の層L3との接合面において伝導帯Ecの急激な変化が発生せず、伝導帯EcがフェルミレベルEfよりも下側に突出せず、2次元電子ガスの発生が良好に防止される。この結果、バッファ領域3の低抵抗化が防止され、バッファ領域3を介して流れる漏れ電流成分が低減又は零になる。
(2) 第3の層L3のAlの割合が第2の層L2から離れるに従って徐々に増大し、格子定数及び線膨張係数の差の急激な変化が生じていないので、第3の層L3及びこれよりも上の層の欠陥密度が減少する。即ち、第3の層L3において格子定数が徐々に変化すると第3の層L3における格子面で発生するミスフィット転位がつながり、欠陥密度が減少する。
(3)バッファ領域3の第1の層L1及び第2の層L2は前記特許文献1に記載の多層構造のバッファ領域と同様な材料で形成され、又第3の層L3はAlを含むので、主半導体領域4の結晶性及び平坦性は前記特許文献1と同様に良好にたもたれる。
次に、図6及び図7を参照して実施例2のHEMTを説明する。但し、図6及び図7において、図1及び図2と実質的に同一の部分には同一の符号を付してその説明を省略する。
図6の実施例2のHEMTは、図1のバッファ領域3に第4の層L4を付加したバッファ領域3を設け、この他は図1と同一に構成したものである。付加した第4の層L4は第1の層L1と第2の層L2との間に配置されている。この第4の層L4は零又は第2の層L2のAlの割合aと第1の層L1のAlの割合xとの間の割合でAlを含む窒化物系化合物半導体から成る。
この第4の層L4は、
化学式 AlmnGa1-m-n
ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
前記m及びnは 0<m<1、
0≦n<1、
m+n≦1
a<m<x
を満足させる任意の数値、
で示される材料から成ることが望ましい。即ち、第4の層L4は、第3の層L3と同様に例えばAlGaN(窒化ガリウム アルミニウム)、AlInN(窒化インジウム、アルミニウム)、AlInGaN(窒化ガリウム インジウム アルミニウム)、AlBN(窒化ボロン アルミニウム)、AlBGaN(窒化ガリウム ボロン アルミニウム)及びAlBInGaN(窒化ガリウム インジウム ボロン アルミニウム)から選択された材料から成ることが望ましい。この第4の層L4は好ましくはAlmGa1-mN(窒化ガリウム アルミニウム)で形成される。第4の層L4のAlの割合mは第1の層L1のAlの割合xよりも小さく且つ第2の層L2のAlの割合aよりも大きい。第4の層L4の格子定数及び熱膨張係数は第2の層L2よりもシリコン基板2に近い。第4の層L4の格子定数は第2の層L2の格子定数よりも小さいことが望ましい。第4の層L4の好ましい厚さは0.5〜50nmである。第4の層L4の厚みが0.5nm未満の場合にはバッファ領域3aの上面に形成される主半導体領域4の平坦性が良好に保てなくなる。第4の層L4の厚みが50nmを超えると、第4の層L4と第2の層L2との格子不整差、及び第4の層L4と基板2との熱膨張係数差に起因して第4の層L4内に発生する引っ張り歪みにより、第4の層L4内にクラックが発生する恐れがある。
第4の層L4のAlの割合mは第4の層L4の厚み方向の全てにおいて同一でもよいが、好ましくは図3とは逆に基板2に最も近い第1の位置P1から基板2から最も遠い第2の位置P2に向かって徐々に又は階段状に減少していることが望ましい。また、第1の位置P1のAlの割合を第1の層L1のAlの割合xと同一とし、第2の位置P2のAlの割合を第2の層L2のAlの割合aと同一にすることが望ましい。第4の層L4のAlの割合mが図3とは逆に徐々に又は階段状に変化する場合における第4の層L4のAlの割合の平均値は第1の層L1のAlの割合xと第2の層L2のAlの割合aとの間の値となる。
図6の第1、第4、第2及び第3の層L1,L4,L2,L3の積層された複合層領域5aを繰り返して配置することによってされバッファ領域3aが形成されている。第1、第4、第2及び第3の層L1,L4,L2,L3は周知のMOCVD装置を使用したエピタキシャル成長で順次に形成する。
図7は第1、第4、第2及び第3の層L1,L4,L2,L3を繰り返して含むバッファ領域3aの伝導帯の状態を図2と同様に示す。これから明らかなように、伝導帯EcがフェルミレベルEfよりも下側に突出せず、2次元電子ガスの発生が良好に防止される。従って、実施例2によっても実施例1と同様な効果を得ることができる。
次に、図8を参照して第3の実施形態のMESFETを説明する。但し、図8において、図1と実質的に同一の部分には同一の符号を付してその説明を省略する。
図8の半導体素子形成用板状基体1aは、図1のHEMTの主半導体領域4の代わりに、n型不純物としてSiがドープされたGaNから成る窒化物系化合物半導体領域6aを主半導体領域4aとして設け、この他は図1と同一に形成したものである。n型の窒化物系化合物半導体領域6aに対してソース電極8及びドレイン電極9がオーミック接触し、ゲート電極6がショットキバリア接触している。窒化物系化合物半導体領域6aはバッファ領域3の上にn型の窒化物系化合物半導体を周知のMOCVD装置を使用してエピタキシャル成長させることによって形成される。
図8のMESFETは、図1のHEMTと同様な効果を有する。即ち、バッファ領域3の低抵抗化を防ぎ、MESFETの漏れ電流を低減することができる。
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
(1) 基板2を単結晶シリコン以外の多結晶シリコン又はSiC等のシリコン化合物とすることができる。
(2) 主半導体領域4、4aの各層の導電型を各実施形態と逆にすることができる。
(3) 窒化物系化合物半導体から成る主半導体領域4、4aの各層を、GaN(窒化ガリウム)、AlInN(窒化インジウム アルミニウム)、AlGaN(窒化ガリウム アルミニウム)、InGaN(窒化ガリウム インジウム)、及びAlInGaN(窒化ガリウム インジウム アルミニウム)から選択された窒化ガリウム系化合物半導体又は窒化インジウム系化合物半導体とすることができる。
(4) 図1のHEMTにおいて、活性層即ち電子走行層6とバッファ領域3との間に電子供給層7と同様な電子供給層を設けることができる。
(5) 本発明に従ってHEMT及びMESFETの代りに絶縁ゲート型電量効果トランジスタ等の別の半導体素子を設けることができる。
本発明の実施例1に従うHEMTを、1部を切り欠いて概略的示す中央縦断面図である。 図1のバッファ領域のエネルギーバンド図である。 図1のバッファ領域の第3の層のAlの割合を示す図である。 従来のバッファ領域における2次元電子ガスの発生原理を示す図である。 2次元電子ガスの発生原理を示すエネルギーバンド図である。 実施例2に従うHEMTを、1部を切り欠いて概略的示す中央縦断面図である。 図6のバッファ領域のエネルギーバンド図である。形態の基板とバッファ層の一部を示す断面図である。 実施例3のMESFETを、1部を切り欠いて概略的示す中央縦断面図である。
符号の説明
1,1a、1b 半導体素子形成用板状基体
2 シリコン基板
3、3a バッファ領域
4、4a、4b 主半導体領域
L1,L2,L3、L4 第1、第2、第3、第4の層

Claims (18)

  1. シリコン又はシリコン化合物から成る基板と、
    前記基板の一方の主面上に配置されバッファ領域と、
    前記バッファ領域の上に配置された少なくとも1つの窒化物系化合物半導体層を含んでいる主半導体領域と
    を備えた半導体素子形成用板状基体であって、
    前記バッファ領域が、
    Al(アルミニウム)を第1の割合で含む窒化物系化合物半導体から成り且つ前記基板の上に配置されている第1の層と、
    Alを含まない又は前記第1の割合よりも小さい第2の割合で含む窒化物系化合物半導体から成り且つ前記第1の層の上に配置されている第2の層と、
    零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第2の層の上に配置されている第3の層と
    を有していることを特徴とする半導体素子形成用板状基体。
  2. 前記バッファ領域が、更に、零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第1の層と前記第2の層との間に配置されている第4の層を有していることを特徴とする請求項1記載の半導体素子形成用板状基体。
  3. 前記第1の層は
    化学式 AlxyGa1-x-y
    ここで、前記Mは、In(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
    前記x及びyは、 0<x≦1、
    0≦y<1、
    x+y≦1
    を満足する数値、
    で示される材料から成り、
    前記第2の層は、
    化学式 AlabGa1-a-b
    ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
    前記a及びbは、 0≦a<1、
    0≦b≦1、
    a+b≦1、
    a<x
    を満足させる数値、
    で示される材料から成り、
    前記第3の層は、
    化学式 AlijGa1-i-j
    ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
    前記i及びjは、0<i<1、
    0≦j<1、
    i+j≦1、
    a<i<x
    を満足させる数値、
    で示される材料から成ることを特徴とする請求項1又は2記載の半導体素子形成用板状基体。
  4. 前記第4の層は、
    化学式 AlmnGa1-m-n
    ここで、前記MはIn(インジウム)とB(ボロン)とから選択された少なくとも1種の元素、
    前記m及びnは 0<m<1、
    0≦n<1、
    m+n≦1
    a<m<x
    を満足させる任意の数値、
    で示される材料から成ることを特徴とする請求項2記載の半導体素子形成用板状基体。
  5. 前記第3の層のA1の割合が前記基板に近い側から遠い側に向って徐々に又は階段状に増大していることを特徴とする請求項1乃至4のいずれかに記載の半導体素子形成用板状基体。
  6. 前記第4の層のA1の割合が前記基板に近い側から遠い側に向って徐々に又は階段状に減少していることを特徴とする請求項2又は4記載の半導体素子形成用板状基体。
  7. 前記第1、第2及び第3の層から成る複合層領域が複数回繰返して配置されていることを特徴とする請求項1記載の半導体素子形成用板状基体。
  8. 前記第1、第2、第3及び第4の層から成る複合層領域が複数回繰返して配置されていることを特徴とする請求項2記載の半導体素子形成用板状基体。
  9. 前記第3の層のA1の割合を示すiの値は0.2以下であり、前記第1の層のA1の割合を示すxの値は0.5以上であることを特徴とする請求項3又は4記載の半導体素子形成用板状基体。
  10. 前記第4の層のA1の割合を示すmの値は0.2以下であり、前記第1の層のA1の割合を示すxの値は0.5以上であることを特徴とする請求項4記載の半導体素子形成用板状基体。
  11. 前記第1の層の格子定数は前記第2の層の格子定数よりも小さく、前記第3の層の格子定数は前記第1の層の格子定数と前記第2の層の格子定数の間の定数であることを特徴とする請求項請求項1乃至10のいずれかに記載の半導体素子形成用板状基体。
  12. 前記バッファ層における前記第1の層の厚みが0.5nm〜50nm及び前記第2の層の厚みが0.5nm〜500nmであることを特徴とする請求項請求項1乃至11のいずれかに記載の半導体素子形成用板状基体。
  13. シリコン又はシリコン化合物から成る基板と、前記基板の一方の主面上に配置されバッファ領域と、前記バッファ領域の上に配置された少なくとも1つの窒化物系化合物半導体層を含んでいる主半導体領域とを備えた半導体素子形成用板状基体の製造方法であって、
    シリコン又はシリコン化合物から成る基板を用意する工程と、
    前記基板の上にAl(アルミニウム)を第1の割合で含む窒化物系化合物半導体をエピタキシャル成長させて第1の層を得、前記第1の層の上にAlを含まない又は前記第1の割合よりも小さい第2の割合で含む窒化物系化合物半導体をエピタキシャル成長させて第2の層を得、前記第2の層の上に零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体をエピタキシャル成長させて第3の層を得ることによってバッファ領域を形成する工程と、
    前記バッファ領域の上に窒化物系化合物半導体をエピタキシャル成長させて主半導体領域を得る工程と
    を有していることを特徴とする半導体素子形成用板状基体の製造方法。
  14. 更に、前記第1の層を形成する工程と前記第2の層を形成する工程との間に、零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体をエピタキシャル成長させて第4の層を得る工程を有していることを特徴とする請求項13記載の半導体素子形成用板状基体の製造方法。
  15. シリコン又はシリコン化合物から成る基板と、前記基板の一方の主面上に配置されバッファ領域と、前記バッファ領域の上に配置された少なくとも1つの窒化物系化合物半導体層を含んでいる主半導体領域とを備えた半導体素子形成用板状基体と、
    前記主半導体領域の上に配置された第1及び第2の主電極と、
    前記主半導体領域の上に配置され且つ前記第1及び第2の主電極間を流れる電流を制御する機能を有する制御電極と
    を備えた半導体素子であって、
    前記バッファ領域が、
    Al(アルミニウム)を第1の割合で含む窒化物系化合物半導体から成り且つ前記基板の上に配置されている第1の層と、
    Alを含まない又は前記第1の割合よりも小さい第2の割合で含む窒化物系化合物半導体から成り且つ前記第1の層の上に配置されている第2の層と、
    零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第2の層の上に配置されている第3の層と
    を有していることを特徴とする半導体素子。
  16. 前記バッファ領域は、更に、零又は前記第2の割合と前記第1の割合との間の割合でAlを含む窒化物系化合物半導体から成り且つ前記第1の層と前記第2の層との間に配置されている第4の層を有していることを特徴とする請求項15記載の半導体素子。
  17. 前記主半導体領域は、HEMTを形成するための電子走行層と電子供給層とを有することを特徴とする請求項15又は16記載の半導体素子。
  18. 前記主半導体領域は、メタル・セミコンダクタ電界効果トランジスタ(MESFET)を形成するための半導体層を有することを特徴とする請求項15又は16記載の半導体素子。
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Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008085123A (ja) * 2006-09-28 2008-04-10 Covalent Materials Corp 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP2009188252A (ja) * 2008-02-07 2009-08-20 Furukawa Electric Co Ltd:The 半導体電子デバイス
US7615452B2 (en) 2007-07-06 2009-11-10 Sanken Electric Co., Ltd. Method of fabrication of normally-off field-effect semiconductor device
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
US7859019B2 (en) 2006-02-13 2010-12-28 Sanken Electric Co., Ltd. Normally-off field-effect semiconductor device
US7982242B2 (en) 2006-03-08 2011-07-19 Sanken Electric Co., Ltd. Warp-free semiconductor wafer, and devices using the same
US7999289B2 (en) 2006-03-31 2011-08-16 Sanken Electric Co., Ltd. Monolithic integrated circuit of a field-effect semiconductor device and a diode
JP2011165962A (ja) * 2010-02-10 2011-08-25 Dowa Electronics Materials Co Ltd エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
WO2011136051A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP2012023314A (ja) * 2010-07-16 2012-02-02 Dowa Electronics Materials Co Ltd Iii族窒化物エピタキシャル基板
JP2012119582A (ja) * 2010-12-02 2012-06-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012243871A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2013070065A (ja) * 2011-09-08 2013-04-18 Toshiba Corp 窒化物半導体素子および窒化物半導体素子の製造方法
JP2014067807A (ja) * 2012-09-25 2014-04-17 Advanced Power Device Research Association 窒化物系化合物半導体素子およびその製造方法
US8860038B2 (en) 2011-09-20 2014-10-14 Furukawa Electric Co., Ltd. Nitride semiconductor device and manufacturing method for the same
KR101505555B1 (ko) * 2012-08-09 2015-04-08 삼성전자주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
KR20150046450A (ko) * 2013-10-21 2015-04-30 삼성전자주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US9136430B2 (en) 2012-08-09 2015-09-15 Samsung Electronics Co., Ltd. Semiconductor buffer structure, semiconductor device including the same, and method of manufacturing semiconductor device using semiconductor buffer structure
CN108365060A (zh) * 2018-02-01 2018-08-03 扬州大学 GaN基LED的外延结构及其生长方法
US10586701B2 (en) 2016-02-26 2020-03-10 Sanken Electric Co., Ltd. Semiconductor base having a composition graded buffer layer stack

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524869B2 (en) * 2004-03-11 2016-12-20 Epistar Corporation Nitride-based semiconductor light-emitting device
JP2006269862A (ja) * 2005-03-25 2006-10-05 Oki Electric Ind Co Ltd 半導体装置形成用ウエハ、その製造方法、および電界効果型トランジスタ
JP2007088426A (ja) * 2005-08-25 2007-04-05 Furukawa Electric Co Ltd:The 半導体電子デバイス
JP5261923B2 (ja) * 2006-10-17 2013-08-14 サンケン電気株式会社 化合物半導体素子
US20080258135A1 (en) * 2007-04-19 2008-10-23 Hoke William E Semiconductor structure having plural back-barrier layers for improved carrier confinement
US8067787B2 (en) * 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device
JP5634681B2 (ja) * 2009-03-26 2014-12-03 住友電工デバイス・イノベーション株式会社 半導体素子
JP2011049271A (ja) * 2009-08-26 2011-03-10 Sanken Electric Co Ltd 半導体装置
US8802516B2 (en) * 2010-01-27 2014-08-12 National Semiconductor Corporation Normally-off gallium nitride-based semiconductor devices
JP6018360B2 (ja) * 2010-12-02 2016-11-02 富士通株式会社 化合物半導体装置及びその製造方法
JP5749487B2 (ja) 2010-12-21 2015-07-15 株式会社東芝 窒化物半導体の積層体及びその製造方法
US20120153351A1 (en) * 2010-12-21 2012-06-21 International Rectifier Corporation Stress modulated group III-V semiconductor device and related method
JP5624940B2 (ja) 2011-05-17 2014-11-12 古河電気工業株式会社 半導体素子及びその製造方法
JP5495069B2 (ja) 2011-05-17 2014-05-21 古河電気工業株式会社 半導体素子及びその製造方法
US8916906B2 (en) * 2011-07-29 2014-12-23 Kabushiki Kaisha Toshiba Boron-containing buffer layer for growing gallium nitride on silicon
US9165766B2 (en) 2012-02-03 2015-10-20 Transphorm Inc. Buffer layer structures suited for III-nitride devices with foreign substrates
KR101464854B1 (ko) 2013-01-14 2014-11-25 주식회사 엘지실트론 반도체 기판
FR3028670B1 (fr) * 2014-11-18 2017-12-22 Commissariat Energie Atomique Structure semi-conductrice a couche de semi-conducteur du groupe iii-v ou ii-vi comprenant une structure cristalline a mailles cubiques ou hexagonales
CN105720088B (zh) * 2014-12-03 2018-08-17 大连芯冠科技有限公司 硅基氮化镓外延结构及其制造方法
TW201637078A (zh) * 2015-04-01 2016-10-16 環球晶圓股份有限公司 半導體元件
CN106158926B (zh) * 2015-05-12 2019-05-07 台达电子工业股份有限公司 半导体装置及其制作方法
TWI602248B (zh) * 2016-08-31 2017-10-11 聯鈞光電股份有限公司 氮化物半導體結構
JP7158272B2 (ja) * 2018-12-25 2022-10-21 エア・ウォーター株式会社 化合物半導体基板
CN110197993B (zh) * 2019-06-17 2024-01-26 威科赛乐微电子股份有限公司 高复合效率的vcsel芯片及其制造方法
KR20210045835A (ko) * 2019-10-17 2021-04-27 삼성전자주식회사 반도체 박막 구조체 및 이를 포함하는 전자 소자
KR20210074871A (ko) 2019-12-12 2021-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
TWI735212B (zh) * 2020-04-24 2021-08-01 環球晶圓股份有限公司 具有超晶格疊層體的磊晶結構
US20220328678A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20230072850A1 (en) * 2021-04-12 2023-03-09 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
WO2022218273A1 (en) * 2021-04-12 2022-10-20 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and method for manufacturing thereof
US20220328673A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
US20220328425A1 (en) * 2021-04-12 2022-10-13 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249795A (ja) * 1994-03-09 1995-09-26 Toshiba Corp 半導体素子
JP2002050758A (ja) * 2000-08-03 2002-02-15 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びそれを用いたトランジスタ
JP2004296717A (ja) * 2003-03-26 2004-10-21 Toshimasa Suzuki 窒化物系半導体を含む積層体およびそれを用いた電子素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0133342B1 (en) * 1983-06-24 1989-11-29 Nec Corporation A superlattice type semiconductor structure having a high carrier density
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
US5393993A (en) * 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
US5739554A (en) * 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
JP3599896B2 (ja) * 1995-05-19 2004-12-08 三洋電機株式会社 半導体レーザ素子および半導体レーザ素子の製造方法
KR19980079320A (ko) * 1997-03-24 1998-11-25 기다오까다까시 고품질 쥐에이엔계층의 선택성장방법, 고품질 쥐에이엔계층 성장기판 및 고품질 쥐에이엔계층 성장기판상에 제작하는 반도체디바이스
FR2810159B1 (fr) * 2000-06-09 2005-04-08 Centre Nat Rech Scient Couche epaisse de nitrure de gallium ou de nitrure mixte de gallium et d'un autre metal, procede de preparation, et dispositif electronique ou optoelectronique comprenant une telle couche
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
JP2003059948A (ja) 2001-08-20 2003-02-28 Sanken Electric Co Ltd 半導体装置及びその製造方法
US6841001B2 (en) * 2002-07-19 2005-01-11 Cree, Inc. Strain compensated semiconductor structures and methods of fabricating strain compensated semiconductor structures
US7112830B2 (en) * 2002-11-25 2006-09-26 Apa Enterprises, Inc. Super lattice modification of overlying transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249795A (ja) * 1994-03-09 1995-09-26 Toshiba Corp 半導体素子
JP2002050758A (ja) * 2000-08-03 2002-02-15 Hitachi Cable Ltd 化合物半導体エピタキシャルウェハ及びそれを用いたトランジスタ
JP2004296717A (ja) * 2003-03-26 2004-10-21 Toshimasa Suzuki 窒化物系半導体を含む積層体およびそれを用いた電子素子

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859019B2 (en) 2006-02-13 2010-12-28 Sanken Electric Co., Ltd. Normally-off field-effect semiconductor device
US7982242B2 (en) 2006-03-08 2011-07-19 Sanken Electric Co., Ltd. Warp-free semiconductor wafer, and devices using the same
US8399913B2 (en) 2006-03-31 2013-03-19 Sanken Electric Co., Ltd. Monolithic integrated circuit
US7999289B2 (en) 2006-03-31 2011-08-16 Sanken Electric Co., Ltd. Monolithic integrated circuit of a field-effect semiconductor device and a diode
JP2008085123A (ja) * 2006-09-28 2008-04-10 Covalent Materials Corp 化合物半導体デバイス用基板およびそれを用いた化合物半導体デバイス
WO2009001888A1 (ja) * 2007-06-27 2008-12-31 Nec Corporation 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JP5466505B2 (ja) * 2007-06-27 2014-04-09 ルネサスエレクトロニクス株式会社 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
JPWO2009001888A1 (ja) * 2007-06-27 2010-08-26 日本電気株式会社 電界効果トランジスタ、ならびに、該電界効果トランジスタの作製に供される多層エピタキシャル膜
US7615452B2 (en) 2007-07-06 2009-11-10 Sanken Electric Co., Ltd. Method of fabrication of normally-off field-effect semiconductor device
US7859017B2 (en) 2007-07-06 2010-12-28 Sanken Electric Co., Ltd. Normally-off field-effect semiconductor device
JP2009188252A (ja) * 2008-02-07 2009-08-20 Furukawa Electric Co Ltd:The 半導体電子デバイス
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
US8247842B2 (en) 2009-03-26 2012-08-21 Sanken Electric Co., Ltd. Nitride semiconductor device having graded aluminum content
JP2010232293A (ja) * 2009-03-26 2010-10-14 Sanken Electric Co Ltd 半導体装置
JP2011165962A (ja) * 2010-02-10 2011-08-25 Dowa Electronics Materials Co Ltd エピタキシャル成長基板及び半導体装置、エピタキシャル成長方法
WO2011136051A1 (ja) * 2010-04-28 2011-11-03 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5492984B2 (ja) * 2010-04-28 2014-05-14 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
US8648351B2 (en) 2010-04-28 2014-02-11 Ngk Insulators, Ltd. Epitaxial substrate and method for manufacturing epitaxial substrate
JP2012023314A (ja) * 2010-07-16 2012-02-02 Dowa Electronics Materials Co Ltd Iii族窒化物エピタキシャル基板
JP2012119582A (ja) * 2010-12-02 2012-06-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP2012243871A (ja) * 2011-05-17 2012-12-10 Advanced Power Device Research Association 半導体素子及びその製造方法
JP2013070065A (ja) * 2011-09-08 2013-04-18 Toshiba Corp 窒化物半導体素子および窒化物半導体素子の製造方法
US8860038B2 (en) 2011-09-20 2014-10-14 Furukawa Electric Co., Ltd. Nitride semiconductor device and manufacturing method for the same
KR101505555B1 (ko) * 2012-08-09 2015-04-08 삼성전자주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US9136430B2 (en) 2012-08-09 2015-09-15 Samsung Electronics Co., Ltd. Semiconductor buffer structure, semiconductor device including the same, and method of manufacturing semiconductor device using semiconductor buffer structure
JP2014067807A (ja) * 2012-09-25 2014-04-17 Advanced Power Device Research Association 窒化物系化合物半導体素子およびその製造方法
KR20150046450A (ko) * 2013-10-21 2015-04-30 삼성전자주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
KR102098250B1 (ko) * 2013-10-21 2020-04-08 삼성전자 주식회사 반도체 버퍼 구조체, 이를 포함하는 반도체 소자 및 반도체 버퍼 구조체를 이용한 반도체 소자 제조방법
US10586701B2 (en) 2016-02-26 2020-03-10 Sanken Electric Co., Ltd. Semiconductor base having a composition graded buffer layer stack
CN108365060A (zh) * 2018-02-01 2018-08-03 扬州大学 GaN基LED的外延结构及其生长方法

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