JP6171441B2

JP6171441B2 - 半導体装置の製造方法

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Publication number: JP6171441B2
Application number: JP2013058336A
Authority: JP
Inventors: 岡本　直哉; 直哉岡本; 遠藤　浩; 浩遠藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2013-03-21
Filing date: 2013-03-21
Publication date: 2017-08-02
Anticipated expiration: 2033-03-21
Also published as: JP2014183282A

Description

本発明は、窒化物系化合物半導体を用いた半導体装置の製造方法に関する。

ＧａＮ、ＡｌＮ、ＩｎＮやこれらの混晶等からなる窒化物系化合物半導体は、広いエネルギーバンドギャップを有する材料であり、高出力電子デバイスや短波長発光デバイス等に用いられている。高出力電子デバイスとしては、電界効果型トランジスタ、特に高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術開発が行われており、その高周波用途への適用も検討されている。

窒化物系化合物半導体を用いた典型的な電界効果トランジスタでは、例えば、ＡｌＧａＮ層上に形成されたＧａＮ層にゲートリセスを形成し、このゲートリセス内のＡｌＧａＮ層上にゲート電極が形成される。このようなトランジスタでは、ゲート電極をＴ字型とし、ＡｌＧａＮ層に接する部分のゲート電極を微細化することで、高周波特性を向上することができる。

従来は、ＧａＮ層にゲートリセスを形成し、ゲートリセス内のＡｌＧａＮ層に達する開口部を有するレジスト膜を形成した後、Ｔ字型のゲート電極をリフトオフすることにより、上述のトランジスタ構造が実現されていた。

国際公開第２００６／０８０１０９号パンフレット

Akira Endoh et al., "High fT 50-nm-Gate Lattice-Matched InAlAs/InGaAs HEMTs", Proceedings of 12th International Conference on Indium Phosphide and Related Materials, pp. 87-90 (2000) Akira Endoh et al., "Fabrication Technology and Device Performance of Sub-50-nm-Gate InP-Based HEMTs", Proceedings of 13th International Conference on Indium Phosphide and Related Materials, pp. 448-451 (2001)

しかしながら、上述の方法により形成したゲート電極は、特に高周波特性向上のために微細化すると、下地に接する面積が小さくなって構造的な強度が低下してしまう。このため、リフトオフ時や後工程の処理の際に倒れてしまい、製造歩留まりが低下することがあった。

ＩｎＰ系トランジスタにおいては、シリコン酸化膜をマスクにしてＩｎＧａＡｓキャップ層をウェットエッチングしてゲートリセスを形成した後、このシリコン酸化膜によってゲート電極を補強する技術が知られている。

しかしながら、ＧａＮ系トランジスタでは、ＧａＮをウェットエッチングすることが非常に困難で、また、ドライエッチングではシリコン酸化膜に対して十分なエッチング選択比が得られないため、ＩｎＰ系トランジスタと同様の製造プロセスを適用できなかった。

本発明の目的は、窒化物系化合物半導体を用いたトランジスタの製造歩留まりを向上しうる半導体装置の製造方法を提供することにある。

実施形態の一観点によれば、半導体基板上に、電子走行層を形成する工程と、前記電子走行層上に、ＡｌＧａＮ又はＩｎＡｌＮよりなる電子供給層を形成する工程と、前記電子供給層上に、ＧａＮよりなる第１の保護層を形成する工程と、前記第１の保護層上に、ＩｎＡｌＮよりなる第２の保護層を形成する工程と、前記第２の保護層に、前記第１の保護層に達する第１の開口部を形成する工程と、前記第１の開口部が形成された前記第２の保護層をマスクとして、前記第１の保護層を等方的にエッチングし、前記第１の保護層に、前記電子供給層に達し、前記第１の開口部よりも開口径の大きい第２の開口部を形成する工程と、前記第１の開口部及び前記第２の開口部を介して前記電子供給層に接続され、前記第２の保護層上に延在するゲート電極を形成する工程とを有し、前記第１の開口部を形成する工程では、塩素系ガスを含むエッチングガスを用いて、前記第２の保護層をドライエッチングし、前記第２の開口部を形成する工程では、塩素系ガスと弗素系ガスとを含むエッチングガスを用いて、前記第１の保護層をドライエッチングすることを特徴とする半導体装置の製造方法が提供される。

開示の半導体装置の製造方法によれば、ゲート電極の構造的な強度を高めることができ、製造歩留まりを向上することができる。

図１は、第１実施形態による半導体装置の構造を示す概略断面図である。図２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。図８は、第２実施形態による半導体装置の構造を示す概略断面図である。図９は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。図１０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。図１１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。図１２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。図１３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。図１４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図７を用いて説明する。

図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図７は、本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。

ＳｉＣ基板１０上には、ｉ−ＧａＮ電子走行層１２、ｉ−ＡｌＧａＮスペーサ層１４、ｎ−ＡｌＧａＮ電子供給層１６、ｎ−ＧａＮ第１保護層２２及びｎ−ＩｎＡｌＮ第２保護層２４が形成されている。ｎ−ＡｌＧａＮ電子供給層１６上には、ソース電極３４及びドレイン電極３６が形成されている。ソース電極３４とドレイン電極３６との間の領域のｎ−ＩｎＡｌＮ第２保護層２４には、開口部４２が設けられている。ｎ−ＧａＮ第１保護層２２には、開口部４２に接続され、開口部４２よりも開口径の大きい開口部４４が設けられている。開口部４４の周囲には、ｎ−ＩｎＡｌＮ第２保護層２４が庇状に張り出している。開口部４２，４４内には、ｎ−ＩｎＡｌＮ第２保護層２４下に空洞５２が残存するように、ｎ−ＩｎＡｌＮ第２保護層２４上に延在するゲート電極５４が形成されている。

このように、本実施形態による半導体装置は、ｎ−ＧａＮ第１保護層２２上に、ｎ−ＩｎＡｌＮ第２保護層２４を有している。ＩｎＡｌＮは、ＧａＮに対してエッチング選択性を有する材料である。ここで、ｎ−ＩｎＡｌＮ第２保護層２４を形成するＩｎＡｌＮは、Ｉｎ_ｘＡｌ_１−ｘＮとして、Ｉｎ組成ｘを、０≦ｘ≦１の範囲とすることができる。すなわち、ｎ−ＩｎＡｌＮ第２保護層２４は、ＩｎＡｌＮ（０＜ｘ＜１）としてもよいし、ＡｌＮ（ｘ＝０）としてもよいし、ＩｎＮ（ｘ＝１）としてもよい。なお、ｎ−ＩｎＡｌＮ第２保護層２４をＡｌＮにより形成することには、２次元電子ガスを増大してオン抵抗を低減する効果がある。

ｎ−ＧａＮ第１保護層２２を形成するＧａＮに対してエッチング選択性を有するＩｎＡｌＮによりｎ−ＩｎＡｌＮ第２保護層２４を形成することは、後述する製造方法にて詳細に説明するように、いわゆるゲートリセス構造を形成するうえで有用である。

また、ｎ−ＩｎＡｌＮ第２保護層２４に形成する開口部４２の幅を開口部４４の幅よりも狭くすることで、ｎ−ＧａＮ第１保護層２２にゲートリセスを形成しつつ、ｎ−ＩｎＡｌＮ第２保護層２４によってゲート電極５４を支持することができる。これにより、ゲート電極５４を構造的に補強することができ、ゲート電極５４の倒れを防止することができる。

次に、本実施形態による半導体装置の製造方法について図２乃至図７を用いて説明する。

まず、ＳｉＣ基板１０上に、例えばＭＯＣＶＤ法によりｉ−ＧａＮ層をエピタキシャル成長し、ｉ−ＧａＮ電子走行層１２を形成する。なお、ｉ−ＧａＮ電子走行層１２の下地となる基板は、ｉ−ＧａＮ電子走行層１２を含む化合物半導体積層構造をエピタキシャル成長しうる基板であればよく、ＳｉＣ基板１０のほか、サファイヤ基板やシリコン基板等の他の基板を用いてもよい。

次いで、ｉ−ＧａＮ電子走行層１２上に、例えばＭＯＣＶＤ法によりｉ−ＡｌＧａＮ層をエピタキシャル成長し、ｉ−ＡｌＧａＮスペーサ層１４を形成する。

次いで、ｉ−ＡｌＧａＮスペーサ層１４上に、例えばＭＯＣＶＤ法によりｎ−ＡｌＧａＮ層をエピタキシャル成長し、ｎ−ＡｌＧａＮ電子供給層１６を形成する。

次いで、ｎ−ＡｌＧａＮ電子供給層１６上に、例えばＭＯＣＶＤ法によりｎ−ＧａＮ層をエピタキシャル成長し、ｎ−ＧａＮ第１保護層２２を形成する。

次いで、ｎ−ＧａＮ第１保護層２２上に、例えばＭＯＣＶＤ法によりｎ−ＩｎＡｌＮ層をエピタキシャル成長し、ｎ−ＩｎＡｌＮ第２保護層２４を形成する（図２（ａ））。

次いで、ｎ−ＩｎＡｌＮ第２保護層２４上に、フォトリソグラフィ技術を用いて、ソース領域及びドレイン領域となる領域に開口部２８を有するレジスト膜２６を形成する（図２（ｂ））。

次いで、レジスト膜２６をマスクとして、ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＧａＮ第１保護層２２をエッチングする。これにより、ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＧａＮ第１保護層２２に、ｎ−ＡｌＧａＮ電子供給層１６に達する開口部３０を形成する（図３（ａ））。ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＧａＮ第１保護層２２のエッチングには、例えば、ＢＣｌ_３（三塩化硼素）ガス、Ｃｌ_２（塩素）ガス等を用いたドライエッチングを適用することができる。

次いで、全面に、例えば蒸着法により、Ｔａ膜とＡｌ膜とを堆積し、Ａｌ膜／Ｔａ膜の積層膜よりなる導電膜３２を形成し、開口部３０内に導電膜３２を埋め込む（図３（ｂ））。

次いで、不要部分の導電膜３２をレジスト膜２６とともにリフトオフし、開口部３０内のｎ−ＡｌＧａＮ電子供給層１６上に導電膜３２よりなるソース電極３４及びドレイン電極３６形成する（図４（ａ））。

なお、導電膜３２のリフトオフに用いるレジスト膜は、レジスト膜２６を剥離した後に改めて形成したレジスト膜２６とは別のレジスト膜であってもよい。また、ソース電極３４及びドレイン電極３６は、必ずしもｎ−ＡｌＧａＮ電子供給層１６上に形成する必要はなく、ｎ−ＧａＮ第１保護層２２上に形成してもよいし、ｎ−ＩｎＡｌＮ第２保護層２４上に形成してもよい。

次いで、４００℃〜１０００℃の温度範囲、例えば５５０℃で熱処理を行い、ソース電極３４及びドレイン電極３６をｎ−ＡｌＧａＮ電子供給層１６に対してオーミック接触させる。

次いで、電子線描画技術を用いて、ゲート電極のコンタクト領域となる領域に開口部４０を有するレジスト膜３８を形成する（図４（ｂ））。

次いで、レジスト膜３８をマスクとして、ｎ−ＩｎＡｌＮ第２保護層２４をエッチングする。これにより、ｎ−ＩｎＡｌＮ第２保護層２４に、ｎ−ＧａＮ第１保護層２２に達する開口部４２を形成する（図５（ａ））。

ｎ−ＩｎＡｌＮ第２保護層２４のエッチングには、塩素系ガスを用いたドライエッチングを適用することができる。例えば、エッチングガスにＢＣｌ_３ガス用い、ＲＦパワーを２０Ｗ、エッチング圧力を２Ｐａとすることで、１．８ｎｍ／ｍｉｎ程度の低速でｎ−ＩｎＡｌＮ第２保護層２４をエッチングすることが可能であり、制御性を向上することができる。

ｎ−ＩｎＡｌＮ第２保護層２４の組成がＡｌＮの場合、エッチングガスには、ＩｎＡｌＮの場合と同様のＢＣｌ_３ガスを用いてもよいが、Ｃｌ_２ガスにＳＦ_６（六弗化硫黄）ガスなどの弗素系ガスを混合した混合ガスを用いてもよい。エッチングガスにＣｌ_２ガス及びＳＦ_６ガスを用い、ＲＦパワーを２０Ｗ、エッチング圧力を２Ｐａとすることで、１．５ｎｍ／ｍｉｎ程度の低速でＡｌＮよりなる第２保護層２４をエッチングすることができる。

次いで、レジスト膜３８マスクとして、ｎ−ＧａＮ第１保護層２２を、ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＡｌＧａＮ電子供給層１６に対して選択的にエッチングする。これにより、ｎ−ＧａＮ第１保護層２２に、ｎ−ＡｌＧａＮ電子供給層１６に達する開口部４４を形成する（図５（ｂ））。

ｎ−ＧａＮ第１保護層２２のエッチングには、塩素系ガスと弗素系ガスとの混合ガスを用いたドライエッチングを適用することができる。塩素系ガスとしては、塩素（Ｃｌ_２）、四塩化ケイ素（ＳｉＣｌ_４）等を適用可能であり、弗素系ガスとしては、六弗化硫黄（ＳＦ_６）、四弗化炭素（ＣＦ_４）、トリフルオロメタン（ＣＨＦ_３）等を適用可能である。

例えば、エッチングガスに塩素（Ｃｌ_２）と六弗化硫黄（ＳＦ_６）との混合ガスを用い、ＲＦパワーを２０Ｗ、エッチング圧力を５Ｐａ〜１０Ｐａ程度とすることで、１．０ｎｍ／ｍｉｎ程度の低速且つ等方的なエッチングが可能である。エッチング圧力を５Ｐａとした実験例では、ＧａＮのエッチングレートが０．６ｎｍ／ｍｉｎであったのに対し、ＩｎＡｌＮのエッチングレートはほぼゼロであった。ＩｎＡｌＮでは、２０分間エッチングしても微分干渉及びＡＦＭで段差を測定することができなかった。このことから、上記条件によれば、ＩｎＡｌＮに対して極めて高い選択比でＧａＮをエッチングできることが判る。

また、Ｃｌ_２のガス流量を２０ｓｃｃｍ、ＳＦ_６のガス流量を１０ｓｃｃｍ、ＲＦパワーを２０Ｗ、圧力を２Ｐａとした場合について、ＧａＮとＡｌＧａＮとのエッチングレートを比較したところ、以下のような結果が得られた。すなわち、ＧａＮのエッチングレートが１．８２ｎｍ／ｍｉｎであったのに対して、Ａｌ_０．１ＧａＮでは１．５１ｎｍ／ｍｉｎ（選択比１．２）、Ａｌ_０．２ＧａＮでは１．０４ｎｍ／ｍｉｎ（選択比１．７）、Ａｌ_０．３ＧａＮでは０．７５ｎｍ／ｍｉｎ（選択比２．４）であった。このように、上記条件によれば、ＧａＮをＡｌＧａＮに対しても選択的にエッチングすることも可能である。

なお、同じエッチング条件でＳｉＯ_２に対するＧａＮのエッチング選択比を確認したところ、約１であった。すなわち、ＧａＮは、ＳｉＯ_２に対して選択的にエッチングすることはできない。

上述のエッチング条件を用いたｎ−ＧａＮ第１保護層２２のエッチングは等方的に進行するため、開口部４４の開口幅は、開口部４２の開口幅よりも広くなる。これにより、ｎ−ＩｎＡｌＮ第２保護層２４が開口部４４の周囲に庇状に張り出した形状となる。

次いで、例えばアッシングにより、レジスト膜３８を除去する（図６（ａ））。

次いで、フォトリソグラフィ技術を用いて、ゲート電極５４の形成領域に開口部４８を有するレジスト膜４６を形成する（図６（ｂ））。

次いで、全面に、例えば蒸着法により、Ｎｉ膜とＡｕ膜とを堆積し、Ａｕ／Ｎｉ膜の積層膜よりなる導電膜５０を形成し、開口部４２，４４，４８内に導電膜５０を埋め込む。この際、開口部４４の開口幅は開口部４２の開口幅よりも広く、開口部４４の周囲にはｎ−ＩｎＡｌＮ第２保護層２４が庇状に張り出しているため、ｎ−ＩｎＡｌＮ第２保護層２４下の開口部４４には空洞５２が残存する（図７（ａ））。

次いで、不要部分の導電膜５０をレジスト膜４６とともにリフトオフし、開口部４４内においてｎ−ＡｌＧａＮ電子供給層１６に接し、ｎ−ＩｎＡｌＮ第２保護層２４上に延在するゲート電極５４を形成する（図７（ｂ））。

ゲート電極５４は、ｎ−ＩｎＡｌＮ第２保護層２４に形成された開口部４２の内壁に接して形成されるため、ｎ−ＩｎＡｌＮ第２保護層２４によって支持される。これにより、ゲート電極５４を構造的に補強することができ、リフトオフ時や後工程においてゲート電極５４が倒れるのを防止することができる。

このように、本実施形態によれば、ｎ−ＧａＮ第１保護層２２上にｎ−ＩｎＡｌＮ第２保護層２４を形成するので、ｎ−ＩｎＡｌＮ第２保護層２４をマスクとしてｎ−ＧａＮ第１保護層２２のリセスエッチングを行うことができる。

また、ｎ−ＧａＮ第１保護層２２のリセスエッチングに、塩素系ガスと弗素系ガスとの混合ガスを用いたドライエッチングを適用することで、ｎ−ＩｎＡｌＮ第２保護層２４に対して選択的且つ等方的に、ｎ−ＧａＮ第１保護層２２をエッチングすることができる。これにより、ｎ−ＧａＮ第１保護層２２の開口部４４の開口径をｎ−ＩｎＡｌＮ第２保護層２４の開口部４２の開口径よりも容易に大きくすることができる。

また、開口部４４の内壁に接してゲート電極５４を形成することにより、ゲート電極５４を構造的に補強することができる。これにより、ゲート電極５４の倒れを防止することができ、製造歩留まりを向上することができる。

［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図８乃至図１４を用いて説明する。図１乃至図７に示す第１実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。

図８は、本実施形態による半導体装置の構造を示す概略断面図である。図９乃至図１４は、本実施形態による半導体装置の製造方法を示す工程断面図である。

本実施形態による半導体装置は、スペーサ層及び電子供給層の構成材料が異なるほかは、第１実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置は、図８に示すように、ｉ−ＡｌＧａＮスペーサ層１４の代わりにｉ−ＡｌＮスペーサ層１８を有し、ｎ−ＡｌＧａＮ電子供給層１６の代わりにｎ−ＩｎＡｌＮ電子供給層２０を有している。

ｎ−ＩｎＡｌＮ電子供給層２０を形成するＩｎＡｌＮは、ｎ−ＩｎＡｌＮ第２保護層２４を形成するＩｎＡｌＮの場合と同様、Ｉｎ_ｘＡｌ_１−ｘＮとして、Ｉｎ組成ｘを、０≦ｘ＜１の範囲とすることができる。すなわち、ｎ−ＩｎＡｌＮ電子供給層２０は、ＩｎＡｌＮ（０＜ｘ＜１）としてもよいし、ＡｌＮ（ｘ＝０）としてもよいし、ＩｎＮ（ｘ＝１）としてもよい。

ＩｎＡｌＮによりｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＩｎＡｌＮ電子供給層２０を形成することは、後述する製造方法にて詳細に説明するように、いわゆるゲートリセス構造を形成するうえで有用である。

次に、本実施形態による半導体装置の製造方法について図９乃至図１４を用いて説明する。

まず、ＳｉＣ基板１０上に、例えばＭＯＣＶＤ法によりｉ−ＧａＮ層をエピタキシャル成長し、ｉ−ＧａＮ電子走行層１２を形成する。

次いで、ｉ−ＧａＮ電子走行層１２上に、例えばＭＯＣＶＤ法によりｉ−ＡｌＮ層をエピタキシャル成長し、ｉ−ＡｌＮスペーサ層１８を形成する。

次いで、ｉ−ＡｌＮスペーサ層１８上に、例えばＭＯＣＶＤ法によりｎ−ＩｎＡｌＮ層をエピタキシャル成長し、ｎ−ＩｎＡｌＮ電子供給層２０を形成する。

次いで、ｎ−ＩｎＡｌＮ電子供給層２０上に、例えばＭＯＣＶＤ法によりｎ−ＧａＮ層をエピタキシャル成長し、ｎ−ＧａＮ第１保護層２２を形成する。

次いで、ｎ−ＧａＮ第１保護層２２上に、例えばＭＯＣＶＤ法によりｎ−ＩｎＡｌＮ層をエピタキシャル成長し、ｎ−ＩｎＡｌＮ第２保護層２４を形成する（図９（ａ））。

次いで、ｎ−ＩｎＡｌＮ第２保護層２４上に、フォトリソグラフィ技術を用いて、ソース領域及びドレイン領域となる領域に開口部２８を有するレジスト膜２６を形成する（図９（ｂ））。

次いで、レジスト膜２６をマスクとして、ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＧａＮ第１保護層２２をエッチングする。これにより、ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＧａＮ第１保護層２２に、ｎ−ＩｎＡｌＮ電子供給層２０に達する開口部３０を形成する（図１０（ａ））。

次いで、全面に、例えば蒸着法により、Ｔａ膜とＡｌ膜とを堆積し、Ａｌ膜／Ｔａ膜の積層膜よりなる導電膜３２を形成し、開口部３０内に導電膜３２を埋め込む（図１０（ｂ））。

次いで、不要部分の導電膜３２をレジスト膜２６とともにリフトオフし、開口部３０内のｎ−ＩｎＡｌＮ電子供給層２０上に導電膜３２よりなるソース電極３４及びドレイン電極３６形成する（図１１（ａ））。

なお、導電膜３２のリフトオフに用いるレジスト膜は、レジスト膜２６を剥離した後に改めて形成したレジスト膜２６とは別のレジスト膜であってもよい。また、ソース電極３４及びドレイン電極３６は、必ずしもｎ−ＩｎＡｌＮ電子供給層２０上に形成する必要はなく、ｎ−ＧａＮ第１保護層２２上に形成してもよいし、ｎ−ＩｎＡｌＮ第２保護層２４上に形成してもよい。

次いで、４００℃〜１０００℃の温度範囲、例えば５５０℃で熱処理を行い、ソース電極３４及びドレイン電極３６をｎ−ＩｎＡｌＮ電子供給層２０に対してオーミック接触させる。

次いで、電子線描画技術を用いて、ゲート電極のコンタクト領域となる領域に開口部４０を有するレジスト膜３８を形成する（図１１（ｂ））。

次いで、レジスト膜３８をマスクとして、ｎ−ＩｎＡｌＮ第２保護層２４をエッチングする。これにより、ｎ−ＩｎＡｌＮ第２保護層２４に、ｎ−ＧａＮ第１保護層２２に達する開口部４２を形成する（図１２（ａ））。ｎ−ＩｎＡｌＮ第２保護層２４のエッチング条件は、第１実施形態の場合と同様である。

次いで、レジスト膜３８マスクとして、ｎ−ＧａＮ第１保護層２２を、ｎ−ＩｎＡｌＮ第２保護層２４及びｎ−ＩｎＡｌＮ電子供給層２０に対して選択的にエッチングする。これにより、ｎ−ＧａＮ第１保護層２２に、ｎ−ＩｎＡｌＮ電子供給層２０に達する開口部４４を形成する（図１２（ｂ））。ｎ−ＧａＮ第１保護層２２のエッチング条件は、第１実施形態の場合と同様である。

本実施形態による半導体装置では、ｎ−ＧａＮ第１保護層２２の下地の電子供給層２０が、ＧａＮに対して大きなエッチング選択比が得られるＩｎＡｌＮにより形成しているため、電子供給層２０に与えるエッチングダメージを大幅に抑制することができる。

上述のエッチング条件を用いたｎ−ＧａＮ第１保護層２２のエッチングは、等方的に進行するため、開口部４４の開口幅は、開口部４２の開口幅よりも広くなる。これにより、ｎ−ＩｎＡｌＮ第２保護層２４が開口部４４の周囲に庇状に張り出した形状となる。

次いで、例えばアッシングにより、レジスト膜３８を除去する（図１３（ａ））。

次いで、フォトリソグラフィ技術を用いて、ゲート電極５４の形成領域に開口部４８を有するレジスト膜４６を形成する（図１３（ｂ））。

次いで、全面に、例えば蒸着法により、Ｎｉ膜とＡｕ膜とを堆積し、Ａｕ／Ｎｉ膜の積層膜よりなる導電膜５０を形成し、開口部４２，４４，４８内に導電膜５０を埋め込む。この際、開口部４４の開口幅は開口部４２の開口幅よりも広く、開口部４４の周囲にはｎ−ＩｎＡｌＮ第２保護層２４が庇状に張り出しているため、ｎ−ＩｎＡｌＮ第２保護層２４下の開口部４４には空洞５２が残存する（図１４（ａ））。

次いで、不要部分の導電膜５０をレジスト膜４６とともにリフトオフし、開口部４４内においてｎ−ＩｎＡｌＮ電子供給層２０に接し、ｎ−ＩｎＡｌＮ第２保護層２４上に延在するゲート電極５４を形成する（図１４（ｂ））。

また、電子供給層２０をＩｎＡｌＮにより形成することにより、ｎ−ＧａＮ第１保護層２２のリセスエッチングを電子供給層２０に対しても高いエッチング選択比をもって実行することができる。これにより、電子供給層２０に導入されるダメージを低減することができる。

また、開口部４２の内壁に接してゲート電極５４を形成することにより、ゲート電極５４を構造的に補強することができる。これにより、ゲート電極５４の倒れを防止することができ、製造歩留まりを向上することができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

例えば、上記実施形態では、電子をキャリアとするトランジスタを例にして説明したが、正孔をキャリアとするトランジスタにおいても同様に適用することができる。この場合、ｎ型の各半導体層の導電型をｐ型とすればよい。

また、上記第１実施形態では、スペーサ層１４をｉ−ＡｌＧａＮにより形成したが、ｉ−ＡｌＮにより形成してもよい。

また、上記第２実施形態では、スペーサ層１８をｉ−ＡｌＮにより形成したが、ｉ−ＡｌＧａＮにより形成してもよい。

１０…ＳｉＣ基板
１２…ｉ−ＧａＮ電子走行層
１４…ｉ−ＡｌＧａＮスペーサ層
１６…ｎ−ＡｌＧａＮ電子供給層
１８…ｉ−ＡｌＮスペーサ層
２０…ｎ−ＩｎＡｌＮ電子供給層
２２…ｎ−ＧａＮ第１保護層
２４…ｎ−ＩｎＡｌＮ第２保護層２４
２６，３８，４６…レジスト膜
２８，３０，４０，４２，４４，４８…開口部
３２，５０…導電膜
３４…ソース電極
３６…ドレイン電極
５２…空洞
５４…ゲート電極

Claims

半導体基板上に、電子走行層を形成する工程と、
前記電子走行層上に、ＡｌＧａＮ又はＩｎＡｌＮよりなる電子供給層を形成する工程と、
前記電子供給層上に、ＧａＮよりなる第１の保護層を形成する工程と、
前記第１の保護層上に、ＩｎＡｌＮよりなる第２の保護層を形成する工程と、
前記第２の保護層に、前記第１の保護層に達する第１の開口部を形成する工程と、
前記第１の開口部が形成された前記第２の保護層をマスクとして、前記第１の保護層を等方的にエッチングし、前記第１の保護層に、前記電子供給層に達し、前記第１の開口部よりも開口径の大きい第２の開口部を形成する工程と、
前記第１の開口部及び前記第２の開口部を介して前記電子供給層に接続され、前記第２の保護層上に延在するゲート電極を形成する工程とを有し、
前記第１の開口部を形成する工程では、塩素系ガスを含むエッチングガスを用いて、前記第２の保護層をドライエッチングし、
前記第２の開口部を形成する工程では、塩素系ガスと弗素系ガスとを含むエッチングガスを用いて、前記第１の保護層をドライエッチングする
ことを特徴とする半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記第２の開口部を形成する工程において、前記塩素系ガスは、塩素ガスであり、前記弗素系ガスは、六弗化硫黄ガスである
ことを特徴とする半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、
前記第１の開口部を形成する工程において、前記エッチングガスは、三塩化硼素ガスである
ことを特徴とする半導体装置の製造方法。