JP6156073B2 - 半導体スイッチング素子の保護回路および電力変換装置 - Google Patents

Description

本発明は、電圧駆動型スイッチング素子を用いた電力変換装置に係り、半導体スイッチング素子の保護回路および電力変換装置に関する。

電力変換装置の高圧化手段として、複数の半導体スイッチング素子（例えばＩＧＢＴ）を直列に接続した回路構成を適用する場合がある。スイッチング素子は、そのゲート端子へ入力するゲート指令のＯＮ／ＯＦＦによって、ＯＮ／ＯＦＦ状態となる。

直列に接続したスイッチング素子に同時にゲート指令をＯＦＦすると、ゲート指令タイミングの差異やテール電流期間でのスイッチング素子の破損に至る場合も考えられる。

特許文献１では、スイッチング素子のコレクタ端子とゲート端子間に抵抗とコンデンサで構成された保護回路を適用することで、直列接続したスイッチング素子のコレクタ−エミッタ間電圧を均等化する技術が提案されている。図３に特許文献１で提案されている回路構成を示す。

図３において、ＩＧＢＴモジュール１５は、ＩＧＢＴ１７とダイオード１８が逆並列に接続されており、コレクタ端子Ｃ、エミッタ端子Ｅ、ゲート端子Ｇ、制御用エミッタ端子Ｅ１を備え、ゲート抵抗２１を介して端子Ｇ−Ｅ１間に与えられるゲート電圧Ｖｇに基づいてＩＧＢＴ１７がオン・オフし、ＩＧＢＴモジュール１５のＣ−Ｅ端子間がオン状態或いはオフ状態となるスイッチング動作が行われる。なお、１９はＩＧＢＴモジュール１５のゲート容量、２０、２０ａはＩＧＢＴモジュール内部の配線に生じる浮遊インダクタンスを示している。

ＩＧＢＴ１７のコレクタ端子Ｃとゲート端子Ｇの間には、保護回路として抵抗２３およびコンデンサ２２が直列に接続されている。

また特許文献３、４では、アバランシェ特性を持つ素子とコンデンサを組み合わせた保護回路を適用する技術が提案されている。また特許文献５、６では、アバランシェ素子と抵抗、コンデンサを組み合わせた保護回路が提案されている。

図４に特許文献５で提案されている回路構成を示す。図４において、一端が直流電圧源＋Ｖに接続された誘導性負荷Ｌの他端には、電解効果トランジスタＴのドレインＤｒが接続されている。電界効果トランジスタＴのドレインＤｒ−ゲートＧ間には、図示極性のダイオードＤ、ダイオードＤと逆極性のアバランシェ素子ＺＤ３〜ＺＤ１０および抵抗Ｒｓが順次直列に接続されている。アバランシェ素子ＺＤ３にはコンデンサＣ１が並列に接続され、アバランシェ素子ＺＤ５の両端間には抵抗Ｒ３およびコンデンサＣ３が直列に接続され、アバランシェ素子ＺＤ７には抵抗Ｒ５およびコンデンサＣ５が並列に接続され、アバランシェ素子ＺＤ１０には抵抗Ｒ８が並列に接続されている。

一方、非特許文献１には、スイッチング素子のゲート−エミッタ間にツェナーダイオードを接続することで、スイッチング素子のゲート−エミッタ間の過電圧破壊から保護する技術が開示されている。図５に非特許文献１に開示されている回路構成を示す。

図５において、ＩＧＢＴ５０のコレクタ−ゲート間にはツェナーダイオード３１および図示極性のダイオードＤｓが直列に接続され、ゲート−エミッタ間には、ツェナーダイオード３２および３３が互いに逆極性に直列に接続されている。ＩＧＢＴ５０のゲート−エミッタ間には、さらに、ゲート抵抗Ｒ_Goffおよび駆動電圧源３４が直列に接続されている。Ｌｋはインダクタンスを示している。

図４および図５の回路を組み合わせることにより、図６に示すように、スイッチング素子のコレクタ−エミッタ間電圧の過電圧保護と、ゲート−エミッタ間電圧の過電圧保護の両方の機能を備えた回路を構成することができる。

図６において、５０はスイッチング素子としてのＩＧＢＴであり、電力変換装置内に複数個直列に接続されたもののうち１個のＩＧＢＴを示している。６０は、ゲート抵抗Ｒｇを介してＩＧＢＴ５０のゲートにゲート指令（ＯＮ／ＯＦＦ指令の電圧）を出力する駆動ＩＣである。

ＩＧＢＴ５０のコレクタ−ゲート間には、図示極性のアバランシェ素子（アバランシェ特性を有したアバランシェダイオード）Ｄ１〜Ｄ５と抵抗Ｒ４が順次直列に接続されている。アバランシェ素子Ｄ４にはコンデンサＣ１および抵抗Ｒ１が並列に接続され、アバランシェ素子Ｄ５にはコンデンサＣ２および抵抗Ｒ２が並列に接続されている。これらアバランシェ素子Ｄ１〜Ｄ５、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２，Ｒ４によってＶｃｅ過電圧保護回路４１を構成している。

ＩＧＢＴ５０のゲートおよび抵抗Ｒ４の共通接続点にはツェナーダイオードＺＤ１１のカソードが接続され、ツェナーダイオードＺＤ１１のアノードはツェナーダイオードＺＤ１２のアノード、カソードを介してＩＧＢＴ５０のエミッタに接続されている。これらツェナーダイオードＺＤ１１およびＺＤ１２によってＶｇｅ過電圧保護回路４２を構成している。

特許第３４６２０３２号公報 特許第３６３２３８５号公報 特許第３５９８９３３号公報 特開２０１０−１２４６４３号公報 ＤＥ１９６４０４３３Ａ１号公報 ＤＥ１９７４０５４０Ｃ１号公報

セミクロン社ＨＰ、技術情報、「ＩＧＢＴとＭＯＳＦＥＴパワーモジュール」３．６．３．２項「過電圧制限」Ｆｉｇ−３．６１（ａ）、インターネットＵＲＬ（http://www.semikron.com/skcompub/ja/application_manual_2000-193.htm）、２０１３年１０月２４日検索

図６の回路におけるＩＧＢＴ５０のターンオフ時の各部の電圧、電流波形の一例を図７に示す。図６、図７において、Ｉ１はＶｃｅ過電圧保護回路４１を通して流れる電流、Ｉ２はＩ１から分岐してＩＧＢＴのゲートに流れる電流、Ｉ３はＩ１から分岐してＶｇｅ過電圧保護回路４２を通して流れる電流を各々示している。

まず時刻ｔ１にて駆動ＩＣ６０からＯＦＦ指令の電圧が出力されると、ＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅ（Ｖｇｅ過電圧保護回路４２の電圧Ｖｄ２）が低下し、コレクタ−エミッタ間電圧Ｖｃｅが上昇する。そして時刻ｔ２にてアバランシェ素子Ｄ１〜Ｄ３の直列回路の印加電圧Ｖｄ１が、アバランシェ素子Ｄ１〜Ｄ３の耐電圧特性によって決まる閾値Ｖａｖａ１に到達すると、アバランシェ降伏によってアバランシェ素子Ｄ１〜Ｄ３、コンデンサＣ１，Ｃ２および抵抗Ｒ４を介して電流Ｉ１，Ｉ２が流れ、ＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅは再上昇する。これによってＩＧＢＴ５０のコレクタ−エミッタ間のインピーダンスが下がり、直列接続されている複数のＩＧＢＴのコレクタ−エミッタ間の電圧バランスが調整される。

Ｖｃｅ過電圧保護回路４１を流れる電流Ｉ１は、コンデンサＣ１又はＣ２の印加電圧（Ｖｃ１）が時刻ｔ２−ｔ３間の時刻で閾値以上となったときに、並列接続されているアバランシェ素子Ｄ４，Ｄ５を通して流れ、これによってＩＧＢＴ５０のコレクタ−エミッタ間電圧Ｖｃｅの上昇が抑制され過電圧保護される。

次にＩＧＢＴ５０のコレクタ−エミッタ間電圧Ｖｃｅおよびアバランシェ素子Ｄ１〜Ｄ３の印加電圧Ｖｄ１が低下して電流Ｉ１、Ｉ２が零となった時刻ｔ３から再び前記電圧ＶｃｅおよびＶｄ１が上昇する。

時刻ｔ４にて、アバランシェ素子Ｄ１〜Ｄ３の直列回路の印加電圧Ｖｄ１が、アバランシェ素子Ｄ１〜Ｄ３の耐電圧特性によって決まる閾値Ｖａｖａ１に再び到達すると、前記電流Ｉ１，Ｉ２が再び流れる。

ここで、図６の回路のツェナーダイオードＺＤ１１，ＺＤ１２に流れる電流Ｉ３は、ＺＤ１１，ＺＤ１２の特性上、ＺＤ１１とＺＤ１２の印加電圧Ｖｄ２が閾値Ｖ_ZD11以上になると流れてしまう電流である。また、Ｉ２＝Ｉ１−Ｉ３であるので、Ｉ３が流れるとＩ２はＩ１から減少する。さらにこのＩ３の値は、ツェナーダイオードＺＤ１１とＺＤ１２の特性ばらつきの影響も受ける。

直列接続されたＩＧＢＴのターンオフ時のコレクタ−エミッタ間電圧Ｖｃｅのバランス（均等化）を考えると、Ｉ２＝Ｉ１が理想である。しかし、上記のＺＤ１１とＺＤ１２の特性よりＩ３が流れることが、直列接続されたＩＧＢＴの各々の電流Ｉ２にばらつきをもたらす。それにより、電流Ｉ１とＩ３が流れている期間（主に期間Ｔ４）の各々のＩＧＢＴ５０のコレクタ−エミッタ間電圧Ｖｃｅに、ばらつきをもたらす。また、期間Ｔ４のコレクタ−エミッタ間電圧ピーク値Ｖｃｅｐｅａｋにもばらつきをもたらす。

上記Ｖｃｅのばらつきにより、以下の問題が生じる。

（１）直列接続されたＩＧＢＴのうちの一方のＩＧＢＴのＶｃｅｐｅａｋが許容電圧を超過して、ＩＧＢＴをＶｃｅ過電圧破壊させる危険が生じる。

（２）直列接続されたＩＧＢＴのスイッチング損失が高くなる期間なので、一方のＩＧＢＴのスイッチング損失増加による熱破壊を防止するために、期間Ｔ４におけるＶｃｅのばらつきの抑制が望ましい。

本発明は上記課題を解決するものであり、その目的は、半導体スイッチング素子のオフ時に、直列接続された各半導体スイッチング素子のコレクタ−エミッタ間電圧のばらつきを抑制し、半導体スイッチング素子を過電圧破壊させる危険と熱破壊させる危険を低減することができる半導体スイッチング素子の保護回路および電力変換装置を提供することにある。

上記課題を解決するための請求項１に記載の半導体スイッチング素子の保護回路は、直列接続された複数の半導体スイッチング素子各々に設けられた保護回路であって、前記半導体スイッチング素子のコレクタに第１のアバランシェ素子のカソードを接続し、前記第１のアバランシェ素子のアノードに第２のアバランシェ素子のカソードを接続し、前記第２のアバランシェ素子に第１のコンデンサおよび第１の抵抗を並列に接続し、前記第２のアバランシェ素子のアノードに第２の抵抗の一端を接続して構成した第１の保護回路と、第３のアバランシェ素子のカソードを前記第２の抵抗の他端に接続し、第３のアバランシェ素子のアノードを前記半導体スイッチング素子のエミッタに接続し、第３および第４の抵抗の直列体の一端を前記第２の抵抗および第３のアバランシェ素子の共通接続点に接続し、前記第３および第４の抵抗の直列体の他端と前記半導体スイッチング素子のゲートの間に、第１および第２のツェナーダイオードを互いに逆極性に直列接続して構成した第２の保護回路と、を備えたことを特徴としている。

また、請求項５に記載の電力変換装置は、請求項１〜４のいずれか１項に記載の半導体スイッチング素子の保護回路を備えたことを特徴としている。

上記構成によれば、半導体スイッチング素子のオフ時、コレクタ−エミッタ間電圧が上昇した場合、第１および第２のアバランシェ素子がアバランシェ降伏することによりコレクタ電流を第１の保護回路側に流すことができ、これによって半導体スイッチング素子の過電圧は保護される。第２の保護回路は、半導体スイッチング素子のゲート−エミッタ間電圧の過電圧を抑制しつつ、各半導体スイッチング素子のコレクタ−エミッタ間電圧のばらつきを抑制する。

また、請求項２に記載の半導体スイッチング素子の保護回路は、前記第２の保護回路の第３又は第４の抵抗には、第２のコンデンサが並列に接続されていることを特徴としている。

上記構成によれば、第３又は第４の抵抗と第２のコンデンサの並列接続により微分回路が構成されるため、半導体スイッチング素子のゲート−エミッタ間電圧の傾きが急峻となり、過渡的な応答性が改善され、これによって半導体スイッチング素子のスイッチング損失低減効果をもたらす。

また、請求項３に記載の半導体スイッチング素子の保護回路は、前記第１のアバランシェ素子は複数個直列に接続されていることを特徴としている。

また、請求項４に記載の半導体スイッチング素子の保護回路は、前記第２のアバランシェ素子、第１のコンデンサおよび第１の抵抗から成る並列回路は、複数個直列に接続されていることを特徴としている。

上記構成によれば、各アバランシェ素子の耐電圧特性と回路電圧に応じて最適な回路設計を行うことができる。

（１）請求項１〜５に記載の発明によれば、半導体スイッチング素子のオフ時に、直列接続された各半導体スイッチング素子のコレクタ−エミッタ間電圧のばらつきを抑制し、半導体スイッチング素子を過電圧破壊させる危険と熱破壊させる危険を低減することができる。
（２）請求項２に記載の発明によれば、半導体スイッチング素子のゲート−エミッタ間電圧の傾きが急峻となり、過渡的な応答性が改善され、これによって半導体スイッチング素子のスイッチング損失を低減させる効果が得られる。
（３）請求項３、４に記載の発明によれば、各アバランシェ素子の耐電圧特性と回路電圧に応じて最適な回路設計を行うことができる。

本発明の一実施形態例の回路図。 図１の回路の各部の電圧、電流波形図。 従来のスイッチング素子の保護回路の一例を示す回路図。 従来のスイッチング素子の保護回路の他の例を示す回路図。 従来のスイッチング素子の保護回路の他の例を示す回路図。 図４と図５の回路を組み合わせた過電圧保護回路の構成図。 図６の回路の各部の電圧、電流波形図。

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図１は本発明を、電力変換装置の直列接続された半導体スイッチング素子に適用した実施例を示し、図６と同一部分は同一符号をもって示している。

図１において、５０はスイッチング素子としてのＩＧＢＴであり、電力変換装置内に複数個直列に接続されたもののうち１個のＩＧＢＴを示している。尚、本実施形態例では、半導体スイッチング素子としてＩＧＢＴを用いているが、これに限らず他のスイッチング素子を用いてもよい。

６０は、ゲート抵抗Ｒｇを介してＩＧＢＴ５０のゲートにゲート指令（ＯＮ／ＯＦＦ指令の電圧Ｖｇｅ０）を出力する駆動ＩＣである。本実施形態例では、ＯＮ指令時にＶｇｅ０＝＋１５Ｖ、ＯＦＦ指令時にＶｇｅ０＝−１０Ｖを出力するものとする。

ＩＧＢＴ５０のコレクタ−エミッタ間には、カソードをコレクタ側としたアバランシェ素子（アバランシェ特性を有したアバランシェダイオード）Ｄ１〜Ｄ５と抵抗Ｒ４とカソードをコレクタ側としたアバランシェ素子Ｄ６とが順次直列に接続されている。アバランシェ素子Ｄ４にはコンデンサＣ１および抵抗Ｒ１が並列に接続され、アバランシェ素子Ｄ５にはコンデンサＣ２および抵抗Ｒ２が並列に接続されている。

前記アバランシェ素子Ｄ１〜Ｄ３（本発明の第１のアバランシェ素子）の直列数は各アバランシェ素子の耐電圧特性と回路電圧によって決まり、本実施形態例では３直列としているが、これに限らず１直列以上であればよい。

ＩＧＢＴ５０のターンオフ時には、アバランシェ素子Ｄ１〜Ｄ３の印加電圧Ｖｄ１が、Ｄ１，Ｄ２，Ｄ３の特性によって決まるアバランシェ電圧Ｖａｖａ１を超過したときに、コンデンサＣ１とＣ２に電流Ｉ１が流れて充電される。電流Ｉ１は通常、コンデンサＣ１とＣ２を通流するが、Ｃ１もしくはＣ２の印加電圧が閾値以上となったときに、Ｉ１は並列接続のアバランシェ素子Ｄ４もしくはＤ５に通流するため、ＩＧＢＴ５０のコレクタ−エミッタ電圧Ｖｃｅの上昇が抑制されてＶｃｅの過電圧が保護される。

また、抵抗Ｒ１と抵抗Ｒ２はコンデンサＣ１とＣ２に蓄積した電荷の放電用である。また、このコンデンサ（Ｃ１もしくはＣ２（本発明の第１のコンデンサ））とアバランシェ素子（Ｄ４もしくはＤ５（本発明の第２のアバランシェ素子））と抵抗（Ｒ１もしくはＲ２（本発明の第１の抵抗））の並列回路の直列数は、各部品の耐電圧特性と回路電圧によって定まる。本実施例では２直列としているが、これに限らず１直列以上あればよい。

これらアバランシェ素子Ｄ１〜Ｄ５、コンデンサＣ１，Ｃ２、抵抗Ｒ１，Ｒ２，Ｒ４によって本発明の第１の保護回路を構成している。

前記抵抗Ｒ４（本発明の第２の抵抗）およびアバランシェ素子Ｄ６（本発明の第３のアバランシェ素子）の共通接続点には抵抗Ｒ５（本発明の第３の抵抗）の一端が接続されている。

抵抗Ｒ５の他端は抵抗Ｒ６（本発明の第４の抵抗）の一端に接続され、抵抗Ｒ６にはコンデンサＣ３（本発明の第２のコンデンサ）が並列に接続されている。

抵抗Ｒ６の他端はツェナーダイオードＺＤ１（本発明の第１のツェナーダイオード）のアノード、カソードを介してツェナーダイオードＺＤ２（本発明の第２のツェナーダイオード）のカソードに接続され、ツェナーダイオードＺＤ２のアノードはＩＧＢＴ５０のゲートに接続されている。

これら抵抗Ｒ５，Ｒ６、コンデンサＣ３、ツェナーダイオードＺＤ１，ＺＤ２およびアバランシェ素子Ｄ６によって本発明の第２の保護回路を構成している。

ツェナーダイオードＺＤ１，ＺＤ２は、ＩＧＢＴ５０のターンオン時の駆動ＩＣ６０出力への逆流電流抑制用、および、抵抗Ｒ５，Ｒ６、コンデンサＣ３への印加電圧低減用に用いられている。この印加電圧の低減は、抵抗Ｒ５，Ｒ６、コンデンサＣ３の小型化の効果をもたらす。さらにツェナーダイオードＺＤ１，ＺＤ２は、アバランシェ素子Ｄ６とともにＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅの過電圧抑制機能も有している。

前記抵抗Ｒ４は、電流Ｉ１を抑制する機能を有し、抵抗Ｒ５，Ｒ６、コンデンサＣ３は、電流Ｉ２を抑制する機能を有している。

尚、抵抗Ｒ６とコンデンサＣ３を並列接続した微分回路を用いることにより、ＩＧＢＴ５０ゲート−エミッタ電圧Ｖｇｅの傾きを急峻にして過渡的な応答性を改善する。このことは、スイッチング損失低減の効果をもたらす。

図１の回路におけるＩＧＢＴ５０のターンオフ時の各部の電圧、電流波形の一例を図２に示す。図１、図２において、Ｉ１はアバランシェ素子Ｄ１〜Ｄ５、コンデンサＣ１，Ｃ２および抵抗Ｒ４を通して流れる電流、Ｉ２はＩ１から分岐して抵抗Ｒ５，Ｒ６、コンデンサＣ３およびツェナーダイオードＺＤ１，ＺＤ２を通してＩＧＢＴ５０のゲートに流れる電流、Ｉ３はＩ１から分岐してアバランシェ素子Ｄ６を通して流れる電流を各々示している。

次に、図２の各期間Ｔ１〜Ｔ４の動作を以下に説明する。

＜期間Ｔ１＞
まず時刻ｔ１において駆動ＩＣ６０の出力信号がＯＦＦ指令となりＶｇｅ０＝−１０Ｖを出力することによって、ＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅが下がりＩＧＢＴ５０がＯＦＦし、コレクタ−エミッタ間電圧Ｖｃｅがある傾きを持って上昇する。Ｖｃｅの上昇にともない、アバランシェ素子Ｄ１，Ｄ２，Ｄ３の直列回路の印加電圧Ｖｄ１も上昇する。

＜期間Ｔ２＞
時刻ｔ２において、Ｖｄ１がアバランシェ素子Ｄ１，Ｄ２，Ｄ３の特性によって決まるアバランシェ電圧Ｖａｖａ１に到達すると、アバランシェ降伏によってアバランシェ素子Ｄ１〜Ｄ３、コンデンサＣ１，Ｃ２および抵抗Ｒ４を介して電流Ｉ１が流れ、該電流Ｉ１はコンデンサＣ１又はＣ２の印加電圧（Ｖｃ１）が時刻ｔ２−ｔ３間の時刻で閾値以上となったときに、並列接続されているアバランシェ素子Ｄ４，Ｄ５を通して流れ、これによってＩＧＢＴ５０のコレクタ−エミッタ間電圧Ｖｃｅの上昇が抑制され過電圧保護される。

ＩＧＢＴ５０のゲートに流れる電流Ｉ２は、（抵抗Ｒ５の印加電圧＋抵抗Ｒ６の印加電圧＋ツェナーダイオードＺＤ１の印加電圧＋ツェナーダイオードＺＤ２の印加電圧）がアバランシェ素子Ｄ６の印加電圧Ｖｄ２にバランスするように流れる。これにより、ＩＧＢＴ５０のゲート電圧Ｖｇｅは再度上昇する。

印加電圧Ｖｄ２が、アバランシェ素子Ｄ６の特性によって定まるアバランシェ電圧Ｖａｖａ２に到達すると、アバランシェ素子Ｄ６に電流Ｉ３が流れ、電流Ｉ２の上昇は抑制されて、やがてＩ２は減少していく。ＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅが所定の電圧まで上昇すると、Ｖｄ２とＶｇｅとの電位差の関係で、Ｉ２＝０、およびＩ１＝０となる。Ｉ１＝０となることにより、Ｉ３＝０となる（時刻ｔ３）。

＜期間Ｔ３＞
前記期間Ｔ２の動作により上昇したＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅは、Ｖｇｅ０＝−１０Ｖを出力している駆動ＩＣ６０の放電動作により時刻ｔ３から徐々に下がる。一方、ターンオフ中のＩＧＢＴ５０のコレクタ−エミッタ間電圧Ｖｃｅは、Ｖｇｅが低下していくことによって上昇していく。それにともない、アバランシェ素子Ｄ１〜Ｄ３の印加電圧Ｖｄ１も上昇する。

＜期間Ｔ４＞
時刻ｔ４において、印加電圧Ｖｄ１が再びアバランシェ電圧Ｖａｖａ１に到達すると、再び電流Ｉ１が流れる。この時の電流Ｉ１の大きさは、期間Ｔ２の時よりも小さいため、アバランシェ素子Ｄ６の印加電圧Ｖｄ２はＤ６のアバランシェ電圧Ｖａｖａ２に到達せず、アバランシェ素子Ｄ６に電流は流れず、Ｉ３＝０である。

したがって、Ｉ２＝Ｉ１の電流が流れて、ＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇｅが上昇する。ＩＧＢＴ５０のゲート−エミッタ間電圧Ｖｇの上昇により、ＩＧＢＴ５０のコレクタ−エミッタ間のインピーダンスが下がり、直列接続されたＩＧＢＴのコレクタ−エミッタ間の電圧バランスが調整される。さらにこの調整により、期間Ｔ４における直列ＩＧＢＴ間において、コレクタ−エミッタ間電圧ピーク値Ｖｃｅｐｅａｋのばらつきが抑制される。

このように本発明方式では、期間Ｔ４には電流Ｉ３が流れない。したがって、直列接続されたＩＧＢＴの各々の電流Ｉ２は、電流Ｉ３の影響を受けない。よって期間Ｔ４で電流Ｉ３が流れる図６の従来回路と比べて、電流Ｉ２のばらつきは抑制されて、図１の期間Ｔ４における直列接続された各々のＩＧＢＴのコレクタ−エミッタ電圧Ｖｃｅのばらつきを、より抑制できる効果をもつ。

このように、本実施形態例によれば、直列接続されたＩＧＢＴなどのスイッチング素子のターンオフ時において、ゲート−エミッタ間電圧Ｖｇｅの過電圧を抑制しつつ、各々のスイッチング素子のコレクタ−エミッタ間電圧Ｖｃｅのばらつきを抑制できる。これによって、
（１）スイッチング素子をＶｃｅ過電圧破壊させる危険を低減できる。

（２）直列スイッチング素子のスイッチング損失の不均等を抑制し、スイッチング素子の熱破壊の危険を低減できる。

５０…ＩＧＢＴ
６０…駆動ＩＣ
Ｃ１〜Ｃ３…コンデンサ
Ｄ１〜Ｄ６…アバランシェ素子
Ｒ１，Ｒ２，Ｒ４〜Ｒ６…抵抗
Ｒｇ…ゲート抵抗
ＺＤ１，ＺＤ２…ツェナーダイオード

Claims (5)

1. 直列接続された複数の半導体スイッチング素子各々に設けられた保護回路であって、
   前記半導体スイッチング素子のコレクタに第１のアバランシェ素子のカソードを接続し、前記第１のアバランシェ素子のアノードに第２のアバランシェ素子のカソードを接続し、前記第２のアバランシェ素子に第１のコンデンサおよび第１の抵抗を並列に接続し、前記第２のアバランシェ素子のアノードに第２の抵抗の一端を接続して構成した第１の保護回路と、
   第３のアバランシェ素子のカソードを前記第２の抵抗の他端に接続し、第３のアバランシェ素子のアノードを前記半導体スイッチング素子のエミッタに接続し、第３および第４の抵抗の直列体の一端を前記第２の抵抗および第３のアバランシェ素子の共通接続点に接続し、前記第３および第４の抵抗の直列体の他端と前記半導体スイッチング素子のゲートの間に、第１および第２のツェナーダイオードを互いに逆極性に直列接続して構成した第２の保護回路と、
   を備えたことを特徴とする半導体スイッチング素子の保護回路。
2. 前記第２の保護回路の第３又は第４の抵抗には、第２のコンデンサが並列に接続されていることを特徴とする請求項１に記載の半導体スイッチング素子の保護回路。
3. 前記第１のアバランシェ素子は複数個直列に接続されていることを特徴とする請求項１又は２に記載の半導体スイッチング素子の保護回路。
4. 前記第２のアバランシェ素子、第１のコンデンサおよび第１の抵抗から成る並列回路は、複数個直列に接続されていることを特徴とする請求項１又は２又は３に記載の半導体スイッチング素子の保護回路。
5. 請求項１〜４のいずれか１項に記載の半導体スイッチング素子の保護回路を備えたことを特徴とする電力変換装置。

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