CN105590647B - 非易失静态随机存取存储器电路 - Google Patents

Abstract

本发明提供一种非易失静态随机存取存储器电路，其包括第一与第二开关以及栓锁电路。第一开关具有耦接第一位线的第一端且具有第二端。第二开关具有耦接第二位线的第一端且具有第二端。栓锁电路耦接第一开关的第二端以及第二开关的第二端，且具有第一非易失存储元件。当非易失静态随机存取存储器电路处于写入模式时，在第一位线上的第一数据写入至栓锁电路，且第一非易失存储单元具有对应第一数据的第一状态。当非易失静态随机存取存储器电路处于读取模式时，第一读出数据根据第一非易失存储单元的第一状态而产生且提供至第一位线。本发明实施例，通过非易失存储元件的阻抗状态的行程将位线上的数据记录在栓锁电路，不需要现有的传统模式。

Description

非易失静态随机存取存储器电路

技术领域

本发明是有关于一种非易失静态随机存取存储器电路，特别是有关于一种不具有存取模式以及召回模式的非易失静态随机存取存储器电路。

背景技术

半导体存储器装置广泛地使用在电脑或其他电子产品，以存储数字信息。一般的半导体存储器装置具有大量的存储元件，已知例如有存储胞，这些存储元件能存储单一数字位或数据位。在各种半导体存储器装置中，非易失静态随机存取存储器具有较高的存取速度。此外，当非易失静态随机存取存储器的电源供应关闭时，预先存储的数据不会遗失。因此，在电源关闭状态或待机模式下，非易失静态随机存取存储器的电源供应可以完全地切断，而不需担心数据存储的问题，借此可减少功率消耗。

一般而言，在传统的非易失静态随机存取存储器进入电源关闭状态或待机模式之前，非易失静态随机存取存储器必须操作在存储模式，以将数据由栓锁器存储至非易失存储元件。在非易失静态随机存取存储器的电源供应开启之后，非易失静态随机存取存储器则必须操作在召回模式，以将数据由非易失存储元件召回至栓锁器。然而，上述的存储模式以及召回模式的发生却导致额外的时序。

发明内容

因此，本发明提供一种非易失静态随机存取存储器，当其处于电源关闭状态或待机模式时不需要操作在存储模式或召回模式。

本发明提供一种非易失静态随机存取存储器电路，其包括第一开关、第二开关、以及栓锁电路。第一开关具有耦接第一位线的第一端且还具有第二端。第二开关具有耦接第二位线的第一端且还具有第二端。栓锁电路耦接第一开关的第二端以及第二开关的第二端，且具有第一非易失存储元件。当非易失静态随机存取存储器电路处于写入模式时，在第一位线上的第一数据写入至栓锁电路，且第一非易失存储元件具有对应第一数据的第一状态。当非易失静态随机存取存储器电路处于读取模式时，第一读出数据根据第一非易失存储元件的第一状态而产生且提供至第一位线。

在写入模式下，第一开关以及第二开关导通。在读取模式下，第一开关以及第二开关导通。在另一实施例中，在写入模式与该读取模式之间，没有供应电压对非易失静态随机存取存储器电路供电，或者非易失静态随机存取存储器电路处于待机模式。

非易失静态随机存取存储器电路还包括写入控制电路。此写入控制电路耦接栓锁电路，且接收写入选择信号来控制栓锁电路。在写入模式下，写入选择信号处于第一电压电平，以控制栓锁电路来改变第一非易失存储元件使其处于第一状态。在读取模式下，写入选择信号处于第二电压电平，以控制栓锁电路来根据第一状态产生第一读出信号。

在一实施例中，非易失静态随机存取存储器电路的栓锁电路包括第一第一型晶体管、第一第二型晶体管、第二第二型晶体管、第二第一型晶体管、第三第二型晶体管、以及第四第二晶体管。第一第一型晶体管具有耦接第一节点的控制端、输入端、以及耦接第二节点的输出端。第一第二型晶体管具有耦接第三节点的控制端、耦接第二节点的输入端、以及耦接接地的输出端。第二第二型晶体管具有控制端、耦接第一节点的输入端、以及耦接第二节点的输出端。第二第一型晶体管具有一控制端、输入端、以及耦接第三节点的输出端。第三第二型晶体管具有耦接第二节点的控制端、耦接第三节点的输入端、以及耦接接地的输出端。第四第二晶体管具有控制端、耦接第四节点的输入端、以及耦接第三节点的输出端。第一非易失存储元件耦接于第二节点与第四节点之间。第一开关的第二端耦接第三节点，且第二开关的第二端耦接第二节点。在写入模式下，第二第二型晶体管以及第四第二型晶体管导通。在读取模式下，第二第二型晶体管以及第四第二型晶体管关闭，且第一第一型晶体管的输入端以及第二第一型晶体管的输入端接收非易失静态随机存取存储器电路的供应电压。

此非易失静态随机存取存储器电路还包括第三第一型晶体管。第三第一型晶体管具有控制端、耦接非易失静态随机存取存储器电路的供应电压的输入端、以及耦接第一第一型晶体管的输入端与第二第一型晶体管的输入端的一输出端。第二第二型晶体管的控制端以及第四第二型晶体管的控制端接收写入选择信号。在写入模式下，第三第一型晶体管关闭，且写入选择信号处于第一电压电平以导通第二第二型晶体管以及第四第二型晶体管。在读取模式下，第三第一型晶体管导通，且写入选择信号处于第二电压电平以关闭第二第二型晶体管以及第四第二型晶体管。

在一实施例中，上述的第三第一型晶体管的控制端接收写入选择信号。在写入模式下，写入选择信号处于第一电压电平以关闭第三第一型晶体管。在读取模式下，写入选择信号处于第二电压电平以导通第三第一型晶体管。

在另一实施例中，上述的第三第一型晶体管的控制端接收电源限制信号。在写入模式下，电源限制处于第三电压电平以关闭第三第一型晶体管。在读取模式下，电源限制信号处于第四电压电平以导通第三第一型晶体管。当非易失静态随机存取存储器电路处于待机模式下，电源限制信号处于第三电压电平以关闭第三第一型晶体管。

在另一实施例中，非易失静态随机存取存储器电路的栓锁电路包括第一第一型晶体管、第一第二型晶体管、第二第二型晶体管、第二第一型晶体管、第三第二型晶体管、以及第四第二型晶体管。第一第一型晶体管具有耦接第一节点的控制端、输入端、以及耦接第二节点的输出端。第一第二型晶体管具有耦接第一节点的控制端、耦接第三节点的输入端、以及耦接接地的输出端。第二第二型晶体管具有控制端、耦接第二节点的输入端、以及耦接第一节点的输出端。第二第一型晶体管具有耦接第三节点的控制端、输入端、以及耦接第四节点的输出端。第三第二型晶体管具有耦接第三节点的控制端、耦接第一节点的输入端、以及耦接接地的输出端。第四第二型晶体管具有控制端、耦接第四节点的输入端、以及耦接第三节点的输出端。第一非易失存储单元耦接于第一节点与第四节点之间。第一开关的第二端耦接第一节点，且第二开关的第二端耦接第三节点。在写入模式下，第二第二型晶体管以及第四第二型晶体管导通。在读取模式下，第二第二型晶体管以及第四第二型晶体管关闭，且第一第一型晶体管的输入端以及第二第一型晶体管的输入端接收非易失静态随机存取存储器电路的供应电压。

非易失静态随机存取存储器电路还包括第三第一型晶体管。第三第一型晶体管具有控制端、耦接非易失静态随机存取存储器电路的供应电压的输入端、以及耦接第一第一型晶体管的输入端与第二第一型晶体管的该输入端的输出端。第二第二型晶体管的控制端以及第四第二型晶体管的控制端接收写入选择信号。在写入模式下，第三第一型晶体管关闭，且写入选择信号处于第一电压电平以导通第二第二型晶体管以及第四第二型晶体管。在读取模式下，第三第一型晶体管导通，且写入选择信号处于第二电压电平以关闭第二第二型晶体管以及第四第二型晶体管。

在一实施例中，上述的第三第一型晶体管的控制端接收写入选择信号。在写入模式下，写入选择信号处于第一电压电平以关闭第三第一型晶体管。在读取模式下，写入选择信号处于第二电压电平以导通第三第一型晶体管。

在另一实施例中，上述的第三第一型晶体管的控制端接收电源限制信号。在写入模式下，电源限制处于一第三电压电平以关闭第三第一型晶体管。在读取模式下，电源限制信号处于第四电压电平以导通第三第一型晶体管。当非易失静态随机存取存储器电路处于待机模式下，电源限制信号处于该第三电压电平以关闭第三第一型晶体管。

在又一实施例中，栓锁电路还包括第二非易失存储元件。当非易失静态随机存取存储器电路处于写入模式时，在第二位线上的第二数据写入至栓锁电路，且第二非易失存储元件具有对应第二数据的第二状态。当非易失静态随机存取存储器电路处于读取模式时，第二读出数据根据第二非易失存储元件的第二状态而产生且提供至第二位线。

本发明实施例，通过非易失存储元件的阻抗状态的行程将位线上的数据记录在栓锁电路。因此，在非易失静态随机存取存储器电路进入电源关闭状态或待机模式之前，不再需要现有的传统模式，借此节省非易失静态随机存取存储器电路的时序。

附图说明

图1表示根据本发明一实施例的非易失静态随机存取存储器电路。

图2表示根据本发明另一实施例的非易失静态随机存取存储器电路。

图3A表示根据本发明一实施例图2的非易失静态随机存取存储器电路在写入模式下的操作。

图3B表示根据本发明一实施例图2的非易失静态随机存取存储器电路在读取模式下的操作。

图4A表示根据本发明另一实施例图2的非易失静态随机存取存储器电路在写入模式下的操作。

图4B表示根据本发明另一实施例图2的非易失静态随机存取存储器电路在读取模式下的操作。

图5表示根据本发明又一实施例的非易失静态随机存取存储器电路。

图6A表示根据本发明一实施例图5的非易失静态随机存取存储器电路在写入模式下的操作。

图6B表示根据本发明一实施例图5的非易失静态随机存取存储器电路在读取模式下的操作。

图7A表示根据本发明另一实施例图5的非易失静态随机存取存储器电路在写入模式下的操作。

图7B表示根据本发明另一实施例图5的非易失静态随机存取存储器电路在读取模式下的操作。

图8表示根据本发明一实施例的非易失静态随机存取存储器电路。

图9表示根据本发明另一实施例的非易失静态随机存取存储器电路。

符号说明：

1～非易失静态随机存取存储器电路；

10～写入控制电路；

11～栓锁电路；

12、13～开关；

100～PMOS晶体管；

200、201～PMOS晶体管；

202、203、204、205～NMOS晶体管；

206、207～非易失存储元件；

208、209～NMOS晶体管；

500、501～PMOS晶体管；

502、503、504、505～NMOS晶体管；

506、507～非易失存储元件；

508、509～NMOS晶体管；

BL、BLB～位线；

GND～接地；

HRS～高阻抗状态；

LRS～低阻抗状态；

N10、N11、N12～节点；

N20、N21～节点；

N50、N51～节点；

OFF～关闭；

ON～导通；

PG～电源限制信号；

VS～电压源；

WL～字线。

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求所界定的为准。

值得注意的是，以下所揭露的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的元件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的元件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例以及/或配置之间的关系。此外，以下说明书所述的一个特征连接至、耦接至以及/或形成于另一特征之上等的描述，实际可包含多个不同的实施例，包括所述特征直接接触，或者包含其它额外的特征形成于所述特征之间等等，使得所述特征并非直接接触。

图1表示根据本发明实施例的非易失静态随机存取存储器电路。在图1中，非易失静态随机存取存储器电路1包括写入控制电路10、栓锁电路11、以及开关12与13。如图1所示，开关12的一端耦接位线BL，且其另一端耦接栓锁电路11于节点N10。开关13的一端耦接位线BLB，且其另一端耦接栓锁电路11于节点N11。开关12与13的控制端都耦接字线WL。写入控制电路10耦接栓锁电路11，以控制在非易失静态随机存取存储器电路1操作在写入模式或读取模式时的操作。通过写入控制电路10的控制，来自位线BL与BLB的数据存储在栓锁电路11。因此，在非易失静态随机存取存储器电路1进入至电源关闭状态或待机模式之前，非易失静态随机存取存储器电路1不须操作在现有的存储模式。此外，在非易失静态随机存取存储器电路1的电源开启后，非易失静态随机存取存储器电路1则不须操作在现有的召回模式。非易失静态随机存取存储器电路的详细电路架构以及操作将于下文说明。

参阅图2，在一实施例中，写入控制电路10包括P型金属氧化物半导体(PMOS)晶体管100。PMOS晶体管100的控制端(栅极)接收写入选择信号WS，其输入端(源极)耦接非易失静态随机存取存储器电路1的电压源VS，且其输出端(漏极)耦接栓锁电路11于节点N12。栓锁电路11包括PMOS晶体管200与201、N型金属氧化物半导体(NMOS)晶体管202～205，以及非易失存储器元件206与207。在此实施例中，开关12与13是以NMOS晶体管208与209来实施。PMOS晶体管200的栅极耦接节点N20，其输入端耦接节点N12，且其输出端耦接节点N11。NMOS晶体管202的控制端(栅极)耦接节点N10，其输入端(漏极)耦接节点N11，且其输出端耦接地GND。NMOS晶体管204的控制端接收写入选择信号WS，其输入端耦接节点N20，且其输出端耦接节点N11。非易失存储器元件206耦接于节点N20与N10之间。

PMOS晶体管201的控制端耦接节点N21，其输入端耦接节点N12，且其输出端耦接节点N10。NMOS晶体管203的控制端耦接节点N11，其输入端耦接节点N10，且其输出端耦接接地GND。NMOS晶体管205的控制端接收写入选择信号WS，其输入端耦接节点N21，且其输出端耦接节点N10。非易失存储元件207耦接于节点N21与N11之间。

如图3A所示，当供应电压VDD通过电压源VS来对非易失静态随机存取存储器电路1进行供电且非易失静态随机存取存储器电路1操作在写入模式时，写入选择信号WS处于供应电压VDD的高电平(SW＝VDD)，且字线WL具有高电平。假设逻辑“0”的数据位于位线BL上(BL＝0)，而逻辑“1”的数据位于位线BLB上(BLB＝1)。由于具有高电平的写入选择信号WS，NMOS晶体管204与205导通(ON)。由于字线WL的高电平，NMOS晶体管208与209导通。在此时，反应于位线BL上逻辑“0”的数据，节点N10具有低电平以关闭NMOS晶体管202。由于节点N10的低电平以及NMOS晶体管205的导通状态，节点N21具有低电平。此外，反应于位线BLB上逻辑“1”的数据，节点N11具有高电平以导通NMOS晶体管203。由于节点N11的高电平以及NMOS晶体管204的导通状态，节点N20具有高电平。

如上所述，非易失存储元件206耦接于节点N20与N10之间，而非易失存储元件207耦接于节点N21与N11之间。由于节点N20具有高电平且节点N10具有低电平，使得具有一正向偏压施加于非易失存储元件206，且非易失存储元件206具有低阻抗状态(LRS)以记录位线BL上逻辑“0”的数据。相反地，由于节点N21具有低电平且节点N11具有高电平，使得具有一反向偏压施加于非易失存储元件207，且非易失存储元件206具有高阻抗状态(HRS)以记录位线BLB上逻辑“1”的数据。

根据此实施例，在位线BL与BLB上的数据借由非易失存储元件206与207的阻抗状态的行程来记录在栓锁电路11。因此，在非易失静态随机存取存储器电路1进入电源关闭状态或待机模式(即没有供应供应电压VDD)之前，不再需要现有的传统模式，借此节省非易失静态随机存取存储器电路1的时序。

如图3B所示，当供应电压VDD通过电压源VS来对非易失静态随机存取存储器电路1进行供电且非易失静态随机存取存储器电路1操作在读取模式时，写入选择信号WS处于0V的低电平(WS＝0)，且字线WL也具有高电平。由于具有低电平的写入选择信号WS，使得PMOS晶体管100导通而NMOS晶体管204与205关闭。节点N12通过导通的PMOS晶体管100而具有供应电压VDD的高电平。由于字线WL的高电平，NMOS晶体管208与209导通。在此时，由于非易失存储元件206具有低阻抗状态，因此，节点N20处于低电平以导通PMOS晶体管200。通过导通的PMOS晶体管200，节点N11反应于节点N12的高电平而处于高电平(N11＝“H”)。此外，由于非易失存储器元件207具有高阻抗状态，节点N21处于高电平以关闭PMOS晶体管201。NMOS晶体管203反应于节点N11的高电平而导通。因此，节点N10处于低电平(N10＝“L”)。NMOS晶体管202反应于节点10的低电平而关闭。

如上所述，节点N11处于高电平，且节点N10处于低电平。通过导通的NMOS晶体管208，位线BL具有低电平，即位线BL自栓锁电路11读取逻辑“0”的数据。通过导通的NMOS晶体管209，位线BLB具有高电平，即位线BLB自栓锁电路11读取逻辑“1”的数据。此外，由于PMOS晶体管201以及NMOS晶体管202都关闭，因此，位线BL稳地定读取逻辑“0”的数据，且位线BLB稳定地读取逻辑“1”的数据。因此，在非易失静态随机存取存储器电路1的供应电压VDD被提供之后，非易失静态随机存取存储器电路1不需要操作在现有的召回模式，借此节省时序。

图4A与4B表示根据本发明另一实施例的非易失静态随机存取存储器电路1的操作。在此实施例中，如图4A所示，当非易失静态随机存取存储器电路1操作在写入模式时，逻辑“1”的数据位于位线BL，而逻辑“0”的数据位于位线BLB。当非易失静态随机存取存储器电路1操作在读取模式时，位线BL稳定地读取逻辑“1”的数据，且位线BLB稳定地读取逻辑“0”的数据，在图4A与4B中非易失静态随机存取存储器电路1的操作相似于图3A与3B的操作。因此，在此省略关于图4A与4B的实施例的操作。

图5表示根据本发明另一实施例的非易失静态随机存取存储器电路1。参阅图2与图5，图2的实施例与图5的实施例间的差别在于栓锁电路11的架构。如图5所示，栓锁电路11包括PMOS晶体管500与501、NMOS晶体管502～505，以及非易失存储元件506与507。在此实施例中，开关12与13分别以NMOS晶体管508与509来实现。PMOS晶体管500的控制端耦接节点N10，其输入端耦接节点N12，且其输出端耦接节点N50。NMOS晶体管502的控制端耦接节点N10，其输入端耦接节点N11，且其输出端耦接接地GND。NMOS晶体管504的控制端接收写入选择信号WS，其输入端耦接节点N50，且其输出端耦接节点N10。非易失存储元件506耦接于节点N50与N11之间。

PMOS晶体管501的控制端耦接节点N11，其输入端耦接节点N12，且其输出端耦接节点N51。NMOS晶体管503的控制端耦接节点N11，其输入端耦接节点N10，且其输出端耦接接地GND。NMOS晶体管505的控制端接收写入选择信号WS，其输入端耦接节点N51，且其输出端耦接节点N11。非易失存储单元507耦接于节点N51与N10之间。

如图6A所示，当供应电压VDD通过电压源VS来对非易失静态随机存取存储器电路1进行供电且非易失静态随机存取存储器电路1操作在写入模式时，写入选择信号WS处于供应电压VDD的高电平(SW＝VDD)，且字线WL具有高电平。假设逻辑“0”的数据位于位线BL上(BL＝0)，而逻辑“1”的数据位于位线BLB上(BLB＝1)。由于具有高电平的写入选择信号WS，PMOS晶体管关闭(OFF)，而NMOS晶体管504与505导通(ON)。由于字线WL的高电平，NMOS晶体管508与509导通。在此时，反应于位线BL上逻辑“0”的数据，节点N10具有低电平以关闭NMOS晶体管502。由于节点N10的低电平以及NMOS晶体管504的导通状态，节点N50具有低电平。此外，反应于位线BLB上逻辑“1”的数据，节点N11具有高电平以导通NMOS晶体管503。由于节点N11的高电平以及NMOS晶体管505的导通状态，节点N51具有高电平。

如上所述，非易失存储元件506耦接于节点N50与N11之间，且非易失存储器507耦接于节点N51与N10之间。由于节点N50具有低电平且节点N11具有高电平，则具有反向偏压施加于非易失存储元件506，且非易失存储元件506定义为具有低阻抗状态(LRS)以记录位线BL上逻辑“0”的数据。相反地，由于节点N51具有低电平且节点N10具有高电平，则具有正向偏压施加于非易失存储元件507，且非易失存储元件507定义为具有高阻抗状态(HRS)以记录位线BLB上逻辑“1”的数据。

根据此实施例，在位线BL与BLB上的数据借由非易失存储元件506与507的阻抗状态的行程来记录在栓锁电路11。因此，在非易失静态随机存取存储器电路1进入电源关闭状态或待机模式(即没有供应供应电压VDD)之前，不再需要现有的传统模式，借此节省非易失静态随机存取存储器电路1的时序。

如图6B所示，当供应电压VDD通过电压源VS来对非易失静态随机存取存储器电路1进行供电且非易失静态随机存取存储器电路1操作在读取模式时，写入选择信号WS处于0V的低电平(WS＝0)，且字线WL也具有高电平。由于具有低电平的写入选择信号WS，PMOS晶体管100导通，而NMOS晶体管504与505关闭。通过导通的PMOS晶体管100，节点N12具有供应电压VDD的高电平。由于字线WL的高电平，NMOS晶体管508与509导通。在此时，由于非易失存储元件507具有高阻抗状态，因此流经非易失存储元件507的电流较少，且节点N10处于低电平(N10＝“L”)以导通PMOS晶体管500并关闭NMOS晶体管502。此外，由于非易失存储单元506具有低处抗状态，因此流经非易失存储元件506电流较多，且节点N11处于高电平(N11＝“H”)已关闭PMOS晶体管501并导通NMOS晶体管503。

如上所述，节点N11处于高电平，且节点N10处于低电平。通过导通的开关12，位线BL具有低电平，即位线BL自栓锁电路11读取逻辑“0”的数据。通过导通的开关13，位线BLB具有高电平，即位线BLB自栓锁电路11读取逻辑“1”的数据。此外，由于PMOS晶体管501以及NMOS晶体管502都关闭，因此，位线BL稳地定读取逻辑“0”的数据，且位线BLB稳定地读取逻辑“1”的数据。

图7A与7B表示根据本发明另一实施例的非易失静态随机存取存储器电路1的操作。在此实施例中，如图7A所示，当非易失静态随机存取存储器电路1操作在写入模式时，逻辑“1”的数据位于位线BL，而逻辑“0”的数据位于位线BLB。当非易失静态随机存取存储器电路1操作在读取模式时，位线BL稳定地读取逻辑“1”的数据，且位线BLB稳定地读取逻辑“0”的数据，在图7A与7B中非易失静态随机存取存储器电路1的操作相似于图6A与6B的操作。因此，在此省略关于图7A与7B的实施例的操作。

图8表示根据本发明另一实施例的非易失静态随机存取存储器电路1。图2的实施例与图8的实施例之间的相异之处在于写入控制电路10的架构。在写入控制电路10中，PMOS晶体管100的控制端接收电源限制信号PG，其取代了写入选择信号WS。当非易失静态随机存取存储器电路1操作在待机模式或操作在写入模式时，电源限制信号PG具有高电平以关闭PMOS晶体管100。当非易失静态随机存取存储器电路1操作在读取模式时，电源限制信号PG具有低电平以导通PMOS晶体管100。图8实施例中非易失静态随机存取存储器电路1的其他元件的操作相似于图2、3A、3B、4A、4B的操作，因此省略相关叙述。在此实施例中，写入选择信号WS在待机模式下具有低电平。

图9表示根据本发明另一实施例的非易失静态随机存取存储器电路1。图5的实施例与图9的实施例之间的相异之处在于写入控制电路10的架构。在写入控制电路10中，PMOS晶体管100的控制端接收电源限制信号PG，其取代了写入选择信号WS。当非易失静态随机存取存储器电路1操作在待机模式或操作在写入模式时，电源限制信号PG具有高电平以关闭PMOS晶体管100。当非易失静态随机存取存储器电路1操作在读取模式时，电源限制信号PG具有低电平以导通PMOS晶体管100。图8实施例中的非易失静态随机存取存储器电路1的其他元件的相似于图5、6A、6B、7A、7B的操作，因此省略相关叙述。在此实施例中，写入选择信号WS在待机模式下具有低电平。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的为准。

Claims (14)

1.一种非易失静态随机存取存储器电路，其特征在于，包括：

一第一开关，具有耦接一第一位线的一第一端且还具有一第二端；

一第二开关，具有耦接一第二位线的一第一端且还具有一第二端；

一控制电路，接收一写入选择信号或者一电源限制信号；

一栓锁电路，耦接该第一开关的该第二端以及该第二开关的该第二端，耦接该控制电路，接收该写入选择信号，且具有一第一非易失存储元件；

其中，当该非易失静态随机存取存储器电路处于一写入模式时，在该第一位线上的一第一数据写入至该栓锁电路，且该第一非易失存储元件具有对应该第一数据的一第一状态；

其中，当该非易失静态随机存取存储器电路处于一读取模式时，一第一读出数据根据该第一非易失存储元件的该第一状态而产生且提供至该第一位线；

其中，在该写入模式下，该写入选择信号处于一第一电压电平，以控制该栓锁电路来改变该第一非易失存储元件使其处于该第一状态；以及

其中，在该读取模式下，该写入选择信号处于一第二电压电平，以控制该栓锁电路来根据该第一状态产生该第一读出数据。

2.如权利要求1所述的非易失静态随机存取存储器电路，其特征在于，在该写入及读取模式下，该第一开关以及该第二开关导通。

3.如权利要求1所述的非易失静态随机存取存储器电路，其特征在于，在该写入模式与该读取模式之间，没有供应电压对该非易失静态随机存取存储器电路供电，或者该非易失静态随机存取存储器电路处于一待机模式。

4.如权利要求1所述的非易失静态随机存取存储器电路，其特征在于，该栓锁电路包括：

一第一第一型晶体管，具有耦接一第一节点的一控制端、一输入端以及耦接一第二节点的一输出端；

一第一第二型晶体管，具有耦接一第三节点的一控制端、耦接该第二节点的一输入端、以及耦接一接地的一输出端；

一第二第二型晶体管，具有接收该写入选择信号的一控制端、耦接该第一节点的一输入端、以及耦接该第二节点的一输出端；

一第二第一型晶体管，具有耦接一第四节点的一控制端、一输入端、以及耦接该第三节点的一输出端；

一第三第二型晶体管，具有耦接该第二节点的一控制端、耦接该第三节点的一输入端、以及耦接该接地的一输出端；以及

一第四第二型晶体管，具有接收该写入选择信号的一控制端、耦接一第四节点的一输入端、以及耦接该第三节点的一输出端；

其中，该第一非易失存储元件耦接于该第二节点与该第四节点之间；以及

其中，该第一开关的该第二端耦接该第三节点，且该第二开关的该第二端耦接该第二节点。

5.如权利要求4所述的非易失静态随机存取存储器电路，其特征在于，在该写入模式下，该第二第二型晶体管以及该第四第二型晶体管导通。

6.如权利要求4所述的非易失静态随机存取存储器电路，其特征在于，在该读取模式下，该第二第二型晶体管以及该第四第二型晶体管关闭，且该第一第一型晶体管的该输入端以及该第二第一型晶体管的该输入端接收该非易失静态随机存取存储器电路的一供应电压。

7.如权利要求4所述的非易失静态随机存取存储器电路，其特征在于，该控制电路接收该写入选择信号且还包括：

一第三第一型晶体管，具有接收该写入选择信号的一控制端、耦接该非易失静态随机存取存储器电路的一供应电压的一输入端、以及耦接该第一第一型晶体管的该输入端与该第二第一型晶体管的该输入端的一输出端；

其中，该第二第二型晶体管的该控制端以及该第四第二型晶体管的该控制端接收写入选择信号；

其中，在该写入模式下，该写入选择信号处于该第一电压电平以关闭该第三第一型晶体管，且导通该第二第二型晶体管以及该第四第二型晶体管；以及

其中，在该读取模式下，该写入选择信号处于该第二电压电平以导通该第三第一型晶体管，且关闭该第二第二型晶体管以及该第四第二型晶体管。

8.如权利要求4所述的非易失静态随机存取存储器电路，其特征在于，该第一第一型晶体管与该第二第一型晶体管为P型金属氧化物半导体晶体管，该第一第二型晶体管、该第二第二型晶体管、该第三第二型晶体管、与该第四第二型晶体管为N型金属氧化物半导体晶体管。

9.如权利要求1所述的非易失静态随机存取存储器电路，其特征在于，该栓锁电路包括：

一第一第一型晶体管，具有耦接一第一节点的一控制端、一输入端、以及耦接一第二节点的一输出端；

一第一第二型晶体管，具有耦接该第一节点的一控制端、耦接一第三节点的一输入端、以及耦接一接地的一输出端；

一第二第二型晶体管，具有接收该写入选择信号的一控制端、耦接该第二节点的一输入端、以及耦接该第一节点的一输出端；

一第二第一型晶体管，具有耦接该第三节点的一控制端、一输入端、以及耦接一第四节点的一输出端；

一第三第二型晶体管，具有耦接该第三节点的一控制端、耦接该第一节点的一输入端、以及耦接该接地的一输出端；以及

一第四第二型晶体管，具有接收该写入选择信号的一控制端、耦接该第四节点的一输入端、以及耦接该第三节点的一输出端；

其中，该第一非易失存储元件耦接于该第一节点与该第四节点之间；以及

其中，该第一开关的该第二端耦接该第一节点，且该第二开关的该第二端耦接该第三节点。

10.如权利要求9所述的非易失静态随机存取存储器电路，其特征在于，在该写入模式下，该第二第二型晶体管以及该第四第二型晶体管导通。

11.如权利要求9所述的非易失静态随机存取存储器电路，其特征在于，在该读取模式下，该第二第二型晶体管以及该第四第二型晶体管关闭，且该第一第一型晶体管的该输入端以及该第二第一型晶体管的该输入端接收该非易失静态随机存取存储器电路的一供应电压。

12.如权利要求9所述的非易失静态随机存取存储器电路，其特征在于，该控制电路接收该电源限制信号且还包括：

一第三第一型晶体管，具有接收该电源限制信号的一控制端、耦接该非易失静态随机存取存储器电路的一供应电压的一输入端、以及耦接该第一第一型晶体管的该输入端与该第二第一型晶体管的该输入端的一输出端；

其中，该第二第二型晶体管的该控制端以及该第四第二型晶体管的该控制端接收该写入选择信号；

其中，在该写入模式下，该电源限制信号处于一第三电压电平以关闭该第三第一型晶体管，且导通该第二第二型晶体管以及该第四第二型晶体管；以及

其中，在该读取模式下，该电源限制信号处于一第四电压电平以导通该第三第一型晶体管，且关闭该第二第二型晶体管以及该第四第二型晶体管。

13.如权利要求9所述的非易失静态随机存取存储器电路，其特征在于，该第一第一型晶体管与该第二第一型晶体管为P型金属氧化物半导体晶体管，该第一第二型晶体管、该第二第二型晶体管、该第三第二型晶体管、与该第四第二型晶体管为N型金属氧化物半导体晶体管。

14.如权利要求1所述的非易失静态随机存取存储器电路，其特征在于，该栓锁电路还包括一第二非易失存储元件；

其中，当该非易失静态随机存取存储器电路处于该写入模式时，在该第二位线上的一第二数据写入至该栓锁电路，且该第二非易失存储元件具有对应该第二数据的一第二状态；以及

其中，当该非易失静态随机存取存储器电路处于该读取模式时，一第二读出数据根据该第二非易失存储元件的该第二状态而产生且提供至该第二位线。

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