JP6111527B2

JP6111527B2 - 逆阻止型半導体装置

Info

Publication number: JP6111527B2
Application number: JP2012083937A
Authority: JP
Inventors: 博樹脇本; 中澤　治雄; 治雄中澤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2012-04-02
Filing date: 2012-04-02
Publication date: 2017-04-12
Anticipated expiration: 2032-04-02
Also published as: JP2013214609A

Description

本発明は、電力変換装置などに使用されるパワー半導体装置、特には、順逆の双方向に高信頼性の耐圧特性を有するＩＧＢＴ（以降、逆阻止ＩＧＢＴ）の改良に関する。

パワー半導体装置の一つであるＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性とを併有するパワー半導体装置である。その応用範囲は、汎用インバータ、ＡＣサーボ、無停電電源（ＵＰＳ）またはスイッチング電源などの産業分野から、電子レンジ、炊飯器またはストロボなどの民生機器分野へと拡大してきている。

一方、ＡＣ（交流）／ＡＣ変換や、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換などを行うための電力変換回路では、電解コンデンサや直流リアクトルなどで構成される直流平滑回路を不要にできる直接変換回路として、マトリクスコンバータが注目されている。このマトリクスコンバータは交流電圧下で使用されるため、その構成部品として用いられる複数のスイッチングデバイスには、順、逆方向に電流制御可能な双方向性の電気特性を有する双方向スイッチングデバイスを必要とする。そのような双方向スイッチングデバイスとして、逆阻止ＩＧＢＴを逆並列接続したデバイス構成にすると、マトリクスコンバータの小型化、軽量化、高効率化、高速応答化および低コスト化等を図ることができるので、逆阻止ＩＧＢＴが市場から強く要望されている。この逆阻止ＩＧＢＴとは、通常の順耐圧に加えて逆方向耐圧にも高信頼性の特性を持つＩＧＢＴのことであり、そのような逆阻止ＩＧＢＴの低コストでの提供が期待される。

従来の逆阻止ＩＧＢＴの一例の要部断面図を図５に示す。逆阻止ＩＧＢＴの逆方向耐圧を高信頼性にするためには、まず、逆阻止ＩＧＢＴ１００の活性領域と耐圧構造領域を取り囲み、チップ化の際の切断部１０１を外周端とする周辺部１０２に、半導体基板１０３（以降、基板）の表面から基板裏面に達するｐ型分離層１０４を形成する。このｐ型分離層１０４は、基板表面側の周辺部１０２に設けられたｐ型チャネルストッパー領域１０５と基板裏面側のｐ型コレクタ層１０６とを同導電型で連結させ電気的にも導電接続させる機能を有する（特許文献１、２）。そのように、基板表面から裏面に達するような深い拡散を必要とするｐ型分離層の形成は半導体基板の厚さが厚くなると困難になる。必要とする基板の厚さは逆阻止ＩＧＢＴ１００の耐圧に依存して決まる。例えば、６００Ｖ耐圧クラスでは、逆阻止ＩＧＢＴ１００の基板の厚さは１００μｍ以上、１２００Ｖ耐圧クラスでは１８０μｍ以上を必要とする。従って、前述のｐ型分離層１０４の深さは、６００Ｖ耐圧クラスでは１２０μｍ、１２００Ｖクラスでは２００μｍ以上とすることが好ましい。１２０μｍ以上の深さの不純物拡散層を不純物の熱拡散で形成するためには、１３００℃で１００時間以上の高温長時間の熱拡散工程が必要になる。しかし、このような高温長時間の拡散工程を経て形成したデバイスは耐圧特性が低下し易くなり良品率も低下するだけでなく、熱拡散処理装置の劣化も著しいので、できる限り、拡散時間の短いプロセスとすることが強く望まれる。

そのような拡散時間の短いプロセスによりｐ型分離層を形成することができる製造方法に関して、エッチングにより形成した溝を利用してｐ型分離層の拡散深さを浅くする方法（特許文献３）、トレンチにより形成した溝を利用してｐ型分離層の拡散深さを浅くする方法（特許文献４）などが公開されている。

そこで、高温拡散時間を短くするために、図４の逆阻止ＩＧＢ１５０の断面図に示すように、基板表面から基板裏面に達するような深いｐ型分離層ではなく、基板表面からある所定の深さまでの、より浅いｐ型分離層１０４ａをまず形成する。このｐ型分離層１０４ａによって囲まれた内側の基板表面層に公知の技術によりＭＯＳゲート構造（図示せず）やｐ型フィールドリミッティングリング１１４、絶縁膜１１５、低抵抗導電膜１１６などからなる耐圧構造領域１０７を形成する。前記基板表面側のｐ型分離層１０４ａに対向する基板裏面側の位置からシリコンエッチングによりｐ型分離層１０４ａの底部に達するＶ字溝１０８を形成する。基板裏面側にｐ型コレクタ層１０９を形成する時に、Ｖ字溝１０８の側壁面１１０にも、一端側がｐ型分離層１０４ａの底部に連結し、他端側がｐ型コレクタ層１０９に連結するｐ型薄層１１１を同時形成する。このような構成にすることにより、前述より短い拡散時間で形成した浅いｐ型分離層１０４ａでも、ｐ型薄層１１１により前述の高温長時間で形成した深いｐ型分離層１０４を有する逆阻止ＩＧＢＴ１００と同等の逆方向耐圧機能を有する逆阻止ＩＧＢＴ１５０が既に開発されている（特許文献５）。

さらに、このような逆阻止ＩＧＢＴを製造する技術に関して、アルミニウムスパイク現象により生じる耐圧不良を、コレクタ層８の表面に、厚さが０．３μｍ以上１．０μｍ以下で、シリコン濃度が０．５ｗｔ％以上２ｗｔ％以下、好ましくは１ｗｔ％以下のアルミニウムシリコン膜を第１層目とするコレクタ電極を設けることにより、低減させる記載が見られる（特許文献６）。

またさらに、前述のような基板裏面からのエッチングによる溝の形成のために、アルカリエッチング法を用いると、所定の傾斜角を有するＶ字溝１０８が形成されることとが知られている（特許文献３、５）。Ｖ字溝１０８の側壁面１１０が斜めに形成できれば、ｐ型コレクタ層１０９を形成するため、基板裏面側からボロンなどの不純物のイオン注入時に側壁面１１０にも同時にイオン注入されるので、ｐ型コレクタ層１０９と側壁面１１０のｐ型薄層１１１とを一度の処理で同時に形成できる利点がある。

一般的には、ｐ型コレクタ層１０９の形成には、ボロンイオンを注入する。イオン注入後にレーザーアニール等により活性化を行う。その後に、Ａｌ−Ｓｉ／Ｔｉ／Ｎｉ／Ａｕなどの薄膜積層金属膜などからなる裏面金属電極１１２を形成すると、逆阻止ＩＧＢＴ１５０のウェハプロセスが完了する。裏面金属電極１１２には、一般的にスパッタ法による「Ａｌ−Ｓｉ／Ｔｉ／Ｎｉ／Ａｕ」薄膜電極が用いられる。ここで「Ａｌ−Ｓｉ」とはＳｉを微量に含むＡｌであることを意味する。図４を参照する前述の逆阻止ＩＧＢＴの説明に用いなかった符号１０７は耐圧構造領域、符号１１３はコレクタ平面部、符号１１４はｐ型フィールドリミッティングリング、符号１１５は絶縁膜、符号１１６は低抵抗導電膜である。

特開２００５−１３６０６４号公報（図６）特開２００６−３０３４１０号公報（図８）特開２００１−１８５７２７号公報（図１５、図２４〜図２７）特開２００５−９３９７２号公報（図２）特開２０１１−１８１７７０号公報（図１〜図３）特開２００７−３６２１１号公報（要約、００１６段落）

しかしながら、前述の図４に示す逆阻止ＩＧＢＴ１５０は、チップでの耐圧測定では良品であっても、マトリクスコンバータ用の半導体モジュール製品などにするために、はんだ付け組み立てすると、逆方向耐圧の特性不良が増加するという課題が発生した。

本発明は、そのような課題の発生を解消するためになされたものであり、本発明は、はんだ付けによる半導体製品組み立ての際にも、逆方向耐圧特性の劣化が生じ難い逆阻止型半導体装置を提供することを目的とする。

本発明は、前述した課題を解消するために、シリコンよりなる第１導電型半導体基板と、前記第１導電型半導体基板の一方の主面から、半導体機能領域を取り囲むリング状平面パターンで所要の深さに形成される第２導電型分離層と、該分離層に対向する位置の他方の主面から前記分離層の底部に達する深さでリング状平面パターンのＶ字溝と、前記Ｖ字溝に囲まれた他方の主面に設けられた第２導電型第１半導体層と、前記Ｖ字溝の側壁面に設けられ、前記分離層の底部と前記第１半導体層とを連結し、前記第１半導体層より薄い第２導電型半導体薄層と、アルミニウムを主成分とする金属電極と、を備え、該前記金属電極は前記第１半導体層に直接オーミック接触しており、前記半導体薄層との間には高融点金属を主成分とするバリア層が設けられている逆阻止型半導体装置とする。前記バリア層としてチタン、タングステン、白金などの高融点金属から選ぶことができる。前記逆阻止型半導体装置を、一方の主面側で、主電流の流れる活性領域にＭＯＳゲート構造を備え、ゲート電極とエミッタ電極を有し、他方の主面側のｐ型コレクタ層にオーミック接触するコレクタ電極を有する逆阻止ＩＧＢＴとすることができる。

本発明によれば、はんだ付けによる半導体製品組み立ての際にも、逆方向耐圧特性の劣化が生じ難く、安定的に半導体モジュール製品が製造できるため、良品率の向上が期待できる。また、半導体モジュール製品などを回路装置の部品として使用時にも長期的な動作安定性が得られるなどの高信頼性を向上させることができる。

本発明の逆阻止ＩＧＢＴにかかる耐圧構造領域とその外周部の拡大断面図である（その１）。本発明の逆阻止ＩＧＢＴにかかる耐圧構造領域とその外周部の拡大断面図である（その２）。逆方向耐圧特性の劣化前（ａ）と逆方向耐圧特性の劣化後（ｂ）の逆方向耐圧特性波形図である。従来の逆阻止ＩＧＢＴにかかる耐圧構造領域とその外周部の拡大断面図である。従来の逆阻止ＩＧＢＴの要部断面図である。

以下、本発明の逆阻止型半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、第１導電型としてｎ型、第２導電型としてｐ型を用いて説明する。ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

以下の実施例の説明では、本発明の逆阻止型半導体装置として逆阻止ＩＧＢＴを取り上げて本発明を詳細に説明する。前述したように、図４に示す従来の逆阻止ＩＧＢＴ１５０のチップをマトリクスコンバータ用の半導体モジュール製品などを製造するために、はんだ付け組み立てすると、逆方向耐圧の特性不良が増加するという課題が発生する。その原因を調査したところ、逆阻止ＩＧＢＴ１５０のチップには、はんだ付けのために３００〜３３０℃程度の熱処理が施される工程があって、この工程の前後で、図３に示すように、エミッタを正、コレクタを負電圧とする逆方向電圧印加で、電流電圧波形が耐圧特性劣化前（ａ）から耐圧特性劣化後（ｂ）に変化するものがあることが分かった。

そこで、その原因を突き止めるために、逆阻止ＩＧＢＴチップの裏面側のコレクタ電極の材料であるＡｌ−Ｓｉ合金膜の厚さとアロイスパイクの深さの相関を実験的に評価したところ、Ａｌ−Ｓｉ合金膜の厚さが薄いほどアロイスパイクの深さが深くなる現象が関係していることが判明した。

以下、その現象の詳細について説明する。Ａｌ−Ｓｉ合金膜は半導体基板の裏面側からスパッタ蒸着で形成される。Ｖ字溝の側壁部は斜めになっている。このため、スパッタ時にスパッタ方向に対してほぼ垂直なコレクタ側の基板平面部（以降、コレクタ平面部）に付着するＡｌ−Ｓｉ合金膜厚よりも、傾斜したＶ字溝の側壁部表面に付着するＡｌ−Ｓｉ合金膜厚の方が薄くなる。その結果、側壁部分では、前述のスパイク深さがコレクタ平面部よりも深くなっている可能性がある。同様に、側壁部への不純物（例えば、ボロン）のイオン注入で形成されるｐ型薄層の深さについても、半導体基板の平面部に設けられるｐ型コレクタ層の深さよりも浅くなる。従って、深さの浅いＶ字溝の側壁部のｐ型薄層の方が、コレクタ平面部のｐ型コレクタ層よりも深いアロイスパイクができ易くかつ浅い接合への悪影響をより受け易くなる。その結果、ｐ型薄層のｐｎ接合に悪影響を及ぼすアロイスパイクに起因して、前述の逆方向耐圧特性の劣化が生じ易くなると考えられる。

すなわち、はんだ付け処理の際に、逆阻止ＩＧＢＴ１５０のチップの裏面金属電極のうち、シリコン基板に直接接触するＡｌ−Ｓｉ合金膜中のＡｌとＳｉ原子が前記Ｖ字溝の側壁部のシリコン基板との間で相互拡散して、側壁部のｐｎ接合近辺にサブミクロン深さの”アロイスパイク”と呼ばれる微小な凹みを発生させるため、前述のような逆耐圧特性の劣化が発生すると考えられる。

さらに具体的に説明すると、前記図４に示す逆阻止ＩＧＢＴ１５０は、逆バイアスモード（エミッタ基準でコレクタに負電圧を印加）の際、ｐ型コレクタ層１０９とｎ⁻型ドリフト層１１７およびｐ型薄層１１１とｎ⁻型ドリフト層１１７の間の各ｐｎ接合には高電界がかかる。通常、逆阻止ＩＧＢＴの製造プロセスでは、このｐ型薄層１１１はイオン注入プロセスの効率的観点からｐ型コレクタ層１０９と同時形成とされる。一方、ｐ型コレクタ層１０９はＩＧＢＴに求められる特性上の観点から、イオン注入のプロセスで、制御された少ないドーズ量でオーミック接触が得られる高い表面不純物濃度とするために１μｍ以下程度の薄層に形成されるので、傾斜した側壁面１１０に形成されるｐ型薄層１１１の厚さは１μｍ以下よりさらにいっそう薄くなる。従って、前述のように、このｐ型薄層１１１の浅いｐｎ接合近辺に前述のような理由でアロイスパイクが発生すると、逆方向耐圧劣化や逆方向漏れ電流増加などの逆方向耐圧波形の不具合を起こす可能性が高くなるのである。

図３に、そのような逆方向耐圧特性劣化前後の逆方向耐圧波形（図３の（ａ）と（ｂ））を示す。耐圧特性劣化前の正常な波形（ａ）では、製品規格以下の逆バイアス印加では逆漏れ電流が非常に小さく、製品規格以上の逆バイアスを印加するとアバランシェ電流が流れ、電流が急激に増加する。一方、耐圧特性劣化後（ｂ）では、製品規格以下の低い逆バイアス電圧印加から電圧の増加とともに逆漏れ電流が大きく増加する波形になる。

アロイスパイクによる逆方向耐圧特性の劣化を防ぎ、より安定なｐｎ接合を備えるデバイス構造とするためには、アロイスパイクが生じにくい構造にすればよい。アロイスパイクの発生を抑制するためには、Ｖ字溝の側壁部に形成されているｐ型薄層およびｐ型コレクタ層とコレクタ電極の間に、ＡｌとＳｉの相互拡散を抑止する機能を有する高融点金属のバリアメタル（バリア層）を挿入することが有効であることが分かった。そのようなバリアメタルの例としては、Ｔｉ（チタン）、Ｗ（タングステン）、Ｐｔ（白金）などの高融点金属が考えられる。しかしながら、側壁部とｐ型コレクタ層の双方にバリアメタルを挿入すると、オン電流を通電したときの電圧降下（Ｖｏｎ：オン電圧）が増大する問題がある。

図１に、本発明の逆阻止型半導体装置にかかる逆阻止ＩＧＢＴの部分断面図を示す。図１では、裏面金属電極１１２下への高融点金属を用いたバリア層１２０の挿入を側壁面１１０のみとする電極膜構造を示している。コレクタ層平面部１１３の裏面金属電極１１２は、従来構造と同様にＡｌ−Ｓｉ／Ｔｉ／Ｎｉ／Ａｕの積層電極膜である。この逆阻止ＩＧＢＴでは、側壁面１１０のｐ型薄層１１１上にはバリア層１２０を介してコレクタ電極と同じ裏面金属電極１１２が形成されている。しかし、ｐ型分離層１０４ａに連結されるＶ字溝１０８の底部はオン電流の経路にはなり得ないので、前記底部へのバリア層の挿入は有っても無くても、どちらでもよい。オン電流が流れるコレクタ平面部にはバリア層が無いため、オン電圧を増大させることも無い。また、側壁面ではバリア層によりアロイスパイクの発生を抑えることができる。側壁面のみへのバリア層の形成は次のプロセスで行う。コレクタ電極形成前にコレクタ平面部にマスクとなる、例えばフォトレジストを形成する。バリア層となる高融点金属膜をスパッタで形成する。その後、コレクタ平面部のフォトレジストマスクごとバリア層をリフトオフし、コレクタ平面部のバリア層のみ除去すれば、側壁面のみにバリア層を形成することができる。

図２に、前述とは異なる実施例を示す。この実施例では、側壁面１１０に裏面金属電極１１２が形成されていない構成を有する。Ｖ字溝１０４ａの底部の平坦部には裏面金属電極１１２が形成されていてもよい。この実施例の逆阻止ＩＧＢＴ３００の側壁面１１０に裏面金属電極１１２が形成されていなくても、側壁面１１０は元々オン電流が流れない領域であるので、側壁面１１０に裏面金属電極１１２が無くても、オン電圧（Ｖｏｎ）は増大しない。図２のような裏面電極構造は、Ｖ字溝１０８をあらかじめフォトレジストやＣＶＤ酸化膜などの充填材で埋めておき、裏面金属電極形成後に充填材ごと裏面金属電極を剥離することにより、形成することができる。

以上の実施例で説明したように、オン電流を通電する場合、電流の経路は、最も低抵抗コレクタ平面部から対向するエミッタ電極方向に流れ、側壁面からエミッタ電極に至る電流経路は距離が長く電気抵抗が高くなるのでほとんど流れない。このことから、オン電圧（Ｖｏｎ）の上昇を抑え、かつ、側壁面１１０でのアロイスパイク発生を抑制するためには、本発明は、側壁面１１０のみに裏面電極の下にバリア層１２０を挿入する構造にすることが有効である。異なる実施例として、裏面金属電極をコレクタ平面部のみに形成し、側壁面には裏面金属電極を形成しない構成の逆阻止ＩＧＢＴも、本発明の効果を得るために有効である。

１０４ａｐ型分離層、第２導電型分離層
１０７耐圧構造領域
１０８Ｖ字溝
１０９ｐ型コレクタ層、第２導電型第１半導体層
１１０側壁面
１１１ｐ型薄層、第２導電型半導体薄層
１１２裏面金属電極、コレクタ電極
１１３コレクタ平面部
１１４ｐ型フィールドリミッティングリング
１１５絶縁膜
１１６低抵抗導電膜
１１７ｎ⁻ドリフト層、半導体基板
１２０バリア層
２００逆阻止ＩＧＢＴ
３００逆阻止ＩＧＢＴ

Claims

シリコンよりなる第１導電型半導体基板と、
前記第１導電型半導体基板の一方の主面から、半導体機能領域を取り囲むリング状平面パターンで所要の深さに形成される第２導電型分離層と、
該分離層に対向する位置の他方の主面から前記分離層の底部に達する深さでリング状平面パターンのＶ字溝と、
前記Ｖ字溝に囲まれた他方の主面に設けられた第２導電型第１半導体層と、
前記Ｖ字溝の側壁面に設けられ、前記分離層の底部と前記第１半導体層とを連結し、前記第１半導体層より薄い第２導電型半導体薄層と、
アルミニウムを主成分とする金属電極と、
を備え、
前記金属電極は前記第１半導体層に直接オーミック接触しており、前記半導体薄層との間には高融点金属を主成分とするバリア層が設けられていることを特徴とする逆阻止型半導体装置。
前記バリア層がチタン、タングステン、白金から選ばれる高融点金属であることを特徴とする請求項１記載の逆阻止型半導体装置。
前記逆阻止型半導体装置が、一方の主面側で、主電流の流れる活性領域にＭＯＳゲート構造を備え、ゲート電極とエミッタ電極を有し、他方の主面側の第２導電型コレクタ層にオーミック接触するコレクタ電極を有する逆阻止ＩＧＢＴであることを特徴とする請求項１乃至２のいずれか一項に記載の逆阻止型半導体装置。