JP6108856B2 - 表示装置及びそれを用いた電子機器及び表示装置の駆動方法 - Google Patents

Description

本発明は、自発光型の発光素子を備える表示装置、特に発光素子として電流制御素子である有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」という。）を備える表示装置に関する。

アクティブマトリクス型有機ＥＬ表示装置の画素回路として、画素毎に入力データ電圧を設定する電圧プログラミング型画素回路が知られている。このような画素回路は、入力データ電圧に基づく電流を有機ＥＬ素子に供給する駆動トランジスタを有するのが一般的である。しかし、駆動トランジスタによって閾値電圧にばらつきがあるため、画素毎に同じ入力データ電圧を設定しても有機ＥＬ素子の輝度にばらつきが生じるという問題がある。この問題を解決する方法として、特許文献１及び２には、駆動トランジスタ（Ｎ型）を用いて、駆動トランジスタの閾値電圧のばらつきの影響をキャンセルする電圧プログラミング型画素回路が開示されている。

特開２００３−２７１０９５号公報 特開２００７−３１０３１１号公報

特許文献１に記載の画素回路は、２つのトランジスタと２つの容量を有しており、電流制御素子に並列に接続された寄生容量ＣＬを、駆動トランジスタのゲート電極とソース電極の間に接続された保持容量ＣＳよりも大きくしている。このため、入力映像信号レベルが、寄生容量ＣＬと保持容量ＣＳとに容量分割して印加される際、保持容量ＣＳには入力映像信号レベルに近い電圧が印加される。従って、入力映像信号レベルを小さくすることができ、消費電力の点からも有利であると記載されている。

特許文献２に記載の画素回路は、特許文献１と同様の構成を有しており、消費電力低減の観点から、発光素子３Ｄの容量成分である容量素子３Ｉが保持容量３Ｃよりも大きいと考えられる。

しかしながら、大きな寄生容量ＣＬや容量素子３Ｉを形成するためには大きなレイアウト面積を必要とする。また、寄生容量ＣＬや容量素子３Ｉは画素単位で設けられるため、１画素当たりの画素サイズが大きくなるという問題があった。

そこで、本発明は、表示品質を損なうことのない、かつ１画素当たりの画素サイズを大きくすることなく高精細化された表示装置の提供を目的とする。

上記課題を解決するために、本発明は、複数の画素回路と、基準電圧線と、基準電圧を供給する基準電圧源と、前記基準電圧線と前記基準電圧源を接続する第１スイッチと、前記基準電圧線とは別に設けられ、前記画素回路にデータ電圧を供給するデータ線と、を備え、前記画素回路は、発光素子と、ソースが前記発光素子のアノードに接続された駆動トランジスタと、一端が前記駆動トランジスタのゲートに接続され、他端が前記駆動トランジスタのソースに接続された保持容量と、前記駆動トランジスタのゲートと前記データ線を接続する第２スイッチと、前記駆動トランジスタのソースと前記基準電圧線を接続する第３スイッチとを有し、
前記画素回路はマトリクス状に配置され、同じ列に配置された前記発光素子は同じ色を発光し、前記基準電圧線は列毎に配置されており、接続される画素回路に含まれる発光素子の発光効率が低いほど大きな寄生容量を有することを特徴とする表示装置を提供するものである。
また、本発明は、複数の画素回路と、基準電圧線と、基準電圧を供給する基準電圧源と、前記基準電圧線と前記基準電圧源を接続する第１スイッチと、前記基準電圧線とは別に設けられ、前記画素回路にデータ電圧を供給するデータ線と、を備え、前記画素回路は、発光素子と、ソースが前記発光素子のアノードに接続された駆動トランジスタと、一端が前記駆動トランジスタのゲートに接続され、他端が前記駆動トランジスタのソースに接続された保持容量と、前記駆動トランジスタのゲートと前記データ線を接続する第２スイッチと、前記駆動トランジスタのソースと前記基準電圧線を接続する第３スイッチとを有する表示装置の駆動方法であって、
前記第１スイッチ、前記第２スイッチ、および、前記第３スイッチをオン状態にして、前記基準電圧線および前記データ線に第１基準電圧を印加するリセット動作と、
前記基準電圧線に印加する電圧を、前記第１基準電圧から前記第１基準電圧よりも低い第２基準電圧に変化させるプリチャージ動作と、
前記第１スイッチをオフ状態にして、前記基準電圧線を前記基準電圧源から切り離すオートゼロ動作と、
前記データ線に印加する電圧を、前記第１基準電圧から階調データ電圧に変化させるプログラミング動作と、
前記第２スイッチおよび前記第３スイッチをオフ状態にする発光動作と、
を有することを特徴とする表示装置の駆動方法を提供するものである。

本発明によれば、画素回路が保持容量を有し、データ線とは別に設けられた基準電圧線が寄生容量を有するため、保持容量と寄生容量に対してオートゼロ動作を行うことができる。このため、駆動トランジスタによる閾値電圧のばらつきの影響を受けることがないため、表示品質を損なうことのない表示装置を実現できる。また、基準電圧線が複数の画素で共用する寄生容量を有するため、保持容量以外の容量を画素毎に設ける必要がない。このため、画素回路毎の容量が大きくなることがないため、１画素当たりの画素サイズを大きくすることなく高精細化された表示装置を実現できる。

本発明の第１の実施形態に適用される表示装置の概略ブロック図である。 図１の表示装置に適用される画素回路の一例である。 図２の画素回路のタイミングチャートである。 本発明の第２の実施形態に適用される表示装置の概略ブロック図である。 図４の表示装置に適用される画素回路の一例である。 図５の画素回路のタイミングチャートである。 本発明の第３の実施形態に適用される表示装置の概略ブロック図である。 本発明の第３の実施形態に適用される表示装置の別の例を示す概略ブロック図である。 本発明の表示装置を用いたデジタルスチルカメラシステムの全体構成を示すブロック図である。

以下、本発明の表示装置の好適な実施形態について、図面を参照して具体的に説明する。下記実施形態は有機ＥＬ素子を用いたアクティブマトリクス型表示装置の例であるが、本発明は有機ＥＬ素子以外の自発光型の発光素子を用いた表示装置にも適用可能である。

〔第１の実施形態（参考形態）〕
図１は本実施形態に適用されるアクティブマトリクス型有機ＥＬ表示装置の概略ブロック図である。１は基板上に形成される表示領域であり、表示領域にはマトリクス状に配置された有機ＥＬ素子を含む複数の画素回路６を有する。２はプリチャージスイッチ回路であり、外部回路（不図示）から入力されたＰ０制御信号によって制御され、表示パネルの外部回路（基準電圧源等）から入力されたプリチャージ電圧（ＶＰＲＥ）を基準電圧線４に供給する。３はゲート線駆動回路であり複数の画素回路６にＰ１制御信号線（Ｐ１（１）、Ｐ１（２）・・・Ｐ１（ｎ）、ｎは自然数）を行毎に供給する。また、外部回路から入力された映像信号（Ｖｉｄｅｏ）は複数の映像信号線に入力され、基準電圧線とは別に設けられたデータ線５を介して各列に配置された画素回路６にデータ電圧を供給する。

尚、映像信号やプリチャージ電圧、Ｐ０制御信号は外部の制御回路から入力された例を示したが、ＣＯＧ法等で表示装置と同一基板上に実装する、あるいはフレキシブル基板として基板１に実装された制御回路からの出力信号を映像信号やプリチャージ電圧、Ｐ０制御信号として入力しても良い。また、これらの構成に限定されない。

図２に本実施形態に適用される電圧プログラミング型の画素回路６、及び基準電圧線４に接続されるプリチャージスイッチ回路２を示す。

まず、回路構成について説明する。スイッチトランジスタＭ２及びＭ３のゲートはゲート線駆動回路３から出力されるＰ１制御信号線によって制御される。スイッチトランジスタＭ２のソース又はドレインの一方はデータ線５に接続されており、ソース又はドレインの他方は、ドレインが電流供給線ＶＯＬＥＤに接続された駆動トランジスタＭ１のゲートと保持容量ＣＳの一端に接続される。スイッチトランジスタＭ３のソース又はドレインの一方は基準電圧線４に接続される。基準電圧線４はプリチャージスイッチ回路２のスイッチトランジスタＭ０のソース又はドレインの一方に接続されている。スイッチトランジスタＭ０はゲートに接続されたＰ０制御信号線によってオン／オフ状態が制御され、オン状態でプリチャージ電圧（ＶＰＲＥ）が基準電圧線４に出力される。尚、基準電圧線４には行を制御する制御信号線との交差部や隣接するデータ線との配線間等によって形成される寄生容量ＣＰが接続されている。スイッチトランジスタＭ３のソース又はドレインの他方は保持容量ＣＳの他端と、駆動トランジスタＭ１のソース及び有機ＥＬ素子の陽極（アノード）に接続される。有機ＥＬ素子の陰極（カソード）は全画素共通に設けられた共通電位ＶＯＣＯＭに接続される。尚、陰極は光取り出し面とするため、透明電極（例えばＩＴＯや酸化インジウム亜鉛等）によって形成する。

図２では駆動トランジスタＭ１にｎ型トランジスタを用いる場合を示しているが、駆動トランジスタＭ１にｐ型トランジスタを用いることも可能である。駆動トランジスタＭ１をｐ型トランジスタとする場合、図２のスイッチトランジスタＭ３、保持容量ＣＳ、有機ＥＬ素子の配置を、駆動トランジスタＭ１に対して対称に配置するとよい。

次に、具体的な回路動作について図３を用いて説明する。図３にはＰ０制御信号線、１行目の画素回路６に接続されたＰ１（１）制御信号線、２行目の画素回路６に接続されたＰ１（２）制御信号線、データ線電位（Ｖｄ）、基準電圧線電位（Ｖａ）を示す。更に、１行目の画素回路６に配置された駆動トランジスタＭ１のソース電位ＶＳ（１）、２行目の画素回路６に配置された駆動トランジスタのＭ１のソース電位ＶＳ（２）を示す。

まず、１行目に配列された画素回路６について説明する。時刻ｔ０において、Ｐ０制御信号線はＨレベルでありプリチャージスイッチ回路２のスイッチトランジスタＭ０（第１スイッチ）はオフ状態からオン状態になる。よって、基準電圧線４にはＶａ＝ＶＲＥＦ電圧（第１基準電圧）が設定される。尚、ＶＲＥＦ電圧は有機ＥＬ素子が発光しないように有機ＥＬ素子の閾値電圧以下に設定するのが良い。有機ＥＬ素子に電流が流れず発光しないように設定すると、コントラストを確保する上でより好ましい。更に、１行目の画素回路６に接続されたＰ１（１）制御信号線はＨレベルであり、スイッチトランジスタＭ２（第２スイッチ）及びＭ３（第３スイッチ）がオン状態になる。データ線５にはＶｄ＝ＶＲＥＦ電圧が設定されており、駆動トランジスタＭ１のゲート電位及びソース電位は同一のＶＲＥＦ電圧である。よって、駆動トランジスタＭ１のゲート−ソース間電圧（Ｖｇｓ）がゼロに設定されることになる［リセット動作］。

時刻ｔ１において、基準電圧線４にはＶＲＥＦ電圧からＶＲＥＦ電圧よりも小さいＶＰＲＥ０電圧（第２基準電圧）が設定される。ここで、ＶＰＲＥ０電圧は、駆動トランジスタＭ１のゲート−ソース間電圧（Ｖｇｓ）＝ＶＲＥＦ（第１基準電圧）−ＶＰＲＥ０（第２基準電圧）の電圧差が閾値電圧以上（Ｖｇｓ＞Ｖｔｈ）に設定され、駆動トランジスタＭ１の電流駆動能力がある状態に設定することが望ましい［プリチャージ動作］。Ｖｔｈは駆動トランジスタＭ１の閾値電圧である。

時刻ｔ２において、Ｐ０制御信号線がＨレベルからＬレベルに変化して、プリチャージスイッチ回路２のスイッチトランジスタＭ０はオフ状態になり、基準電圧線４が外部回路と切断される。時刻ｔ２から時刻ｔ３直前まで、駆動トランジスタＭ１のゲート電位はＶＲＥＦ電圧に保持されたまま、ソース電位ＶＳ（１）がフローティング状態となる。よって、駆動トランジスタＭ１に流れる電流によって駆動トランジスタＭ１のソースが充電される。駆動トランジスタＭ１の電流駆動能力が時間経過とともに小さくなり、駆動トランジスタＭ１のゲート−ソース間電圧（Ｖｇｓ）が閾値電圧（Ｖｔｈ）になるまでソース電位ＶＳ（１）は上昇する。尚、このとき、ＶＲＥＦ電圧を有機ＥＬ素子の閾値電圧以下に設定した場合、駆動トランジスタＭ１のソース電位ＶＳ（１）は有機ＥＬ素子の閾値電圧以上にならないので、有機ＥＬ素子には電流が流れず発光しない。このようにして、駆動トランジスタＭ１の閾値電圧（Ｖｔｈ）が保持容量ＣＳの両端に設定され（Ｖｇｓ＝Ｖｔｈ）、基準電圧線４の寄生容量ＣＰにはＶＲＥＦとＶｔｈの差分であるＶａ＝（ＶＲＥＦ−Ｖｔｈ）電圧が設定されることになる［オートゼロ動作］。

時刻ｔ３において、データ線５にはＶＲＥＦ電圧から階調データ電圧のＶｄａｔａ電圧が設定される。このとき、駆動トランジスタＭ１のゲートには、簡単には基準電圧線４の寄生容量ＣＰと保持容量ＣＳの容量分割比に応じた階調電圧ΔＶが書き込まれる。
ΔＶ＝（ＣＰ／（ＣＳ＋ＣＰ））×（Ｖｄａｔａ−ＶＲＥＦ） ・・・式（１）
保持容量ＣＳには（ΔＶ＋Ｖｔｈ）電圧が保持されることになる（Ｖｇｓ＝（ΔＶ＋Ｖｔｈ））［プログラミング動作］。

時刻ｔ３から時刻ｔ４まで、駆動トランジスタＭ１に流れる駆動電流によってソース電位が上昇する。即ち、駆動トランジスタＭ１の駆動能力βに応じてソース電位が設定されるので、駆動トランジスタＭ１によるβばらつきの影響をキャンセルすることができる［β補正動作］。この時、駆動トランジスタＭ１のソース電位の変化に応じて、保持容量ＣＳに保持される容量がΔＶ´変化する。尚、駆動トランジスタＭ１のソース電位が、有機ＥＬ素子の閾値電圧より大きくならないようにするのが良い。そのためには、具体的には入力電圧レベルを調整したり、時刻ｔ３から時刻ｔ４のβ補正動作時間を調整する必要がある。

時刻ｔ４において、Ｐ１（１）制御信号線はＨレベルからＬレベルに変化して、スイッチトランジスタＭ２及びＭ３はオフ状態になる。こうして、保持容量ＣＳに保持された（ΔＶ´＋ΔＶ＋Ｖｔｈ）電圧に応じた電流が駆動トランジスタＭ１によって供給され、有機ＥＬ素子は電流に応じた発光を開始する［発光動作］。

時刻ｔ９において、Ｐ０制御信号線がＬレベルからＨレベルに変化して、プリチャージスイッチ回路２のスイッチトランジスタＭ０はオン状態になる。１行目の画素回路６に接続されたＰ１（１）制御信号線はＨレベルであり、１行目の画素回路６のスイッチトランジスタＭ２及びＭ３がオン状態になる。データ線５にはＶｄ＝ＶＲＥＦ電圧が設定されており、駆動トランジスタＭ１のゲート電位及びソース電位は同一のＶＲＥＦ電圧である。よって、駆動トランジスタＭ１のゲート−ソース間電圧（Ｖｇｓ）がゼロに設定されることになる。つまり、駆動トランジスタＭ１から有機ＥＬ素子への電流供給が停止され、有機ＥＬ素子は消灯状態になる［消灯動作］。尚、消灯動作タイミングは必要な発光期間に応じて変更させることができる。他行の画素回路のリセット動作タイミングと同一タイミングになるように設定しても良い。発光期間を１フィールド期間以下に設定することができるので、動画性能を確保することができ、より好ましい。

次に、２行目に配列された画素回路６について説明する。１行目の画素回路の発光動作が開始される時刻ｔ４において、Ｐ０制御信号線がＬレベルからＨレベルに変化して、プリチャージスイッチ回路２のスイッチトランジスタＭ０はオン状態になる。画素回路６に接続されたＰ１（２）制御信号線はＨレベルであり、スイッチトランジスタＭ２及びＭ３がオン状態になる。よって、データ線５にはＶｄ＝ＶＲＥＦ電圧が設定される。こうして、駆動トランジスタＭ１のゲート−ソース間電圧（Ｖｇｓ）がゼロに設定されることになる。つまり、２行目の画素回路のリセット動作が開始される。以後、こうして１行目の画素回路６と同様にプリチャージ動作、オートゼロ動作、プログラミング動作、発光動作が開始され、所望発光期間経過後に他行画素回路のリセット動作タイミングで消灯動作が行われる。さらには、全ての行の画素回路６に渡って上記動作を繰り返すことになる。

ここで着目すべき点は、各データ線５及び基準電圧線４に接続されている画素回路６において、基準電圧線４の寄生容量ＣＰを共通で利用して、リセット動作、プリチャージ動作、オートゼロ動作及びプログラミング動作の各回路動作を行う点である。更に、式（１）のようにプログラミング動作時に階調電圧ΔＶレベルを大きく確保するために、容量値ＣＰを大きくする必要がある点である。こうすることによって、複数の画素回路で共通で使用する回路素子数分、画素単位に必要な回路素子数を削減することができる。更に、一般的に容量はトランジスタと比較して大きなレイアウト面積を必要とする。よって、大きなレイアウト面積を必要とする回路素子を画素毎に設ける必要がない。つまり、画素サイズを小さくすることができ、表示装置を高精細化できることになる。

〔第２の実施形態（参考形態）〕
図４は本実施形態に適用されるアクティブマトリクス型有機ＥＬ表示装置の概略ブロック図である。また、図５に本実施形態に適用される電圧プログラミング型の画素回路６、基準電圧線４に接続されるプリチャージスイッチ回路２、及びデータ線５に接続されるデータ電圧スイッチ回路７を示す。以下、第１の実施形態との違いについて説明する。

第１の実施形態との違いはデータ線５に接続されるデータ電圧スイッチ回路７を設けた点である。図６に、１行目に配置される電圧プログラミング型の画素回路６における駆動トランジスタのソース電位と、基準電圧線４に接続されたプリチャージスイッチ回路２及びデータ線５に接続されたデータ電圧スイッチ回路７に入力される制御信号を示す。１本の映像信号線（Ｖｉｄｅｏ）を３つのデータ線Ａ、Ｂ、Ｃで共用している。時刻ｔ３１までは第１の実施形態と同様に、１行目に配置されデータ線Ａ、Ｂ、Ｃに接続される３つの画素回路（ａ、ｂ、ｃ）は同時にリセット動作、プリチャージ動作、オートゼロ動作を行う。時刻ｔ３１において、Ｐ１ａ（１）制御信号線及びＰ２（１）制御信号線はＨレベルであり、データ線Ａに接続された画素回路ａのスイッチトランジスタＭ２、Ｍ３がオンする。データ電圧スイッチ回路７のＣＬＡ制御信号がＨレベルであり、ＣＬＢ・ＣＬＣ制御信号がＬレベルである。データ線Ａに接続されたスイッチトランジスタＭ５（第４スイッチ）はオンであり、データ線Ｂ及びデータ線Ｃに接続されたスイッチトランジスタＭ５はオフである。よって、データ線Ａに映像信号が入力され、画素回路ａがプログラミング動作する。また、時刻ｔ３１から時刻ｔ３２まで画素回路ａがβ補正動作する。Ｐ１ｂ（１）、Ｐ１ｃ（１）制御信号線はＬレベルであり、画素回路ｂ及び画素回路ｃのスイッチトランジスタＭ２はオフしている。更に、画素回路ｂ及び画素回路ｃのスイッチトランジスタＭ３がオンしている。つまり、画素回路ｂ及び画素回路ｃは、基準電圧線４に接続される寄生容量ＣＰと保持容量ＣＳによって駆動トランジスタＭ１のゲート電位、ソース電位は保持される。

時刻ｔ３２において、Ｐ１ｂ（１）制御信号線はＬレベルからＨレベルに変化する。Ｐ２（１）制御信号線はＨレベルのままである。よって、データ線Ｂに接続された画素回路ｂのスイッチトランジスタＭ２及びＭ３がオンする。データ電圧スイッチ回路７のＣＬＢ制御信号がＨレベルであり、ＣＬＡ・ＣＬＣ制御信号がＬレベルであり、データ線Ｂに接続されたスイッチトランジスタＭ５はオンであり、データ線Ａ及びデータ線Ｃに接続されたスイッチトランジスタＭ５はオフである。よって、データ線Ｂに映像信号が入力され、画素回路ｂがプログラミング動作する。更に、時刻ｔ３２から時刻ｔ３３まで画素回路ｂがβ補正動作する。また、Ｐ１ａ（１）制御信号線はＨレベルからＬレベルに変化し、Ｐ１ｃ（１）制御信号線はＬレベルのままである。よって、画素回路ａ及び画素回路ｃのスイッチトランジスタＭ２はオフであり、スイッチトランジスタＭ３はオンである。つまり、画素回路ａ及び画素回路ｃは、基準電圧線４に接続される寄生容量ＣＰと保持容量ＣＳによって駆動トランジスタＭ１のゲート電位、ソース電位は保持される。

時刻ｔ３３において、Ｐ１ｃ（１）制御信号線はＬレベルからＨレベルに変化する。Ｐ２（１）制御信号線はＨレベルのままである。よって、データ線Ｃに接続された画素回路ｃのスイッチトランジスタＭ２及びＭ３がオンする。データ電圧スイッチ回路７のＣＬＣ制御信号がＨレベルであり、ＣＬＡ・ＣＬＢ制御信号がＬレベルであり、データ線Ｃに接続されたスイッチトランジスタＭ５はオンであり、データ線Ａ及びデータ線Ｂに接続されたスイッチトランジスタＭ５はオフである。データ線Ｃに映像信号が入力され、画素回路ｃがプログラミング動作する。更に、時刻ｔ３３から時刻ｔ３４まで画素回路ｃがβ補正動作する。また、Ｐ１ｂ（１）制御信号線はＨレベルからＬレベルに変化し、Ｐ１ａ（１）制御信号線はＬレベルのままである。よって、画素回路ａ及び画素回路ｂのスイッチトランジスタＭ２はオフであり、スイッチトランジスタＭ３はオンである。つまり、画素回路ａ及び画素回路ｂは、基準電圧線４に接続される寄生容量ＣＰと保持容量ＣＳによって駆動トランジスタＭ１のゲート電位、ソース電位は保持される。

このようにして、１本の映像信号線（Ｖｉｄｅｏ）を３本のデータ線で共用して動作させることができる。つまり、映像信号線の配線数や映像信号線がパネル外部に接続するためのパッド数を削減することができる。尚、１本の映像信号線（Ｖｉｄｅｏ）を３本のデータ線で共用する構成に限定されず、２本以上の複数のデータ線を共用する構成にしても良い。

以上、本実施形態では、上記構成をとるため、第１の実施形態と同様の効果に加え、パネル外部に接続するためのパッド数を削減できる効果を奏する。

また、本実施形態では１行あたりの画素回路に接続された制御信号線が、３本のＰ１制御信号線（Ｐ１ａ、Ｐ１ｂ、Ｐ１ｃ）と１本のＰ２制御信号線を設けた例を示したが、本実施形態は上記の構成に限定されない。具体的には１行あたりの画素回路に接続された制御信号線として、１本のＰ１制御信号線と３本のＰ２制御信号線（Ｐ２ａ、Ｐ２ｂ、Ｐ２ｃ）を設けても良い。こうすることで、画素回路ａ、ｂ、ｃのスイッチトランジスタＭ２は共通でオン／オフするのに対して、スイッチトランジスタＭ３を画素回路毎にオン／オフする構成にできる。データ線５には行を制御する制御信号線との交差部や隣接する基準電圧線４との配線間等によって形成され、画素回路内の保持容量よりも大きいデータ線寄生容量Ｃｄが接続されている。よって、スイッチトランジスタＭ２がオンでスイッチトランジスタＭ３がオフしているときの画素回路の駆動トランジスタに対して、駆動トランジスタのゲート電位はデータ線寄生容量Ｃｄによって保持される構成でも良い。

〔第３の実施形態〕
図７に本実施形態に適用されるアクティブマトリクス型有機ＥＬ表示装置の表示領域における３列の概略ブロック図を示す。以下、第１・第２の実施形態との違いについて説明する。

第１・第２の実施形態との違いは、列毎に配置される基準電圧線４の少なくとも２つの基準電圧線４の寄生容量ＣＰ（ＣＰａ、ＣＰｂ、ＣＰｃ）を異ならせている点である。

式（１）に示されるように容量値ＣＰを大きくすると、データ線電圧Ｖｄａｔａ及び基準電圧ＶＲＥＦが各々、一定の場合、階調電圧ΔＶを大きくすることができる。即ち、駆動トランジスタのＶｇｓを大きくするので駆動電流を大きくすることができる。例えば、有機ＥＬ素子は列毎に同一色の素子が配置され、有機ＥＬ素子の発光効率は色毎に異なる。そこで、ＲＧＢの中で発光効率の低いＢ（青）の素子を含む画素回路に接続される基準電圧線４の寄生容量ＣＰを大きくする。つまり、発光効率の低い発光色の素子を含む画素回路に接続された基準電圧線ほど寄生容量ＣＰを大きくする。こうすることによって、データ線電圧Ｖｄａｔａを大きくすることなく、所望の駆動電流を大きくすることができることになる。基準電圧線４の寄生容量ＣＰの容量値を大きくするには、基準電圧線４の配線幅を広くしても良い。

また、図８に示すように各列の基準電圧線４に、ゲート線駆動回路３によって制御されるスイッチ（Ｍｂ１、Ｍｃ１、Ｍｃ２）を設け、これらのスイッチによって基準電圧線４を所定の長さに分断可能として、各列の寄生容量を設定しても良い。例えば、発光効率の低いＢ（青）の素子を含む画素回路列の基準電圧線４にはスイッチを設けないか、あるいはスイッチ数を他の色の素子を含む画素回路列の基準電圧線４のスイッチ数よりも少なくする。このようにして、発光効率の低い素子を含む画素に接続される基準電圧線の分割可能な長さを他の色の画素回路列の基準電圧線よりも長くすることで、寄生容量ＣＰの値が他の色よりも大きくなるように設定しても良い。

図８には、具体例として画素回路６ａ、６ｂ、６ｃそれぞれに含まれる発光素子の発光効率の比がおおよそ１：２：３である場合について示す。画素回路６ａに接続される基準電圧線４にはスイッチを設けず、画素回路６ｂに接続される基準電圧線４をスイッチＭｂ１で２つに分断可能とし、画素回路６ｂに接続される基準電圧線４をスイッチＭｃ１、Ｍｃ２で３つに分断可能としている。このようなスイッチにより、画素回路６ａ、６ｂ、６ｃそれぞれに接続される基準電圧線４の寄生容量値は、それぞれＣＰ：ＣＰ／２：ＣＰ／３とおおよそ発光効率の逆数の比とすることが可能となる。基準電圧線４に設けられたスイッチＭｂ１、Ｍｃ１、Ｍｃ２は、前述のオートゼロ動作の間はオン状態とし、オートゼロ動作の終了後にオフ状態とする。尚、寄生容量ＣＰの設定方法は上記手段に限定されない。

以上、本実施形態では、上記構成をとるため、第１の実施形態と同様の効果に加え、データ線電圧Ｖｄａｔａを大きくすることなく、所望の駆動電流を大きくすることができる効果を奏する。

上記第１乃至第３の実施形態で説明したトランジスタはアモルファスシリコン薄膜トランジスタ、ポリシリコン薄膜トランジスタや単結晶シリコントランジスタ等に適用することができる。

上記構成の表示装置は、電子機器の表示部として利用することができる。この電子機器は携帯電話、コンピュータ、デジタルスチルカメラもしくはビデオカメラ等の形態をとる。もしくはそれらの各機能の複数を実現する装置である。

図９は、デジタルスチルカメラシステムの一例のブロック図である。８はデジタルスチルカメラシステム、９は撮像部、１０は映像信号処理回路、１１は表示パネル（表示装置）、１２はメモリ、１３はＣＰＵ、１４は操作部を示す。撮像部９で撮影した映像または、メモリ１２に記録された映像情報を、映像信号処理回路１０で信号処理して映像信号を生成し、表示パネル１１に表示することができる。ＣＰＵ１３は、操作部１４からの入力によって、撮像部９、メモリ１２、映像信号処理回路１０等を制御して、状況に適した撮影、記録、再生、表示を行い、表示パネルに映像を表示する。

１：表示領域、２：プリチャージスイッチ回路、３：ゲート線駆動回路、４：基準電圧線（Ｖａ）、５：データ線（Ｖｄ）、６：画素回路、７：データ電圧スイッチ回路、８：デジタルスチルカメラシステム、９：撮像部、１０：映像信号処理回路、１１：表示パネル、１２：メモリ、１３：ＣＰＵ、１４：操作部

Claims (13)

1. 複数の画素回路と、基準電圧線と、基準電圧を供給する基準電圧源と、前記基準電圧線と前記基準電圧源を接続する第１スイッチと、前記基準電圧線とは別に設けられ、前記画素回路にデータ電圧を供給するデータ線と、を備え、前記画素回路は、発光素子と、ソースが前記発光素子のアノードに接続された駆動トランジスタと、一端が前記駆動トランジスタのゲートに接続され、他端が前記駆動トランジスタのソースに接続された保持容量と、前記駆動トランジスタのゲートと前記データ線を接続する第２スイッチと、前記駆動トランジスタのソースと前記基準電圧線を接続する第３スイッチとを有し、
   前記画素回路はマトリクス状に配置され、同じ列に配置された前記発光素子は同じ色を発光し、前記基準電圧線は列毎に配置されており、接続される画素回路に含まれる発光素子の発光効率が低いほど大きな寄生容量を有することを特徴とする表示装置。
2. 更に、映像信号を供給する映像信号線を有しており、前記データ線と前記映像信号線との接続関係を制御する第４スイッチとを備えることを特徴とする請求項１に記載の表示装置。
3. １本の前記映像信号線を２本以上の前記データ線で共用していることを特徴とする請求項２に記載の表示装置。
4. 前記基準電圧線は、自身を所定の長さに分割するスイッチを備える基準電圧線を含んでおり、前記所定の長さが、発光効率の低い発光素子を含む画素回路列に配置された基準電圧線ほど長いことを特徴とする請求項１乃至３のいずれか１項に記載の表示装置。
5. 異なる列に設けられた基準電圧線間の分割可能な長さの比は、それぞれが接続される画素回路に含まれる発光素子の発光効率の逆数の比に対応していることを特徴とする請求項４に記載の表示装置。
6. 前記基準電圧線の幅が、前記基準電圧線に接続される画素に含まれる発光素子の発光効率が低いほど広いことを特徴とする請求項１乃至３のいずれか１項に記載の表示装置。
7. 前記基準電圧は、前記発光素子が発光する電圧以下の値であることを特徴とする請求項１乃至６のいずれか１項に記載の表示装置。
8. 前記基準電圧線、前記基準電圧源、前記第１スイッチ、および前記画素回路を制御する制御回路を有しており、
   前記制御回路が、前記駆動トランジスタのソースと前記基準電圧線を接続し、前記基準電圧線と前記基準電圧源が切断し、
   前記保持容量に前記駆動トランジスタの閾値電圧を保持し、前記寄生容量に前記基準電圧と前記駆動トランジスタの閾値電圧の差分を保持した状態で、
   前記駆動トランジスタのゲートに前記データ電圧を書き込むことを特徴とする請求項１乃至７のいずれか１項に記載の表示装置。
9. 映像情報を記録するメモリと、前記映像情報を信号処理して映像信号を生成する映像信号処理回路と、前記映像信号を受けて映像を表示する表示装置と、前記映像信号処理回路および前記表示装置を制御するＣＰＵと、を備える電子機器であって、前記表示装置が請求項１乃至８のいずれか１項に記載の表示装置であることを特徴とする電子機器。
10. 複数の画素回路と、基準電圧線と、基準電圧を供給する基準電圧源と、前記基準電圧線と前記基準電圧源を接続する第１スイッチと、前記基準電圧線とは別に設けられ、前記画素回路にデータ電圧を供給するデータ線と、を備え、前記画素回路は、発光素子と、ソースが前記発光素子のアノードに接続された駆動トランジスタと、一端が前記駆動トランジスタのゲートに接続され、他端が前記駆動トランジスタのソースに接続された保持容量と、前記駆動トランジスタのゲートと前記データ線を接続する第２スイッチと、前記駆動トランジスタのソースと前記基準電圧線を接続する第３スイッチとを有する表示装置の駆動方法であって、
    前記第１スイッチ、前記第２スイッチ、および、前記第３スイッチをオン状態にして、前記基準電圧線および前記データ線に第１基準電圧を印加するリセット動作と、
    前記基準電圧線に印加する電圧を、前記第１基準電圧から前記第１基準電圧よりも低い第２基準電圧に変化させるプリチャージ動作と、
    前記第１スイッチをオフ状態にして、前記基準電圧線を前記基準電圧源から切り離すオートゼロ動作と、
    前記データ線に印加する電圧を、前記第１基準電圧から階調データ電圧に変化させるプログラミング動作と、
    前記第２スイッチおよび前記第３スイッチをオフ状態にする発光動作と、
    を有することを特徴とする表示装置の駆動方法。
11. 前記第１基準電圧は、前記発光素子が発光する電圧以下であることを特徴とする請求項１０に記載の表示装置の駆動方法。
12. 前記第１基準電圧と前記第２基準電圧との電圧差は、前記駆動トランジスタの閾値電圧よりも高いことを特徴とする請求項１０または１１に記載の表示装置の駆動方法。
13. 前記基準電圧線が、前記基準電圧線を所定の長さに分割するスイッチを備えており、
    前記スイッチをオートゼロ動作の間はオン状態とし、オートゼロ動作の終了後にオフ状態とする請求項１０乃至１２のいずれか１項に記載の表示装置の駆動方法。

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