JP6076865B2 - 電子装置 - Google Patents

電子装置 Download PDF

Info

Publication number
JP6076865B2
JP6076865B2 JP2013181591A JP2013181591A JP6076865B2 JP 6076865 B2 JP6076865 B2 JP 6076865B2 JP 2013181591 A JP2013181591 A JP 2013181591A JP 2013181591 A JP2013181591 A JP 2013181591A JP 6076865 B2 JP6076865 B2 JP 6076865B2
Authority
JP
Japan
Prior art keywords
terminal
electrode
semiconductor device
semiconductor chip
electronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013181591A
Other languages
English (en)
Other versions
JP2015050356A (ja
Inventor
晃 武藤
晃 武藤
貴史 古川
貴史 古川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013181591A priority Critical patent/JP6076865B2/ja
Priority to EP14180144.9A priority patent/EP2846356A3/en
Priority to KR1020140113080A priority patent/KR20150026942A/ko
Priority to US14/472,814 priority patent/US9153563B2/en
Priority to CN201410442796.6A priority patent/CN104425472B/zh
Publication of JP2015050356A publication Critical patent/JP2015050356A/ja
Priority to HK15103614.3A priority patent/HK1203106A1/xx
Priority to US14/862,127 priority patent/US20160013163A1/en
Application granted granted Critical
Publication of JP6076865B2 publication Critical patent/JP6076865B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0635—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors and diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
    • H03K17/0828—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in composite switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73263—Layer and strap connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92246—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K2017/0806—Modifications for protecting switching circuit against overcurrent or overvoltage against excessive temperature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Inverter Devices (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

本発明は、電子装置に関し、例えば、半導体チップをそれぞれ含む複数の半導体装置が搭載された電子装置に適用して有効な技術に関する。
特開２００８−６０２５６号公報（特許文献１）には、以下に示す技術が記載されている。すなわち、第１チップを第１ダイパッド上に搭載し、第２チップを第２ダイパッド上に搭載する。第１ダイパッドと、第２ダイパッドとは、封止体の第１辺、第２辺に平行に分割構成する。その結果、第１チップからの出力ピンと、駆動用回路の制御用ピンを反対方向から突出させることができる。
特開２００８−２１７９６号公報（特許文献２）には、ダイパッド上に絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor）（以下、本明細書では、ＩＧＢＴと呼ぶ）を形成した半導体チップと、ダイオードを形成した半導体チップと、を搭載した半導体装置が記載されている。
特開２０１１−８６８８９号公報（特許文献３）には、金属基板上に絶縁接着シートを介して、複数の単体パッケージを一緒に搭載することにより、１つの複合パッケージを形成する技術が記載されている。
特開２００９−１５８７８７号公報（特許文献４）には、配線基板上に、ベアチップの状態で、ＩＧＢＴが形成された半導体チップと、ダイオードが形成された半導体チップと、を搭載する技術が記載されている。
特開２００８−６０２５６号公報 特開２００８−２１７９６号公報 特開２０１１−８６８８９号公報 特開２００９−１５８７８７号公報
例えば、電気自動車やハイブリッド自動車などには、モータが搭載されている。このモータの一例として、単相誘導モータや３相誘導モータがあり、これらのモータは、直流電力を交流電力に変換するインバータ回路（電子装置）によって制御される。このインバータ回路は、ＩＧＢＴとダイオードを含む半導体装置を構成要素に含んでいる。例えば、単相誘導モータを制御するインバータ回路では、２つのＩＧＢＴと、２つのダイオードとが使用される。一方、３相誘導モータを制御するインバータ回路では、６つのＩＧＢＴと、６つのダイオードとが使用される。すなわち、インバータ回路を構成する電子装置では、多数のＩＧＢＴと、多数のダイオードとが搭載されることになる。
このため、インバータ回路を構成する電子装置において、製品の歩留りや製造工程時間を考慮した場合、例えば、上述した特許文献４のように、配線基板（モジュール基板）上にベアチップの状態で準備されたＩＧＢＴとダイオードとを実装する技術には、改善の余地がある。つまり、上述した特許文献４に記載された技術では、ベアチップ状態のＩＧＢＴとダイオードとを実装した後、パッケージ工程を実施する必要がある。この結果、特許文献４に記載された技術では、製造工程時間が長くなるとともに、パッケージ工程において不良品が発生した場合、内部に搭載されている良品のＩＧＢＴやダイオードが無駄となってしまう。このため、上述した特許文献４に記載された技術には、製品の歩留りの向上や製造工程時間の短縮を実現する観点から、改善の余地が存在するのである。
この点に関し、本願発明者は、上述した特許文献１〜３に示すように、1つのＩＧＢＴと１つのダイオードを樹脂で封止した半導体装置（半導体パッケージ）を事前に製造しておき、良品と判定された複数の半導体装置を配線基板に搭載することにより、インバータ回路を構成する電子装置を製造する技術を検討している。なぜなら、この技術では、予め樹脂封止された半導体装置を使用することになるため、電子装置の製造工程におけるパッケージ工程が不要となる結果、製造工程時間の短縮を図ることができるからである。また、この技術では、良品と判定された複数の半導体装置（半導体パッケージ）をそのまま利用できることから、電子装置における製品の歩留り向上を図ることができるからである。
ところが、ＩＧＢＴとダイオードとを樹脂封止した半導体装置から構成する場合、この半導体装置に設けられる外部接続端子の位置は固定される。この結果、ＩＧＢＴとダイオードとを含む半導体装置の配線基板上への配置レイアウトを慎重に考慮しないと、電子装置の入力端子（外部端子）と出力端子（外部端子）との間の経路（配線長）が長くなってしまうおそれがある。つまり、予め樹脂封止された半導体装置を使用する技術では、半導体装置に設けられている外部接続端子の位置が固定されていることから、複数の半導体装置の間を結ぶ基板配線の自由度が制限される結果、基板配線の長さが長くなる傾向がある。このことは、基板配線のインピーダンスが高くなることを意味し、これによって、電子装置の高速スイッチングが阻害されやすくなる。すなわち、予め樹脂封止された半導体装置を使用して、インバータ回路を構成する電子装置を製造する技術においては、製品の歩留り向上や製造工程時間の短縮を図ることができる利点がある一方、高速スイッチングに代表される電子装置の性能向上を図る観点から改善の余地が存在する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における電子装置は、配線基板の上面上に搭載された第１半導体装置と第２半導体装置とを含み、第２半導体装置は、平面視において、第２半導体装置の向きが、第１半導体装置の向きに対して交差するように、配線基板の上面上に搭載されている。
また、一実施の形態における電子装置は、配線基板の上面上に搭載された第１半導体装置と第２半導体装置とを含み、平面視において、第１半導体装置の向きと、第２半導体装置の向きとは同じでありながら、第２半導体装置の中心位置は、第１半導体装置の中心位置からずれて配置されている。
一実施の形態における電子装置によれば、例えば、高速スイッチングに代表される性能向上を図ることができる。
直流電源と３相誘導モータの間に３相のインバータ回路を配置した回路図である。 ３相のインバータ回路の動作を説明するタイミングチャートである。 実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 実施の形態１における電子装置の実装構成を示す模式図である。 1つの電子装置ユニットで実現される回路要素を示す図である。 実施の形態１における電子装置ユニットの実装構成を示す模式図である。 実施の形態１における電子装置ユニットに搭載されている半導体装置の内部でのＩＧＢＴとダイオードの配置レイアウトを示す模式図である。 実施の形態１における半導体装置の外観構成を示す平面図である。 実施の形態１における半導体装置の封止体の内部構造を示す図であり、（ａ）が平面図であり、（ｂ）が（ａ）のＡ−Ａ線での断面図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 半導体チップの表面とは反対側の裏面を示す平面図である。 半導体チップに形成されている回路の一例を示す回路図である。 実施の形態１におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 ダイオードのデバイス構造を示す断面図である。 実施の形態１における半導体装置の製造工程を示す図であり、（ａ）は、平面図であり、（ｂ）は、（ａ）のＡ−Ａ線での断面図である。 図１６に続く半導体装置の製造工程を示す図であり、（ａ）は、平面図であり、（ｂ）は、（ａ）のＡ−Ａ線で切断した断面図である。 図１７に続く半導体装置の製造工程を示す図であり、（ａ）は、平面図であり、（ｂ）は、（ａ）のＡ−Ａ線での断面図である。 図１８に続く半導体装置の製造工程を示す図であり、（ａ）は、平面図であり、（ｂ）は、側面図である。 図１９に続く半導体装置の製造工程を示す図であり、（ａ）は、平面図であり、（ｂ）は、側面図である。 実施の形態１における半導体装置の外観構成を示す図である。 実施の形態１における電子装置の製造工程を示す図である。 図２２に続く電子装置の製造工程を示す図である。 図２３に続く電子装置の製造工程を示す図である。 （ａ）は、関連技術における電子装置ユニットの平面構成を示す模式図であり、（ｂ）は、実施の形態１における電子装置ユニットの平面構成を示す模式図である。 変形例１における電子装置ユニットの平面構成を示す模式図である。 変形例２における電子装置ユニットの平面構成を示す模式図である。 （ａ）は、関連技術における電子装置ユニットの平面構成を示す模式図であり、（ｂ）は、変形例２における電子装置ユニットの平面構成を示す模式図である。 変形例２における電子装置ユニットを３つ組み合わせて、３相のインバータ回路に対応した電子装置を構成する例を示す模式図である。 変形例３における電子装置ユニットの平面構成を示す模式図である。 （ａ）は、関連技術における電子装置ユニットの平面構成を示す模式図であり、（ｂ）は、変形例３における電子装置ユニットの平面構成を示す模式図である。 変形例４における電子装置の平面構成を示す模式図である。 変形例５における電子装置の平面構成を示す模式図である。 インバータ回路の第１レグ〜第３レグのうち、第１レグに着目して、第１レグを２つの単位レグから構成する例を示す回路図である。 実施の形態２における電子装置ユニットの平面構成を示す模式図である。 実施の形態２における電子装置ユニットにおいて、半導体装置の内部でのＩＧＢＴとダイオードの配置レイアウトを示す模式図である。 実施の形態３における電子装置ユニットの平面構成を示す模式図である。 （ａ）は、関連技術における電子装置ユニットの平面構成を示す模式図であり、（ｂ）は、実施の形態３における電子装置ユニットの平面構成を示す模式図である。 実施の形態３の変形例における電子装置ユニットの平面構成を示す模式図である。 （ａ）は、関連技術における電子装置ユニットの平面構成を示す模式図であり、（ｂ）は、実施の形態３の変形例における電子装置ユニットの平面構成を示す模式図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
インバータ回路とは、直流電力を交流電力に変換する回路である。例えば、直流電源のプラスとマイナスを交互に出力すれば、これに応じて電流の向きが逆転する。この場合、電流の向きが交互に逆転するので、出力は交流電力と考えることができる。これがインバータ回路の原理である。ここで、交流電力といっても、単相交流電力や３相交流電力に代表されるように様々な形態がある。そこで、本実施の形態１では、特に、直流電力を３相の交流電力に変換する３相インバータ回路を例に挙げて説明することにする。ただし、本実施の形態１における技術的思想は、３相インバータ回路に適用する場合に限らず、例えば、単相インバータ回路などにも幅広く適用することができる。
＜３相インバータ回路の構成＞
図１は、直流電源Ｅと３相誘導モータＭＴの間に３相のインバータ回路ＩＮＶを配置した回路図である。図１に示すように、直流電源Ｅから３相交流電力に変換するためには、スイッチＳＷ１〜ＳＷ６の６個のスイッチで構成された３相のインバータ回路ＩＮＶを使用する。具体的に、図１に示すように、３相のインバータ回路ＩＮＶは、スイッチＳＷ１とスイッチＳＷ２を直列接続した第１レグＬＧ１と、スイッチＳＷ３とスイッチＳＷ４を直列接続した第２レグＬＧ２と、スイッチＳＷ５とスイッチＳＷ６を直列接続した第３レグＬＧ３とを有し、第１レグＬＧ１〜第３レグＬＧ３は並列に接続されている。このとき、スイッチＳＷ１、スイッチＳＷ３、スイッチＳＷ５は、上アームを構成し、スイッチＳＷ２、スイッチＳＷ４、スイッチＳＷ６は、下アームを構成する。
そして、スイッチＳＷ１とスイッチＳＷ２の間の点Ｕと３相誘導モータＭＴのＵ相が接続されている。同様に、スイッチＳＷ３とスイッチＳＷ４の間の点Ｖと３相誘導モータＭＴのＶ相が接続され、スイッチＳＷ５とスイッチＳＷ６の間の点Ｗと３相誘導モータＭＴのＷ相が接続されている。このようにして、３相インバータ回路ＩＮＶが構成されている。
＜３相インバータ回路の動作＞
次に、上述した構成を有する３相のインバータ回路ＩＮＶの動作について説明する。図２は、３相のインバータ回路ＩＮＶの動作を説明するタイミングチャートである。図２において、３相のインバータ回路ＩＮＶでのスイッチＳＷ１とスイッチＳＷ２のスイッチング動作は、例えば、スイッチＳＷ１がオンしているとき、スイッチＳＷ２はオフしている一方、スイッチＳＷ１がオフしているとき、スイッチＳＷ２はオンするように行なわれる。同様に、３相のインバータ回路ＩＮＶでのスイッチＳＷ３とスイッチＳＷ４のスイッチング動作は、スイッチＳＷ３がオンしているとき、スイッチＳＷ４はオフしている一方、スイッチＳＷ３がオフしているとき、スイッチＳＷ４はオンするように行なわれる。また、３相のインバータ回路ＩＮＶでのスイッチＳＷ５とスイッチＳＷ６のスイッチング動作は、スイッチＳＷ５がオンしているとき、スイッチＳＷ６はオフしている一方、スイッチＳＷ５がオフしているとき、スイッチＳＷ６はオンするように行なわれる。
そして、図２に示すように、３組のスイッチペアのスイッチング動作は、１２０度の位相差を有するように行なわれる。このとき、点Ｕ、点Ｖ、点Ｗのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、０とＥ０とに変化することになる。そして、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものとなることから、＋Ｅ０、０、−Ｅ０と変化することになる。一方、Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。このようにスイッチＳＷ１〜スイッチＳＷ６をスイッチング動作させることにより、それぞれの線間電圧は、階段状の交流電圧波形となり、かつ、互いの線間電圧の交流電圧波形が１２０度の位相差を有するようになる。したがって、３相のインバータ回路ＩＮＶによれば、直流電源Ｅから供給される直流電力を３相交流電力に変換することができることになる。
＜実際の３相インバータ回路の構成例＞
本実施の形態１における電子装置は、例えば、電気自動車やハイブリッド車などに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。図３は、本実施の形態１におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。
図３において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの実際の構成例について説明する。図３に示すように、例えば、本実施の形態１におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、実際のインバータ回路ＩＮＶでは、例えば、図１に示すスイッチＳＷ１〜スイッチＳＷ６のそれぞれは、図３に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成される。すなわち、図３において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
ここで、例えば、インバータ回路ＩＮＶのスイッチング素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用することが考えられる。このパワーＭＯＳＦＥＴによれば、オン／オフ動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。一方、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。なぜなら、パワーＭＯＳＦＥＴでは、低濃度のエピタキシャル層（ドリフト層）の厚さを厚くすることにより耐圧を確保しているが、低濃度のエピタキシャル層の厚さが厚くなると副作用として抵抗が大きくなるからである。
これに対し、スイッチング素子として、大きな電力を取り扱うことができるバイポーラトランジスタも存在するが、バイポーラトランジスタは、ベース電流によりオン／オフ動作を制御する電流駆動型であるため、スイッチング速度が前述のパワーＭＯＳＦＥＴに比べて一般的に遅いという性質がある。
したがって、大電力で、かつ、高速スイッチングが必要とされる電気自動車やハイブリッド車のモータなどの用途において、パワーＭＯＳＦＥＴやバイポーラトランジスタでは対応が困難となる。そこで、上述した大電力で、かつ、高速スイッチングが必要とされる用途には、ＩＧＢＴが使用される。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。このことから、ＩＧＢＴによれば、大電力で、かつ、高速スイッチングが可能であるため、大電流で、かつ、高速スイッチングが必要とされる用途に適している半導体素子ということになる。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴを採用している。
そして、本実施の形態１におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのＩＧＢＴＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣが接続されており、このゲート制御回路ＧＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
＜ダイオードの必要性＞
上述したように、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要がある。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
＜容量素子の必要性＞
さらに、本実施の形態１におけるインバータ回路ＩＮＶでは、例えば、図３に示すように、正電位端子ＰＴと負電位端子ＮＴとの間に、容量素子ＣＡＰが設けられている。この容量素子ＣＡＰは、例えば、インバータ回路ＩＮＶでのスイッチングノイズの平滑化や、システム電圧の安定化を図る機能を有している。
＜実施の形態１における電子装置の実装構成＞
本実施の形態１におけるインバータ回路ＩＮＶは、上述したように構成されており、以下に、このインバータ回路ＩＮＶを実現する電子装置の実装構成について説明する。
図４は、本実施の形態１における電子装置ＥＡ１の実装構成を示す模式図である。図４において、本実施の形態１における電子装置ＥＡ１は、３つの電子装置ユニットＥＡＵ１を備え、３つの電子装置ユニットＥＡＵ１のそれぞれは、ｙ方向に延在する一対の長辺と、ｘ方向に延在する一対の短辺で規定される矩形形状をしている。
３つの電子装置ユニットＥＡＵ１は、例えば、図４に示すように、ｘ方向に並ぶように配置されている。すなわち、本実施の形態１において、電子装置ユニットＥＡＵ１は、複数存在し、複数の電子装置ユニットＥＡＵ１は、一対の短辺が延在するｘ方向（第１方向）に並んで配置されている。
ここで、電子装置ＥＡ１を構成する３つの電子装置ユニットＥＡＵ１のそれぞれには、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が搭載されている。つまり、３つの電子装置ユニットＥＡＵ１のそれぞれには、図４に示すように、複数の半導体装置が搭載されており、一例として、本実施の形態１では、個々の電子装置ユニットＥＡＵ１に２つの半導体装置が搭載されている。したがって、本実施の形態１における電子装置ＥＡ１は、３つの電子装置ユニットＥＡＵ１を有し、３つの電子装置ユニットＥＡＵ１のそれぞれには、２つの半導体装置が搭載されていることから、本実施の形態１における電子装置ＥＡ１は、全部で６つの半導体装置を含んでいることになる。このとき、電子装置ＥＡ１に含まれる６つの半導体装置は、互いに同じ構成をしている。言い換えれば、電子装置ＥＡ１に含まれる６つの半導体装置は、互いに同種類の電子部品となっている。
そして、個々の電子装置ユニットＥＡＵ１には、Ｐ端子ＰＴＥ（正電位端子ＰＴ）と、Ｎ端子ＮＴＥ（負電位端子ＮＴ）と、が設けられている。さらに、例えば、３つの電子装置ユニットＥＡＵ１のうち、左側に配置されている電子装置ユニットＥＡＵ１には、Ｕ端子ＵＴＥが設けられ、中央に配置されている電子装置ユニットＥＡＵ１には、Ｖ端子ＶＴＥが設けられ、右側に配置されている電子装置ユニットＥＡＵ１には、Ｗ端子ＷＴＥが設けられている。
このとき、個々の電子装置ユニットＥＡＵ１に設けられているＰ端子ＰＴＥは、例えば、導電性の接続部材ＣＮＴ１で互いに接続されている。同様に、個々の電子装置ユニットＥＡＵ１に設けられているＮ端子ＮＴＥは、導電性の接続部材ＣＮＴ２で互いに接続されている。具体的に、３つのＰ端子ＰＴＥは、ｘ方向に延在する接続部材ＣＮＴ１によって互いに電気的に接続され、３つのＮ端子ＮＴＥは、ｘ方向に延在する接続部材ＣＮＴ２によって互いに電気的に接続されている。そして、接続部材ＣＮＴ１と接続部材ＣＮＴ２との間に容量素子ＣＡＰが接続されている。このことから、本実施の形態１においては、Ｐ端子ＰＴＥとＮ端子ＮＴＥとの間に容量素子ＣＡＰが接続されていることになる。
本実施の形態１における電子装置ＥＡ１は、このように実装構成されており、これによって、図３に示すインバータ回路ＩＮＶが実現される。具体的には、図３に示す第１レグＬＧ１が、図４に示す左側の電子装置ユニットＥＡＵ１で実装構成され、図３に示す第２レグＬＧ２が、図４に示す中央の電子装置ユニットＥＡＵ１で実装構成されている。また、図３に示す第３レグＬＧ３が、図４に示す右側の電子装置ユニットＥＡＵ１で実装構成されている。そして、３つの電子装置ユニットＥＡＵ１のそれぞれに半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が搭載されており、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とのそれぞれに、図３に示すＩＧＢＴＱ１およびダイオードＦＷＤが形成されている。
このように本実施の形態１では、３つの電子装置ユニットＥＡＵ１を組み合わせた電子装置ＥＡ１によって、３相のインバータ回路ＩＮＶが実現される。
＜実施の形態１における電子装置ユニットの実装構成＞
以下では、電子装置ＥＡ１に含まれる電子装置ユニットＥＡＵ１の実装構成について説明する。なお、図４に示す３つの電子装置ユニットＥＡＵ１は、同等の構成をしていることから、以下では、図４において、左側に配置されている電子装置ユニットＥＡＵ１に着目して、電子装置ユニットＥＡＵ１の実装構成について説明する。
図５は、1つの電子装置ユニットＥＡＵ１で実現される回路要素を示す図である。具体的に、図５は、図３に示す３相のインバータ回路のうちの第１レグＬＧ１の回路要素を示す回路図であり、この第１レグＬＧ１が１つの電子装置ユニットＥＡＵ１で実現される。
図６は、本実施の形態１における電子装置ユニットＥＡＵ１の実装構成を示す模式図である。図６において、本実施の形態１における電子装置ユニットＥＡＵ１は、矩形形状の配線基板ＷＢを有している。この配線基板ＷＢの上面（表面、第１面）には、Ｐ電極ＰＥと、Ｕ電極ＵＥと、Ｎ電極ＮＥとが形成されている。そして、Ｐ電極ＰＥは、Ｐ端子ＰＴＥと電気的に接続され、Ｕ電極ＵＥは、Ｕ端子ＵＴＥと電気的に接続されている。また、Ｎ電極ＮＥは、Ｎ端子ＮＴＥと電気的に接続されている。なお、配線基板ＷＢの上面と反対側の面が配線基板ＷＢの下面（裏面、第２面）となる。
配線基板ＷＢは、一対の長辺と、一対の長辺と交差する一対の短辺から構成される矩形形状をしている。具体的に、配線基板ＷＢは、ｙ方向に並行しながら延在する第１長辺ＬＳ１と第２長辺ＬＳ２とを有するとともに、ｘ方向に並行しながら延在する第１短辺ＳＳ１と第２短辺ＳＳ２とを有している。そして、Ｐ端子ＰＴＥ（第１外部端子）は、一対の短辺のうちのいずれかの短辺側に設けられ、Ｕ端子ＵＴＥ（第２外部端子）は、一対の短辺のうちのいずれかの短辺側に設けられ、Ｎ端子ＮＴＥ（第３外部端子）は、一対の短辺のうちのいずれかの短辺側に設けられている。このとき、第１短辺ＳＳ１と第２短辺ＳＳ２のそれぞれには、Ｐ端子ＰＴＥ、Ｕ端子ＵＴＥ、および、Ｎ端子ＮＴＥのうちの少なくとも１つが設けられている。具体的に、本実施の形態１における電子装置ユニットＥＡＵ１では、Ｐ端子ＰＴＥが第１短辺ＳＳ１側に設けられ、Ｕ端子ＵＴＥとＮ端子ＮＴＥとが第２短辺ＳＳ２側に設けられている。
これにより、本実施の形態１における電子装置ユニットＥＡＵ１を使用した電子装置ＥＡ１の小型化を図ることができる。つまり、本実施の形態１における電子装置ユニットＥＡＵ１では、一対の長辺と一対の短辺を有する配線基板ＷＢが使用されるが、このとき、一対の短辺のいずれかに、Ｐ端子ＰＴＥと、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥが形成されている。言い換えれば、配線基板ＷＢの一対の長辺には、Ｐ端子ＰＴＥと、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥのいずれも形成されていない。このため、例えば、図４に示すように、本実施の形態１における電子装置ＥＡ１では、電子装置ユニットＥＡＵ１の短辺が延在するｘ方向に、３つの電子装置ユニットＥＡＵ１を互いに並べて配置することができる。すなわち、この構成によれば、Ｐ端子ＰＴＥと、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥの配置に邪魔されることなく、３つの電子装置ユニットＥＡＵ１をｘ方向に並べることができる。したがって、本実施の形態１における電子装置ユニットＥＡＵ１のように、一対の短辺のいずれかにＰ端子ＰＴＥと、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥを設けることにより、複数の電子装置ユニットＥＡＵ１の組み合わせから構成される電子装置ＥＡ１の小型化を図ることができる。つまり、本実施の形態１における電子装置ユニットＥＡＵ１のように、一対の長辺ではなく、一対の短辺のいずれかにＰ端子ＰＴＥと、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥを設ける構成は、電子装置ＥＡ１の小型化を図る観点から有用な構成ということができる。
さらに、図４に示すように、本実施の形態１における電子装置ユニットＥＡＵ１では、一対の短辺が延在するｘ方向に並べて配置することにより、Ｐ端子ＰＴＥと、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥのそれぞれからの引き出しが容易となる利点が得られる。すなわち、複数の電子装置ユニットＥＡＵ１のそれぞれに設けられているＰ端子ＰＴＥ、Ｕ端子ＵＴＥと、Ｎ端子ＮＴＥと外部機器との接続容易性を向上させることができる。
特に、複数の電子装置ユニットＥＡＵ１のそれぞれにおいては、図４に示すように、１つの短辺にＰ端子ＰＴＥが設けられるとともに、１つの短辺と対向するもう１つの短辺にＮ端子ＮＴＥが設けられている。このため、ｘ方向に延在する接続部材ＣＮＴ１で、複数のＰ端子ＰＴＥを電気的に接続し、かつ、ｘ方向に延在する接続部材ＣＮＴ２で、複数のＮ端子ＮＴＥを電気的に接続しながら、接続部材ＣＮＴ１と接続部材ＣＮＴ２との間に容易に容量素子ＣＡＰを設けることができる。つまり、本実施の形態１における電子装置ユニットＥＡＵ１の構成によれば、効率の良い実装構成（実装レイアウト）を有する電子装置ＥＡ１を実現することができる。言い換えれば、本実施の形態１における電子装置ユニットＥＡＵ１は、図３に示す３相のインバータ回路ＩＮＶを構成する上で、電子装置ＥＡ１自体の小型化や、外部機器との接続容易性を充分に考慮した有用な構成となっている。
このように構成されている配線基板ＷＢの上面には、例えば、図６に示すように、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が搭載されている。具体的に、半導体装置ＰＡＣ１の一辺には、エミッタ端子ＥＴ１（リード）が配置されており、このエミッタ端子ＥＴ１は、配線基板ＷＢに形成されているＮ電極ＮＥと電気的に接続されている。そして、半導体装置ＰＡＣ１においては、エミッタ端子ＥＴ１が配置されている一辺と対向する辺に信号端子ＳＧＴ１（リード）が配置されており、この信号端子ＳＧＴ１は、配線基板ＷＢに設けられている配線と電気的に接続されている。なお、図６では、図示されないが、半導体装置ＰＡＣ１の裏面には、コレクタ端子となるダイパッドが露出しており、このダイパッドが配線基板ＷＢに形成されているＵ電極ＵＥと電気的に接続されている。
同様に、半導体装置ＰＡＣ２の一辺には、エミッタ端子ＥＴ２（リード）が配置されており、このエミッタ端子ＥＴ２は、配線基板ＷＢに形成されているＵ電極ＵＥと電気的に接続されている。そして、半導体装置ＰＡＣ２においては、エミッタ端子ＥＴ２が配置されている一辺と対向する辺に信号端子ＳＧＴ２（リード）が配置されており、この信号端子ＳＧＴ２は、配線基板ＷＢに設けられている配線と電気的に接続されている。なお、図６では、図示されないが、半導体装置ＰＡＣ２の裏面には、コレクタ端子となるダイパッドが露出しており、このダイパッドが配線基板ＷＢに形成されているＰ電極ＰＥと電気的に接続されている。
ここで、本実施の形態１における特徴点は、図６に示すように、平面視において、半導体装置ＰＡＣ２の向きが、半導体装置ＰＡＣ１の向きに対して交差するように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２が配線基板ＷＢの上面上に搭載されている点にある。詳細には、半導体装置ＰＡＣ２の向きは、半導体装置ＰＡＣ１の向きに対してほぼ直交している。なお、本実施の形態１で言う「直交」とは、略９０度傾いている状態を指し、必ずしも、９０度に限るものではない。また、本実施の形態１における特徴点は、以下に示すように表現することもできる。すなわち、半導体装置ＰＡＣ１は、エミッタ端子ＥＴ１および信号端子ＳＧＴ１が、配線基板ＷＢの一対の短辺が延在するｘ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載されている。一方、半導体装置ＰＡＣ２は、エミッタ端子ＥＴ２および信号端子ＳＧＴ２が、配線基板ＷＢの一対の長辺が延在するｙ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載されている。
これにより、本実施の形態１によれば、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の経路長が短くなることから、Ｐ端子ＰＴＥとＵ端子ＵＴＥの間の寄生抵抗を低減することができる。このことは、配線における寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間を低減できることを意味し、これによって、高速スイッチングに代表される電子装置の性能向上を図ることができる。このような本実施の形態１の利点の詳細については、後述する。
なお、上述したように、本実施の形態１における電子装置ユニットＥＡＵ１を構成する配線基板ＷＢには、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２が搭載されるが、半導体装置ＰＡＣ１および半導体装置ＰＡＣ２のそれぞれには、ＩＧＢＴとダイオードが１つずつ含まれている。半導体装置ＰＡＣ１や半導体装置ＰＡＣ２の内部構造の詳細についても、後述するが、ここでは、例えば、半導体装置ＰＡＣ１や半導体装置ＰＡＣ２の配置に関連して、半導体装置ＰＡＣ１の内部でのＩＧＢＴやダイオードの配置レイアウト、あるいは、半導体装置ＰＡＣ２の内部でのＩＧＢＴやダイオードの配置レイアウトの概略について簡単に説明する。
図７は、本実施の形態１における電子装置ユニットＥＡＵ１において、半導体装置ＰＡＣ１の内部でのＩＧＢＴＱ１とダイオードＦＷＤの配置レイアウト、および、半導体装置ＰＡＣ２の内部でのＩＧＢＴＱ１とダイオードＦＷＤの配置レイアウトを示す模式図である。図７において、半導体装置ＰＡＣ１に着目すると、ｘ方向に並ぶように、ＩＧＢＴＱ１とダイオードＦＷＤが配置されていることがわかる。具体的には、ｘ方向において、信号端子ＳＧＴ１側にＩＧＢＴＱ１が形成された半導体チップが配置され、かつ、エミッタ端子ＥＴ１側にダイオードＦＷＤが形成された半導体チップが配置される。
一方、図７において、半導体装置ＰＡＣ２に着目すると、ｙ方向に並ぶように、ＩＧＢＴＱ１とダイオードＦＷＤが配置されていることがわかる。具体的には、ｙ方向において、信号端子ＳＧＴ２側にＩＧＢＴＱ１が形成された半導体チップが配置され、かつ、エミッタ端子ＥＴ２側にダイオードＦＷＤが形成された半導体チップが配置される。
したがって、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とに着目すると、エミッタ端子ＥＴ１の突出方向とエミッタ端子ＥＴ２の突出方向が略９０度異なっているとともに、信号端子ＳＧＴ１の突出方向と信号端子ＳＧＴ２の突出方向も略９０度異なっている。さらに、本実施の形態１では、半導体装置ＰＡＣ１におけるＩＧＢＴＱ１とダイオードＦＷＤの配置位置と、半導体装置ＰＡＣ２におけるＩＧＢＴＱ１とダイオードＦＷＤの配置位置も略９０度異なっていることがわかる。
＜実施の形態１における半導体装置の構成＞
本実施の形態１における電子装置ユニットＥＡＵ１は、上記のように構成されており、次に、電子装置ユニットＥＡＵ１に含まれる半導体装置の構成について説明する。上述したように、１つの電子装置ユニットＥＡＵ１は、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを有しているが、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、同じ構成をしているため、以下では、同じ構成の半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを、半導体装置ＰＡＣとして説明することにする。
本実施の形態１における半導体装置ＰＡＣは、図３に示すインバータ回路ＩＮＶに関するものであり、インバータ回路ＩＮＶの構成要素となる１つのＩＧＢＴＱ１と１つのダイオードＦＷＤとを１パッケージ化したものである。すなわち、本実施の形態１における半導体装置を６つ使用することにより、３相モータを駆動する３相のインバータ回路ＩＮＶとなる電子装置（パワーモジュール）が構成されることになる。
図８は、本実施の形態１における半導体装置ＰＡＣの外観構成を示す平面図である。図８に示すように、本実施の形態１における半導体装置ＰＡＣは、矩形形状をした樹脂からなる封止体ＭＲを有する。この封止体ＭＲは、図８に示す上面と、この上面とは反対側の下面と、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面とを有する。図８においては、第１側面を構成する辺Ｓ１が図示され、第２側面を構成する辺Ｓ２が図示されている。さらに、封止体ＭＲは、第１側面および第２側面と交差する第３側面と、第１側面および第２側面と交差し、第３側面と対向する第４側面とを有する。図８においては、第３側面を構成する辺Ｓ３が図示されているとともに、第４側面を構成する辺Ｓ４が図示されている。
ここで、本実施の形態１における半導体装置ＰＡＣでは、図８に示すように、第１側面から複数のリードＬＤ１のそれぞれの一部分が突出し、かつ、第２側面から複数のリードＬＤ２のそれぞれの一部分が突出している。このとき、リードＬＤ１はエミッタ端子ＥＴを構成し、リードＬＤ２は信号端子ＳＧＴを構成している。そして、エミッタ端子ＥＴを構成する複数のリードＬＤ１のそれぞれの幅は、信号端子ＳＧＴを構成する複数のリードＬＤ２のそれぞれの幅よりも大きくなっている。言い換えれば、本実施の形態１において、複数のリードＬＤ１をまとめて第１リード（第１リード群）と呼び、複数のリードＬＤ２をまとめて第２リード（第２リード群）と呼ぶ場合、第１リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ１）から構成され、かつ、第２リードの封止体ＭＲから露出している部分は、複数の部分（複数のリードＬＤ２）から構成される。このとき、平面視において、第１リードの複数の部分のそれぞれの幅は、複数のリードＬＤ２のそれぞれの幅よりも広いということもできる。これは、エミッタ端子ＥＴには大電流が流れるため、できるだけ抵抗を低減する必要があるのに対し、信号端子ＳＧＴには微小な電流しか流れないことを考慮したものである。
続いて、本実施の形態１における半導体装置ＰＡＣを構成する封止体ＭＲの内部構造について説明する。図９は、本実施の形態１における半導体装置ＰＡＣの封止体ＭＲの内部構造を示す図であり、図９（ａ）が平面図に対応し、図９（ｂ）が図９（ａ）のＡ−Ａ線での断面図に対応する。
まず、図９（ａ）において、封止体ＭＲの内部には、矩形形状のチップ搭載部（ダイパッド）ＴＡＢが配置されている。このチップ搭載部ＴＡＢは、放熱効率を高めるためのヒートスプレッダとしても機能し、例えば、熱伝導率の高い銅を主成分とする材料から構成されている。ここで、「主成分」とは、部材を構成する構成材料のうち、最も多く含まれている材料成分のことをいい、例えば、「銅を主成分とする材料」とは、部材の材料が銅を最も多く含んでいることを意味している。本明細書で「主成分」という言葉を使用する意図は、例えば、部材が基本的に銅から構成されているが、その他に不純物を含む場合を排除するものではないことを表現するために使用している。
チップ搭載部ＴＡＢ上には、例えば、高融点半田からなる導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１、および、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。このとき、半導体チップＣＨＰ１および半導体チップＣＨＰ２が搭載されている面をチップ搭載部ＴＡＢの第１面と定義し、この第１面と反対側の面を第２面と定義する。この場合、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、チップ搭載部ＴＡＢの第１面上に搭載されているということになる。特に、ダイオードが形成された半導体チップＣＨＰ２は、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢの第１面と接触するように配置される。この場合、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。一方、ＩＧＢＴが形成された半導体チップＣＨＰ１は、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極（コレクタ電極パッド）が、導電性接着剤ＡＤＨ１を介して、チップ搭載部ＴＡＢの第１面と接触するように配置される。この場合、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰおよび複数の電極パッドが上を向くことになる。したがって、半導体チップＣＨＰ１のコレクタ電極パッドと半導体チップＣＨＰ２のカソード電極パッドとはチップ搭載部ＴＡＢを介して電気的に接続されることになる。
さらに、図９（ａ）において、チップ搭載部ＴＡＢの平面積は、半導体チップＣＨＰ１および半導体チップＣＨＰ２の合計平面積よりも大きくなっている。そして、平面視において、チップ搭載部ＴＡＢの半導体チップＣＨＰ１および半導体チップＣＨＰ２が重ならない部分には、チップ搭載部ＴＡＢの第１面から第２面にかけて貫通した貫通孔ＴＨが形成されており、この貫通孔ＴＨ内には、封止体ＭＲの一部が充填されている。
続いて、図９（ａ）に示すように、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ、および、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上には、例えば、高融点半田からなる導電性接着材ＡＤＨ２を介して、導電性部材であるクリップＣＬＰが配置されている。そして、このクリップＣＬＰは、導電性接着材ＡＤＨ２を介して、エミッタ端子ＥＴと接続されている。したがって、半導体チップＣＨＰ１のエミッタ電極パッドＥＰと半導体チップＣＨＰ２のアノード電極パッドＡＤＰとは、クリップＣＬＰを介してエミッタ端子ＥＴと電気的に接続されていることになる。このクリップＣＬＰは、例えば、銅を主成分とする板状部材から構成される。つまり、本実施の形態１では、半導体チップＣＨＰ１のエミッタ電極パッドＥＰからエミッタ端子ＥＴにわたって大電流が流れるため、大電流を流すことができるように、大きな面積を確保できるクリップＣＬＰを使用している。
また、図９（ａ）に示すように、半導体チップＣＨＰ１の表面には、複数の電極パッドが形成されており、この複数の電極パッドのそれぞれは、導電性部材であるワイヤＷによって、信号端子ＳＧＴと電気的に接続されている。具体的に、複数の電極パッドは、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含んでいる。そして、ゲート電極パッドＧＰは、信号端子ＳＧＴの１つであるゲート端子ＧＴとワイヤＷで電気的に接続されている。同様に、温度検知用電極パッドＴＣＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＣＴとワイヤＷで電気的に接続され、温度検知用電極パッドＴＡＰは、信号端子ＳＧＴの１つである温度検知用端子ＴＡＴとワイヤＷで電気的に接続されている。また、電流検知用電極パッドＳＥＰは、信号端子ＳＧＴの１つである電流検知用端子ＳＥＴとワイヤＷで電気的に接続され、ケルビン検知用電極パッドＫＰは、ケルビン端子ＫＴとワイヤＷで電気的に接続されている。このとき、ワイヤＷは、例えば、金、銅もしくはアルミニウムを主成分とする導電部材から構成されている。
ここで、図９（ａ）に示すように、平面視において、半導体チップＣＨＰ２は、エミッタ端子ＥＴと半導体チップＣＨＰ１との間に位置するように、チップ搭載部ＴＡＢの第１面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２と信号端子ＳＧＴとの間に位置するように、チップ搭載部ＴＡＢの第１面上に搭載されている。
言い換えれば、エミッタ端子ＥＴ、半導体チップＣＨＰ２、半導体チップＣＨＰ１および信号端子ＳＧＴは、第１方向であるｙ方向に沿って配置されている。具体的には、平面視において、半導体チップＣＨＰ２は、半導体チップＣＨＰ１よりもエミッタ端子ＥＴに近くなるように、チップ搭載部ＴＡＢの第１面上に搭載され、かつ、半導体チップＣＨＰ１は、半導体チップＣＨＰ２よりも信号端子ＳＧＴに近くなるように、チップ搭載部ＴＡＢの第１面上に搭載されていることになる。
そして、平面視において、ゲート電極パッドＧＰがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの第１面上に搭載されている。さらに言えば、平面視において、ゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰを含む複数の電極パッドがエミッタ電極パッドＥＰよりも信号端子ＳＧＴに近くなるように、半導体チップＣＨＰ１はチップ搭載部ＴＡＢの第１面上に搭載されていることになる。言い換えれば、半導体チップＣＨＰ１の複数の電極パッドは、平面視において、半導体チップＣＨＰ１の辺のうち、信号端子ＳＧＴに最も近い辺に沿って配置されているということもできる。このとき、図９（ａ）に示すように、平面視において、クリップＣＬＰは、ゲート電極パッドＧＰを含む複数の電極パッドおよび複数のワイヤＷのいずれとも重ならないように配置されている。
このように内部構成されている半導体装置ＰＡＣにおいては、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、エミッタ端子ＥＴの一部、複数の信号端子ＳＧＴのそれぞれの一部、クリップＣＬＰおよびワイヤＷが、例えば、樹脂によって封止されることにより、封止体ＭＲが構成されている。
続いて、図９（ｂ）において、チップ搭載部ＴＡＢの第１面上には、導電性接着材ＡＤＨ１を介して、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２が搭載されている。そして、半導体チップＣＨＰ１の表面上から半導体チップＣＨＰ２の表面上にわたり、導電性接着剤ＡＤＨ２を介して、クリップＣＬＰが配置されている。このクリップＣＬＰは、さらに、エミッタ端子ＥＴと導電性接着材ＡＤＨ２で接続されており、エミッタ端子ＥＴの一部は、封止体ＭＲから露出している。また、半導体チップＣＨＰ１は、エミッタ端子ＥＴとは反対側に配置された信号端子ＳＧＴとワイヤＷで接続され、信号端子ＳＧＴの一部も封止体ＭＲから露出している。
ここで、図９（ｂ）に示すように、チップ搭載部ＴＡＢの第２面は、封止体ＭＲの下面から露出しており、この露出しているチップ搭載部ＴＡＢの第２面がコレクタ端子ＣＴとなる。そして、チップ搭載部ＴＡＢの第２面は、半導体装置ＰＡＣ１を配線基板に実装した際、配線基板上に形成された配線と半田付け可能な面となる。
チップ搭載部ＴＡＢ上の第１面上には、半導体チップＣＨＰ１と半導体チップＣＨＰ２が搭載されており、半導体チップＣＨＰ１のコレクタ電極パッドと、半導体チップＣＨＰ２のカソード電極パッドがチップ搭載部ＴＡＢに導電性接着剤ＡＤＨ１を介して接触している。このことから、コレクタ電極パッドとカソード電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されていることになり、結局、コレクタ端子ＣＴと電気的に接続されることになる。さらに、図９（ｂ）に示すように、チップ搭載部ＴＡＢの厚さは、エミッタ端子ＥＴや信号端子ＳＧＴの厚さよりも厚くなっている。
以上のようにして、本実施の形態１における半導体装置ＰＡＣ１が実装構成されていることになる。
なお、本実施の形態１における半導体装置ＰＡＣでは、オン抵抗を低減する観点から、チップ搭載部ＴＡＢと、このチップ搭載部ＴＡＢ上に搭載される半導体チップＣＨＰ１や半導体チップＣＨＰ２との接続に使用される導電性接着材ＡＤＨ１や、半導体チップＣＨＰ１や半導体チップＣＨＰ２とクリップＣＬＰとの接続に使用される導電性接着材ＡＤＨ２、半田が用いられる。つまり、オン抵抗の低減が必要とされるインバータ回路に使用される半導体装置ＰＡＣにおいては、電気伝導率の大きな半田が使用され、これによって、オン抵抗を低減している。
ただし、本実施の形態１における半導体装置ＰＡＣが製品として完成した後は、電子装置ユニットを構成する配線基板に実装される。この場合、半導体装置ＰＡＣと配線基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
ここで、半導体装置ＰＡＣと配線基板との接続に使用される半田と、上述した半導体装置ＰＡＣの内部で使用される半田が同じ材料である場合、半導体装置ＰＡＣと配線基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣの内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＡＣを封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
このことから、半導体装置ＰＡＣの内部では高融点半田が使用される。この場合、半導体装置ＰＡＣと配線基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＡＣの内部に使用されている高融点半田は溶融することはない。したがって、高融点半田の溶融による体積膨張で半導体装置ＰＡＣを封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
ここで、半導体装置ＰＡＣと配線基板との接続に使用される半田は、例えば、錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＡＣは、２６０℃程度まで加熱される。このことから、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
基本的に、本実施の形態１における半導体装置ＰＡＣでは、導電性接着材ＡＤＨ１に使用される高融点半田と、導電性接着材ＡＤＨ２に使用される高融点半田とは同じ材料成分であることを想定している。ただし、これに限らず、例えば、導電性接着材ＡＤＨ１を構成する高融点半田と、導電性接着材ＡＤＨ２を構成する高融点半田とを異なる材料成分から構成することもできる。
＜ＩＧＢＴの構造＞
次に、本実施の形態１におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明することにする。
図１０は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図１０では、半導体チップＣＨＰ１の主面（表面）が示されている。図１０に示すように、本実施の形態１における半導体チップＣＨＰ１の平面形状は、長辺ＬＳ（ＣＨＰ１）と短辺ＳＳ（ＣＨＰ１）を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ１の表面には、長方形形状をしたエミッタ電極パッドＥＰが形成されている。そして、半導体チップＣＨＰ１の長辺方向に沿って、複数の電極パッドが形成されている。具体的に、この電極パッドとして、図１０の左側からゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰが配置されている。このように、長方形形状をした半導体チップＣＨＰ１の表面には、短辺方向に沿って、エミッタ電極パッドＥＰと電極パッドが配置され、かつ、長辺方向に沿って、複数の電極パッドが形成されていることになる。このとき、エミッタ電極パッドＥＰのサイズ（平面積）は、複数の電極パッドのそれぞれのサイズよりも遥かに大きくなっている。
図１１は、半導体チップＣＨＰ１の表面とは反対側の裏面を示す平面図である。図１１に示すように、半導体チップＣＨＰ１の裏面全体にわたって、長方形形状のコレクタ電極パッドＣＰが形成されていることがわかる。
続いて、半導体チップＣＨＰ１に形成されている回路構成について説明する。図１２は、半導体チップＣＨＰ１に形成されている回路の一例を示す回路図である。図１２に示すように、半導体チップＣＨＰ１には、ＩＧＢＴＱ１、検知用ＩＧＢＴＱ２および温度検知用ダイオードＴＤが形成されている。ＩＧＢＴＱ１はメインのＩＧＢＴであり、図３に示す３相誘導モータＭＴの駆動制御に使用される。このＩＧＢＴＱ１には、エミッタ電極、コレクタ電極およびゲート電極が形成されている。そして、ＩＧＢＴＱ１のエミッタ電極は、図１０に示すエミッタ電極パッドＥＰを介してエミッタ端子ＥＴと電気的に接続され、ＩＧＢＴＱ１のコレクタ電極は、図１１に示すコレクタ電極パッドＣＰを介してコレクタ端子ＣＴと電気的に接続されている。また、ＩＧＢＴＱ１のゲート電極は、図１０に示すゲート電極パッドＧＰを介してゲート端子ＧＴと電気的に接続されている。
ＩＧＢＴＱ１のゲート電極は、図３に示すゲート制御回路ＧＣに接続されている。このとき、ゲート制御回路ＧＣからの信号がゲート端子ＧＴを介してＩＧＢＴＱ１のゲート電極に印加されることにより、ゲート制御回路ＧＣからＩＧＢＴＱ１のスイッチング動作を制御することができるようになっている。
検知用ＩＧＢＴＱ２は、ＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知するために設けられているものである。すなわち、インバータ回路ＩＮＶとしてＩＧＢＴＱ１のコレクタ−エミッタ間を流れる過電流を検知して、ＩＧＢＴＱ１を過電流による破壊から保護するために設けられている。この検知用ＩＧＢＴＱ２において、検知用ＩＧＢＴＱ２のコレクタ電極は、ＩＧＢＴＱ１のコレクタ電極と電気的に接続され、かつ、検知用ＩＧＢＴＱ２のゲート電極は、ＩＧＢＴＱ１のゲート電極と電気的に接続されている。また、検知用ＩＧＢＴＱ２のエミッタ電極は、図１０に示す電流検知用電極パッドＳＥＰを介して、ＩＧＢＴＱ１のエミッタ電極とは別の電流検知用端子ＳＥＴと電気的に接続されている。この電流検知用端子ＳＥＴは、外部に設けられる電流検知回路に接続される。そして、この電流検知回路は、検知用ＩＧＢＴＱ２のエミッタ電極の出力に基づいて、ＩＧＢＴＱ１のコレクタ−エミッタ間電流を検知し、過電流が流れたときに、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断し、ＩＧＢＴＱ１を保護するようになっている。
具体的に、検知用ＩＧＢＴＱ２は、負荷短絡などでＩＧＢＴＱ１に過電流が流れないようにするための電流検出素子として使用される。例えば、メインのＩＧＢＴＱ１を流れる電流と、検出用ＩＧＢＴＱ２を流れる電流の電流比が、ＩＧＢＴＱ１：検知用ＩＧＢＴＱ２＝１０００：１となるように設計される。つまり、メインのＩＧＢＴＱ１に２００Ａの電流を流す場合、検出用ＩＧＢＴＱ２には、２００ｍＡの電流が流れることになる。
実際のアプリケーションでは、検知用ＩＧＢＴＱ２のエミッタ電極と電気的に接続されるセンス抵抗を外付けし、このセンス抵抗の両端の電圧を制御回路にフィードバックする。そして、制御回路では、センス抵抗の両端の電圧が設定電圧以上になった場合に電源を遮断するように制御される。つまり、メインのＩＧＢＴＱ１に流れる電流が過電流となった場合、検知用ＩＧＢＴＱ２に流れる電流も増加する。この結果、センス抵抗を流れる電流も増加することになるから、センス抵抗の両端の電圧が大きくなり、この電圧が設定電圧以上になった場合にメインのＩＧＢＴＱ１に流れる電流が過電流状態になっていることを把握することができるのである。
温度検知用ダイオードＴＤは、ＩＧＢＴＱ１の温度（広く言えば、半導体チップＣＨＰ１の温度）を検知するために設けられている。すなわち、ＩＧＢＴＱ１の温度によって温度検知用ダイオードＴＤの電圧が変化することにより、ＩＧＢＴＱ１の温度を検知するようになっている。この温度検知用ダイオードＴＤには、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード電極（陰極）およびアノード電極（陽極）を有している。カソード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＣＰ（図１０参照）を介して、図１２に示す温度検知用端子ＴＣＴと電気的に接続されている。同様に、アノード電極は、内部配線により半導体チップＣＨＰ１の上面に形成された温度検知用電極パッドＴＡＰ（図１０参照）を介して、図１２に示す温度検知用端子ＴＡＴと電気的に接続されている。
温度検知用端子ＴＣＴおよび温度検知用端子ＴＡＴは、外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用ダイオードＴＤのカソード電極およびアノード電極に接続されている温度検知用端子ＴＣＴと温度検知用端子ＴＡＴ間の出力に基づいて、間接的にＩＧＢＴＱ１の温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴＱ１のゲート電極に印加されるゲート信号を遮断することにより、ＩＧＢＴＱ１を保護するようになっている。
上述したように、ｐｎ接合ダイオードからなる温度検知用ダイオードＴＤは、ある一定値以上の順方向電圧を印加すると、急激に温度検知用ダイオードＴＤを流れる順方向電流が増加する特性を有している。そして、急激に順方向電流が流れ始める電圧値は、温度によって変化し、温度が上昇すると、この電圧値は低下する。そこで、本実施の形態１では、温度検知用ダイオードＴＤのこの特性を利用している。つまり、温度検知用ダイオードＴＤに一定の電流を流し、温度検知用ダイオードＴＤの両端の電圧値を測定することにより、間接的に温度モニタが可能となる。実際のアプリケーションでは、このようにして測定した温度検知ダイオードＴＤの電圧値（温度信号）を制御回路へフィードバックすることにより、素子動作温度が保証値（例えば、１５０℃〜１７５℃）を超えないように制御している。
次に、図１２において、ＩＧＢＴＱ１のエミッタ電極は、エミッタ端子ＥＴと電気的に接続されているとともに、エミッタ端子ＥＴとは別の端子であるケルビン端子ＫＴとも電気的に接続されている。このケルビン端子ＫＴは、内部配線により半導体チップＣＨＰ１の上面に形成されているケルビン検知用電極パッドＫＰ（図１０参照）と電気的に接続されている。したがって、ＩＧＢＴＱ１のエミッタ電極は、ケルビン検知用電極パッドＫＰを介してケルビン端子ＫＴと電気的に接続されていることになる。このケルビン端子ＫＴは、メインのＩＧＢＴＱ１の検査用端子として使用される。すなわち、メインのＩＧＢＴＱ１に大電流を流す検査時において、電圧センスをＩＧＢＴＱ１のエミッタ端子ＥＴから取る場合、エミッタ端子ＥＴには、大電流が流れるため、配線抵抗に起因する電圧降下が無視できなくなり、正確なオン電圧の測定が困難になる。そこで、本実施の形態１では、ＩＧＢＴＱ１のエミッタ端子ＥＴと電気的に接続されるが、大電流が流れない電圧センス端子としてケルビン端子ＫＴを設けているのである。すなわち、大電流を流す検査時において、ケルビン端子からエミッタ電極の電圧を測定することにより、大電流の影響を受けることなく、ＩＧＢＴＱ１のオン電圧を測定することができる。さらに、ケルビン端子ＫＴは、ゲート駆動出力用の電気的に独立した基準ピンとしても使用される。
以上のことから、本実施の形態１における半導体チップＣＨＰ１によれば、電流検知回路および温度検知回路などを含む制御回路と接続することができるように構成されているので、半導体チップＣＨＰ１に含まれるＩＧＢＴＱ１の動作信頼性を向上することができる。
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図１３は、本実施の形態１におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図１３において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥ（コレクタ電極パッドＣＰ）を有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図１０に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
＜ＩＧＢＴの動作＞
次に、本実施の形態１におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図１３において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるようなる高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
＜フリーホイールダイオードの構造＞
次に、図１４は、ダイオードＦＷＤが形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図１４では、半導体チップＣＨＰ２の主面（表面）が示されている。図１４に示すように、本実施の形態１における半導体チップＣＨＰ２の平面形状は、長辺ＬＳ（ＣＨＰ２）と短辺ＳＳ（ＣＨＰ２）を有する長方形形状をしている。そして、長方形形状をした半導体チップＣＨＰ２の表面には、長方形形状をしたアノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、長方形形状のカソード電極パッドが形成されている。
続いて、ダイオードＦＷＤのデバイス構造について説明する。図１５は、ダイオードＦＷＤのデバイス構造を示す断面図である。図１５において、半導体チップの裏面には、カソード電極ＣＤＥ（カソード電極パッドＣＤＰ）が形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、互いに離間したｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３の間には、ｐ−型半導体領域ＰＲ４が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
本実施の形態１における半導体装置は上記のように構成されており、続いて、半導体装置を搭載した電子装置の製造方法について説明する。具体的には、まず、本実施の形態１における半導体装置の製造方法について説明し、その後、製造した半導体装置を使用した電子装置の製造方法について説明することにする。
＜実施の形態１における半導体装置の製造方法＞
１．基材（リードフレーム）準備工程
まず、図１６（ａ）および図１６（ｂ）に示すように、リードフレームＬＦおよびチップ搭載部ＴＡＢを準備する。本実施の形態１では、リードフレームＬＦとチップ搭載部ＴＡＢは、別体として構成されており、リードフレームＬＦとチップ搭載部ＴＡＢは、例えば、位置決め用治具を使用して、リードフレームＬＦとチップ搭載部ＴＡＢの位置関係が調整される。ここで、図１６（ｂ）に示すように、チップ搭載部ＴＡＢの厚さは、リードフレームＬＦの厚さよりも厚くなっている。
なお、リードフレームＬＦには、複数のリードＬＤ１と複数のリードＬＤ２が形成されている。また、チップ搭載部ＴＡＢには、チップ搭載部ＴＡＢの第２面（裏面）から第１面（表面）に貫通するように貫通孔ＴＨが設けられている。
２．チップ搭載工程
次に、図１６（ａ）および図１６（ｂ）に示すように、チップ搭載部ＴＡＢ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ１を形成する。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ上に高融点半田からなる導電性接着材ＡＤＨ１を印刷する。
ここでいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図しており、例えば、融点が３００℃以上でリフロー温度が３５０℃程度のＰｂ（鉛）を多く含んだＰｂリッチな高融点半田を挙げることができる。
続いて、チップ搭載部ＴＡＢ上に、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２を搭載する。このとき、ＩＧＢＴが形成された半導体チップＣＨＰ１は、リードＬＤ２に近くなる位置に配置され、ダイオードが形成された半導体チップＣＨＰ２は、リードＬＤ１に近くなる位置に配置される。つまり、平面視において、リードＬＤ１と半導体チップＣＨＰ１の間に挟まれるように半導体チップＣＨＰ２が搭載され、リードＬＤ２と半導体チップＣＨＰ２の間に挟まれるように半導体チップＣＨＰ１が配置される。
ここで、ダイオードが形成された半導体チップＣＨＰ２においては、半導体チップＣＨＰ２の裏面に形成されたカソード電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢと接触するように配置される。この結果、半導体チップＣＨＰ２の表面に形成されているアノード電極パッドＡＤＰが上を向くことになる。
一方、ＩＧＢＴが形成された半導体チップＣＨＰ１においては、半導体チップＣＨＰ１の裏面に形成されたコレクタ電極パッドが、導電性接着材ＡＤＨ１を介してチップ搭載部ＴＡＢと接触するように配置される。これにより、半導体チップＣＨＰ２のカソード電極パッドと、半導体チップＣＨＰ１のコレクタ電極パッドは、チップ搭載部ＴＡＢを介して電気的に接続されることになる。
また、半導体チップＣＨＰ１の表面に形成されているエミッタ電極パッドＥＰ、および、複数の電極パッドであるゲート電極パッドＧＰ、温度検知用電極パッドＴＣＰ、温度検知用電極パッドＴＡＰ、電流検知用電極パッドＳＥＰ、ケルビン検知用電極パッドＫＰは上を向くことになる。そして、ＩＧＢＴが形成された半導体チップＣＨＰ１は、エミッタ電極パッドＥＰがリードＬＤ１側に配置され、かつ、複数の電極パッドがリードＬＤ２側に配置されるように、チップ搭載部ＴＡＢ上に搭載されることになる。
なお、ＩＧＢＴが形成された半導体チップＣＨＰ１と、ダイオードが形成された半導体チップＣＨＰ２の搭載順は、半導体チップＣＨＰ１が前で、半導体チップＣＨＰ２が後でもよいし、半導体チップＣＨＰ２が前で、半導体チップＣＨＰ１が後であってもよい。
３．電気的接続工程
次に、図１７（ａ）および図１７（ｂ）に示すように、半導体チップＣＨＰ２のアノード電極パッドＡＤＰ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。その後、半導体チップＣＨＰ１のエミッタ電極パッドＥＰ上に、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。さらに、図１７（ａ）および図１７（ｂ）に示すように、リードＬＤ１の一部領域上にも、例えば、高融点半田からなる導電性接着材ＡＤＨ２を形成する。
具体的には、例えば、塗布法を使用することにより、半導体チップＣＨＰ１上、半導体チップＣＨＰ２上およびリードＬＤ１の一部領域上にも、例えば、高融点半田からなる導電性接着材ＡＤＨ２を塗布する。このとき形成される導電性接着材ＡＤＨ２は、上述した導電性接着材ＡＤＨ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図１７（ａ）および図１７（ｂ）に示すように、リードＬＤ１上と、半導体チップＣＨＰ２上と、半導体チップＣＨＰ１上にわたって、クリップＣＬＰを搭載する。
これにより、リードＬＤ１と、半導体チップＣＨＰ２に形成されているアノード電極パッドＡＤＰと、半導体チップＣＨＰ１に形成されているエミッタ電極パッドＥＰがクリップＣＬＰによって電気的に接続されることになる。
続いて、例えば、高融点半田からなる導電性接着材ＡＤＨ１および高融点半田からなる導電性接着材ＡＤＨ２に対してリフローを実施する。具体的には、導電性接着剤ＡＤＨ１および導電性接着材ＡＤＨ２を含むリードフレームＬＦを、例えば、３５０℃程度の温度で加熱する。これにより、高融点半田からなる導電性接着材ＡＤＨ１および高融点半田からなる導電性接着材ＡＤＨ２を溶融させることができる。
その後、高融点半田に含まれているフラックスを除去するため、フラックス洗浄を実施する。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦの表面を清浄化する。
続いて、図１８（ａ）および図１８（ｂ）に示すように、ワイヤボンディング工程を実施する。例えば、図１８（ａ）に示すように、リードＬＤ２とゲート電極パッドＧＰがワイヤＷで電気的に接続され、リードＬＤ２と温度検知用電極パッドＴＣＰがワイヤＷで電気的に接続される。また、リードＬＤ２と温度検知用電極パッドＴＡＰがワイヤＷで電気的に接続され、リードＬＤ２と電流検知用電極パッドＳＥＰがワイヤＷで電気的に接続される。さらに、リードＬＤ２とケルビン検知用電極パッドＫＰがワイヤＷで電気的に接続される。このとき、本実施の形態１では、リードＬＤ２が、クリップＣＬＰが接続されているリードＬＤ１と反対側に配置されているため、クリップＣＬＰによる干渉を考慮することなく、ワイヤボンディング工程を実施することができる。
４．封止（モールド）工程
次に、図１９（ａ）および図１９（ｂ）に示すように、半導体チップＣＨＰ１、半導体チップＣＨＰ２、チップ搭載部ＴＡＢの一部、リードＬＤ１の一部、複数のリードＬＤ２のそれぞれの一部、クリップＣＬＰおよびワイヤＷを封止して封止体ＭＲを形成する。
このとき、封止体ＭＲは上面、上面とは反対側の下面、その厚さ方向において上面と下面との間に位置する第１側面および第１側面と対向する第２側面を有する。図１９（ａ）では、第１側面の辺Ｓ１と、第２側面の辺Ｓ２が図示されている。さらに、封止体ＭＲにおいては、リードＬＤ１が封止体ＭＲの第１側面（辺Ｓ１）から突出し、かつ、複数のリードＬＤ２が封止体ＭＲの第２側面（辺Ｓ２）から突出する。
なお、図１９（ａ）および図１９（ｂ）では図示されていないが、上述した封止体ＭＲの下面からは、チップ搭載部ＴＡＢの第２面（裏面）が露出する。また、図１８（ａ）に示すように、チップ搭載部ＴＡＢの平面積は、半導体チップＣＨＰ１および半導体チップＣＨＰ２の合計平面積よりも大きく、平面視において、チップ搭載部ＴＡＢの半導体チップＣＨＰ１および半導体チップＣＨＰ２が重ならない部分には、第１面（表面）から第２面（裏面）にかけて貫通した貫通孔ＴＨが形成されている。そして、貫通孔ＴＨ内は封止体ＭＲの一部で充填される。これにより、本実施の形態１によれば、貫通孔ＴＨに埋め込まれた樹脂によるアンカー効果によって、封止体ＭＲとチップ搭載部ＴＡＢとの密着強度が向上する。
さらに、本実施の形態１における封止工程では、封止体ＭＲの側面からチップ搭載部ＴＡＢの一部が突出しないように構成しているが、これに限らず、例えば、封止体ＭＲの側面からチップ搭載部ＴＡＢの一部が突出するように封止体ＭＲを形成することもできる。すなわち、この場合、封止体ＭＲは、図１９（ａ）に示すように、第１側面（辺Ｓ１）および第２側面（辺Ｓ２）と交差する第３側面（辺Ｓ３）と、第１側面および第２側面と交差し、第３側面と対向する第４側面（辺Ｓ４）と、を有し、チップ搭載部ＴＡＢの一部が封止体ＭＲの第３側面および第４側面から突出するように、封止体ＭＲを形成してもよい。
５．外装めっき工程
その後、図２０（ａ）および図２０（ｂ）に示すように、封止体ＭＲの裏面から露出するチップ搭載部ＴＡＢ、リードＬＤ１の一部の表面およびリードＬＤ２の一部の表面に導体膜であるめっき層ＰＦ（錫膜）を形成する。すなわち、リードＬＤ１の封止体ＭＲから露出した部分、複数のリードＬＤ２の封止体ＭＲから露出した部分およびチップ搭載部ＴＡＢの第２面（裏面）にめっき層ＰＦを形成する。
６．マーキング工程
そして、樹脂からなる封止体ＭＲの表面に製品名や型番などの情報（マーク）を形成する。なお、マークの形成方法としては、印刷方式により印字する方法やレーザを封止体の表面に照射することによって刻印する方法を用いることができる。
７．個片化工程
続いて、複数のリードＬＤ１のそれぞれの一部および複数のリードＬＤ２のそれぞれの一部を切断することにより、複数のリードＬＤ１および複数のリードＬＤ２をリードフレームＬＦから分離する。これにより、図２１に示すように、本実施の形態１における半導体装置ＰＡＣを製造することができる。その後、複数のリードＬＤ１のそれぞれおよび複数の第２リードＬＤ２のそれぞれを成形する。そして、例えば、電気的特性をテストするテスト工程を実施した後、良品と判定された半導体装置ＰＡＣが出荷される。本実施の形態１における電子装置ＥＡ１の製造工程では、良品として出荷された半導体装置ＰＡＣが使用される。
なお、本実施の形態１においては、導電性接着材ＡＤＨ１および導電性接着材ＡＤＨ２として、高融点半田を使用する例について説明したが、これに限らず、例えば、エポキシ樹脂等の材料をバインダとして、銀フィラー（（Ａｇ）フィラー）を含有させた銀ペーストを導電性材料ＡＤＨ１および導電性材料ＡＤＨ２に使用してもよい。
＜実施の形態１における電子装置の製造方法＞
続いて、本実施の形態１における電子装置の製造方法について説明する。まず、図２２に示すように、配線基板ＷＢを用意する。この配線基板ＷＢの上面には、Ｐ電極ＰＥと、Ｕ電極ＵＥと、Ｎ電極ＮＥとが形成されている。そして、Ｐ電極ＰＥは、Ｐ端子ＰＴＥと電気的に接続され、Ｕ電極ＵＥは、Ｕ端子ＵＴＥと電気的に接続されている。また、Ｎ電極ＮＥは、Ｎ端子ＮＴＥと電気的に接続されている。
言い換えれば、この配線基板ＷＢは、図２２に示すように、一対の長辺と、一対の長辺と交差する一対の短辺から構成される矩形形状をしている。具体的に、配線基板ＷＢは、ｙ方向に並行しながら延在する第１長辺ＬＳ１と第２長辺ＬＳ２とを有するとともに、ｘ方向に並行しながら延在する第１短辺ＳＳ１と第２短辺ＳＳ２とを有している。そして、本実施の形態１における配線基板ＷＢでは、Ｐ端子ＰＴＥが第１短辺ＳＳ１側に設けられ、Ｕ端子ＵＴＥとＮ端子ＮＴＥとが第２短辺ＳＳ２側に設けられている。
次に、図２３に示すように、配線基板ＷＢ上に半導体装置ＰＡＣ１を搭載する。具体的には、図２３に示すように、半導体装置ＰＡＣ１のエミッタ端子ＥＴ１が配線基板ＷＢに形成されたＮ電極ＮＥと電気的に接続され、かつ、半導体装置ＰＡＣ１の信号端子ＳＧＴ１が基板配線と電気的に接続されるように、半導体装置ＰＡＣ１が配線基板ＷＢ上に搭載される。このとき、半導体装置ＰＡＣ１の裏面は、配線基板ＷＢに形成されたＵ電極ＵＥと電気的に接続される。
その後、図２４に示すように、配線基板ＷＢ上に半導体装置ＰＡＣ２を搭載する。具体的には、図２４に示すように、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２が配線基板ＷＢに形成されたＵ電極ＵＥと電気的に接続され、かつ、半導体装置ＰＡＣ２の信号端子ＳＧＴ２が基板配線と電気的に接続されるように、半導体装置ＰＡＣ２が配線基板ＷＢ上に搭載される。このとき、半導体装置ＰＡＣ２の裏面は、配線基板ＷＢに形成されたＰ電極ＰＥと電気的に接続される。
ここで、本実施の形態１では、図２４に示すように、平面視において、半導体装置ＰＡＣ２の向きが、半導体装置ＰＡＣ１の向きに対して略９０度傾くように、配線基板ＷＢの上面上に搭載される。言い換えれば、半導体装置ＰＡＣ１は、エミッタ端子ＥＴ１および信号端子ＳＧＴ１が、配線基板ＷＢの一対の短辺が延在するｘ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載される。一方、半導体装置ＰＡＣ２は、エミッタ端子ＥＴ２および信号端子ＳＧＴ２が、配線基板ＷＢの一対の長辺が延在するｙ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載される。以上のようにして、本実施の形態１における電子装置ユニットＥＡＵ１を製造することができる。
その後、図４に示すように、製造された３つの電子装置ユニットＥＡＵ１を組み合わせることにより、３相のインバータ回路に対応する電子装置ＥＡ１を製造する。具体的には、３つの電子装置ユニットＥＡＵ１を一対の短辺が延在するｘ方向に並ぶように配置した後、３つの電子装置ユニットＥＡＵ１のそれぞれに形成されているＰ端子ＰＴＥを接続部材ＣＮＴ１で接続し、かつ、３つの電子装置ユニットＥＡＵ１のそれぞれに形成されているＮ端子ＮＴＥを接続部材ＣＮＴ２で接続する。そして、接続部材ＣＮＴ１と接続部材ＣＮＴ２との間に容量素子ＣＡＰを接続することにより、本実施の形態１における電子装置ＥＡ１を製造することができる。
＜実施の形態１における特徴＞
本実施の形態１における特徴点は、例えば、図６に示すように、平面視において、半導体装置ＰＡＣ２の向きが、半導体装置ＰＡＣ１の向きに対して略９０度傾くように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２が配線基板ＷＢの上面上に搭載されている点にある。すなわち、半導体装置ＰＡＣ１は、エミッタ端子ＥＴ１および信号端子ＳＧＴ１が、配線基板ＷＢの一対の短辺が延在するｘ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載されている。一方、半導体装置ＰＡＣ２は、エミッタ端子ＥＴ２および信号端子ＳＧＴ２が、配線基板ＷＢの一対の長辺が延在するｙ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載されている。
これにより、本実施の形態１によれば、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の経路長を短くすることができることから、Ｐ端子ＰＴＥとＵ端子ＵＴＥの間の寄生抵抗を低減することができる。
以下では、具体的に、本実施の形態１における電子装置ユニットＥＡＵ１と、関連技術における電子装置ユニットＥＡＵ（Ｒ）とを比較しながら、本実施の形態１の優位性について説明する。
図２５（ａ）は、関連技術における電子装置ユニットＥＡＵ（Ｒ）の平面構成を示す模式図であり、図２５（ｂ）は、本実施の形態１における電子装置ユニットＥＡＵ１の平面構成を示す模式図である。
まず、図２５（ａ）において、関連技術では、配線基板ＷＢ上に搭載されている半導体装置ＰＡＣ１と半導体装置ＰＡＣ２との向きが揃っている。つまり、半導体装置ＰＡＣ１のエミッタ端子ＥＴ１および信号端子ＳＧＴ１は、ｘ方向に沿って配置されているとともに、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２および信号端子ＳＧＴ２も、ｘ方向に沿って配置されている。この場合、図２５（ａ）に示すように、Ｕ端子ＵＴＥとＮ端子ＮＴＥとの間の電流経路ＲＴ２は、短くなる一方、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１は、長くなる。このため、関連技術では、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗が大きくなってしまう。このことは、関連技術では、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間が大きくなることを意味し、これによって、関連技術には、高速スイッチングに代表される電子装置の性能向上を図る観点から改善の余地がある。
そこで、本実施の形態１では、電流経路ＲＴ１の長さを短くする工夫を施している。すなわち、図２５（ｂ）に示すように、本実施の形態１における電子装置ユニットＥＡＵ１では、半導体装置ＰＡＣ２の向きが、半導体装置ＰＡＣ１の向きに対して略９０度傾くように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２が配線基板ＷＢの上面上に搭載されている。つまり、本実施の形態１では、半導体装置ＰＡＣ１のエミッタ端子ＥＴ１および信号端子ＳＧＴ１が、ｘ方向に沿って配置される一方、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２および信号端子ＳＧＴ２は、配線基板ＷＢのｙ方向に沿って配置されている。
これにより、図２５（ａ）と図２５（ｂ）とを見比べると、図２５（ｂ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１が、図２５（ａ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１よりも大幅に短くなっていることがわかる。つまり、本実施の形態１のように、半導体装置ＰＡＣ１の向きと半導体装置ＰＡＣ２の向きが略９０度異なるように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２を配線基板ＷＢ上に配置することにより、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２の向きが揃っている関連技術に比べて、電流経路ＲＴ１の長さを短くできるのである。この結果、本実施の形態１によれば、関連技術に比べて、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗を低減することができる。このことは、本実施の形態１における電子装置ユニットＥＡＵ１では、関連技術に比べて、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間を低減できることを意味する。したがって、本実施の形態１における電子装置ユニットＥＡＵ１によれば、高速スイッチングに代表される電子装置の性能向上を図ることができる。
本実施の形態１の技術的思想は、予め樹脂封止された半導体装置ＰＡＣ１および半導体装置ＰＡＣ２を使用して、電子装置ユニットＥＡＵ１を製造することを前提としている。この場合、予め樹脂封止された半導体装置を使用することになるため、電子装置の製造工程におけるパッケージ工程が不要となる結果、製造工程時間の短縮を図ることができるとともに、良品と判定された複数の半導体装置をそのまま利用できることから、電子装置における製品の歩留り向上を図る利点が得られる。
ただし、ＩＧＢＴとダイオードとを樹脂封止した半導体装置から電子装置を構成する場合、この半導体装置に設けられる外部接続端子の位置も固定されることになる。この結果、ＩＧＢＴとダイオードとを含む半導体装置の配線基板上への配置レイアウトを慎重に考慮しないと、電子装置の入力端子と出力端子との間の電流経路が長くなってしまうのである。具体的には、図２５（ａ）に示す関連技術のように、単純に、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２の向きを揃えて、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２を配線基板ＷＢ上に実装する場合には、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１が長くなってしまうのである。すなわち、予め樹脂封止された半導体装置を使用する技術では、半導体装置に設けられている外部接続端子の位置が固定されていることに起因して、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路が大幅に長くなってしまう。
そこで、本実施の技術的思想は、半導体装置に設けられる外部接続端子の位置が固定されていることにより、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の接続自由度に制限が設けられる場合であっても、可能な限りＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路を短くする工夫を施しているのである。具体的には、半導体装置ＰＡＣ１の向きと半導体装置ＰＡＣ２の向きが略９０度異なるように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２を配線基板ＷＢ上に配置している。この点に本実施の形態１の特徴点があり、半導体装置に設けられる外部接続端子の位置が固定されている状態であっても、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路を短くできるのである。つまり、本実施の形態１では、予め樹脂封止された半導体装置ＰＡＣ１および半導体装置ＰＡＣ２を使用することにより、製造工程時間の短縮や製品歩留りの向上を図ることができる利点を維持しながら、外部接続端子の位置が固定されている制約が存在する中でも、できる限りＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１を短くすることができる。この結果、本実施の形態１によれば、製造工程時間の短縮や製品歩留りの向上を図ることができる利点を維持しながら、高速スイッチングに代表される電子装置の性能向上を図ることができるのである。
さらに、本実施の形態１における電子装置ユニットＥＡＵ１では、図２５（ｂ）に示すように、電流経路ＲＴ１と半導体装置ＰＡＣ２のゲート端子ＧＴ２とができるだけ離れるように、半導体装置ＰＡＣ２の配置位置と、配線基板ＷＢに形成されるＰ電極ＰＴＥの位置とが考慮されている。これにより、本実施の形態１における電子装置ユニットＥＡＵ１によれば、信頼性向上を図ることもできる。
具体的には、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間には電流が流れる。電流が流れると必然的に電流の周囲に磁界が発生する。この磁界の強さは、電流の大きさが大きくなるほど大きくなる。したがって、大電流を流すほど発生する磁界が大きくなる。このとき、例えば、電流経路ＲＴ１とゲート端子ＧＴ２が近接している場合、ゲート端子ＧＴ２に磁界の影響が及ぶことになる。つまり、大電流が流れる電流経路ＲＴ１に近接して、ゲート端子ＧＴ２が配置されることになると、電流経路ＲＴ１に大電流が流れることにより発生した磁界に起因する電磁誘導ノイズがゲート端子ＧＴ２に印加されることになる。この場合、例えば、設定値以上の電圧がＩＧＢＴのゲート電極に印加される事態が生じ、これによって、ＩＧＢＴが破壊されるおそれがある。すなわち、電流経路ＲＴ１に近接してゲート端子ＧＴ２を設ける構成では、大電流に起因する大きな磁界によって、電磁誘導ノイズも大きくなり、ゲート端子ＧＴ２に悪影響が及ぶことになる。
この点に関し、本実施の形態１における半導体装置ＰＡＣ２では、例えば、図２５（ｂ）に示すように、大電流の流れる電流経路ＲＴ１と、微弱な信号が伝達するゲート端子ＧＴ２とが、最も離れるように配置されている。したがって、本実施の形態１によれば、電流経路ＲＴ１に大電流が流れ、この大電流で発生する大きな磁界に起因する電磁誘導ノイズが発生しても、この電磁誘導ノイズの悪影響がゲート端子ＧＴ２に及ぶことを抑制することができる。つまり、本実施の形態１における半導体装置ＰＡＣ２によれば、電流経路ＲＴ１からできるだけ離れるようにゲート端子ＧＴ２が配置されていることから、大電流を取り扱う場合であっても、大電流で発生する磁界に起因する電磁誘導ノイズの影響を低減することができ、これによって、本実施の形態１における電子装置ユニットＥＡＵ１の信頼性を向上することができるのである。
＜変形例１＞
次に、本変形例１における電子装置ユニットＥＡＵ２の構成について説明する。本変形例１における電子装置ユニットＥＡＵ２の構成は、例えば、図６に示す実施の形態１における電子装置ユニットＥＡＵ１とほぼ同様の構成をしているため、主に相違点を中心に説明する。
図２６は、本変形例１における電子装置ユニットＥＡＵ２の平面構成を示す模式図である。図２６において、本変形例１における電子装置ユニットＥＡＵ２では、Ｐ端子ＰＴＥと電気的に接続されるＰ電極ＰＥと、半導体装置ＰＡＣ２に設けられているゲート端子ＧＴ２が近接して配置されている。つまり、実施の形態１では、例えば、図２５（ｂ）に示すように、電流経路ＲＴ１とゲート端子ＧＴ２が離れるように、ゲート端子ＧＴ２が配置されているのに対し、本変形例１では、電流経路とゲート端子ＧＴ２が近接して配置されている。このように実施の形態１における技術的思想は、本変形例１に示す構成にも適用することができる。
例えば、大電流で発生する磁界に起因する電磁誘導ノイズの影響を低減する観点からは、実施の形態１のように、電流経路ＲＴ１とゲート電極ＧＴ２との間の距離を離すことが望ましい。ただし、大電流を使用しない場合には、電流経路ＲＴ１とゲート電極ＧＴ２との間の距離を狭めても、電磁誘導ノイズによる影響は少ないと考えられることから、本変形例１における電子装置ユニットＥＡＵ２の構成も採用することができる。
＜変形例２＞
続いて、本変形例２における電子装置ユニットＥＡＵ３の構成について説明する。本変形例２における電子装置ユニットＥＡＵ３の構成は、例えば、図６に示す実施の形態１における電子装置ユニットＥＡＵ１とほぼ同様の構成をしているため、主に相違点を中心に説明する。
図２７は、本変形例２における電子装置ユニットＥＡＵ３の平面構成を示す模式図である。図２７において、本変形例２における電子装置ユニットＥＡＵ３では、短辺ＳＳ１側にＰ端子ＰＴＥとＮ端子ＮＴＥが形成されている。一方、Ｕ端子ＵＴＥは、短辺ＳＳ２側に形成されている。このような本変形例２に示す構成においても、実施の形態１における技術的思想を適用することができる。
図２８（ａ）は、関連技術における電子装置ユニットＥＡＵ（Ｒ）の平面構成を示す模式図であり、図２８（ｂ）は、本変形例２における電子装置ユニットＥＡＵ３の平面構成を示す模式図である。図２８（ａ）および図２８（ｂ）から明らかなように、図２８（ｂ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１が、図２８（ａ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１よりも大幅に短くなっている。すなわち、本変形例２でも、半導体装置ＰＡＣ１の向きと半導体装置ＰＡＣ２の向きが略９０度異なるように、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２を配線基板ＷＢ上に配置している。これにより、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２の向きが揃っている関連技術に比べて、電流経路ＲＴ１の長さを短くできる。
この結果、本変形例２においても、関連技術に比べて、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗を低減することができる。このことは、本変形例２における電子装置ユニットＥＡＵ３でも、関連技術に比べて、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間を低減できることになる。したがって、本変形例２における電子装置ユニットＥＡＵ３によっても、高速スイッチングに代表される電子装置の性能向上を図ることができる。
なお、図２８（ａ）および図２８（ｂ）から、本変形例２では、Ｕ端子ＵＴＥとＮ端子ＮＴＥとの間の電流経路ＲＴ２が、関連技術の電流経路ＲＴ２よりも長くなってしまうが、本変形例２における電子装置ユニットＥＡＵ３では、電流経路ＲＴ１と電流経路ＲＴ２がほぼ同等であるため、たとえ、電流経路ＲＴ２が長くなっても、それほど問題はないと考えられる。
図２９は、本変形例２における電子装置ユニットＥＡＵ３を３つ組み合わせて、３相のインバータ回路に対応した電子装置ＥＡ１を構成する例を示す模式図である。図２９において、本変形例２における電子装置ＥＡ１は、電子装置ユニットＥＡＵ３の短辺が延在するｘ方向に、３つの電子装置ユニットＥＡＵ３を並べて配置した構成をしている。そして、３つの電子装置ユニットＥＡＵ３のそれぞれに設けられているＰ端子ＰＴＥとＮ端子ＮＴＥの間に容量素子ＣＡＰが接続されている。つまり、図２９では、３つの電子装置ユニットＥＡＵ３に対して一体的に容量素子ＣＡＰが接続されているように図示されているが、詳細には、それぞれの電子装置ユニットＥＡＵ３に容量素子ＣＡＰが接続されていることになる。
＜変形例３＞
次に、本変形例３における電子装置ユニットＥＡＵ４の構成について説明する。図３０は、本変形例３における電子装置ユニットＥＡＵ４の平面構成を示す模式図である。図３０において、本変形例３における電子装置ユニットＥＡＵ４は、配線基板ＷＢ上に半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とを有している。
そして、半導体装置ＰＡＣ１は、エミッタ端子ＥＴ１および信号端子ＳＧＴ１が、配線基板ＷＢの一対の短辺（短辺ＳＳ１と短辺ＳＳ２）が延在するｘ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載されている。
同様に、半導体装置ＰＡＣ２も、エミッタ端子ＥＴ２および信号端子ＳＧＴ２が、配線基板ＷＢの一対の短辺（短辺ＳＳ１と短辺ＳＳ２）が延在するｘ方向に沿って配置されるように、配線基板ＷＢの上面上に搭載されている。
ここで、半導体装置ＰＡＣ１のエミッタ端子ＥＴ１の先端部を通り、配線基板ＷＢの一対の長辺（長辺ＬＳ１と長辺ＬＳ２）と並行するｙ方向に延在する直線を第１仮想線ＩＬ１とし、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２の先端部を通り、ｙ方向に延在する直線を第２仮想線ＩＬ２とする場合、第１仮想線ＩＬ１のｘ方向の位置と、前２仮想線ＩＬ２のｘ方向の位置とは異なる。つまり、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２は、互いに、ｘ方向にずれて配線基板ＷＢ上に搭載されている。
特に、本変形例３では、半導体装置ＰＡＣ１のｘ方向における中心を通る直線を中心線ＣＬとする場合、中心線ＣＬのｘ方向の位置と、第２仮想線ＩＬ２のｘ方向の位置とは、一致している。これにより、本変形例３における電子装置ユニットＥＡＵ４によれば、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路を短くすることができる。以下に、この点について説明する。
図３１（ａ）は、関連技術における電子装置ユニットＥＡＵ（Ｒ）の平面構成を示す模式図であり、図３１（ｂ）は、本変形例３における電子装置ユニットＥＡＵ４の平面構成を示す模式図である。図３１（ａ）および図３１（ｂ）から明らかなように、図３１（ｂ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１が、図３１（ａ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１よりも大幅に短くなっている。すなわち、本変形例３では、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２の配置位置をｘ方向にずらすとともに、半導体装置ＰＡＣ１のｘ方向における中心を通る中心線と、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２の先端部を通り、ｙ方向に延在する第２仮想線が一致するように配置することにより、電流経路ＲＴ１を短くすることができる。これにより、本変形例３における電子装置ユニットＥＡＵ４によれば、関連技術に比べて、電流経路ＲＴ１の長さを短くできる。
この結果、本変形例３においても、関連技術に比べて、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗を低減することができる。このことは、本変形例３における電子装置ユニットＥＡＵ４でも、関連技術に比べて、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間を低減できることを意味する。したがって、本変形例３における電子装置ユニットＥＡＵ４によっても、高速スイッチングに代表される電子装置の性能向上を図ることができる。
なお、本変形例３に特有の利点としては、例えば、図３０に示すように、半導体装置ＰＡＣ１の信号端子ＳＧＴ１と、半導体装置ＰＡＣ２の信号端子ＳＧＴ２とを、共に、同じ長辺ＬＳ２側から引き出すことができる点にある。これにより、本変形例３によれば、電子装置ユニットＥＡＵ４を制御する制御基板（プリドライバ基板）の配線レイアウトを簡素化することができる。具体的には、プリドライバ基板上での配線の短縮やレイアウト自由度の拡大を図ることができる。
つまり、電子装置ユニットＥＡＵ４の上方にプリドライバ基板が搭載され、このプリドライバ基板と、電子装置ユニットＥＡＵ４の信号端子ＳＧＴ１および信号端子ＳＧＴ２と、が電気的に接続される。この場合、信号端子ＳＧＴ１および信号端子ＳＧＴ２は、垂直方向に折り曲げられた中継端子を介して、プリドライバ基板と接続される。したがって、信号端子ＳＧＴ１および信号端子ＳＧＴ２を配線基板ＷＢの同一辺から引き出すように構成すれば、プリドライバ基板上での接続領域を集約することができ、これによって、プリドライバ基板上での配線レイアウトを簡素化することができるのである。
＜変形例４＞
次に、本変形例４における電子装置ＥＡ１の構成について説明する。例えば、実施の形態１では、図４に示すように、３つの電子装置ユニットＥＡＵ１をｘ方向に並べることにより、３相のインバータ回路に対応する電子装置ＥＡ１を構成する例について説明した。ただし、電子装置ＥＡ１の構成態様は、これに限らず、例えば、図３２に示すように、一体化した配線基板ＷＢ（ＩＮＴ）の上面上に、６つの半導体装置を搭載することにより、３相のインバータ回路に対応する電子装置ＥＡ１を構成してもよい。すなわち、３相のインバータ回路に対応した電子装置ＥＡ１の構成態様は、複数の電子装置ユニットＥＡＵ１を組み合わせる態様に限定されるものではなく、一体化した配線基板ＷＢ（ＩＮＴ）を使用する態様も取ることができる。つまり、実施の形態１における技術的思想は、様々な構成態様の電子装置ＥＡ１に適用することができる。
＜変形例５＞
続いて、本変形例５における電子装置ＥＡ１の構成について説明する。図３３は、本変形例５における電子装置ＥＡ１の平面構成を示す模式図である。図３３に示す本変形例５においても、変形例４と同様に、一体化した配線基板ＷＢ（ＩＮＴ）の上面上に、６つの半導体装置を搭載することにより、３相のインバータ回路に対応する電子装置ＥＡ１を構成することができる。特に、本変形例５では、Ｐ端子ＰＴＥとＮ端子ＮＴＥが同一辺側に形成されている例が示されている。このように、Ｐ端子ＰＴＥやＮ端子ＮＴＥの配置位置に関わらず、３相のインバータ回路に対応する電子装置ＥＡ１を構成することができる。
（実施の形態２）
次に、本実施の形態２における電子装置ユニットの構成について説明する。例えば、図３に示すように、一般的なインバータ回路において、第１レグＬＧ１〜第３レグＬＧ３は、それぞれ、1つの上アームと１つの下アームから構成されている。ここで、インバータ回路に大電流を流す場合、第１レグＬＧ１〜第３レグＬＧ３のそれぞれを、1つの上アームと下アームから構成する場合では、上アームと下アームに流れる電流許容量を超えることが考えられる。そこで、インバータ回路に大電流を流す場合には、例えば、第１レグＬＧ１〜第３レグＬＧ３のそれぞれを、複数の上アームと複数の下アームから構成することがある。図３４は、インバータ回路の第１レグＬＧ１〜第３レグＬＧ３のうち、第１レグＬＧ１に着目して、第１レグＬＧ１を単位レグＬＧ１Ａと単位レグＬＧ１Ｂから構成する例を示す回路図である。図３４では、単位レグＬＧ１Ａの出力端子として、Ｕ端子ＵＴＥ１が設けられ、単位レグＬＧ１Ｂの出力端子として、Ｕ端子ＵＴＥ２が設けられている。したがって、図３４に示す回路では、大電流を流す場合であっても、単位レグＬＧ１Ａと単位レグＬＧ１Ｂとに電流を分散させることができるため、インバータ回路に大電流を流す構成に対応することができる。
＜実施の形態２における電子装置ユニットの構成＞
続いて、図３４に示す回路に対応する電子装置ユニットＥＡＵ５の平面構成について説明する。図３５は、本実施の形態２における電子装置ユニットＥＡＵ５の平面構成を示す模式図である。図３５において、配線基板ＷＢは矩形形状をしており、ｙ方向に延在する辺Ｓ１Ａと辺Ｓ１Ｂとを有するとともに、ｘ方向に延在する辺Ｓ１Ｃと辺Ｓ１Ｄとを有している。そして、この配線基板ＷＢ上に、半導体装置ＰＡＣ１と、半導体装置ＰＡＣ２と、半導体装置ＰＡＣ３と、半導体装置ＰＡＣ４とが搭載されている。半導体装置ＰＡＣ１および半導体装置ＰＡＣ２は、図３４に示す単位レグＬＧ１Ａの構成要素であり、半導体装置ＰＡＣ１には、単位レグＬＧ１Ａの下アームを構成するＩＧＢＴＱ１とダイオードＦＷＤが形成されている。一方、半導体装置ＰＡＣ２には、単位レグＬＧ１Ａの上アームを構成するＩＧＢＴＱ１とダイオードＦＷＤが形成されている。
同様に、半導体装置ＰＡＣ３および半導体装置ＰＡＣ４は、図３４に示す単位レグＬＧ１Ｂの構成要素であり、半導体装置ＰＡＣ３には、単位レグＬＧ１Ｂの下アームを構成するＩＧＢＴＱ１とダイオードＦＷＤが形成されている。一方、半導体装置ＰＡＣ４には、単位レグＬＧ１Ｂの上アームを構成するＩＧＢＴＱ１とダイオードＦＷＤが形成されている。このようにして、本実施の形態２における電子装置ユニットＥＡＵ５は、配線基板ＷＢ上に、同じ構造から構成される４つの半導体装置ＰＡＣ１〜ＰＡＣ４を備えている。
半導体装置ＰＡＣ１は、半導体装置ＰＡＣ１のエミッタ端子が、配線基板ＷＢのＮ端子ＮＴＥと電気的に接続され、かつ、半導体装置ＰＡＣ１の裏面に形成されているコレクタ端子（ダイパッド）が、配線基板ＷＢのＵ端子ＵＴＥ１と電気的に接続されるように、配線基板ＷＢの上面上に搭載されている。
半導体装置ＰＡＣ２は、半導体装置ＰＡＣ２のエミッタ端子が、配線基板ＷＢのＵ端子ＵＴＥ１と電気的に接続され、かつ、半導体装置ＰＡＣ２の裏面に形成されているコレクタ端子（ダイパッド）が、配線基板ＷＢのＰ端子ＰＴＥと電気的に接続されるように、配線基板ＷＢの上面上に搭載されている。
半導体装置ＰＡＣ３は、半導体装置ＰＡＣ３のエミッタ端子が、配線基板ＷＢのＮ端子ＮＴＥと電気的に接続され、かつ、半導体装置ＰＡＣ３の裏面に形成されているコレクタ端子（ダイパッド）が、配線基板ＷＢのＵ端子ＵＴＥ２と電気的に接続されるように、配線基板ＷＢの上面上に搭載されている。
半導体装置ＰＡＣ４は、半導体装置ＰＡＣ４のエミッタ端子が、配線基板ＷＢのＵ端子ＵＴＥ２と電気的に接続され、かつ、半導体装置ＰＡＣ４の裏面に形成されているコレクタ端子（ダイパッド）が、配線基板ＷＢのＰ端子ＰＴＥと電気的に接続されるように、配線基板ＷＢの上面上に搭載されている。
そして、図３５に示すように、半導体装置ＰＡＣ２は、平面視において、半導体装置ＰＡＣ２の向きが、半導体装置ＰＡＣ１の向きに対して略９０度傾くように、配線基板ＷＢの上面上に搭載されている。これにより、Ｐ端子ＰＴＥとＵ端子ＵＴＥ１との間の電流経路を短くすることができる。同様に、半導体装置ＰＡＣ４は、平面視において、半導体装置ＰＡＣ４の向きが、半導体装置ＰＡＣ３の向きに対して略９０度傾くように、配線基板ＷＢの上面上に搭載されている。これにより、Ｐ端子ＰＴＥとＵ端子ＵＴＥ２との間の電流経路を短くすることができる。
ここで、配線基板ＷＢの辺Ｓ１ＣにＰ端子ＰＴＥが形成され、辺Ｓ１Ｃと対向する辺Ｓ１Ｄに、Ｎ端子ＮＴＥと、Ｕ端子ＵＴＥ１と、Ｕ端子ＵＴＥ２と、が形成されている。特に、本実施の形態２において、Ｐ端子ＰＴＥとＮ端子ＮＴＥは、共に、ｘ方向と直交するｙ方向に延在する仮想線ＩＬ上に配置されている。そして、Ｕ端子ＵＴＥ１とＵ端子ＵＴＥ２は、仮想線ＩＬに対して対称な位置に配置されている。同様に、半導体装置ＰＡＣ１と半導体装置ＰＡＣ３は、仮想線ＩＬに対して対称な位置に配置され、かつ、半導体装置ＰＡＣ２と半導体装置ＰＡＣ４も、仮想線ＩＬに対して対称な位置に配置されている。
これにより、図３５に示すように、Ｐ端子ＰＴＥとＵ端子ＵＴＥ１との間の電流経路と、Ｐ端子ＰＴＥとＵ端子ＵＴＥ２との間の電流経路が等しくなり、かつ、Ｕ端子ＵＴＥ１とＮ端子ＮＴＥとの間の電流経路と、Ｕ端子ＵＴＥ２とＮ端子ＮＴＥとの間の電流経路が等しくなる。この結果、図３４に示す単位レグＬＧ１Ａと単位レグＬＧ１Ｂが同等となり、単位レグＬＧ１Ａと単位レグＬＧ１Ｂに等しく電流を分散させることができる。つまり、本実施の形態２における電子装置ユニットＥＡＵ５においては、Ｕ端子ＵＴＥ１とＵ端子ＵＴＥ２とを対称配置し、半導体装置ＰＡＣ１と半導体装置ＰＡＣ３とを対称配置し、かつ、半導体装置ＰＡＣ２と半導体装置ＰＡＣ４とを対称配置することにより、単位レグＬＧ１Ａと単位レグＬＧ１Ｂに同等の電流を流すことができる。これにより、本実施の形態２における電子装置ユニットＥＡＵ５によれば、一方の単位レグに電流が偏って流れることはなく、これによって、一方の単位レグに流れる電流が許容値を超えることを効果的に防止することができる。
なお、例えば、半導体装置ＰＡＣ１〜ＰＡＣ４の配置に関連して、半導体装置ＰＡＣ１〜ＰＡＣ４の内部でのＩＧＢＴやダイオードの配置レイアウトについて簡単に説明する。
図３６は、本実施の形態２における電子装置ユニットＥＡＵ５において、半導体装置ＰＡＣ１〜ＰＡＣ４の内部でのＩＧＢＴＱ１とダイオードＦＷＤの配置レイアウトを示す模式図である。図３６において、半導体装置ＰＡＣ１および半導体装置ＰＡＣ３に着目すると、ｘ方向に並ぶように、ＩＧＢＴＱ１とダイオードＦＷＤが配置されていることがわかる。特に、半導体装置ＰＡＣ１に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置と、半導体装置ＰＡＣ３に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置は、仮想線に対して対称となっている。
同様に、図３６において、半導体装置ＰＡＣ２および半導体装置ＰＡＣ４に着目すると、ｙ方向に並ぶように、ＩＧＢＴＱ１とダイオードＦＷＤが配置されていることがわかる。特に、半導体装置ＰＡＣ２に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置と、半導体装置ＰＡＣ４に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置は、仮想線に対して対称となっている。
一方、図３６において、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２に着目すると、半導体装置ＰＡＣ１に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置と、半導体装置ＰＡＣ２に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置は、略９０度ずれていることがわかる。同様に、半導体装置ＰＡＣ３と半導体装置ＰＡＣ４に着目すると、半導体装置ＰＡＣ３に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置と、半導体装置ＰＡＣ４に搭載されているＩＧＢＴＱ１とダイオードＦＷＤの配置位置は、略９０度ずれていることがわかる。
（実施の形態３）
＜実施の形態３における電子装置ユニットの構成＞
続いて、本実施の形態３における電子装置ユニットの構成について説明する。図３７は、本実施の形態３における電子装置ユニットＥＡＵ６の平面構成を示す模式図である。図３７において、配線基板ＷＢは、矩形形状をしており、ｙ方向に延在する長辺ＬＳ１と長辺ＬＳ２とを有している。また、配線基板ＷＢは、ｘ方向に延在する短辺ＳＳ１と短辺ＳＳ２とを有している。ここで、本実施の形態３においては、Ｐ端子ＰＴＥが短辺ＳＳ１側に設けられており、かつ、Ｎ端子ＮＴＥが短辺ＳＳ２側に設けられている。一方、Ｕ端子ＵＴＥは、ｘ方向と直交するｙ方向において、Ｐ端子ＰＴＥとＮ端子ＮＴＥに挟まれる位置に設けられている。この点に本実施の形態３における特徴点が存在する。
なお、本実施の形態３における電子装置ユニットＥＡＵ６においては、図３７に示すように、配線基板ＷＢの上面上に半導体装置ＰＡＣ１と半導体装置ＰＡＣ２とが搭載されている。このとき、本実施の形態３においては、半導体装置ＰＡＣ１の向きと、半導体装置ＰＡＣ２の向きが揃っている。具体的には、半導体装置ＰＡＣ１のエミッタ端子と信号端子がｙ方向に沿うように配置され、かつ、半導体装置ＰＡＣ２のエミッタ端子と信号端子もｙ方向に沿うように配置されている。
このように構成されている本実施の形態３における電子装置ユニットＥＡＵ６によれば、前記実施の形態１における電子装置ユニットＥＡＵ１とは異なる構成をしているが、本実施の形態３における電子装置ユニットＥＡＵ６においても、前記実施の形態１と同様に、例えば、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路を短くすることができる。
以下では、具体的に、本実施の形態３における電子装置ユニットＥＡＵ６と、関連技術における電子装置ユニットＥＡＵ（Ｒ）とを比較しながら、本実施の形態３の優位性について説明する。
図３８（ａ）は、関連技術における電子装置ユニットＥＡＵ（Ｒ）の平面構成を示す模式図であり、図３８（ｂ）は、本実施の形態３における電子装置ユニットＥＡＵ６の平面構成を示す模式図である。
まず、図３８（ａ）において、関連技術では、配線基板ＷＢ上に搭載されている半導体装置ＰＡＣ１と半導体装置ＰＡＣ２との向きが揃っている。つまり、半導体装置ＰＡＣ１のエミッタ端子ＥＴ１および信号端子ＳＧＴ１は、ｘ方向に沿って配置されているとともに、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２および信号端子ＳＧＴ２も、ｘ方向に沿って配置されている。この場合、図３８（ａ）に示すように、Ｕ端子ＵＴＥとＮ端子ＮＴＥとの間の電流経路ＲＴ２は、短くなる一方、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１は、長くなる。このため、関連技術では、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗が大きくなってしまう。このことは、関連技術では、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間が大きくなることを意味し、これによって、関連技術には、高速スイッチングに代表される電子装置の性能向上を図る観点から改善の余地がある。
一方、本実施の形態３における電子装置ユニットＥＡＵ６でも、図３８（ｂ）に示すように、半導体装置ＰＡＣ２の向きと、半導体装置ＰＡＣ１の向きが揃っている。つまり、本実施の形態３では、半導体装置ＰＡＣ１のエミッタ端子および信号端子が、ｙ方向に沿って配置されるとともに、半導体装置ＰＡＣ２のエミッタ端子および信号端子も、配線基板ＷＢのｙ方向に沿って配置されている。
したがって、関連技術における電子装置ユニットＥＡＵ（Ｒ）と、本実施の形態３における電子装置ユニットＥＡＵ６とは、半導体装置ＰＡＣ１の向きと半導体装置ＰＡＣ２の向きとが揃っている点で共通するが、本実施の形態３では、関連技術とは異なり、図３８（ｂ）に示すように、Ｕ端子ＵＴＥが、ｘ方向と直交するｙ方向において、Ｐ端子ＰＴＥとＮ端子ＮＴＥに挟まれる位置に設けられている。
これにより、図３８（ａ）と図３８（ｂ）とを見比べると、図３８（ｂ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１が、図３８（ａ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１よりも大幅に短くなっていることがわかる。つまり、本実施の形態３のように、ｘ方向と直交するｙ方向において、Ｕ端子ＵＴＥをＰ端子ＰＴＥとＮ端子ＮＴＥに挟まれる位置に設けることにより、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２の向きが揃っている点が共通する関連技術と比較して、本実施の形態３における電子装置ユニットＥＡＵ６では、電流経路ＲＴ１の長さを短くできるのである。この結果、本実施の形態３によれば、関連技術に比べて、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗を低減することができる。このことは、本実施の形態３における電子装置ユニットＥＡＵ６では、関連技術に比べて、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間を低減できることを意味する。したがって、本実施の形態３における電子装置ユニットＥＡＵ６によれば、高速スイッチングに代表される電子装置の性能向上を図ることができる。さらに、本実施の形態３では、図３８（ｂ）に示すように、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１の長さと、Ｕ端子ＵＴＥとＮ端子ＮＴＥとの間の電流経路ＲＴ２の長さとがほぼ同等となることから、電流経路ＲＴ１の長さだけでなく、電流経路ＲＴ２の長さも短くできる利点が得られる。
＜変形例＞
次に、実施の形態３の変形例について説明する。図３９は、本変形例における電子装置ユニットＥＡＵ７の平面構成を示す模式図である。図３９において、本変形例における電子装置ユニットＥＡＵ７の構成は、図３７に示す実施の形態３における電子装置ユニットＥＡＵ６の構成とほぼ同様であり、以下では、相違点を中心に説明する。
本変形例における電子装置ユニットＥＡＵ７では、実施の形態３と同様に、半導体装置ＰＡＣ１の向きと、半導体装置ＰＡＣ２の向きが揃っている点で共通する。一方、実施の形態３では、図３７に示すように、半導体装置ＰＡＣ１のエミッタ端子および信号端子が、配線基板ＷＢのｙ方向に沿って配置されるとともに、半導体装置ＰＡＣ２のエミッタ端子および信号端子も、配線基板ＷＢのｙ方向に沿って配置されている。
これに対し、本変形例における電子装置ユニットＥＡＵ７では、図３９に示すように、半導体装置ＰＡＣ１のエミッタ端子および信号端子が、配線基板ＷＢのｘ方向に沿って配置されるとともに、半導体装置ＰＡＣ２のエミッタ端子および信号端子も、配線基板ＷＢのｘ方向に沿って配置されている。
以下では、具体的に、本変形例における電子装置ユニットＥＡＵ７と、関連技術における電子装置ユニットＥＡＵ（Ｒ）とを比較しながら、本変形例の優位性について説明する。
図４０（ａ）は、関連技術における電子装置ユニットＥＡＵ（Ｒ）の平面構成を示す模式図であり、図４０（ｂ）は、本変形例における電子装置ユニットＥＡＵ７の平面構成を示す模式図である。
まず、図４０（ａ）において、関連技術では、配線基板ＷＢ上に搭載されている半導体装置ＰＡＣ１と半導体装置ＰＡＣ２との向きが揃っている。つまり、半導体装置ＰＡＣ１のエミッタ端子ＥＴ１および信号端子ＳＧＴ１は、ｘ方向に沿って配置されているとともに、半導体装置ＰＡＣ２のエミッタ端子ＥＴ２および信号端子ＳＧＴ２も、ｘ方向に沿って配置されている。この場合、図４０（ａ）に示すように、Ｕ端子ＵＴＥとＮ端子ＮＴＥとの間の電流経路ＲＴ２は、短くなる一方、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１は、長くなる。このため、関連技術では、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗が大きくなってしまう。このことは、関連技術では、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間が大きくなることを意味し、これによって、関連技術には、高速スイッチングに代表される電子装置の性能向上を図る観点から改善の余地がある。
一方、本変形例における電子装置ユニットＥＡＵ７でも、図４０（ｂ）に示すように、半導体装置ＰＡＣ２の向きと、半導体装置ＰＡＣ１の向きが揃っている。つまり、本変形例では、半導体装置ＰＡＣ１のエミッタ端子および信号端子が、配線基板ＷＢのｘ方向に沿って配置されるとともに、半導体装置ＰＡＣ２のエミッタ端子および信号端子も、配線基板ＷＢのｘ方向に沿って配置されている。
したがって、関連技術における電子装置ユニットＥＡＵ（Ｒ）と、本変形例における電子装置ユニットＥＡＵ７とは、半導体装置ＰＡＣ１の向きと半導体装置ＰＡＣ２の向きとが揃っている点で共通するが、本変形例では、関連技術とは異なり、図４０（ｂ）に示すように、Ｕ端子ＵＴＥが、ｘ方向と直交するｙ方向において、Ｐ端子ＰＴＥとＮ端子ＮＴＥに挟まれる位置に設けられている。
これにより、図４０（ａ）と図４０（ｂ）とを見比べると、図４０（ｂ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１が、図４０（ａ）に示すＰ端子ＰＴＥとＵ端子ＵＴＥとの間の電流経路ＲＴ１よりも大幅に短くなっていることがわかる。つまり、本変形例のように、ｘ方向と直交するｙ方向において、Ｕ端子ＵＴＥをＰ端子ＰＴＥとＮ端子ＮＴＥに挟まれる位置に設けることにより、半導体装置ＰＡＣ１と半導体装置ＰＡＣ２の向きが揃っている点が共通する関連技術と比較して、本変形例における電子装置ユニットＥＡＵ７では、電流経路ＲＴ１の長さを短くできるのである。この結果、本変形例によれば、関連技術に比べて、Ｐ端子ＰＴＥとＵ端子ＵＴＥとの間の寄生抵抗を低減することができる。このことは、本変形例における電子装置ユニットＥＡＵ７では、関連技術に比べて、電流経路ＲＴ１の寄生抵抗と寄生容量の積で規定される信号伝達の遅延時間を低減できることを意味する。したがって、本変形例における電子装置ユニットＥＡＵ７によれば、高速スイッチングに代表される電子装置の性能向上を図ることができる。
さらに、本変形例では、以下に示す効果も得ることができる。すなわち、図４０（ｂ）に示すように、半導体装置ＰＡＣ２において、電流経路ＲＴ１と、ゲート端子を含む信号端子ＳＧＴ２とが直交している。これにより、本変形例における電子装置ユニットＥＡＵ７では、電流経路ＲＴ１に大電流が流れることにより発生する電磁誘導ノイズの影響を低減することができる。つまり、本変形例における電子装置ユニットＥＡＵ７では、大電流を流しても、電子装置ユニットＥＡＵ７が誤動作する可能性を低くすることができ、これによって、本変形例によれば、電子装置ユニットＥＡＵ７の動作信頼性を向上することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態は、下記の形態を含む。
（付記１）
（ａ）第１面、前記第１面に形成された第１電極、前記第１面に形成された第２電極、前記第１面に形成された第３電極、前記第１電極と電気的に接続された第１外部端子、前記第２電極と電気的に接続された第２外部端子、前記第３電極と電気的に接続された第３外部端子、および、前記第１面とは反対側の第２面、を有する配線基板を準備する工程と、
（ｂ）第１半導体チップ、第２半導体チップ、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第１外部接続端子、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第２外部接続端子、前記第１半導体チップと電気的に接続された第３外部接続端子、および、前記第１半導体チップおよび前記第２半導体チップを封止する封止体、をそれぞれ有する第１半導体装置および第２半導体装置を準備する工程と、
（ｃ）前記第１半導体装置および前記第２半導体装置を前記配線基板の前記第１面上に搭載する工程と、
を含み、
前記（ａ）工程で準備される前記配線基板において、
前記配線基板の前記第１面は、一対の長辺と、前記一対の長辺と交差する一対の短辺である第１短辺および第２短辺と、を有し、
前記第１外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
前記第２外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
前記第３外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
前記第１短辺には、前記第１外部端子、前記第２外部端子、および、前記第３外部端子のうちの少なくとも１つが設けられ、
前記第２短辺には、前記第１外部端子、前記第２外部端子および前記第３外部端子のうちの少なくとも前記第１短辺に設けられた外部端子以外の１つが設けられ、
前記（ｂ）工程で準備される前記第１半導体装置および前記第２半導体装置のそれぞれにおいて、
前記第１半導体チップには、エミッタ電極と、コレクタ電極と、ゲート電極と、を有する第１絶縁ゲートバイポーラトランジスタが形成され、
前記第２半導体チップには、アノード電極と、カソード電極と、を有するダイオードが形成され、
前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と電気的に接続され、
前記第２外部接続端子は、前記第１半導体チップの前記コレクタ電極および前記第２半導体チップの前記カソード電極と電気的に接続され、
前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と電気的に接続され、
前記封止体は、上面と、前記上面とは反対側の下面と、前記上面と前記下面の間に位置する第１側面と、前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、
前記第１外部接続端子は、前記封止体の前記第１側面側に配置され、
前記第２外部接続端子は、前記封止体の前記下面に配置され、
前記第３外部接続端子は、前記封止体の前記第２側面側に配置され、
前記（ｃ）工程では、
前記第１半導体装置の前記第１外部接続端子が、前記配線基板の前記第３電極と電気的に接続し、かつ、前記第１半導体装置の前記第２外部接続端子が、前記配線基板の前記第２電極と電気的に接続するように、前記第２半導体装置を前記配線基板の前記第１面上に搭載し、
前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第２電極と電気的に接続し、かつ、前記第２半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続するように、前記第１半導体装置を前記配線基板の前記第１面上に搭載し、
平面視において、前記第２半導体装置の向きが、前記第１半導体装置の向きに対して交差するように、前記第２半導体装置を前記配線基板の前記第１面上に搭載する、電子装置の製造方法。
（付記２）
（ａ）第１面、前記第１面に形成された第１電極、前記第１面に形成された第２電極、前記第１面に形成された第３電極、前記第１面に形成された第４電極、前記第１電極と電気的に接続された第１外部端子、前記第２電極と電気的に接続された第２外部端子、前記第３電極と電気的に接続された第３外部端子、前記第４電極と電気的に接続された第４外部端子、および、前記第１面とは反対側の第２面、を有する配線基板と、
（ｂ）第１半導体チップ、第２半導体チップ、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第１外部接続端子、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第２外部接続端子、前記第１半導体チップと電気的に接続された第３外部接続端子、および、前記第１半導体チップおよび前記第２半導体チップを封止する封止体、を有する第１半導体装置と、
（ｃ）前記第１半導体装置と同じ構造で形成された第２半導体装置と、
（ｄ）前記第１半導体装置と同じ構造で形成された第３半導体装置と、
（ｅ）前記第１半導体装置と同じ構造で形成された第４半導体装置と、
を含み、
前記配線基板の前記第１面は、第１方向に延在する第１辺と、前記第１方向に延在し、かつ、前記第１辺と対向する第２辺と、を有し、
前記第１外部端子は、前記第１辺側に設けられ、
前記第２外部端子は、前記第２辺側に設けられ、
前記第３外部端子は、前記第２辺側に設けられ、
前記第４外部端子は、前記第２外部端子と前記第３外部端子とに挟まれるように、前記第２辺側に設けられ、
前記第１半導体チップには、エミッタ電極と、コレクタ電極と、ゲート電極と、を有する第１絶縁ゲートバイポーラトランジスタが形成され、
前記第２半導体チップには、アノード電極と、カソード電極と、を有するダイオードが形成され、
前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と電気的に接続され、
前記第２外部接続端子は、前記第１半導体チップの前記コレクタ電極および前記第２半導体チップの前記カソード電極と電気的に接続され、
前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と電気的に接続され、
前記封止体は、上面と、前記上面とは反対側の下面と、前記上面と前記下面の間に位置する第１側面と、前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、
前記第１外部接続端子は、前記封止体の前記第１側面側に配置され、
前記第２外部接続端子は、前記封止体の前記下面に配置され、
前記第３外部接続端子は、前記封止体の前記第２側面側に配置され、
前記第１半導体装置は、前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第４電極と電気的に接続され、かつ、前記第１半導体装置の前記第２外部接続端子が、前記配線基板の前記第２電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第２電極と電気的に接続され、かつ、前記第２半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
前記第３半導体装置は、前記第３半導体装置の前記第１外部接続端子が、前記配線基板の前記第４電極と電気的に接続され、かつ、前記第３半導体装置の前記第２外部接続端子が、前記配線基板の前記第３電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
前記第４半導体装置は、前記第４半導体装置の前記第１外部接続端子が、前記配線基板の前記第３電極と電気的に接続され、かつ、前記第４半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
前記第２半導体装置は、平面視において、前記第２半導体装置の向きが、前記第１半導体装置の向きに対して交差するように、前記配線基板の前記第１面上に搭載され、
前記第４半導体装置は、平面視において、前記第４半導体装置の向きが、前記第３半導体装置の向きに対して交差するように、前記配線基板の前記第１面上に搭載される、電子装置。
（付記３）
付記２に記載の電子装置において、
前記第１外部端子と前記第４外部端子は、共に、前記第１方向と直交する第２方向に延在する仮想線上に配置され、
前記第２外部端子と前記第３外部端子は、前記仮想線に対して対称な位置に配置され、
前記第１半導体装置と前記第３半導体装置は、前記仮想線に対して対称な位置に配置され、かつ、前記第２半導体装置と前記第４半導体装置は、前記仮想線に対して対称な位置に配置される、電子装置。
（付記４）
（ａ）第１面、前記第１面に形成された第１電極、前記第１面に形成された第２電極、前記第１面に形成された第３電極、前記第１電極と電気的に接続された第１外部端子、前記第２電極と電気的に接続された第２外部端子、前記第３電極と電気的に接続された第３外部端子、および、前記第１面とは反対側の第２面、を有する配線基板と、
（ｂ）第１半導体チップ、第２半導体チップ、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第１外部接続端子、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第２外部接続端子、前記第１半導体チップと電気的に接続された第３外部接続端子、および、前記第１半導体チップおよび前記第２半導体チップを封止する封止体、をそれぞれ有する第１半導体装置および第２半導体装置と、
を含み、
前記配線基板の前記第１面は、第１方向に延在する第１辺と、前記第１方向に延在し、かつ、前記第１辺と対向する第２辺と、を有し、
前記第１外部端子は、前記第１短辺側に設けられ、
前記第３外部端子は、前記第２短辺側に設けられ、
前記第２外部端子は、前記第１方向と直交する第２方向において、前記第１外部端子と前記第３外部端子に挟まれる位置に設けられ、
前記第１半導体チップには、エミッタ電極と、コレクタ電極と、ゲート電極と、を有する第１絶縁ゲートバイポーラトランジスタが形成され、
前記第２半導体チップには、アノード電極と、カソード電極と、を有するダイオードが形成され、
前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と電気的に接続され、
前記第２外部接続端子は、前記第１半導体チップの前記コレクタ電極および前記第２半導体チップの前記カソード電極と電気的に接続され、
前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と電気的に接続され、
前記封止体は、上面と、前記上面とは反対側の下面と、前記上面と前記下面の間に位置する第１側面と、前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、
前記第１外部接続端子は、前記封止体の前記第１側面側に配置され、
前記第２外部接続端子は、前記封止体の前記下面に配置され、
前記第３外部接続端子は、前記封止体の前記第２側面側に配置され、
前記第１半導体装置は、前記第１半導体装置の前記第１外部接続端子が、前記配線基板の前記第３電極と電気的に接続され、かつ、前記第１半導体装置の前記第２外部接続端子が、前記配線基板の前記第２電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第２電極と電気的に接続され、かつ、前記第２半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載される、電子装置。
ＡＤＥ アノード電極
ＡＤＨ１ 導電性接着材
ＡＤＨ２ 導電性接着材
ＡＤＰ アノード電極パッド
ＣＡＰ 容量素子（コンデンサ、キャパシタ）
ＣＤＥ カソード電極
ＣＤＰ カソード電極パッド
ＣＥ コレクタ電極
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＬＰ クリップ（板状部材）
ＣＮＴ１ 接続部材
ＣＮＴ２ 接続部材
ＣＰ コレクタ電極パッド
ＣＴ コレクタ端子（外部接続端子、外部端子）
Ｅ 直流電源
ＥＡ１ 電子装置（モジュール）
ＥＡＵ１ 電子装置ユニット
ＥＡＵ２ 電子装置ユニット
ＥＡＵ３ 電子装置ユニット
ＥＡＵ４ 電子装置ユニット
ＥＡＵ５ 電子装置ユニット
ＥＡＵ６ 電子装置ユニット
ＥＡＵ７ 電子装置ユニット
ＥＡＵ（Ｒ） 電子装置ユニット
ＥＥ エミッタ電極
ＥＰ エミッタ電極パッド
ＥＲ ｎ＋型半導体領域
ＥＴ エミッタ端子（外部接続端子、外部端子）
ＥＴ１ エミッタ端子（外部接続端子、外部端子）
ＥＴ２ エミッタ端子（外部接続端子、外部端子）
ＦＷＤ ダイオード
ＧＣ ゲート制御回路
ＧＥ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ ゲート電極パッド
ＧＴ ゲート端子
ＧＴ２ ゲート端子
ＩＮＶ インバータ回路
ＫＰ ケルビン検知用電極パッド
ＫＴ ケルビン端子
ＬＤ１ リード
ＬＤ２ リード
ＬＧ１ 第１レグ
ＬＧ１Ａ 単位レグ
ＬＧ１Ｂ 単位レグ
ＬＧ２ 第２レグ
ＬＧ３ 第３レグ
ＬＳ（ＣＨＰ１） 長辺
ＬＳ（ＣＨＰ２） 長辺
ＬＳ１ 長辺
ＬＳ２ 長辺
ＭＲ 封止体
ＭＴ ３相誘導モータ
ＮＥ Ｎ電極
ＮＲ１ ｎ＋型半導体領域
ＮＲ２ ｎ−型半導体領域
ＮＲ３ ｎ＋型半導体領域
ＮＲ４ ｎ−型半導体領域
ＮＴＥ Ｎ端子（外部端子）
ＰＡＣ 半導体装置
ＰＡＣ１ 半導体装置
ＰＡＣ２ 半導体装置
ＰＡＣ３ 半導体装置
ＰＡＣ４ 半導体装置
ＰＡＣ５ 半導体装置
ＰＡＣ６ 半導体装置
ＰＥ Ｐ電極
ＰＲ１ ｐ＋型半導体領域
ＰＲ２ ｐ型半導体領域
ＰＲ３ ｐ型半導体領域
ＰＲ４ ｐ−型半導体領域
ＰＴＥ Ｐ端子（外部端子）
Ｑ１ ＩＧＢＴ
Ｑ２ 検知用ＩＧＢＴ
ＲＴ ロータ
ＲＴ１ 電流経路
ＲＴ２ 電流経路
ＳＥＰ 電流検知用電極パッド
ＳＥＴ 電流検知用端子
ＳＧＴ 信号端子
ＳＧＴ１ 信号端子
ＳＧＴ２ 信号端子
ＳＳ（ＣＨＰ１） 短辺
ＳＳ（ＣＨＰ２） 短辺
ＳＳ１ 短辺
ＳＳ２ 短辺
ＳＷ１ スイッチ
ＳＷ２ スイッチ
ＳＷ３ スイッチ
ＳＷ４ スイッチ
ＳＷ５ スイッチ
ＳＷ６ スイッチ
Ｓ１ 辺
Ｓ１Ａ 辺
Ｓ１Ｂ 辺
Ｓ１Ｃ 辺
Ｓ１Ｄ 辺
Ｓ２ 辺
Ｓ３ 辺
Ｓ４ 辺
ＴＡＢ チップ搭載部（ダイパッド）
ＴＡＰ 温度検知用電極パッド
ＴＡＴ 温度検知用端子
ＴＣＰ 温度検知用電極パッド
ＴＣＴ 温度検知用端子
ＴＤ 温度検知用ダイオード
ＴＨ 貫通孔
ＴＲ トレンチ
ＵＥ Ｕ電極
ＵＴＥ Ｕ端子（外部端子）
ＶＴＥ Ｖ端子（外部端子）
Ｗ ワイヤ
ＷＢ 配線基板（モジュール基板）
ＷＢ（ＩＮＴ） 配線基板（モジュール基板）
ＷＴＥ Ｗ端子（外部端子）

Claims (18)

  1. （ａ）第１面、前記第１面に形成された第１電極、前記第１面に形成された第２電極、前記第１面に形成された第３電極、前記第１電極と電気的に接続された第１外部端子、前記第２電極と電気的に接続された第２外部端子、前記第３電極と電気的に接続された第３外部端子、および、前記第１面とは反対側の第２面、を有する配線基板と、
    （ｂ）第１半導体チップ、第２半導体チップ、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第１外部接続端子、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第２外部接続端子、前記第１半導体チップと電気的に接続された第３外部接続端子、および、前記第１半導体チップおよび前記第２半導体チップを封止する封止体、をそれぞれ有する第１半導体装置および第２半導体装置と、
    を含み、
    前記配線基板の前記第１面は、一対の長辺と、前記一対の長辺と交差する一対の短辺である第１短辺および第２短辺と、を有し、
    前記第１外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第２外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第３外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第１短辺には、前記第１外部端子、前記第２外部端子、および、前記第３外部端子のうちの少なくとも１つが設けられ、
    前記第２短辺には、前記第１外部端子、前記第２外部端子および前記第３外部端子のうちの少なくとも前記第１短辺に設けられた外部端子以外の１つが設けられ、
    前記第１半導体チップには、エミッタ電極と、コレクタ電極と、ゲート電極と、を有する第１絶縁ゲートバイポーラトランジスタが形成され、
    前記第２半導体チップには、アノード電極と、カソード電極と、を有するダイオードが形成され、
    前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と電気的に接続され、
    前記第２外部接続端子は、前記第１半導体チップの前記コレクタ電極および前記第２半導体チップの前記カソード電極と電気的に接続され、
    前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と電気的に接続され、
    前記封止体は、上面と、前記上面とは反対側の下面と、前記上面と前記下面の間に位置する第１側面と、前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、
    前記第１外部接続端子は、前記封止体の前記第１側面側に配置され、
    前記第２外部接続端子は、前記封止体の前記下面に配置され、
    前記第３外部接続端子は、前記封止体の前記第２側面側に配置され、
    前記第１半導体装置は、前記第１半導体装置の前記第１外部接続端子が、前記配線基板の前記第３電極と電気的に接続され、かつ、前記第１半導体装置の前記第２外部接続端子が、前記配線基板の前記第２電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
    前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第２電極と電気的に接続され、かつ、前記第２半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
    前記第２半導体装置は、平面視において、前記第２半導体装置の向きが、前記第１半導体装置の向きに対して交差するように、前記配線基板の前記第１面上に搭載される、電子装置。
  2. 請求項１に記載の電子装置において、
    前記第１外部端子は、前記第１短辺側に設けられ、
    前記第３外部端子は、前記第２短辺側に設けられる、電子装置。
  3. 請求項２に記載の電子装置において、
    前記第１半導体装置と前記第２半導体装置を搭載した前記配線基板は、複数存在し、
    複数の前記配線基板は、前記一対の短辺が延在する第１方向に並んで配置される、電子装置。
  4. 請求項３に記載の電子装置において、
    複数の前記配線基板のそれぞれに設けられている前記第１外部端子は、前記第１方向に延在する第１接続部材によって互いに電気的に接続され、
    複数の前記配線基板のそれぞれに設けられている前記第３外部端子は、前記第１方向に延在する第２接続部材によって互いに電気的に接続される、電子装置。
  5. 請求項４に記載の電子装置において、
    前記第１接続部材と前記第２接続部材との間に容量素子が接続される、電子装置。
  6. 請求項１に記載の電子装置において、
    前記第１外部端子は、前記第１短辺側に設けられ、
    前記第２外部端子は、前記第２短辺側に設けられ、
    前記第３外部端子は、前記第１短辺側に設けられる、電子装置。
  7. 請求項６に記載の電子装置において、
    前記第１半導体装置と前記第２半導体装置を搭載した前記配線基板は、複数存在し、
    複数の前記配線基板は、前記一対の短辺が延在する第１方向に並んで配置される、電子装置。
  8. 請求項７に記載の電子装置において、
    複数の前記配線基板のそれぞれに設けられた前記第１外部端子と前記第３外部端子との間に容量素子が接続される、電子装置。
  9. 請求項１に記載の電子装置において、
    前記第１半導体装置および前記第２半導体装置のそれぞれは、さらに、前記第１半導体チップと電気的に接続された複数の第４外部接続端子を含み、
    前記複数の第４外部接続端子は、前記封止体の前記第２側面側に配置される、電子装置。
  10. 請求項９に記載の電子装置において、
    前記第１半導体チップには、さらに、前記第１半導体チップの温度を検知する温度検知ダイオードと、前記第１絶縁ゲートバイポーラトランジスタの過電流を検知する第２絶縁ゲートバイポーラトランジスタと、が形成され、
    前記複数の第４外部接続端子は、前記温度検知ダイオードと電気的に接続された端子、前記第２絶縁ゲートバイポーラトランジスタと電気的に接続された端子、および、前記第１絶縁ゲートバイポーラトランジスタの前記エミッタ電極と電気的に接続された端子、を含む電子装置。
  11. 請求項１に記載の電子装置において、
    前記第１外部接続端子は、前記封止体の前記第１側面側から突出し、
    前記第２外部接続端子は、前記封止体の前記下面から露出し、
    前記第３外部接続端子は、前記封止体の前記第２側面側から突出する、電子装置。
  12. 請求項１に記載の電子装置において、
    前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と、板状部材を介して電気的に接続される、電子装置。
  13. 請求項１に記載の電子装置において、
    前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と、導電性ワイヤを介して電気的に接続される、電子装置。
  14. 請求項１に記載の電子装置において、
    前記第１外部接続端子は、複数の部分に分割される、電子装置。
  15. 請求項１に記載の電子装置において、
    前記電子装置は、インバータ回路の構成要素である、電子装置。
  16. （ａ）第１面、前記第１面に形成された第１電極、前記第１面に形成された第２電極、前記第１面に形成された第３電極、前記第１電極と電気的に接続された第１外部端子、前記第２電極と電気的に接続された第２外部端子、前記第３電極と電気的に接続された第３外部端子、および、前記第１面とは反対側の第２面、を有する配線基板と、
    （ｂ）第１半導体チップ、第２半導体チップ、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第１外部接続端子、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第２外部接続端子、前記第１半導体チップと電気的に接続された第３外部接続端子、および、前記第１半導体チップおよび前記第２半導体チップを封止する封止体、をそれぞれ有する第１半導体装置および第２半導体装置と、
    を含み、
    前記配線基板の前記第１面は、一対の長辺と、前記一対の長辺と交差する一対の短辺である第１短辺および第２短辺と、を有し、
    前記第１外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第２外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第３外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第１短辺には、前記第１外部端子、前記第２外部端子、および、前記第３外部端子のうちの少なくとも１つが設けられ、
    前記第２短辺には、前記第１外部端子、前記第２外部端子および前記第３外部端子のうちの少なくとも前記第１短辺に設けられた外部端子以外の１つが設けられ、
    前記第１半導体チップには、エミッタ電極と、コレクタ電極と、ゲート電極と、を有する第１絶縁ゲートバイポーラトランジスタが形成され、
    前記第２半導体チップには、アノード電極と、カソード電極と、を有するダイオードが形成され、
    前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と電気的に接続され、
    前記第２外部接続端子は、前記第１半導体チップの前記コレクタ電極および前記第２半導体チップの前記カソード電極と電気的に接続され、
    前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と電気的に接続され、
    前記封止体は、上面と、前記上面とは反対側の下面と、前記上面と前記下面の間に位置する第１側面と、前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、
    前記第１外部接続端子は、前記封止体の前記第１側面側に配置され、
    前記第２外部接続端子は、前記封止体の前記下面に配置され、
    前記第３外部接続端子は、前記封止体の前記第２側面側に配置され、
    前記第１半導体装置は、前記第１半導体装置の前記第１外部接続端子が、前記配線基板の前記第３電極と電気的に接続され、かつ、前記第１半導体装置の前記第２外部接続端子が、前記配線基板の前記第２電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
    前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第２電極と電気的に接続され、かつ、前記第２半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
    前記第１半導体装置は、前記第１半導体装置の前記第１外部接続端子および前記第３外部接続端子が、前記配線基板の前記一対の短辺が延在する第１方向に沿って配置されるように、前記配線基板の前記第１面上に搭載され、
    前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子および前記第３外部接続端子が、前記配線基板の前記一対の長辺が延在する第２方向に沿って配置されるように、前記配線基板の前記第１面上に搭載される、電子装置。
  17. （ａ）第１面、前記第１面に形成された第１電極、前記第１面に形成された第２電極、前記第１面に形成された第３電極、前記第１電極と電気的に接続された第１外部端子、前記第２電極と電気的に接続された第２外部端子、前記第３電極と電気的に接続された第３外部端子、および、前記第１面とは反対側の第２面、を有する配線基板と、
    （ｂ）第１半導体チップ、第２半導体チップ、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第１外部接続端子、前記第１半導体チップおよび前記第２半導体チップと電気的に接続された第２外部接続端子、前記第１半導体チップと電気的に接続された第３外部接続端子、および、前記第１半導体チップおよび前記第２半導体チップを封止する封止体、をそれぞれ有する第１半導体装置および第２半導体装置と、
    を含み、
    前記配線基板の前記第１面は、一対の長辺と、前記一対の長辺と交差する一対の短辺である第１短辺および第２短辺と、を有し、
    前記第１外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第２外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第３外部端子は、前記一対の短辺のうちのいずれかの短辺側に設けられ、
    前記第１短辺には、前記第１外部端子、前記第２外部端子、および、前記第３外部端子のうちの少なくとも１つが設けられ、
    前記第２短辺には、前記第１外部端子、前記第２外部端子および前記第３外部端子のうちの少なくとも前記第１短辺に設けられた外部端子以外の１つが設けられ、
    前記第１半導体チップには、エミッタ電極と、コレクタ電極と、ゲート電極と、を有する第１絶縁ゲートバイポーラトランジスタが形成され、
    前記第２半導体チップには、アノード電極と、カソード電極と、を有するダイオードが形成され、
    前記第１外部接続端子は、前記第１半導体チップの前記エミッタ電極および前記第２半導体チップの前記アノード電極と電気的に接続され、
    前記第２外部接続端子は、前記第１半導体チップの前記コレクタ電極および前記第２半導体チップの前記カソード電極と電気的に接続され、
    前記第３外部接続端子は、前記第１半導体チップの前記ゲート電極と電気的に接続され、
    前記封止体は、上面と、前記上面とは反対側の下面と、前記上面と前記下面の間に位置する第１側面と、前記上面と前記下面との間に位置し、かつ、前記第１側面と対向する第２側面と、を有し、
    前記第１外部接続端子は、前記封止体の前記第１側面側に配置され、
    前記第２外部接続端子は、前記封止体の前記下面に配置され、
    前記第３外部接続端子は、前記封止体の前記第２側面側に配置され、
    前記第１半導体装置は、前記第１半導体装置の前記第１外部接続端子が、前記配線基板の前記第３電極と電気的に接続され、かつ、前記第１半導体装置の前記第２外部接続端子が、前記配線基板の前記第２電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
    前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子が、前記配線基板の前記第２電極と電気的に接続され、かつ、前記第２半導体装置の前記第２外部接続端子が、前記配線基板の前記第１電極と電気的に接続されるように、前記配線基板の前記第１面上に搭載され、
    前記第１半導体装置は、前記第１半導体装置の前記第１外部接続端子および前記第３外部接続端子が、前記配線基板の前記一対の短辺が延在する第１方向に沿って配置されるように、前記配線基板の前記第１面上に搭載され、
    前記第２半導体装置は、前記第２半導体装置の前記第１外部接続端子および前記第３外部接続端子が、前記配線基板の前記一対の短辺が延在する第１方向に沿って配置されるように、前記配線基板の前記第１面上に搭載され、
    前記第１半導体装置の前記第１外部接続端子の先端部を通り、前記配線基板の前記一対の長辺と並行する第２方向に延在する直線を第１仮想線とし、前記第２半導体装置の前記第１外部接続端子の先端部を通り、前記第２方向に延在する直線を第２仮想線とする場合、前記第１仮想線の前記第１方向の位置と、前記第２仮想線の前記第１方向の位置とは、異なる、電子装置。
  18. 請求項１７に記載の電子装置において、
    前記第１半導体装置の前記第１方向における中心を通る直線を中心線とする場合、前記中心線の前記第１方向の位置と、前記第２仮想線の前記第１方向の位置とは、一致する、電子装置。
JP2013181591A 2013-09-02 2013-09-02 電子装置 Active JP6076865B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2013181591A JP6076865B2 (ja) 2013-09-02 2013-09-02 電子装置
EP14180144.9A EP2846356A3 (en) 2013-09-02 2014-08-07 Electronic device
KR1020140113080A KR20150026942A (ko) 2013-09-02 2014-08-28 전자 장치
US14/472,814 US9153563B2 (en) 2013-09-02 2014-08-29 Electronic device
CN201410442796.6A CN104425472B (zh) 2013-09-02 2014-09-02 电子器件
HK15103614.3A HK1203106A1 (en) 2013-09-02 2015-04-14 Electronic device
US14/862,127 US20160013163A1 (en) 2013-09-02 2015-09-22 Electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013181591A JP6076865B2 (ja) 2013-09-02 2013-09-02 電子装置

Publications (2)

Publication Number Publication Date
JP2015050356A JP2015050356A (ja) 2015-03-16
JP6076865B2 true JP6076865B2 (ja) 2017-02-08

Family

ID=51301133

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013181591A Active JP6076865B2 (ja) 2013-09-02 2013-09-02 電子装置

Country Status (6)

Country Link
US (2) US9153563B2 (ja)
EP (1) EP2846356A3 (ja)
JP (1) JP6076865B2 (ja)
KR (1) KR20150026942A (ja)
CN (1) CN104425472B (ja)
HK (1) HK1203106A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016099127A (ja) * 2014-11-18 2016-05-30 富士電機株式会社 パワー半導体モジュールの製造方法及びその中間組立ユニット
WO2016140008A1 (ja) * 2015-03-05 2016-09-09 富士電機株式会社 半導体装置
JP6633861B2 (ja) * 2015-07-31 2020-01-22 ルネサスエレクトロニクス株式会社 半導体装置
JP6598563B2 (ja) * 2015-08-05 2019-10-30 ルネサスエレクトロニクス株式会社 信号変換器及び制御装置
MX2018005573A (es) 2015-11-04 2018-09-05 Ericsson Telefon Ab L M Metodos y aparatos para configuracion de restricciones de medicion.
US10586757B2 (en) * 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages
JP6689708B2 (ja) * 2016-08-10 2020-04-28 ルネサスエレクトロニクス株式会社 電子装置
DE102016121801B4 (de) * 2016-11-14 2022-03-17 Infineon Technologies Ag Baugruppe mit Verbindungen, die verschiedene Schmelztemperaturen aufweisen, Fahrzeug mit der Baugruppe und Verfahren zum Herstellen derselben und Verwendung der Baugruppe für eine Automobilanwendung
JP2018107494A (ja) * 2016-12-22 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置及びインバータシステム
DE112018002101T5 (de) * 2017-04-19 2020-02-20 Mitsubishi Electric Corporation Halbleitermodul und Leistungswandlergerät
WO2018235484A1 (ja) * 2017-06-21 2018-12-27 住友電気工業株式会社 電子回路装置
US20190103342A1 (en) * 2017-10-04 2019-04-04 Infineon Technologies Ag Semiconductor chip package comprising substrate, semiconductor chip, and leadframe and a method for fabricating the same
JP7205091B2 (ja) * 2018-07-18 2023-01-17 富士電機株式会社 半導体装置
US10852198B2 (en) * 2018-08-24 2020-12-01 Siemens Industry, Inc. Temperature sensor of thermal monitoring system for use in power distribution systems
JP7034043B2 (ja) * 2018-09-28 2022-03-11 京セラ株式会社 パワーモジュール及びパワーモジュールを有する電気装置
FR3091015B1 (fr) * 2018-12-19 2022-07-15 Zodiac Aero Electric Module electronique, carte electronique et procedes associes
WO2020166283A1 (ja) * 2019-02-13 2020-08-20 住友電気工業株式会社 半導体装置
JP7211268B2 (ja) * 2019-05-30 2023-01-24 株式会社デンソー 半導体モジュール
WO2021106941A1 (ja) * 2019-11-25 2021-06-03 アイシン・エィ・ダブリュ株式会社 制御基板
JP2022046253A (ja) * 2020-09-10 2022-03-23 ローム株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3480771B2 (ja) * 1995-12-20 2003-12-22 三菱電機株式会社 半導体装置
EP1028520A4 (en) * 1996-09-06 2000-08-16 Hitachi Ltd SEMICONDUCTOR ARRANGEMENT
JP3997730B2 (ja) * 2001-06-20 2007-10-24 株式会社日立製作所 電力変換装置及びそれを備えた移動体
JP2004311478A (ja) * 2003-04-02 2004-11-04 Murata Mach Ltd 電子基板
US7710739B2 (en) * 2005-04-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
US7880283B2 (en) * 2006-04-25 2011-02-01 International Rectifier Corporation High reliability power module
JP5232367B2 (ja) * 2006-07-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置
JP5390064B2 (ja) 2006-08-30 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
JP5333814B2 (ja) 2007-09-12 2013-11-06 アイシン精機株式会社 パワー半導体モジュール、インバータ装置、及びインバータ一体型モータ
JP4924411B2 (ja) 2007-12-27 2012-04-25 三菱電機株式会社 電力半導体装置
US8630098B2 (en) * 2008-06-12 2014-01-14 Solaredge Technologies Ltd. Switching circuit layout with heatsink
FR2947679A1 (fr) * 2009-07-03 2011-01-07 Valeo Equip Electr Moteur Machine electrique tournante equipee d'un module electronique de puissance perfectionne
JP5271861B2 (ja) * 2009-10-07 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2011086889A (ja) * 2009-10-19 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法
JP5361694B2 (ja) * 2009-12-15 2013-12-04 株式会社東芝 高周波モジュール
US9088226B2 (en) * 2010-10-19 2015-07-21 Electronics Motion Systems Holding Limited Power module for converting DC to AC

Also Published As

Publication number Publication date
EP2846356A3 (en) 2015-08-26
CN104425472B (zh) 2018-07-20
JP2015050356A (ja) 2015-03-16
KR20150026942A (ko) 2015-03-11
US20150060940A1 (en) 2015-03-05
US20160013163A1 (en) 2016-01-14
HK1203106A1 (en) 2015-10-16
CN104425472A (zh) 2015-03-18
EP2846356A2 (en) 2015-03-11
US9153563B2 (en) 2015-10-06

Similar Documents

Publication Publication Date Title
JP6076865B2 (ja) 電子装置
JP6130238B2 (ja) 半導体装置および電子装置
CN108347177B (zh) 半导体装置
US10141248B2 (en) Semiconductor device and manufacturing method thereof
JP6633859B2 (ja) 半導体装置
US9666512B2 (en) Semiconductor package
JP6689708B2 (ja) 電子装置
JP6351731B2 (ja) 半導体装置および電子装置
JP6316708B2 (ja) 半導体装置の製造方法
JP6906583B2 (ja) 半導体パワーモジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160210

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161128

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170111

R150 Certificate of patent or registration of utility model

Ref document number: 6076865

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150