JP5271861B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、樹脂封止型半導体パッケージ形態の半導体装置の製造方法に適用して有効な技術に関する。
種々の半導体パッケージが用いられているが、半導体チップを封止樹脂部で封止した樹脂封止型の半導体パッケージがある。樹脂封止型の半導体パッケージでは、半導体チップが封止樹脂部内に封止されているので、半導体チップの信頼性を向上することができる。また、封止樹脂部の裏面で端子を露出させることで、樹脂封止型の半導体パッケージの面実装が可能になる。
特開２００３−１８８３４１号公報（特許文献１）には、第１のリードフレームと第２のリードフレームとが上下方向に配置され、それぞれのリードフレームに第１の半導体チップ、第２の半導体チップが搭載され、それぞれの半導体チップが、第１の封止樹脂、第２の封止樹脂により封止される技術が記載されている。
特開昭６１−１１７８５８号公報（特許文献２）には、複数の半導体チップを同一パッケージ内に積層して設けた半導体装置に関する技術が記載されている。
特開２００３−１８８３４１号公報 特開昭６１−１１７８５８号公報
本発明者の検討によれば、次のことが分かった。
本発明者は、半導体チップの裏面のドレイン電極にドレイン端子を半田接続し、半導体チップの表面のソース電極およびゲート電極にそれぞれソース端子およびゲート端子を半田接続し、これらを樹脂封止部で封止した樹脂封止型の半導体パッケージ形態の半導体装置について検討した。このような半導体装置を製造するには、まず、ドレイン端子を有するリードフレームとソース端子およびゲート端子を有するリードフレームとをそれぞれ用意し、一方のリードフレームのドレイン端子上に半導体チップを搭載してから、この半導体チップ上にソース端子およびゲート端子を有する他方のリードフレームを配置し、半田リフロー処理を行うことでこれらの組立体を作製する。それから、この組立体をモールド用の金型で挟んで樹脂封止してから、封止樹脂部から突出する各端子のアウタリード部をリードフレームから分離し、更に折り曲げ加工すればよい。
このように、２つのリードフレームの間に半導体チップを配置して半導体装置を製造する場合には、モールド工程において、組立体の２つのリードフレームを金型でクランプするが、その際には、２つのリードフレームを互い異なる高さ位置でクランプする必要がある。しかしながら、組立体を作製した段階で、組立体における２つのリードフレームの間隔が設計値通りの寸法であれば、このモールド工程で問題は生じないが、この間隔が、半導体チップの厚さばらつきや、半導体チップの各電極とリードフレームの各端子とを接合する半田の厚さばらつきにより設計値と異なる場合には、その組立体の２つのリードフレームを金型でクランプした際に、次のような問題が生じる可能性がある。
すなわち、組立体の２つのリードフレームの間隔が設計値よりも小さすぎると、モールド用の金型で組立体の２つのリードフレームをクランプした際に、半導体チップからリードフレームを引き剥がす方向の力がリードフレームに働いてしまい、ドレイン端子、ソース端子およびゲート端子と半導体チップとの間の半田接続の信頼性を低下させ、製造された半導体装置の信頼性を低下させる可能性がある。
一方、組立体の２つのリードフレームの間隔が設計値よりも大きすぎると、モールド用の金型で組立体の２つのリードフレームをクランプした際に、金型とリードフレームとの間に隙間が生じてしまい、金型のキャビティ内に樹脂材料を注入して封止樹脂部を形成した際に、この隙間に樹脂が流れ込んで樹脂漏れが生じてしまう可能性がある。これは、半導体装置の製造歩留まりを低下させる。
このような問題は、積み重ねる半導体チップとリードフレームの数が増えるほど、より顕著に発生してしまう。
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
本発明の他の目的は、半導体装置の製造歩留まりを向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置の製造方法は、組立治具上にチップ搭載部を有する第１フレームを配置し、第１フレームのチップ搭載部上に第１半田を介して半導体チップを配置し、半導体チップ上に第２半田を介して第１リード端子部が配置されるように、第１リード端子部を有する第２フレームを組立治具上に配置し、組立治具上に第１および第２フレームが配置された状態で半田リフロー処理を行う。それから、下金型および上金型を用いて、第１半導体チップ、第１フレームのチップ搭載部および第２フレームの第１リード端子部を封止する封止樹脂部を形成する。下金型は、第１フレームのチップ搭載部を配置するための第１面と、下金型および上金型によって形成されるキャビティに隣接する位置で第１面よりも突出して第２フレームを支持するための第２面とを有しており、封止樹脂部形成工程では、下金型の第１面上に第１フレームのチップ搭載部を配置し、下金型の第２面と上金型とで第２フレームの一部を挟む。組立治具は、第１フレームのチップ搭載部が配置される第１支持面と、第１支持面よりも突出しかつ組立治具上に配置された第２フレームを支持するための第２支持面とを有しており、２フレームにおける封止樹脂部形成工程で下金型の第２面と上金型とで挟まれる部分が、組立治具上に第２フレームを配置した際に、組立治具の第２支持面上に配置される。そして、下金型における第１面を基準にした第２面の高さと、組立治具における第１支持面を基準にした第２支持面の高さとが同じものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の特性を向上させることができる。
本発明の一実施の形態である半導体装置を有するＤＣ−ＤＣコンバータの一例を示す回路図である。 図１のＤＣ−ＤＣコンバータの基本動作波形図である。 本発明の一実施の形態である半導体装置の斜視図である。 本発明の一実施の形態である半導体装置の斜視図である。 本発明の一実施の形態である半導体装置の上面図である。 本発明の一実施の形態である半導体装置の下面図（裏面図）である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置に用いられている半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置の製造工程を示す製造プロセスフロー図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの全体平面図である。 図１９のリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの全体平面図である。 図２１のリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられるリードフレームの全体平面図である。 図２３のリードフレームの要部平面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられる組立治具の全体平面図である。 図２５の組立治具の要部平面図である。 図２６の組立治具のＣ１−Ｃ１線の断面図である。 図２６の組立治具のＣ２−Ｃ２線の断面図である。 図２６の組立治具のＣ３−Ｃ３線の断面図である。 図２６の組立治具のＣ４−Ｃ４線の断面図である。 図２６の組立治具のＣ５−Ｃ５線の断面図である。 本発明の一実施の形態である半導体装置の製造工程中の全体平面図である。 図３２と同じ半導体装置の製造工程中の要部平面図である。 図３３のＣ１−Ｃ１線の断面図である。 図３３のＣ２−Ｃ２線の断面図である。 図３３のＣ３−Ｃ３線の断面図である。 図３３のＣ４−Ｃ４線の断面図である。 図３３のＣ５−Ｃ５線の断面図である。 図３２に続く半導体装置の製造工程中の全体平面図である。 図３９と同じ半導体装置の製造工程中の要部平面図である。 図３９と同じ半導体装置の製造工程中の要部平面図である。 図４１のＣ６−Ｃ６線の断面図である。 図３９に続く半導体装置の製造工程中の全体平面図である。 図４３と同じ半導体装置の製造工程中の要部平面図である。 図４４のＣ１−Ｃ１線の断面図である。 図４４のＣ２−Ｃ２線の断面図である。 図４４のＣ３−Ｃ３線の断面図である。 図４４のＣ４−Ｃ４線の断面図である。 図４４のＣ５−Ｃ５線の断面図である。 図４３と同じ半導体装置の製造工程中の要部平面図である。 図５０のＣ６−Ｃ６線の断面図である。 図４３に続く半導体装置の製造工程中の全体平面図である。 図５２と同じ半導体装置の製造工程中の要部平面図である。 図５２と同じ半導体装置の製造工程中の要部平面図である。 図５４のＣ６−Ｃ６線の断面図である。 図５２に続く半導体装置の製造工程中の全体平面図である。 図５６と同じ半導体装置の製造工程中の要部平面図である。 図５７のＣ１−Ｃ１線の断面図である。 図５７のＣ２−Ｃ２線の断面図である。 図５７のＣ３−Ｃ３線の断面図である。 図５７のＣ４−Ｃ４線の断面図である。 図５７のＣ５−Ｃ５線の断面図である。 図５７のＣ７−Ｃ７線の断面図である。 図５７のＣ８−Ｃ８線の断面図である。 図５６と同じ半導体装置の製造工程中の要部平面図である。 図６５のＣ６−Ｃ６線の断面図である。 図５６に続く半導体装置の製造工程中の要部断面図である。 図６７に続く半導体装置の製造工程中の要部断面図である。 図６８に続く半導体装置の製造工程中の全体平面図である。 図６９と同じ半導体装置の製造工程中の要部平面図である。 図６９と同じ半導体装置の製造工程中の要部平面図である。 図７１のＣ６−Ｃ６線の断面図である。 本発明の一実施の形態である半導体装置の製造工程に用いられる金型（下金型）の平面図（上面図）である。 図７３の金型の要部平面図である。 図７４の金型のＤ１−Ｄ１線の断面図である。 図７４の金型のＤ２−Ｄ２線の断面図である。 図７４の金型のＤ３−Ｄ３線の断面図である。 図７４の金型のＤ４−Ｄ４線の断面図である。 図７４の金型のＤ５−Ｄ５線の断面図である。 図７３〜図７９の金型に組立体を配置した状態を示す要部平面図である。 図８０のＤ１−Ｄ１線の断面図である。 図８０のＤ２−Ｄ２線の断面図である。 図８０のＤ３−Ｄ３線の断面図である。 図８０のＤ４−Ｄ４線の断面図である。 図８０のＤ５−Ｄ５線の断面図である。 組立体をモールド用の金型（上金型および下金型）で挟んで固定（クランプ）した状態を示す要部断面図である。 組立体をモールド用の金型（上金型および下金型）で挟んで固定（クランプ）した状態を示す要部断面図である。 組立体をモールド用の金型（上金型および下金型）で挟んで固定（クランプ）した状態を示す要部断面図である。 組立体をモールド用の金型（上金型および下金型）で挟んで固定（クランプ）した状態を示す要部断面図である。 組立体をモールド用の金型（上金型および下金型）で挟んで固定（クランプ）した状態を示す要部断面図である。 金型のキャビティ内に封止樹脂材料を注入して封止樹脂部を形成した状態を示す要部断面図である。 金型のキャビティ内に封止樹脂材料を注入して封止樹脂部を形成した状態を示す要部断面図である。 金型のキャビティ内に封止樹脂材料を注入して封止樹脂部を形成した状態を示す要部断面図である。 図６９に続く半導体装置の製造工程中の要部平面図である。 本発明の一実施の形態である半導体装置を実装基板（配線基板）に実装した状態を示す要部断面図である。 本発明の一実施の形態である半導体装置を実装基板（配線基板）に実装した状態を示す要部断面図である。 課題を説明するための説明図である。 課題を説明するための説明図である。 組立治具の変形例を示す要部平面図である。 図９９の組立治具にリードフレームを配置した状態を示す要部平面図である。 図１００のＣ９−Ｃ９線の断面図である。 図１００のＣ２−Ｃ２線の断面図である。 組立治具上に配置したリードフレームの押え方の一例を示す説明図である。 モールド工程の変形例を示す説明図である。 モールド工程の変形例を示す説明図である。 モールド工程の変形例を示す説明図である。 モールド工程の変形例を示す説明図である。 モールド工程の変形例を示す説明図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
（実施の形態１）
本実施の形態では、例えばＤＣ−ＤＣコンバータに用いる半導体装置に本発明を適用した場合の一例について説明する。
＜ＤＣ−ＤＣコンバータの回路構成について＞
本発明の一実施の形態の半導体装置について、図面を参照して説明する。
図１は本発明の一実施の形態の半導体装置（半導体パッケージ）ＳＭ１を有するＤＣ−ＤＣコンバータ、ここでは非絶縁型ＤＣ−ＤＣコンバータ（ＤＣ−ＤＣコンバータ）１の一例を示す回路図、図２は図１の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形図をそれぞれ示している。
この非絶縁型ＤＣ−ＤＣコンバータ１は、例えばデスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路に用いられており、半導体装置ＳＭ１と、２つのドライバ回路（駆動回路）ＤＲ１，ＤＲ２と、制御回路ＣＴＣと、入力コンデンサＣｉｎと、出力コンデンサＣｏｕｔと、コイルＬとを有している。なお、符号のＶＩＮは入力電源、ＧＮＤは基準電位（例えばグランド電位で０Ｖ）、Ｉｏｕｔは出力電流、Ｖｏｕｔは出力電圧を示している。
半導体装置ＳＭ１は、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１を有している。このパワーＭＯＳＦＥＴＱＨ１，ＱＬ１は、１つの半導体装置ＳＭ１内に封止（収容）されている。
ドライバ回路（駆動回路）ＤＲ１，ＤＲ２は、上記制御回路ＣＴＣから供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号に応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。一方のドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続されている。他方のドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。なお、ＶＤＩＮはドライバ回路ＤＲ１，ＤＲ２の入力電源を示している。
上記パワーＭＯＳＱＨ１，ＱＬ１は、入力電源ＶＩＮの高電位（第１の電源電位）供給用の端子（第１電源端子）ＥＴ１と、基準電位（第２の電源電位）ＧＮＤ供給用の端子（第２電源端子）ＥＴ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位供給用の端子ＥＴ１と出力ノード（出力端子）Ｎとの間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮと基準電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されている。なお、符号のＤｐ１はパワーＭＯＳＱＨ１の寄生ダイオード（内部ダイオード）、Ｄｐ２はパワーＭＯＳＱＬ１の寄生ダイオード（内部ダイオード）を示している。また、符合のＤはパワーＭＯＳＱＨ１，ＱＬ１のドレイン、ＳはパワーＭＯＳＱＨ１，ＱＬ１のソースを示している。
パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬにエネルギーを蓄えるためのスイッチ機能を有している。コイルＬは、非絶縁型ＤＣ−ＤＣコンバータ１の出力（負荷ＬＤの入力）に電力を供給する素子である。
このハイサイド用のパワーＭＯＳＱＨ１は、半導体チップ（ハイサイド用半導体チップ）ＣＰＨに形成されている。また、このパワーＭＯＳＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップＣＰＨの厚さ方向に形成される。この場合、半導体チップＣＰＨの主面（半導体チップＣＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、半導体装置ＳＭ１を小型化することができる。
一方、パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、制御回路ＣＴＣからの周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、非絶縁型ＤＣ−ＤＣコンバータ１の整流用のトランジスタである。
このロウサイド用のパワーＭＯＳＱＬ１は、上記半導体チップＣＰＨとは別の半導体チップ（ロウサイド用半導体チップ）ＣＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップＣＰＬの厚さ方向に形成される。チャネルが半導体チップＣＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、図２の非絶縁型ＤＣ−ＤＣコンバータ１の基本動作波形に示すように、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップＣＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータ１に流れる電流が増大しても電圧変換効率を向上させることができるからである。なお、図２において、Ｔｏｎはハイサイド用のパワーＭＯＳＱＨ１のオン時のパルス幅、Ｔはパルス周期を示している。
上記制御回路ＣＴＣは、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路であり、例えばＰＷＭ（Pulse Width Modulation）回路によって構成されている。このＰＷＭ回路は、指令信号と三角波の振幅とを比較してＰＷＭ信号（制御信号）を出力する。このＰＷＭ信号により、パワーＭＯＳＱＨ１，ＱＬ１（すなわち、非絶縁型ＤＣ−ＤＣコンバータ１）の出力電圧（すなわち、パワーＭＯＳＱＨ１，ＱＬ１の電圧スイッチオンの幅（オン時間））が制御されるようになっている。
この制御回路ＣＴＣの出力は、ドライバ回路ＤＲ１，ＤＲ２の入力に電気的に接続されている。ドライバ回路ＤＲ１，ＤＲ２のそれぞれの出力は、それぞれパワーＭＯＳＱＨ１のゲート端子およびパワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。
上記入力コンデンサＣｉｎは、入力電源ＶＩＮから供給されたエネルギー（電荷）を一時的に蓄えて、その蓄えたエネルギーを非絶縁型ＤＣ−ＤＣコンバータ１の主回路に供給する電源であり、入力電源ＶＩＮに並列に電気的に接続されている。上記出力コンデンサＣｏｕｔは、上記コイルＬと負荷ＬＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている。
非絶縁型ＤＣ−ＤＣコンバータ１のパワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を外部に供給する上記出力ノードＮが設けられている。この出力ノードＮは、出力配線を介してコイルＬと電気的に接続され、さらに出力配線を介して負荷ＬＤと電気的に接続されている。この負荷ＬＤには、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
このような非絶縁型ＤＣ−ＤＣコンバータ１では、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＥＴ１からパワーＭＯＳＱＨ１を通じて出力ノードＮに電流（第１電流）Ｉ１が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬの逆起電圧により電流Ｉ２が流れる。この電流Ｉ２が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。
＜半導体装置の構造について＞
図３および図４は、本実施の形態の半導体装置ＳＭ１の斜視図であり、図５は、半導体装置ＳＭ１の上面図（平面図）であり、図６は半導体装置ＳＭ１の下面図（底面図、裏面図、平面図）であり、図７〜図１２は半導体装置ＳＭ１の断面図（側面断面図）であり、図１３〜図１６は、半導体装置ＳＭ１の平面透視図である。このうち、図３は、半導体装置ＳＭ１を斜め上方から見た場合の斜視図に対応し、図４は、半導体装置ＳＭ１を斜め下方から見た場合の斜視図に対応する。また、図１３のＡ１−Ａ１線の断面が図７にほぼ対応し、図１３のＡ２−Ａ２線の断面が図８にほぼ対応し、図１３のＢ１−Ｂ１線の断面が図９にほぼ対応し、図１３のＢ２−Ｂ２線の断面が図１０にほぼ対応し、図１３のＢ３−Ｂ３線の断面が図１１にほぼ対応し、図１３のＢ４−Ｂ４線の断面が図１２にほぼ対応する。また、図１３は、半導体装置ＳＭ１において、封止樹脂部ＭＲを透視した状態が示され、図１４は、図１３において、更にゲート端子ＴＧＬおよびソース端子ＴＳＬを外した（透視した）状態が示され、図１５は、図１４において、更に半導体チップＣＰＬを外した（透視した）状態が示され、図１６は、図１５において、更にゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤを外した（透視した）状態が示されている。なお、理解を簡単にするために、図１３〜図１６では、封止樹脂部ＭＲの外形を二点鎖線で示してある。また、平面図に示される符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交（交差）する第２方向を示している。以下では、第１方向ＸをＸ方向と呼び、第２方向ＹをＹ方向と呼ぶ場合もある。
本実施の形態の半導体装置（半導体パッケージ）ＳＭ１は、樹脂封止形の半導体パッケージである。すなわち、半導体装置ＳＭ１は、樹脂封止型半導体パッケージ形態の半導体装置である。
また、本実施の形態では、上述のように、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＳＭ１としている。こうすることで、非絶縁型ＤＣ−ＤＣコンバータ１の小型化（小面積化）が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。
半導体装置ＳＭ１の具体的な構造を、図３〜図１６を参照して説明する。
図３〜図１６に示される本実施の形態の半導体装置ＳＭ１は、半導体チップＣＰＨ，ＣＰＬと、導電体によって形成されたリード端子部であるドレイン端子ＴＤＨ、ゲート端子ＴＧＬ，ＴＧＨ、ソース端子ＴＳＬおよびソース・ドレイン端子ＴＳＤと、これらを封止する封止樹脂部（封止部、封止樹脂）ＭＲとを備えている。
封止樹脂部ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止樹脂部ＭＲを形成することができる。封止樹脂部ＭＲにより、半導体チップＣＰＨ，ＣＰＬ、ゲート端子ＴＧＬ，ＴＧＨ、ソース端子ＴＳＬ、ドレイン端子ＴＤＨおよびソース・ドレイン端子ＴＳＤが封止され、保護される。
封止樹脂部ＭＲは、互いに反対側に位置する２つの主面ＭＲａ，ＭＲｂを有しており、封止樹脂部ＭＲの主面ＭＲａが封止樹脂部ＭＲの上面（表面）となり（図５参照）、封止樹脂部ＭＲの主面ＭＲｂが封止樹脂部ＭＲの裏面（底面、下面）となっている。封止樹脂部ＭＲの主面ＭＲｂ、すなわち半導体装置ＳＭ１の裏面（底面、下面）が（図６参照）、半導体装置ＳＭ１の実装面である。
封止樹脂部ＭＲの平面形状は矩形（長方形）であり、平面的に見ると（すなわち封止樹脂部ＭＲの主面ＭＲｂに平行な平面で見ると）、図５および図６に示されるように、第１方向Ｘに平行でかつ互いに対向する辺ＳＤ１，ＳＤ３と、第１方向Ｘに直交する第２方向Ｙに平行でかつ互いに対向する辺ＳＤ２，ＳＤ４とを有している。
半導体チップＣＰＬ，ＣＰＨは、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体素子または半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体チップＣＰＬ，ＣＰＨに分離したものである。半導体チップＣＰＬおよび半導体チップＣＰＨは、平面矩形状である。半導体チップＣＰＬ，ＣＰＨは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
半導体チップ（第１半導体チップ）ＣＰＨは、互いに反対側に位置する２つの主面である表面（半導体素子形成側の主面）および裏面（表面とは反対側の主面）を有しており、半導体チップＣＰＨの表面に形成されたソースパッド電極（表面電極）ＰＤＳＨおよびゲートパッド電極（表面電極）ＰＤＧＨと、半導体チップＣＰＨの裏面の全面に形成された裏面ドレイン電極（裏面電極）ＢＥＨとを有している（図７等参照）。なお、半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨを形成した側の主面を、半導体チップＣＰＨの表面と呼び、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨ側の主面を、半導体チップＣＰＨの裏面と呼ぶものとする。半導体チップＣＰＨの裏面（裏面ドレイン電極ＢＥＨ）がドレイン端子ＴＤＨに対向し、半導体チップＣＰＨの表面はゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤに対向している。
半導体チップＣＰＨの裏面の裏面ドレイン電極ＢＥＨは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のドレインＤに電気的に接続されている。すなわち、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のドレイン電極に対応する。
半導体チップＣＰＨの表面のゲートパッド電極（ゲート用電極）ＰＤＧＨは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極用パッド（ボンディングパッド、パッド電極）に対応する。
半導体チップＣＰＨの表面のソースパッド電極（ソース用電極）ＰＤＳＨは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のソースＳに電気的に接続されている。すなわち、半導体チップＣＰＨのソースパッド電極ＰＤＳＨは、上記ハイサイド用のパワーＭＯＳＱＨ１のソース電極用パッド（ボンディングパッド、パッド電極）に対応する。
半導体チップ（第２半導体チップ）ＣＰＬの構成は、半導体チップＣＰＨの構成とほぼ同様である。すなわち、半導体チップＣＰＬは、互いに反対側に位置する２つの主面である表面（半導体素子形成側の主面）および裏面（表面とは反対側の主面）を有しており、半導体チップＣＰＬの表面に形成されたソースパッド電極（表面電極）ＰＤＳＬおよびゲートパッド電極（表面電極）ＰＤＧＬと、半導体チップＣＰＬの裏面の全面に形成された裏面ドレイン電極（裏面電極）ＢＥＬとを有している（図７等参照）。なお、半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬを形成した側の主面を、半導体チップＣＰＬの表面と呼び、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬ側の主面を、半導体チップＣＰＬの裏面と呼ぶものとする。半導体チップＣＰＬの裏面（裏面ドレイン電極ＢＥＬ）がソース・ドレイン端子ＴＳＤに対向し、半導体チップＣＰＬの表面はソース端子ＴＳＬおよびゲート端子ＴＧＬに対向している。
半導体チップＣＰＬの裏面の裏面ドレイン電極ＢＥＬは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のドレインＤに電気的に接続されている。すなわち、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のドレイン電極に対応する。
半導体チップＣＰＬの表面のゲートパッド電極（ゲート用電極）ＰＤＧＬは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極用パッド（ボンディングパッド、パッド電極）に対応する。
半導体チップＣＰＬの表面のソースパッド電極（ソース用電極）ＰＤＳＬは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のソースＳに電気的に接続されている。すなわち、半導体チップＣＰＬのソースパッド電極ＰＤＳＬは、上記ロウサイド用のパワーＭＯＳＱＬ１のソース電極用パッド（ボンディングパッド、パッド電極）に対応する。
ドレイン端子（ドレイン用端子、ドレイン接続用導体部、チップ搭載部）ＴＤＨ、ゲート端子（ゲート用端子、ゲート接続用導体部、リード端子部）ＴＧＬ，ＴＧＨ、ソース端子（ソース用端子、ソース接続用導体部、リード端子部）ＴＳＬおよびソース・ドレイン端子（ソース及びドレイン用端子、ソース及びドレイン接続用導体部、リード端子部）ＴＳＤは、導電体からなり、好ましくは、銅（Ｃｕ）または銅合金等の金属材料からなる。
図７〜図１２からも分かるように、半導体チップＣＰＨは、半導体チップＣＰＨの下側に位置するドレイン端子ＴＤＨと、半導体チップＣＰＨの上側に位置するゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤとの間に、半導体チップＣＰＨの表面側が上方（ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤ側）を向くように配置されている。半導体チップＣＰＬは、半導体チップＣＰＬの下側に位置するソース・ドレイン端子ＴＳＤと、半導体チップＣＰＬの上側に位置するゲート端子ＴＧＬおよびソース端子ＴＳＬとの間に、半導体チップＣＰＬの表面側が上方（ゲート端子ＴＧＬおよびソース端子ＴＳＬ側）を向くように配置されている。すなわち、ドレイン端子ＴＤＨ上に半導体チップＣＰＨが配置され、半導体チップＣＰＨ上にゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤが配置され、ソース・ドレイン端子ＴＳＤ上に半導体チップＣＰＬが配置され、半導体チップＣＰＬ上にゲート端子ＴＧＬおよびソース端子ＴＳＬが配置されているのである。
そして、半田ＳＬＤを介して、ドレイン端子ＴＤＨ（の上面）が半導体チップＣＰＨの裏面ドレイン電極ＢＥＨと接合（接着、接続）されて電気的に接続されている。また、半田ＳＬＤを介して、ゲート端子ＴＧＨ（の下面）が半導体チップＣＰＨの表面のゲートパッド電極ＰＤＧＨと接合（接着、接続）されて電気的に接続され、ソース・ドレイン端子ＴＳＤ（の下面）が半導体チップＣＰＨの表面のソースパッド電極ＰＤＳＨと接合（接着、接続）されて電気的に接続されている。また、半田ＳＬＤを介して、ソース・ドレイン端子ＴＳＤ（の上面）が半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと接合（接着、接続）されて電気的に接続されている。また、半田ＳＬＤを介して、ゲート端子ＴＧＬ（の下面）が半導体チップＣＰＬの表面のゲートパッド電極ＰＤＧＬと接合（接着、接続）されて電気的に接続され、ソース端子ＴＳＬ（の下面）が半導体チップＣＰＬの表面のソースパッド電極ＰＤＳＬと接合（接着、接続）されて電気的に接続されている。このため、ソース・ドレイン端子ＴＳＤは、半導体チップＣＰＨのソースパッド電極ＰＤＳＨに半田ＳＬＤを介して電気的に接続されるとともに、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬにも半田ＳＬＤを介して電気的に接続されている。
半導体チップＣＰＨは、ドレイン端子ＴＤＨ上に半田ＳＬＤを介して搭載（ダイボディング）されているため、ドレイン端子ＴＤＨは、チップ搭載部（ダイパッド部）とみなすことができる。また、ゲート端子ＴＧＬ，ＴＧＨ、ソース端子ＴＳＬ、およびソース・ドレイン端子ＴＳＤは、封止樹脂部ＭＲ内の半導体チップＣＰＨ，ＣＰＬの各電極を封止樹脂部ＭＲの外部に導出するよう機能するため、リード端子部（リード端子、リード部）とみなすことができる。また、半導体チップＣＰＬは、ソース・ドレイン端子ＴＳＤ上に半田ＳＬＤを介して搭載（ダイボディング）されているため、ソース・ドレイン端子ＴＳＤは、チップ搭載部とリード端子部（リード端子、リード部）とを兼ねたものとみなすこともできる。
ドレイン端子ＴＤＨは、折り曲げられておらず（折り曲げ加工されておらず）、平坦である。ドレイン端子ＴＤＨの下面（主面）ＴＤＨａは、封止樹脂部ＭＲの主面ＭＲｂから露出されている。ここで、ドレイン端子ＴＤＨは、互いに反対側に位置する２つの主面を有しており、半導体チップＣＰＨが搭載されている側（すなわち半導体チップＣＰＨの裏面に対向する側）の主面をドレイン端子ＴＤＨの上面と呼び、この上面とは反対側の主面を下面ＴＤＨａと呼ぶものとする。
辺ＳＤ２，ＳＤ４に対応する封止樹脂部ＭＲの側面からドレイン端子ＴＤＨの一部（すなわち後述のステップＳ１１でリードフレームＬＦ１から切り離された側の端部）が若干突出しているが、それ以外の部分のドレイン端子ＴＤＨの側面は、封止樹脂部ＭＲに覆われて封止されている。また、ドレイン端子ＴＤＨの上面の一部は、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨに半田ＳＬＤを介して接合され、ドレイン端子ＴＤＨの上面の他の部分は、封止樹脂部ＭＲに覆われて封止されている。また、図６〜図８および図１２に示されるように、ドレイン端子ＴＤＨには、半導体チップＣＰＨの直下以外の領域において、ドレイン端子ＴＤＨの上面から下面ＴＤＨａに貫通する開口部（孔部、貫通孔）ＯＰ１が設けられており、この開口部ＯＰ１内を封止樹脂部ＭＲで満たすことで、ドレイン端子ＴＤＨを封止樹脂部ＭＲから抜け難くしている。
リード端子であるゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬのそれぞれの一部（アウタリード部）は、封止樹脂部ＭＲの側面から外方に突出して、封止樹脂部ＭＲの外部で折り曲げられている。すなわち、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬのそれぞれは、封止樹脂部ＭＲ内に位置する部分は平坦であるが、封止樹脂部ＭＲの側面から突出する部分（封止樹脂部ＭＲの外部に位置する部分、すなわちアウタリード部）で折り曲げ加工されているのである（図９、図１２等参照）。
なお、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各々において、封止樹脂部ＭＲの外部に位置する部分をアウタリード部と呼び、封止樹脂部ＭＲの内部に位置する部分をインナリード部と呼ぶものとする。ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各々において、インナリード部とアウタリード部とは一体的に形成されている。半導体チップＣＰＨのソースパッド電極ＰＤＳＨと半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとの両者に半田ＳＬＤで接合されているのはソース・ドレイン端子ＴＳＤのインナリード部であり、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに半田ＳＬＤで接合されているのはゲート端子ＴＧＨのインナリード部である。また、半導体チップＣＰＬのソースパッド電極ＰＤＳＬに半田ＳＬＤで接合されているのはソース端子ＴＳＬのインナリード部であり、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに半田ＳＬＤで接合されているのはゲート端子ＴＧＬのインナリード部である。
折り曲げによって形成されたゲート端子ＴＧＨのアウタリード部の下面ＴＧＨｂと、ソース・ドレイン端子ＴＳＤのアウタリード部の下面ＴＳＤｂと（図１２参照）、ゲート端子ＴＧＬのアウタリード部の下面ＴＧＬｂと、ソース端子ＴＳＬのアウタリード部の下面ＴＳＬｂとは（図９参照）、封止樹脂部ＭＲの主面ＭＲｂで露出されたドレイン端子ＴＤＨの下面ＴＤＨａと実質的に同一平面上に形成されている。これら同一平面上にある、ゲート端子ＴＧＨのアウタリード部の下面ＴＧＨｂ、ソース・ドレイン端子ＴＳＤのアウタリード部の下面ＴＳＤｂ、ゲート端子ＴＧＬのアウタリード部の下面ＴＧＬｂ、ソース端子ＴＳＬのアウタリード部の下面ＴＳＬｂおよびドレイン端子ＴＤＨの下面ＴＤＨａが、半導体装置ＳＭ１の外部接続用の端子（外部端子）となる。このため、半導体装置ＳＭ１は、面実装が可能であり、半導体装置ＳＭ１の裏面（封止樹脂部ＭＲの主面ＭＲｂ）が半導体装置ＳＭ１の実装面となる。
また、半導体装置ＳＭ１においては、ソース・ドレイン端子ＴＳＤは、下側の半導体チップＣＰＨのソースパッド電極ＰＤＳＨと、上側の半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとの両方に、半田ＳＬＤを介して接合されて電気的に接続されている。このため、下側の半導体チップＣＰＨのソースパッド電極ＰＤＳＨと、上側の半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとが、半田ＳＬＤおよびソース・ドレイン端子ＴＳＤを介して電気的に接続された状態となっている。従って、ソース・ドレイン端子ＴＳＤは、下側の半導体チップＣＰＨのソース端子と、上側の半導体チップＣＰＬのドレイン端子を兼ねることになる。これにより、上記パワーＭＯＳＱＨ１のソースと上記パワーＭＯＳＱＬ１のドレインとが電気的に接続され、下側の半導体チップＣＰＨに形成された上記パワーＭＯＳＱＨ１と、上側の半導体チップＣＰＬに形成された上記パワーＭＯＳＱＬ１とを直列に接続することができる。
半導体装置ＳＭ１において、封止樹脂部ＭＲ内の端子および半導体チップを層構造とみなすと、最下層である第１層にドレイン端子ＴＤＨが配置され、その上の第２層に半導体チップＣＰＨが配置され、その上の第３層にゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとが配置され、その上の第４層に半導体チップＣＰＬが配置され、その上の第５層にゲート端子ＴＧＬとソース端子ＴＳＬとが配置された構造となっている。第５層に配置されたゲート端子ＴＧＬとソース端子ＴＳＬとは、同層（同じ高さ位置）に配置されているが（図９参照）、平面的に重ならないように分離して形成されており、間に介在する封止樹脂部ＭＲによって電気的に絶縁されている。また、第３層に配置されたゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとは、同層（同じ高さ位置）に配置されているが、平面的に重ならないように分離して形成されており、間に介在する封止樹脂部ＭＲによって電気的に絶縁されている（図１２参照）。
なお、本願において、「平面的に見る」と言うときは、ドレイン端子ＴＤＨの下面に平行な平面（これは、封止樹脂部ＭＲの主面ＭＲｂに平行な平面でもあり、半導体チップＣＰＨ，ＣＰＬの表面や裏面に略平行な平面にも対応する）で見る場合を意味する。
ドレイン端子ＴＤＨ上に半導体チップＣＰＨが半田ＳＬＤを介して搭載（配置）されており、半導体チップＣＰＨはドレイン端子ＴＤＨに平面的に内包されている。半導体チップＣＰＨ上に半田ＳＬＤを介してゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとが搭載（配置）されており、ゲート端子ＴＧＨの一部とソース・ドレイン端子ＴＳＤの一部とが半導体チップＣＰＨに平面的に重なっている。具体的には、ゲート端子ＴＧＨの一部が半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと平面的に重なっており、この重なり領域において、ゲート端子ＴＧＨと半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとが半田ＳＬＤで接合されている。また、ソース・ドレイン端子ＴＳＤの一部が半導体チップＣＰＨのソースパッド電極ＰＤＳＨと平面的に重なっており、この重なり領域において、ソース・ドレイン端子ＴＳＤと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとが半田ＳＬＤで接合されている。
ソース・ドレイン端子ＴＳＤ上に半導体チップＣＰＬが半田ＳＬＤを介して搭載（配置）されており、半導体チップＣＰＬはソース・ドレイン端子ＴＳＤに平面的に内包され、ゲート端子ＴＧＨは、半導体チップＣＰＬに平面的に重なっていない（図７等参照）。ゲート端子ＴＧＨは半導体チップＣＰＬと平面的に重なっていないため、ゲート端子ＴＧＨは半導体チップＣＰＬ（特に裏面ドレイン電極ＢＥＬ）に接しておらず、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、ソース・ドレイン端子ＴＳＤと半田ＳＬＤを介して電気的に接続するが、ゲート端子ＴＧＨとは電気的に接続していない状態となっている。
半導体チップＣＰＬ上に半田ＳＬＤを介してゲート端子ＴＧＬとソース端子ＴＳＬとが搭載（配置）されており、ゲート端子ＴＧＬの一部とソース端子ＴＳＬの一部とが半導体チップＣＰＬに平面的に重なっている（図９等参照）。具体的には、ゲート端子ＴＧＬの一部が半導体チップＣＰＬのゲートパッド電極ＰＤＧＬと平面的に重なっており、この重なり領域において、ゲート端子ＴＧＬと半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとが半田ＳＬＤで接合されている。また、ソース端子ＴＳＬの一部が半導体チップＣＰＬのソースパッド電極ＰＤＳＬと平面的に重なっており、この重なり領域において、ソース端子ＴＳＬと半導体チップＣＰＬのソースパッド電極ＰＤＳＬとが半田ＳＬＤで接合されている。
ゲート端子ＴＧＬは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面から、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。ゲート端子ＴＧＨは、封止樹脂部ＭＲの辺ＳＤ３に対応する側面から、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。ソース端子ＴＳＬは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面と辺ＳＤ３に対応する側面とから、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。ソース・ドレイン端子ＴＳＤは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面と辺ＳＤ３に対応する側面とから、封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。また、ソース端子ＴＳＬは、封止樹脂部ＭＲの辺ＳＤ１に対応する側面では、ゲート端子ＴＧＬのアウタリード部を挟むように２箇所で封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。また、ソース・ドレイン端子ＴＳＤは、封止樹脂部ＭＲの辺ＳＤ３に対応する側面では、ゲート端子ＴＧＨのアウタリード部を挟むように２箇所で封止樹脂部ＭＲ外部に導出されて折り曲げ加工されている。
なお、ゲート端子ＴＧＬとソース端子ＴＳＬとは、封止樹脂部ＭＲの側面において、同じ高さ位置から封止樹脂部ＭＲの外部に導出されている。また、ゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとは、封止樹脂部ＭＲの側面において、同じ高さ位置から封止樹脂部ＭＲの外部に導出されている。しかしながら、封止樹脂部ＭＲの側面において、ゲート端子ＴＧＬおよびソース端子ＴＳＬは、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤとは、異なる高さ位置で封止樹脂部ＭＲの外部に導出されている。すなわち、封止樹脂部ＭＲの側面において、ゲート端子ＴＧＬおよびソース端子ＴＳＬが封止樹脂部ＭＲの外部に導出された高さ位置よりも低い位置で、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤが封止樹脂部ＭＲの外部に導出されているのである。そして、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤが封止樹脂部ＭＲの外部に導出される高さ位置よりも低い位置に、ドレイン端子ＴＤＨは位置している。
また、封止樹脂部ＭＲの内部において、同層（同じ高さ位置）のゲート端子ＴＧＬとソース端子ＴＳＬとは平面的に重なっておらず、同層（同じ高さ位置）のゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとは平面的に重なっていない。これは、封止樹脂部ＭＲの内部において、同層のゲート端子ＴＧＬとソース端子ＴＳＬとを電気的に分離し、同層のゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとを電気的に分離するためである。
また、封止樹脂部ＭＲの内部において、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、一部が下層のソース・ドレイン端子ＴＳＤと平面的に重なっている。これは、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬの全面をソース・ドレイン端子ＴＳＤに半田ＳＬＤで接合するために、半導体チップＣＰＬがソース・ドレイン端子ＴＳＤに平面的に内包されるように配置し、この半導体チップＣＰＬのソースパッド電極ＰＤＳＬに平面的に重なるようにソース端子ＴＳＬを配置し、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬに平面的に重なるようにゲート端子ＴＧＬを配置するためである。このため、封止樹脂部ＭＲの内部において、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、間に半導体チップＣＰＬを挟んで、ソース・ドレイン端子ＴＳＤと対向する（すなわち平面的に重なる）ことになる。
一方、封止樹脂部ＭＲの外部においては、ソース端子ＴＳＬとゲート端子ＴＧＬとソース・ドレイン端子ＴＳＤとゲート端子ＴＧＨとは、互いに平面的に重なっていない（図６等参照）。封止樹脂部ＭＲの外部で、ソース端子ＴＳＬとゲート端子ＴＧＬとソース・ドレイン端子ＴＳＤとゲート端子ＴＧＨとが平面的に重ならないようにすることで、封止樹脂部ＭＲの外部において端子間の短絡を防止しやすくなる。また、後述のステップＳ８のモールド工程で封止樹脂部ＭＲを形成しやすくなる。
本実施の形態の半導体装置ＳＭ１は、半導体チップＣＰＬと半導体チップＣＰＨとを上下に積み重ねて配置しているため、本実施の形態とは異なり、半導体チップＣＰＨと半導体チップＣＰＬとを横に並べて配置してパッケージ化した場合に比べて、本実施の形態の半導体装置ＳＭ１の平面積を縮小することができる。このため、半導体装置ＳＭ１を実装する実装基板における実装面積（半導体装置ＳＭ１を実装するのに要する面積）を小さくすることができ、半導体装置ＳＭ１を用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の小型化（小面積化）を図ることができる。また、本実施の形態の半導体装置ＳＭ１では、半導体チップＣＰＬと半導体チップＣＰＨとを上下に積み重ねて、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとを、半導体チップＣＰＬと半導体チップＣＰＨとの間に介在するソース・ドレイン端子ＴＳＤを介して電気的に接続している。このため、半導体装置ＳＭ１内の配線寄生インダクタンスを小さくすることができるので、半導体装置ＳＭ１およびそれを用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の性能を向上させることができ、高周波化や高効率化も図ることができる。従って、半導体装置ＳＭ１の特性を向上させることができる。
このように、本実施の形態の半導体装置ＳＭ１では、２つの半導体チップＣＰＨ，ＣＰＬを上下に積層しているが、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならない（平面的に重ならない）ようにして、半導体チップＣＰＬと半導体チップＣＰＨとを上下に配置している。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨの直上には半導体チップＣＰＬが位置しないようにしている（図７等参照）。これにより、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重なるが半導体チップＣＰＬには平面的に重ならないように、ゲート端子ＴＧＨを配置させることができるため、半導体チップＣＰＬ（特に裏面ドレイン電極ＢＥＬ）に接しないように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にゲート端子ＴＧＨを配置することができる。このため、ゲート端子ＴＧＨを、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させるが、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとは電気的に接続させないようにすることができる。
このように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていない（すなわち半導体チップＣＰＨのゲートパッド電極ＰＤＧＨの直上に半導体チップＣＰＬが存在しない）ようにするが、そのために、半導体チップＣＰＨと半導体チップＣＰＬとは、互いの中心をずらして配置している（図７、図８等参照）。
また、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重なっていないようにするが、半導体チップＣＰＬと半導体チップＣＰＨとは、一部が平面的に重なっていることが好ましい。これにより、ゲート端子ＴＧＨを半導体チップＣＰＬの裏面ドレイン電極ＢＥＬに電気的に接続することなく半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させることができるとともに、半導体チップＣＰＨと半導体チップＣＰＬの重なりの分、半導体装置ＳＭ１の平面積を縮小させることができる。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとを、両者に上下に挟まれたソース・ドレイン端子ＴＳＤによって最短経路で電気的に接続することができるため、半導体装置ＳＭ１内の配線寄生インダクタンスをより低減することができ、半導体装置ＳＭ１およびそれを用いた電子装置（非絶縁型ＤＣ−ＤＣコンバータ１）の高性能化、例えば高周波化や高効率化に有利となる。
また、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとハイサイド用のパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨとを、同じサイズ（寸法）とすることが好ましい。半導体チップＣＰＬと半導体チップＣＰＨとを同じサイズとすることで、小さな半導体チップ上に大きな半導体チップを配置する構成とはならず、半導体装置ＳＭ１はパッケージ構造上のバランスが良くなり、半導体装置ＳＭ１の組立工程（製造工程）が行いやすくなる。
また、半導体チップＣＰＬと半導体チップＣＰＨとを、同じサイズ（寸法）とするだけでなく、半導体チップＣＰＨにおけるソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨの形状および配置が、半導体チップＣＰＬにおけるソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬの形状および配置と同じであることが、より好ましい。すなわち、同じ構成の半導体チップを半導体チップＣＰＬと半導体チップＣＰＨとして使用することがより好ましい。これにより、共通の半導体チップを半導体チップＣＰＬと半導体チップＣＰＨとの両方に使用することができるため、半導体装置ＳＭ１のコストを低減することができる。また、回路構成上、ハイサイド用のパワーＭＯＳＱＨ１よりもロウサイド用のパワーＭＯＳＱＬ１の方が流れる電流が大きいため、ロウサイド用のパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬに最適なサイズの半導体チップを準備し、この半導体チップを半導体チップＣＰＬだけでなく、半導体チップＣＰＨにも使用することがより好ましい。
また、半導体チップＣＰＬと半導体チップＣＰＨとを同じサイズとした場合には、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにするには、平面的に見て、半導体チップＣＰＨと半導体チップＣＰＬとを、互いの中心をずらして配置すればよい。これにより、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにすることができるため、ゲート端子ＴＧＨを、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに電気的に接続させるとともに、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとは電気的に接続しないようにすることができる（図７等参照）。
また、同じチップサイズでかつソースパッド電極およびゲートパッド電極の形状および配置が同じである半導体チップＣＰＬと半導体チップＣＰＨとを、互いの中心をずらして上下に配置させる場合には、図１４と図１６とを比べると分かるように、半導体チップＣＰＬの配置は、半導体チップＣＰＨを１８０°回転させた配置に対応していることが好ましい。すなわち、半導体チップＣＰＬの向きを、半導体チップＣＰＨを１８０°回転（具体的には半導体チップＣＰＨの表面または裏面に平行な平面上で１８０°回転）させた向きと同じにすることが好ましい。換言すれば、同じ構成の２つの半導体チップを半導体チップＣＰＬと半導体チップＣＰＨに使用して互いの中心をずらして上下に配置させるが、２つの半導体チップの向きを同じにするのではなく、一方を半導体チップＣＰＨとして配置し、他方を１８０°回転させた向きで半導体チップＣＰＬとして配置させるのである。そして、半導体チップＣＰＨと半導体チップＣＰＬとを互いに１８０°回転した向きとするが、半導体チップＣＰＨと半導体チップＣＰＬとの中心が一致した状態に比べて、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとが互いに遠ざかるように、半導体チップＣＰＬと半導体チップＣＰＨとをずらしている。このようにすることで、半導体チップＣＰＬと半導体チップＣＰＨとのずれ量が小さくとも（すなわち半導体チップＣＰＬ，ＣＰＨの重なり面積が大きくとも）、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上に半導体チップＣＰＬが重ならないようにすることができるため、半導体装置ＳＭ１の平面積を、より縮小させることができる。
また、ドレイン端子ＴＤＨの厚みＴ１は、ゲート端子ＴＧＨの厚みＴ２、ソース・ドレイン端子ＴＳＤの厚みＴ３、ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５よりも厚いことが好ましい（すなわちＴ１＞Ｔ２，Ｔ３，Ｔ４，Ｔ５）。その理由は次の通りである。なお、各厚みＴ１〜Ｔ５は、図７および図８に示してある。
すなわち、半導体チップＣＰＨ，ＣＰＬの発熱は、主としてドレイン端子ＴＤＨ、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬから、半導体装置ＳＭ１の外部（例えば半導体装置ＳＭ１を実装する実装基板）に放熱されるが、このうち、封止樹脂部ＭＲの主面ＭＲｂで露出するドレイン端子ＴＤＨからの放熱の寄与が最も大きい。このため、ドレイン端子ＴＤＨの厚みＴ１を厚くすることで、半導体装置ＳＭ１の放熱特性を向上させる（すなわち半導体装置ＳＭ１を低熱抵抗化する）ことができる。
一方、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬは、封止樹脂部ＭＲの外部で折り曲げ加工されているが、厚みＴ２，Ｔ３，Ｔ４，Ｔ５が厚すぎると成形性が低下し、折り曲げ加工がしにくくなる。また、ドレイン端子ＴＤＨ、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの全てを厚くすると、半導体装置の大型化（厚みの増大）も招いてしまう。
このため、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各厚みＴ２，Ｔ３，Ｔ４，Ｔ５をドレイン端子ＴＤＨの厚みＴ１よりも薄くすることで、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬを成形し易く（折り曲げ加工し易く）することができる。ドレイン端子ＴＤＨは、平坦で折り曲げ加工されていないため、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬよりも厚くとも、加工上の問題は生じない。このように、ドレイン端子ＴＤＨを、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬよりも厚くすることで、半導体装置ＳＭ１の放熱性の向上と、端子の加工のしやすさとを両立することができる。また、半導体装置ＳＭ１を小型化（薄型化）することもできる。
また、半導体装置ＳＭ１の製造用のリードフレーム（後述のリードフレームＬＦ１，ＬＦ２，ＬＦ３に対応）の加工の容易性を考慮すると、ゲート端子ＴＧＨの厚みＴ２とソース・ドレイン端子ＴＳＤの厚みＴ３とは同じ（すなわちＴ２＝Ｔ３）であることが好ましく、また、ゲート端子ＴＧＬの厚みＴ４とソース端子ＴＳＬの厚みＴ５とは同じ（Ｔ４＝Ｔ５）であることが好ましい。そして、ドレイン端子ＴＤＨの厚みＴ１は、後述のリードフレームＬＦ１の厚みと同じであり、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤの各厚みＴ２，Ｔ３は、後述のリードフレームＬＦ２の厚みと同じであり、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各厚みＴ４，Ｔ５は、後述のリードフレームＬＦ３の厚みと同じである。このため、上述の理由により、後述のリードフレームＬＦ１の厚みを、後述のリードフレームＬＦ２，ＬＦ３の各厚みよりも厚くすることが好ましい。
各端子の厚みＴ１〜Ｔ５の一例を挙げれば、ドレイン端子ＴＤＨの厚みＴ１（すなわち後述のリードフレームＬＦ１の厚み）を例えば０．４ｍｍ程度とし、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各厚みＴ２，Ｔ３，Ｔ４，Ｔ５（すなわち後述のリードフレームＬＦ２，ＬＦ３の各厚み）を例えば０．２ｍｍ程度とすることができる。
また、封止樹脂部ＭＲの内部において、ソース端子ＴＳＬは、ゲート端子ＴＧＨおよびソース・ドレイン端子ＴＳＤとは異なる層（異なる高さ位置）に配置されているため、ソース端子ＴＳＬを半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重なるように設けることも可能であるが、ソース端子ＴＳＬは、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨと平面的に重なっていないことが好ましい（図７および図１３等参照）。これにより、後述のステップＳ７の半田リフロー処理によりゲート端子ＴＧＨを半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに半田ＳＬＤで接合した後で、後述のステップＳ８のモールド工程で封止樹脂部ＭＲを形成する前の段階まで、ソース端子ＴＳＬが邪魔になることなく、ゲート端子ＴＧＨと半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとの半田ＳＬＤを介した接合状態を観察（外観検査）することができる。また、ソース端子ＴＳＬが邪魔になることなく、ソース・ドレイン端子ＴＳＤと半導体チップＣＰＨのソースパッド電極ＰＤＳＨとの半田ＳＬＤを介した接合状態を観察（外観検査）することもできる。このため、半導体装置ＳＭ１の信頼性を向上させることができる。
また、この観察（外観検査）を行いやすくするために、図１３〜図１５に示されるように、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨおよびソースパッド電極ＰＤＳＨの各一部が、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ソース端子ＴＳＬおよびゲート端子ＴＧＬのいずれとも平面的に重なっていない状態となっていることが、より好ましい。すなわち、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨは、一部（大部分）がゲート端子ＴＧＨと平面的に重なっているが、他の一部は、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ソース端子ＴＳＬおよびゲート端子ＴＧＬのいずれとも平面的に重なっていないことが、より好ましい。また、半導体チップＣＰＨのソースパッド電極ＰＤＳＨは、一部（大部分）がソース・ドレイン端子ＴＳＤと平面的に重なっているが、他の一部は、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ソース端子ＴＳＬおよびゲート端子ＴＧＬのいずれとも平面的に重なっていないことが、より好ましい。
また、封止樹脂部ＭＲの外部におけるソース・ドレイン端子ＴＳＤのアウタリード部の幅Ｗ１，Ｗ２およびソース端子ＴＳＬのアウタリード部の幅Ｗ３，Ｗ４は、封止樹脂部ＭＲの外部におけるゲート端子ＴＧＨのアウタリード部の幅Ｗ５およびゲート端子ＴＧＬのアウタリード部の幅Ｗ６よりも広いことが好ましい（すなわちＷ１，Ｗ２，Ｗ３，Ｗ４＞Ｗ５，Ｗ６）。なお、各幅Ｗ１〜６は、図５に示してある。これにより、半導体装置ＳＭ１に内蔵されたロウサイド用のパワーＭＯＳＱＬ１およびハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減することができ、また、半導体装置ＳＭ１の放熱特性を向上させる（すなわち半導体装置ＳＭ１を低熱抵抗化する）ことができる。
＜半導体チップの構成について＞
本実施の形態の半導体装置ＳＭ１で用いられている半導体チップＣＰＨ，ＣＰＬの構成例について説明する。
本実施の形態で用いられている半導体チップＣＰＨ，ＣＰＬは、パワーＭＯＳＦＥＴチップ（パワーＭＯＳＦＥＴが形成された半導体チップ）であり、具体的には縦型のＭＯＳＦＥＴが形成された半導体チップである。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。半導体チップＣＰＨ，ＣＰＬに、縦型のＭＯＳＦＥＴが形成された半導体チップを用いるのは、ドレイン端子ＴＤＨとソース・ドレイン端子ＴＳＤ及びゲート端子ＴＧＨとの間に半導体チップＣＰＨを挟み、ソース・ドレイン端子ＴＳＤとソース端子ＴＳＬ及びゲート端子ＴＧＬとの間に半導体チップＣＰＬを挟んで、半導体チップＣＰＨ（パワーＭＯＳＱＨ１）と半導体チップＣＰＬ（パワーＭＯＳＱＬ１）を直列に接続するためでもある。
半導体チップＣＰＨ，ＣＰＬの構成例について図１７を参照して説明する。図１７は、半導体チップＣＰＨ，ＣＰＬの構造の一例を示す要部断面図である。上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨを構成する半導体基板（以下、単に基板という）２１の主面に形成されており、上記パワーＭＯＳＱＬ１は、半導体チップＣＰＬを構成する基板２１の主面に形成されている。
図１７に示されるように、基板２１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）２１ａと、基板本体２１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）２１ｂとを有している。このため、基板２１は、いわゆるエピタキシャルウエハである。このエピタキシャル層２１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２２が形成されている。
図１７に示される半導体チップが半導体チップＣＰＨの場合は、フィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、上記パワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されており、上記パワーＭＯＳＱＨ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。また、図１７に示される半導体チップが半導体チップＣＰＬの場合は、フィールド絶縁膜２２とその下層のｐ型ウエルＰＷＬ１とに囲まれた活性領域に、上記パワーＭＯＳＱＬ１を構成する複数の単位トランジスタセルが形成されており、上記パワーＭＯＳＱＬ１は、これら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳＦＥＴで形成されている。
上記基板本体２１ａおよびエピタキシャル層２１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。
図１７に示される半導体チップが半導体チップＣＰＨの場合は、基板２１（半導体チップＣＰＨ）の裏面には、上記裏面ドレイン電極ＢＥＨが形成され、図１７に示される半導体チップが半導体チップＣＰＬの場合は、基板２１（半導体チップＣＰＬ）の裏面には、上記裏面ドレイン電極ＢＥＬが形成されている。裏面ドレイン電極ＢＥＨ，ＢＥＬは、例えば基板２１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。
また、エピタキシャル層２１ｂ中に形成されたｐ型の半導体領域２３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域２３の上部に形成されたｎ＋型の半導体領域２４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域２４はソース用の半導体領域である。
また、基板２１には、その主面から基板２１の厚さ方向に延びる溝２５が形成されている。溝２５は、ｎ＋型の半導体領域２４の上面からｎ＋型の半導体領域２４およびｐ型の半導体領域２３を貫通し、その下層のエピタキシャル層２１ｂ中で終端するように形成されている。この溝２５の底面および側面には、例えば酸化シリコンからなるゲート絶縁膜２６が形成されている。また、溝２５内には、上記ゲート絶縁膜２６を介してゲート電極２７が埋め込まれている。ゲート電極２７は、例えばｎ型不純物（例えばリン）が添加された多結晶シリコン膜からなる。ゲート電極２７は、上記単位トランジスタセルのゲート電極としての機能を有している。フィールド絶縁膜２２上の一部にも、ゲート電極２７と同一層の導電性膜からなるゲート引き出し用の配線部２７ａが形成されており、ゲート電極２７とゲート引き出し用の配線部２７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１７の断面図には示されない領域において、ゲート電極２７とゲート引き出し用の配線部２７ａとは一体的に接続されている。ゲート引き出し用の配線部２７ａは、それを覆う絶縁膜２８に形成されたコンタクトホール２９ａを通じてゲート配線３０Ｇと電気的に接続されている。
一方、ソース配線３０Ｓは、絶縁膜２８に形成されたコンタクトホール２９ｂを通じてソース用のｎ＋型の半導体領域２４と電気的に接続されている。また、上記ソース配線３０Ｓは、ｐ型の半導体領域２３の上部であってｎ＋型の半導体領域２４の隣接間に形成されたｐ＋型の半導体領域３１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域２３と電気的に接続されている。ゲート配線３０Ｇおよびソース配線３０Ｓは、コンタクトホール２９ａ，２９ｂが形成された絶縁膜２８上にコンタクトホール２９ａ，２９ｂを埋めるように金属膜、例えばアルミニウム膜（またはアルミニウム合金膜）を形成し、この金属膜（アルミニウム膜またはアルミニウム合金膜）をパターニングすることにより形成することができる。このため、ゲート配線３０Ｇおよびソース配線３０Ｓは、アルミニウム膜またはアルミニウム合金膜などからなる。
ゲート配線３０Ｇおよびソース配線３０Ｓはポリイミド樹脂などからなる保護膜（絶縁膜）３２により覆われている。この保護膜３２は、半導体チップＣＰＨ，ＣＰＬの最上層の膜（絶縁膜）である。
保護膜３２の一部には、その下層のゲート配線３０Ｇやソース配線３０Ｓの一部が露出されるような開口部３３が形成されている。半導体チップＣＰＨの場合、開口部３３から露出するゲート配線３０Ｇ部分が上記ゲートパッド電極ＰＤＧＨであり、開口部３３から露出するソース配線３０Ｓ部分が上記ソースパッド電極ＰＤＳＨである。また、半導体チップＣＰＬの場合、開口部３３から露出するゲート配線３０Ｇ部分が上記ゲートパッド電極ＰＤＧＬであり、開口部３３から露出するソース配線３０Ｓ部分が上記ソースパッド電極ＰＤＳＬである。
ソースパッド電極ＰＤＳＨ，ＰＤＳＬおよびゲートパッド電極ＰＤＧＨ，ＰＤＧＬの表面には（すなわち開口部３３の底部で露出するゲート配線３０Ｇ部分およびソース配線３０Ｓ部分上には）、メッキ法などで金属層３４を形成する場合もある。この金属層３４は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。
このような構成の半導体チップＣＰＨ，ＣＰＬにおいては、上記パワーＭＯＳＱＨ１，ＱＬ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層２１ｂとソース用のｎ＋型の半導体領域２４との間をゲート電極２７の側面（すなわち、溝２５の側面）に沿って基板２１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰＨ，ＣＰＬの厚さ方向に沿って形成される。
＜半導体装置の製造工程について＞
図１８は、本実施の形態の半導体装置ＳＭ１の製造工程（組立工程）を示す製造プロセスフロー図である。図１９は、本実施の形態の半導体装置ＳＭ１の製造工程（組立工程）に用いられるリードフレームＬＦ１の全体平面図であり、図２０はリードフレームＬＦ１の要部平面図である。図２１は、本実施の形態の半導体装置ＳＭ１の製造工程（組立工程）に用いられるリードフレームＬＦ２の全体平面図であり、図２２はリードフレームＬＦ２の要部平面図である。図２３は、本実施の形態の半導体装置ＳＭ１の製造工程（組立工程）に用いられるリードフレームＬＦ３の全体平面図であり、図２４はリードフレームＬＦ３の要部平面図である。図２０、図２２および図２４は、平面図であるが、図面を見やすくするために（リードフレームＬＦ１，ＬＦ２，ＬＦ３の形状を分かりやすくするために）、リードフレームＬＦ１，ＬＦ２，ＬＦ３にハッチングを付してある。また、図２５は、本実施の形態の半導体装置ＳＭ１の製造工程（組立工程）に用いられる組立治具４１の全体平面図（上面図）であり、図２６は組立治具４１の要部平面図（部分拡大平面図）であり、図２７〜図３１は組立治具４１の要部断面図である。図２６は、平面図であるが、図面を見やすくするために（支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃおよびピン４２のレイアウトを分かりやすくするために）、支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃおよびピン４２にそれぞれハッチングを付してある。また、図３２〜図７２は、本実施の形態の半導体装置ＳＭ１の製造工程中の平面図（全体平面図または要部平面図）または断面図（要部断面図）である。
半導体装置ＳＭ１を製造するには、まず、半導体チップＣＰＨ，ＣＰＬと図１９〜図２４に示されるリードフレーム（フレーム）ＬＦ１，ＬＦ２，ＬＦ３を用意する（図１８のステップＳ１）。
本実施の形態では、１つの半導体装置ＳＭ１を製造するのに２つの半導体チップＣＰＨ，ＣＰＬと３つのリードフレームＬＦ１，ＬＦ２，ＬＦ３とを用いる。上述したように、半導体チップＣＰＨは、その表面にソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨを有し、その裏面の全面に裏面ドレイン電極ＢＥＨを有しており、半導体チップＣＰＬは、その表面にソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬを有し、その裏面の全面に裏面ドレイン電極ＢＥＬを有している。
各リードフレームＬＦ１，ＬＦ２，ＬＦ３は、そこから１つの半導体装置ＳＭ１が形成される単位領域（以下単位領域ＵＴ１と称する）が複数（繰り返し）配列した多連のリードフレーム（多数個取りのリードフレーム）である。図１９、図２１および図２３には、各リードフレームＬＦ１，ＬＦ２，ＬＦ３において、そこから１つの半導体装置ＳＭ１が形成される領域である単位領域ＵＴ１が一方向（ここではＹ方向）に複数配列した場合が示されている。ここでは、一例として、６つの単位領域ＵＴ１が連結されて各リードフレームＬＦ１，ＬＦ２，ＬＦ３が構成される場合が示されているが、単位領域ＵＴ１の繰り返しの数は、６つに限定されない。また、他の形態として、各リードフレームＬＦ１，ＬＦ２，ＬＦ３において、行列状（アレイ状）に単位領域ＵＴ１を配列させることもできる。
なお、図１９、図２１および図２３のリードフレームＬＦ１，ＬＦ２，ＬＦ３において、Ｙ方向に繰り返される単位領域ＵＴ１のうちの一つである単位領域ＵＴ１ａの拡大図（すなわち図１９、図２１および図２３の点線で囲まれた領域の拡大図）が、図２０、図２２および図２４にそれぞれ示されている。
図１９および図２０に示されるリードフレーム（第１フレーム）ＬＦ１は、各単位領域ＵＴ１のそれぞれにおいて、ドレイン端子（チップ搭載部）ＴＤＨを一体的に有している。また、図２１および図２２に示されるリードフレーム（第２フレーム）ＬＦ２は、各単位領域ＵＴ１のそれぞれにおいて、ソース・ドレイン端子（第１リード端子部）ＴＳＤとゲート端子（第１リード端子部）ＴＧＨとを一体的に有している。また、図２３および図２４に示されるリードフレーム（第３フレーム）ＬＦ３は、各単位領域ＵＴ１のそれぞれにおいて、ソース端子（第２リード端子部）ＴＳＬとゲート端子（第２リード端子部）ＴＧＬとを一体的に有している。なお、各リードフレームＬＦ１，ＬＦ２，ＬＦ３においては、ドレイン端子ＴＤＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、それぞれ平坦であり、折り曲げ加工されていない。このうち、ドレイン端子ＴＤＨは、半導体装置ＳＭ１が完成するまで平坦なままである。一方、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、後述のステップＳ１２の折り曲げ加工工程を行う直前までは平坦なままであるが、後述のステップＳ１２の折り曲げ加工工程で折り曲げられる。
図２０に示されるように、ドレイン端子ＴＤＨは、リードフレームＬＦ１のフレーム枠ＬＦ１ａに一体的に連結（接続）されている。また、図２２に示されるように、ソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨは、リードフレームＬＦ２のフレーム枠ＬＦ２ａに一体的に連結（接続）されている。また、図２４に示されるように、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、リードフレームＬＦ３のフレーム枠ＬＦ３ａに一体的に連結（接続）されている。また、図２２に示されるように、リードフレームＬＦ２において、ゲート端子ＴＧＨは、後で形成される封止樹脂部ＭＲの外部となるアウタリード部において、タイバーＴＢ１によってソース・ドレイン端子ＴＳＤと連結されている。また、図２４に示されるように、リードフレームＬＦ３において、ゲート端子ＴＧＬは、後で形成される封止樹脂部ＭＲの外部となるアウタリード部において、タイバーＴＢ２によってソース端子ＴＳＬと連結されている。
リードフレームＬＦ１，ＬＦ２，ＬＦ３は、導電体材料からなり、好ましくは、銅（Ｃｕ）または銅合金などの金属材料からなる。例えば、金属板（銅板など）を成形（プレス加工）またはエッチングなどにより所定の形状に加工することにより、各リードフレームＬＦ１，ＬＦ２，ＬＦ３を作製することができる。
また、リードフレームＬＦ１の厚み（上記ドレイン端子ＴＤＨの厚みＴ１と同じ）は、リードフレームＬＦ２の厚み（上記ゲート端子ＴＧＨの厚みＴ２および上記ソース・ドレイン端子ＴＳＤの厚みＴ３と同じ）およびリードフレームＬＦ３の厚み（上記ゲート端子ＴＧＬの厚みＴ４およびソース端子ＴＳＬの厚みＴ５と同じ）よりも厚いことが好ましく、その理由は厚みＴ１〜Ｔ５の関係の説明で述べた通りである。
また、図２０、図２２および図２４を参照すると分かるように、各リードフレームＬＦ１，ＬＦ２，ＬＦ３には、種々の開口部ＯＰが設けられている。この開口部ＯＰには、上記開口部ＯＰ１以外にも、例えば、封止樹脂部ＭＲ形成後にリードフレームＬＦ１，ＬＦ２，ＬＦ３を切断し易くするために切断予定位置に設けたものや、リードフレームＬＦ１，ＬＦ２，ＬＦ３を搬送しやすくするために設けたもの、あるいはリードフレームＬＦ１，ＬＦ２，ＬＦ３の位置決めのために設けたもの（開口部ＯＰ２に対応）などがある。
半導体チップＣＰＨ，ＣＰＬおよびリードフレームＬＦ１，ＬＦ２，ＬＦ３が用意された後、リードフレームＬＦ１を組立治具（支持台、載置台、ステージ、台、台座、治具）４１上に配置（載置、搭載）する（図１８のステップＳ２）。
図２５の平面図（上面図）には、リードフレームＬＦ１を配置していない状態の組立治具４１全体が示されており、図２６の要部平面図（部分拡大平面図）には、図２５の点線で囲まれた領域（単位領域ＲＧ１ａに対応）の拡大図が示してあり、図２７〜図３０には、図２５の組立治具４１の断面図が示されている。図２６のＣ１−Ｃ１線の断面が図２７にほぼ対応し、図２６のＣ２−Ｃ２線の断面が図２８にほぼ対応し、図２６のＣ３−Ｃ３線の断面が図２９にほぼ対応し、図２６のＣ４−Ｃ４線の断面が図３０にほぼ対応し、図２６のＣ５−Ｃ５線の断面が図３１にほぼ対応する。また、図３２は、ステップＳ２でリードフレームＬＦ１を組立治具４１上に配置した状態を示す全体平面図（上面図）であり、図３３は、図３２の部分拡大平面図（要部平面図）であり、図３２の点線で囲まれた領域（単位領域ＵＴ１ａ，ＲＧ１ａに対応）の拡大図が示してある。また、図３４は図３３のＣ１−Ｃ１線の断面図であり、図３５は図３３のＣ２−Ｃ２線の断面図であり、図３６は図３３のＣ３−Ｃ３線の断面図であり、図３７は図３３のＣ４−Ｃ４線の断面図であり、図３８は図３３のＣ５−Ｃ５線の断面図である。なお、図３３は平面図であるが、図面を見やすくする（各要素のレイアウトを分かりやすくする）ために、組立治具４１の上面における支持面ＳＦ１ｂ，ＳＦ１ｃおよびピン４２とリードフレームＬＦ１とにハッチングを付してある。
図２５〜図３１に示される組立治具４１は、後述のステップＳ７の処理温度が約３００〜４００℃の半田リフロー処理に対して、熱変形が発生しない耐熱性を有する材料から構成されていることが好ましい。代表的な材料としては、カーボン材が挙げられる。但し、カーボン材は加工と取り扱いが困難な面も有るので、ＳＵＳ材（ステンレス鋼）でも代用できる。また、組立治具４１は、その上面（図２５および図２６に図示されている側の主面）にリードフレームＬＦ１，ＬＦ２，ＬＦ３を積み重ねて配置可能に構成されており、移動可能（持ち運び可能）である。
組立治具４１は、そこにリードフレームＬＦ１，ＬＦ２，ＬＦ３の各単位領域ＵＴ１が配置される単位領域（以下単位領域ＲＧ１と称する）が複数（繰り返し）配列した構成を有している。組立治具４１における単位領域ＲＧ１の配列の仕方は、各リードフレームＬＦ１，ＬＦ２，ＬＦ３における単位領域ＵＴ１の配列の仕方と同じである。すなわち、図１９、図２１および図２３に示されるように、各リードフレームＬＦ１，ＬＦ２，ＬＦ３において単位領域ＵＴ１がＹ方向に複数配列する場合には、図２５に示されるように、組立治具４１において単位領域ＲＧ１がＹ方向に複数配列している。各リードフレームＬＦ１，ＬＦ２，ＬＦ３における単位領域ＵＴ１の配列の数と、組立治具４１における単位領域ＲＧ１の配列の数とは同じであるが、６つ（図１９、図２１、図２３および図２５の場合）に限定されない。なお、図２５の組立治具４１において、Ｙ方向に繰り返される単位領域ＲＧ１のうちの一つである単位領域ＲＧ１ａの拡大図（すなわち図２５の点線で囲まれた領域の拡大図）が、図２６に示されている。
ここで、リードフレームＬＦ１は、互いに反対側に位置する２つの主面を有しており、後で半導体チップＣＰＨが搭載される側の主面（すなわち後述の組立体ＷＫを形成したときにリードフレームＬＦ２と対向する側の主面）をリードフレームＬＦ１の上面と呼び、この上面とは反対側の主面（すなわち後述のステップＳ２，Ｓ８で組立治具４１や金型ＭＤ２に対向する側の主面）をリードフレームＬＦ１の下面と呼ぶものとする。また、リードフレームＬＦ２は、互いに反対側に位置する２つの主面を有しており、後で半導体チップＣＰＬが搭載される側の主面（すなわち後述の組立体ＷＫを形成したときにリードフレームＬＦ３と対向する側の主面）をリードフレームＬＦ２の上面と呼び、この上面とは反対側の主面（すなわち後述の組立体ＷＫを形成したときにリードフレームＬＦ１と対向する側の主面）をリードフレームＬＦ２の下面と呼ぶものとする。また、リードフレームＬＦ３は、互いに反対側に位置する２つの主面を有しており、後述の組立体ＷＫを形成したときにリードフレームＬＦ２（半導体チップＣＰＬ）と対向する側の主面をリードフレームＬＦ３の下面と呼び、この下面とは反対側の主面をリードフレームＬＦ３の上面と呼ぶものとする。
また、リードフレームＬＦ１のドレイン端子ＴＤＨにおいて、リードフレームＬＦ１の上面に対応する主面をドレイン端子ＴＤＨの上面と呼び、リードフレームＬＦ１の下面に対応する主面をドレイン端子ＴＤＨの下面と呼ぶものとする。このドレイン端子ＴＤＨの下面は、後で形成される封止樹脂部ＭＲから露出する上記下面ＴＤＨａとなる。また、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨにおいて、リードフレームＬＦ２の上面に対応する主面をソース・ドレイン端子ＴＳＤの上面およびゲート端子ＴＧＨの上面と呼び、リードフレームＬＦ２の下面に対応する主面をソース・ドレイン端子ＴＳＤの下面およびゲート端子ＴＧＨの下面と呼ぶものとする。また、リードフレームＬＦ３のゲート端子ＴＧＬおよびソース端子ＴＳＬにおいて、リードフレームＬＦ３の上面に対応する主面をゲート端子ＴＧＬの上面およびソース端子ＴＳＬの上面と呼び、リードフレームＬＦ３の下面に対応する主面をゲート端子ＴＧＬの下面およびソース端子ＴＳＬの下面と呼ぶものとする。
図２５〜図３１に示される組立治具４１は、その上面において、リードフレームＬＦ１を配置（支持）するための支持面（第１支持面）ＳＦ１ａと、この支持面ＳＦ１ａよりも上方に突出しかつリードフレームＬＦ２を支持（配置）するための支持面（第２支持面）ＳＦ１ｂと、この支持面ＳＦ１ａ，ＳＦ１ｂよりも上方に突出しかつリードフレームＬＦ３を支持（配置）するための支持面（第３支持面）ＳＦ１ｃとを有している。すなわち、組立治具４１の上面において、支持面ＳＦ１ａよりも支持面ＳＦ１ｂが高く、支持面ＳＦ１ｂよりも支持面ＳＦ１ｃが更に高くなっている。これは、組立治具４１の上面において、高さが異なる凸状の２種類（２段）の段差部（台部、凸部、突出部）４３，４４を設け、低い方（下段）の段差部４３の上面を支持面ＳＦ１ｂとし、高い方（上段）の段差部４４の上面を支持面ＳＦ１ｃとすることで実現できる。組立治具４１において、支持面ＳＦ１ｂ同士の高さは同じである。また、組立治具４１において、支持面ＳＦ１ｃ同士の高さは同じである。
また、組立治具４１の上面には、リードフレームＬＦ１，ＬＦ２，ＬＦ３の平面的な位置を位置決めするための突起部である位置決め用のピン（第１突起部、突出部、凸部、柱状部）４２も設けられている。ピン４２は、組立治具４１の上面において、上方に向かって局所的に突出した部分（突起部）であり、リードフレームＬＦ１，ＬＦ２，ＬＦ３の開口部ＯＰ２に挿入可能な形状を有しており、開口部ＯＰ２が円形であれば、ピン４２は円柱状が好ましい。
ステップＳ２においては、図３２〜図３８に示されるように、リードフレームＬＦ１を組立治具４１の上面上に配置するが、この際、図３３および図３７からも分かるように、リードフレームＬＦ１に設けられている位置決め用の開口部（孔、貫通孔）ＯＰ２に、組立治具４１のピン４２が挿入されるように、リードフレームＬＦ１を組立治具４１の上面上に配置する。
また、このステップＳ２において、リードフレームＬＦ１は、リードフレームＬＦ１の上面（後で半導体チップＣＰＨが搭載される側の主面）が上方を向き、リードフレームＬＦ１の下面が組立治具４１に対向するように、組立治具４１の上面上に配置される。
なお、図３３などからも分かるように、組立治具４１の上面において、ステップＳ２でリードフレームＬＦ１が配置されたときにリードフレームＬＦ１と平面的に重なる領域は支持面ＳＦ１ａとしておき、リードフレームＬＦ１と平面的に重ならない領域に支持面ＳＦ１ｂ，ＳＦ１ｂが配置されるように、リードフレームＬＦ１，ＬＦ２，ＬＦ３の平面形状と支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃの平面配置（レイアウト）を設計している。また、組立治具４１の上面において、支持面ＳＦ１ｃは、後述のステップＳ４でリードフレームＬＦ２を配置したときにリードフレームＬＦ１，ＬＦ２のいずれとも平面的に重ならない領域に配置されるように、リードフレームＬＦ１，ＬＦ２，ＬＦ３の平面形状と支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃの平面配置（レイアウト）を設計している。
このため、ステップＳ２では、支持面ＳＦ１ｂ，ＳＦ１ｃが邪魔になることなく、リードフレームＬＦ１を組立治具４１の支持面ＳＦ１ａ上に配置することができ、また、後述のステップＳ４では、支持面ＳＦ１ｃが邪魔になることなく、リードフレームＬＦ２の少なくとも一部が支持面ＳＦ１ｂ上に位置して支持されるように、組立治具４１上にリードフレームＬＦ２を配置することができる。また、後述のステップＳ６では、リードフレームＬＦ３の少なくとも一部が支持面ＳＦ１ｃ上に位置して支持されるように、組立治具４１上にリードフレームＬＦ３を配置することができる。
従って、ステップＳ２で組立治具４１上に配置されたリードフレームＬＦ１は、リードフレームＬＦ１の下面が支持面ＳＦ１ａに接するように支持面ＳＦ１ａ上に配置された状態となり、支持面ＳＦ１ａによってリードフレームＬＦ１が支持される。リードフレームＬＦ１の下面（特にドレイン端子ＴＤＨの下面）が組立治具４１の支持面ＳＦ１ａに接するように配置されることで、リードフレームＬＦ１の下面の高さ位置が規定されて、組立治具４１の支持面ＳＦ１ａと同じになる。
次に、図３９〜図４２に示されるように、リードフレームＬＦ１の各単位領域ＵＴ１のドレイン端子ＴＤＨの上面上に半田（半田材）ＳＬＤａを配置（供給）してから、この半田ＳＬＤａが配置された各ドレイン端子ＴＤＨの上面上に半導体チップＣＰＨを配置（搭載）する（図１８のステップＳ３）。
図３９はステップＳ３（半導体チップＣＰＨの配置工程）を行った段階の全体平面図（上面図）であり、上記図２５および図３２と同じ領域が示され、図４０は、ステップＳ３（半導体チップＣＰＨの配置工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図２６および図３３と同じ領域が示されている。また、図４１は、図４０の点線で囲んだ領域（すなわちドレイン端子ＴＤＨおよびその周辺領域）４５の部分拡大平面図である。なお、図４１は、図４０の領域４５を時計回りに９０°回転させたものが示され、また、組立治具４１については図示を省略してある。また、図４２は、図４１のＣ６−Ｃ６線の断面図であるが、図面を見易くするために、図４２の断面図では、リードフレームＬＦ１の開口部ＯＰ１については図示を省略してある。
ステップＳ３で使用する半田ＳＬＤａとしては、半田ペーストを用いることもできるが、半田ペレット（半田箔）を使用すれば、より好ましい。半田ＳＬＤａとして半田ペレットを用いれば、ドレイン端子ＴＤＨ上への半田ＳＬＤａの供給量を均一に制御しやすいため、ドレイン端子ＴＤＨと半導体チップＣＰＨとを接続する上記半田ＳＬＤの厚みのばらつきを低減することができる。半田ＳＬＤａとして半田ペレットを用いる場合には、リードフレームＬＦ１のドレイン端子ＴＤＨの上面上に、フラックス（フラックス材）を塗布してから半田ペレットを配置し、その半田ペレット上に更にフラックス（フラックス材）を塗布してから、その上に半導体チップＣＰＨを搭載することが好ましい。
ステップＳ３により、半導体チップＣＰＨは、半田ＳＬＤａを介してリードフレームＬＦ１のドレイン端子ＴＤＨの上面上に配置（搭載）されることになる。なお、ステップＳ３において、半導体チップＣＰＨは、裏面ドレイン電極ＢＥＨがリードフレームＬＦ１のドレイン端子ＴＤＨに対向するように、搭載される。半田ＳＬＤａが半田ペーストである場合には、半田ペーストの粘着性（接着性）により、また、半田ＳＬＤａが半田ペレットである場合には、フラックスの粘着性（接着性）により、半導体チップＣＰＨが仮固定される。
また、本実施の形態では、半導体チップＣＰＨをリードフレームＬＦ１のドレイン端子ＴＤＨ上に搭載する前に、半導体チップＣＰＨの表面のソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上に、予め半田（半田材、半田層）ＳＬＤｂを供給（形成）しておく。具体的には、リードフレームＬＦ１のドレイン端子ＴＤＨ上に搭載する前の半導体チップＣＰＨに対して、ソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上にフラックス（フラックス材）を塗布してから半田ペレットを配置し、その半田ペレット上に更にフラックス（フラックス材）を塗布し、ヒートブロック（図示せず）などを用いて半導体チップＣＰＨを加熱することで、フラックスと半田ペレットを溶融、固化させる。これにより、半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上に予め半田層（ここでは半田ＳＬＤｂ）が形成された状態とし、この状態の半導体チップＣＰＨを、リードフレームＬＦ１のドレイン端子ＴＤＨ上に搭載するのである。半田ペレットを用いて半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上に半田層（ここでは半田ＳＬＤｂ）を形成してから、この半導体チップＣＰＨをリードフレームＬＦ１のドレイン端子ＴＤＨ上に搭載することで、半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上の半田ＳＬＤｂの量を均一に制御しやすくなる。このため、半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨとソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨとを接続する上記半田ＳＬＤの厚みのばらつきを低減することができる。
また、他の形態として、半導体チップＣＰＨの表面のソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上に予め半田ＳＬＤｂを供給せずに、この半導体チップＣＰＨをリードフレームＬＦ１のドレイン端子ＴＤＨ上に搭載してから、この半導体チップＣＰＨの表面のソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨ上に半田ＳＬＤｂを供給（配置）することもできる。この場合には、半田ＳＬＤｂとして、例えば半田ペーストなどを用いることができる。
次に、図４３〜図５１に示されるように、リードフレームＬＦ１が配置されている組立治具４１上に、リードフレームＬＦ２を配置（載置、搭載）する（図１８のステップＳ４）。
図４３は、ステップＳ４（リードフレームＬＦ２の配置工程）を行った段階の全体平面図（上面図）であり、上記図２５、図３２および図３９と同じ領域が示され、図４４は、ステップＳ４（リードフレームＬＦ２の配置工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図２６、図３３および図４０と同じ領域が示されている。また、図４５は図４４のＣ１−Ｃ１線の断面図であり、図４６は図４４のＣ２−Ｃ２線の断面図であり、図４７は図４４のＣ３−Ｃ３線の断面図であり、図４８は図４４のＣ４−Ｃ４線の断面図であり、図４９は図４４のＣ５−Ｃ５線の断面図である。また、図５０は、ステップＳ４（リードフレームＬＦ２の配置工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図４１と同じ領域（上記領域４５に相当する領域）が示されている。また、図５１は、図５０のＣ６−Ｃ６線の断面図であるが、図面を見易くするために、図５１の断面図では、リードフレームＬＦ１の開口部ＯＰ１については図示を省略してある。なお、図４４は平面図であるが、図面を見やすくする（各要素のレイアウトを分かりやすくする）ために、組立治具４１の上面における支持面ＳＦ１ｂ，ＳＦ１ｃおよびピン４２とリードフレームＬＦ２とにハッチングを付してある。
ステップＳ４では、リードフレームＬＦ２に設けられている位置決め用の開口部（孔、貫通孔）ＯＰ２に、組立治具４１のピン４２が挿入されるように、リードフレームＬＦ２を組立治具４１の上面上に配置する。組立治具４１とリードフレームＬＦ１とリードフレームＬＦ２との相対的な位置関係（平面的な位置関係）は、組立治具４１のピン４２とリードフレームＬＦ１の開口部ＯＰ２とリードフレームＬＦ２の開口部ＯＰ２とによって、規定（位置決め）される。
これにより、半導体チップＣＰＨのソースパッド電極ＰＤＳＨ上にリードフレームＬＦ２のソース・ドレイン端子ＴＳＤが配置され、かつ半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にリードフレームＬＦ２のゲート端子ＴＧＨが配置されるように、リードフレームＬＦ１および半導体チップＣＰＨ上にリードフレームＬＦ２が配置される。すなわち、半導体チップＣＰＨのソースパッド電極ＰＤＳＨ上にリードフレームＬＦ２のソース・ドレイン端子ＴＳＤが半田ＳＬＤｂを介して配置され、かつ半導体チップＣＰＨのゲートパッド電極ＰＤＧＨ上にリードフレームＬＦ２のゲート端子ＴＧＨが半田ＳＬＤｂを介して配置される。
また、ステップＳ４で組立治具４１上にリードフレームＬＦ２を配置する工程の前に、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの下面（すなわち半導体チップＣＰＨのソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨに対向する側の面）にフラックス（フラックス材）を塗布しておき、その後でステップＳ４のリードフレームＬＦ２の配置工程を行えば、より好ましい。
次に、図５２〜図５５に示されるように、リードフレームＬＦ２の各単位領域ＵＴ１のソース・ドレイン端子ＴＳＤの上面上に半田（半田材）ＳＬＤｃを配置（供給）してから、この半田ＳＬＤｃが配置されたソース・ドレイン端子ＴＳＤの上面上に半導体チップＣＰＬを配置（搭載）する（図１８のステップＳ５）。
図５２はステップＳ５（半導体チップＣＰＬの配置工程）を行った段階の全体平面図（上面図）であり、上記図２５、図３２、図３９および図４３と同じ領域が示され、図５３は、ステップＳ５（半導体チップＣＰＬの配置工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図２６、図３３、図４０および図４４と同じ領域が示されている。また、図５４は、図５３の点線で囲んだ領域（すなわちドレイン端子ＴＤＨおよびその周辺領域）４５の部分拡大平面図である。なお、図５４は、図５３の領域４５を時計回りに９０°回転させたものが示され、また、組立治具４１については図示を省略してある。また、図５５は、図５４のＣ６−Ｃ６線の断面図であるが、図面を見易くするために、図５５の断面図では、リードフレームＬＦ１の開口部ＯＰ１については図示を省略してある。
ステップＳ５で使用する半田ＳＬＤｃとして、半田ペーストを用いることもできるが、半田ペレット（半田箔）を使用すれば、より好ましい。半田ＳＬＤｃとして半田ペレットを用いれば、ソース・ドレイン端子ＴＳＤの上面上への半田ＳＬＤｃの供給量を均一に制御しやすいため、ソース・ドレイン端子ＴＳＤと半導体チップＣＰＬとを接続する上記半田ＳＬＤの厚みのばらつきを低減することができる。半田ＳＬＤｃとして半田ペレットを用いる場合には、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤの上面上に、フラックス（フラックス材）を塗布してから半田ペレットを配置し、その半田ペレット上に更にフラックス（フラックス材）を塗布してから、その上に半導体チップＣＰＬを搭載することが好ましい。
ステップＳ５により、半導体チップＣＰＬは、半田ＳＬＤｃを介してリードフレームＬＦ２のソース・ドレイン端子ＴＳＤの上面上に配置（搭載）されることになる。なお、ステップＳ５において、半導体チップＣＰＬは、裏面ドレイン電極ＢＥＬがリードフレームＬＦ２のソース・ドレイン端子ＴＳＤの上面に対向するように、搭載される。ここで、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤの上面は、半導体チップＣＰＨに対向する側とは反対側の主面である。半田ＳＬＤｃが半田ペーストである場合には、半田ペーストの粘着性（接着性）により、また、半田ＳＬＤｃが半田ペレットである場合には、フラックスの粘着性（接着性）により、半導体チップＣＰＬが仮固定される。
図４１、図４２、図５０、図５１、図５４および図５５からも分かるように、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤは、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨに平面的に重ならないように配置し、このリードフレームＬＦ２のソース・ドレイン端子ＴＳＤ上に半導体チップＣＰＬを配置している。このため、半導体チップＣＰＬは、半導体チップＣＰＨと平面的に見てずれた位置に配置される。このため、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬは、リードフレームＬＦ２のゲート端子ＴＧＨとは接触しない。
また、本実施の形態では、半導体チップＣＰＬをリードフレームＬＦ２のソース・ドレイン端子ＴＳＤ上に搭載する前に、半導体チップＣＰＬの表面のソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上に、予め半田（半田材、半田層）ＳＬＤｄを供給（形成）しておく。具体的には、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤ上に搭載する前の半導体チップＣＰＬに対して、ソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上にフラックス（フラックス材）を塗布してから半田ペレットを配置し、その半田ペレット上に更にフラックスを塗布し、ヒートブロック（図示せず）などを用いて半導体チップＣＰＬを加熱することで、フラックスと半田ペレットを溶融、固化させる。これにより、半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上に予め半田層（ここでは半田ＳＬＤｄ）が形成された状態とし、この状態の半導体チップＣＰＬを、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤの上面上に搭載するのである。半田ペレットを用いて半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上に半田層（ここでは半田ＳＬＤｄ）を形成してから、この半導体チップＣＰＬをリードフレームＬＦ２のソース・ドレイン端子ＴＳＤに搭載することで、半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上の半田ＳＬＤｄの量を均一に制御しやすくなる。このため、半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬとソース端子ＴＳＬおよびゲート端子ＴＧＬとを接続する上記半田ＳＬＤの厚みのばらつきを低減することができる。
また、他の形態として、半導体チップＣＰＬの表面のソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上に予め半田ＳＬＤｄを供給せずに、この半導体チップＣＰＬをリードフレームＬＦ２のソース・ドレイン端子ＴＳＤ上に搭載してから、この半導体チップＣＰＬの表面のソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬ上に半田ＳＬＤｄを供給（配置）することもできる。この場合には、半田ＳＬＤｄとして、例えば半田ペーストなどを用いることができる。
次に、図５６〜図６６に示されるように、リードフレームＬＦ１，ＬＦ２が配置されている組立治具４１上に、リードフレームＬＦ３を配置（載置、搭載）する（図１８のステップＳ６）。
図５６は、ステップＳ６（リードフレームＬＦ３の配置工程）を行った段階の全体平面図（上面図）であり、上記図２５、図３２、図３９および図４３と同じ領域が示され、図５７は、ステップＳ６（リードフレームＬＦ３の配置工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図２６、図３３、図４０および図４４と同じ領域が示されている。また、図５８は図５７のＣ１−Ｃ１線の断面図であり、図５９は図５７のＣ２−Ｃ２線の断面図であり、図６０は図５７のＣ３−Ｃ３線の断面図であり、図６１は図５７のＣ４−Ｃ４線の断面図であり、図６２は図５７のＣ５−Ｃ５線の断面図であり、図６３は図５７のＣ７−Ｃ７線の断面図であり、図６４は図５７のＣ８−Ｃ８線の断面図である。また、図６５は、図５７の点線で囲んだ領域（すなわちドレイン端子ＴＤＨおよびその周辺領域）４５の部分拡大平面図である。なお、図６５は、図５７の領域４５を時計回りに９０°回転させたものが示され、また、組立治具４１については図示を省略してある。また、図６６は、図６５のＣ６−Ｃ６線の断面図であるが、図面を見易くするために、図６６の断面図では、リードフレームＬＦ１の開口部ＯＰ１については図示を省略してある。また、図５７は平面図であるが、図面を見やすくする（各要素のレイアウトを分かりやすくする）ために、組立治具４１の上面における支持面ＳＦ１ｂ，ＳＦ１ｃおよびピン４２とリードフレームＬＦ３とにハッチングを付してある。
ステップＳ６では、リードフレームＬＦ３に設けられている位置決め用の開口部（孔、貫通孔）ＯＰ２に、組立治具４１のピン４２が挿入されるように、リードフレームＬＦ３を組立治具４１の上面上に配置する。組立治具４１とリードフレームＬＦ１とリードフレームＬＦ２とリードフレームＬＦ３との相対的な位置関係（平面的な位置関係）は、組立治具４１のピン４２とリードフレームＬＦ１の開口部ＯＰ２とリードフレームＬＦ２の開口部ＯＰ２とリードフレームＬＦ３の開口部ＯＰ２とによって、規定（位置決め）される。
これにより、半導体チップＣＰＬのソースパッド電極ＰＤＳＬ上にリードフレームＬＦ３のソース端子ＴＳＬが配置され、かつ半導体チップＣＰＬのゲートパッド電極ＰＤＧＬ上にリードフレームＬＦ３のゲート端子ＴＧＬが配置されるように、リードフレームＬＦ１，ＬＦ２および半導体チップＣＰＨ，ＣＰＬ上にリードフレームＬＦ３が配置される。すなわち、半導体チップＣＰＬのソースパッド電極ＰＤＳＬ上にリードフレームＬＦ３のソース端子ＴＳＬが半田ＳＬＤｄを介して配置され、かつ半導体チップＣＰＬのゲートパッド電極ＰＤＧＬ上にリードフレームＬＦ３のゲート端子ＴＧＬが半田ＳＬＤｄを介して配置される。
また、ステップＳ６で組立治具４１上にリードフレームＬＦ３を配置する工程の前に、リードフレームＬＦ３のソース端子ＴＳＬおよびゲート端子ＴＧＬの下面（すなわち半導体チップＣＰＬのソースパッド電極ＰＤＳＬおよびゲートパッド電極ＰＤＧＬに対向する側の面）にフラックス（フラックス材）を塗布しておけば、その後でステップＳ６のリードフレームＬＦ３の配置工程を行えば、より好ましい。
次に、半田リフロー処理（熱処理、半田リフロー用の熱処理）を行う（図１８のステップＳ７）。図６７は、ステップＳ７（半田リフロー処理）を行った段階の要部断面図であり、上記図６６と同じ断面領域（すなわちＣ６−Ｃ６線の断面）が示されている。
ステップＳ７の半田リフロー処理は、組立治具４１からリードフレームＬＦ１，ＬＦ２，ＬＦ３を取り外すことなく、上記図５６〜図６６に示されるようにリードフレームＬＦ１，ＬＦ２，ＬＦ３が組立治具４１上に配置され、かつリードフレームＬＦ１，ＬＦ２，ＬＦ３間に半導体チップＣＰＨ，ＣＰＬが挟まれた状態のままで行う。すなわち、組立治具４１上に配置されたリードフレームＬＦ１，ＬＦ２，ＬＦ３とそれらの間に挟まれた半導体チップＣＰＨ，ＣＰＬとを、組立治具４１ごと（組立治具４１と一緒に）リフロー炉に通して熱処理することで、ステップＳ７の半田リフロー処理を行うことができる。ステップＳ９の半田リフロー処理により、上記半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが溶融、固化（再固化）して、上記半田ＳＬＤとなる。
このステップＳ７の半田リフロー処理、すなわち半田リフロー用の熱処理を行うことで、図６７に示されるように、半導体チップＣＰＨの裏面ドレイン電極ＢＥＨとリードフレームＬＦ１のドレイン端子ＴＤＨとが、半田ＳＬＤ（半田ＳＬＤａが溶融・固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＨのソースパッド電極ＰＤＳＨとリードフレームＬＦ２のソース・ドレイン端子ＴＳＤとが、半田ＳＬＤ（半田ＳＬＤｂが溶融・固化したもの）を介して接合されて電気的に接続され、半導体チップＣＰＨのゲートパッド電極ＰＤＧＨとリードフレームＬＦ２のゲート端子ＴＧＨとが、半田ＳＬＤ（半田ＳＬＤｂが溶融・固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＬの裏面ドレイン電極ＢＥＬとリードフレームＬＦ２のソース・ドレイン端子ＴＳＤとが、半田ＳＬＤ（半田ＳＬＤｃが溶融・固化したもの）を介して接合されて電気的に接続される。また、半導体チップＣＰＬのソースパッド電極ＰＤＳＬとリードフレームＬＦ３のソース端子ＴＳＬとが、半田ＳＬＤ（半田ＳＬＤｄが溶融・固化したもの）を介して接合されて電気的に接続され、半導体チップＣＰＬのゲートパッド電極ＰＤＧＬとリードフレームＬＦ３のゲート端子ＴＧＬとが、半田ＳＬＤ（半田ＳＬＤｄが溶融・固化したもの）を介して接合されて電気的に接続される。これにより、リードフレームＬＦ１，ＬＦ２，ＬＦ３およびそれらの間に半田接続された半導体チップＣＰＨ，ＣＰＬからなる組立体（ワーク）ＷＫが得られる。なお、ステップＳ７の半田リフロー処理を行って半田ＳＬＤを形成した段階（図６７と同じ工程段階）の平面図は、上記図５６、図５７および図６５と同じであるので、ここではその図示を省略する。
ステップＳ７の半田リフロー処理の後は、図６８に示されるように、組立体ＷＫを組立治具４１から取り外すことができる。図６８は、ステップＳ７の半田リフロー処理後に、組立体ＷＫを組立治具４１から取り外した段階の要部断面図であり、上記図６６および図６７と同じ断面領域（すなわちＣ６−Ｃ６線の断面）が示されている。ステップＳ７の半田リフロー処理の後は、組立体ＷＫにおいて、リードフレームＬＦ１，ＬＦ２，ＬＦ３および半導体チップＣＰＨ，ＣＰＬは半田ＳＬＤで固定されているので、組立体ＷＫを組立治具４１から取り外しても、リードフレームＬＦ１とリードフレームＬＦ２とリードフレームＬＦ３と半導体チップＣＰＨと半導体チップＣＰＬとの相対的な位置関係がずれるのを防止できる。
次に、モールド工程（樹脂封止工程、例えばトランスファモールド工程）を行って、図６９〜図７２に示されるように、封止樹脂部ＭＲを形成し、半導体チップＣＰＨ，ＣＰＬを封止樹脂部ＭＲによって封止する（図１８のステップＳ８）。
図６９はステップＳ８（封止樹脂部ＭＲ形成工程）を行った段階の全体平面図（上面図）であり、上記図２５、図３２、図３９、図４３、図５２および図５６と同じ領域が示され、図７０は、ステップＳ８（封止樹脂部ＭＲ形成工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図２６、図３３、図４０、図４４、図５３および図５７と同じ領域が示されている。また、図７１は、ステップＳ８（封止樹脂部ＭＲ形成工程）を行った段階の要部平面図（部分拡大平面図）であり、上記図４１、図５０、図５４および図６５と同じ領域（上記領域４５に相当する領域）が示されている。また、図７２は、図７１のＣ６−Ｃ６線の断面図であるが、図面を見易くするために、図７２の断面図では、リードフレームＬＦ１の開口部ＯＰ１については図示を省略してある。
このステップＳ８のモールド工程について、図７３〜図９３を参照して説明する。
ステップＳ８のモールド工程は、モールド用の金型ＭＤ１，ＭＤ２を用いて行う。このうち、金型ＭＤ１が上金型であり、金型ＭＤ２が下金型である。図７３は、金型（下金型）ＭＤ２の全体平面図（上面図）であり、図７４は金型ＭＤ２の要部平面図（部分拡大平面図）であり、図７５〜図７９は金型ＭＤ２の要部断面図である。図７４の要部平面図（部分拡大平面図）には、図７３の点線で囲まれた領域（単位領域ＲＧ２ａに対応）の拡大図が示してある。また、図７４のＤ１−Ｄ１線の断面が図７５にほぼ対応し、図７４のＤ２−Ｄ２線の断面が図７６にほぼ対応し、図７４のＤ３−Ｄ３線の断面が図７７にほぼ対応し、図７４のＤ４−Ｄ４線の断面が図７８にほぼ対応し、図７４のＤ５−Ｄ５線の断面が図７９にほぼ対応する。なお、図７４は平面図であるが、図面を見やすくする（各要素のレイアウトを分かりやすくする）ために、金型ＭＤ２の上面における支持面ＳＦ２ｂ，ＳＦ２ｃおよびピン４２に斜線のハッチングを付し、また、キャビティＣＡＶが形成される領域（すなわちキャビティＣＡＶの底面となる領域）にドットのハッチングを付してある。また、Ｄ１−Ｄ１線の位置は上記Ｃ１−Ｃ１線の位置に対応し、Ｄ２−Ｄ２線の位置は上記Ｃ２−Ｃ２線の位置に対応し、Ｄ３−Ｄ３線の位置は上記Ｃ３−Ｃ３線の位置に対応し、Ｄ４−Ｄ４線の位置は上記Ｃ４−Ｃ４線の位置に対応し、Ｄ５−Ｄ５線の位置は上記Ｃ５−Ｃ５線の位置に対応している。
図８６〜図９３に示される金型ＭＤ１と図７３〜図９３に示される金型ＭＤ２は、ステップＳ８の処理温度が約１８０℃前後のモールド工程に対して、耐久性（耐熱性）を有する材料から構成される。例えば、焼入れ焼戻し鋼にハードクロム等のめっき処理が施されたものなどが好ましい。なお、金型ＭＤ１，ＭＤ２を構成する材料は、前述の組立治具４１を構成する材料（カーボン材もしくはＳＵＳ材）とは異なっている。組立治具４１は、モールド工程の約１８０℃前後の処理温度よりも高い処理温度が約３００〜４００℃の半田リフロー処理で使用されるものであり、組立治具４１の熱による変形は、リードフレームＬＦ１，ＬＦ２，ＬＦ３とそれらの間に挟まれた半導体チップＣＰＨ，ＣＰＬとの組立精度（組付精度）の低下に繋がってしまう。そのため、組立治具４１に金型ＭＤ１，ＭＤ２と同材料（焼入れ焼戻し鋼にハードクロム等のめっき処理が施されたもの）を用いると半田リフローの熱による熱変形が発生してしまうため、組立治具４１には、金型ＭＤ１，ＭＤ２を構成する材料よりも、耐熱性がさらに高い材料（カーボン材もしくはＳＵＳ材）を採用している。なお、金型ＭＤ２は、その上面（図７３および図７４に図示されている側の主面）に組立体ＷＫを配置可能に構成されている。
金型ＭＤ２は、そこに組立体ＷＫの上記各単位領域ＵＴ１がそれぞれ配置される単位領域（以下単位領域ＲＧ２と称する）が複数（繰り返し）配列した構成を有している。金型ＭＤ２における単位領域ＲＧ２の配列の仕方は、各リードフレームＬＦ１，ＬＦ２，ＬＦ３における単位領域ＵＴ１の配列の仕方と同じである。すなわち、図１９、図２１および図２３に示されるように、各リードフレームＬＦ１，ＬＦ２，ＬＦ３において単位領域ＵＴ１がＹ方向に複数配列する場合には、図７３に示されるように、金型ＭＤ２において単位領域ＲＧ２がＹ方向に複数配列している。各リードフレームＬＦ１，ＬＦ２，ＬＦ３における単位領域ＵＴ１の配列の数と、金型ＭＤ２における単位領域ＲＧ２の配列の数とは同じであるが、６つ（図１９、図２１、図２３および図７３の場合）に限定されない。なお、図７３には、金型ＭＤ２の全体平面図（上面図）が示されており、図７３の金型ＭＤ２において、Ｙ方向に繰り返される単位領域ＲＧ２のうちの一つである単位領域ＲＧ２ａの拡大図（すなわち図７３の点線で囲まれた領域の拡大図）が、図７４に示されている。
図７３〜図７９に示される金型ＭＤ２は、その上面に組立体ＷＫ（リードフレームＬＦ１，ＬＦ２，ＬＦ３）を配置可能とされている。このため、金型ＭＤ２は、その上面において、組立体ＷＫにおけるリードフレームＬＦ１を配置（支持）するための支持面（第１面）ＳＦ２ａと、この支持面ＳＦ２ａよりも上方に突出しかつリードフレームＬＦ２を配置（支持）するための支持面（第２面）ＳＦ２ｂと、この支持面ＳＦ２ａ，ＳＦ２ｂよりも上方に突出しかつリードフレームＬＦ３を配置（支持）するための支持面（第３面）ＳＦ２ｃとを有している。すなわち、金型ＭＤ２の上面において、支持面ＳＦ２ａよりも支持面ＳＦ２ｂが高く、支持面ＳＦ２ｂよりも支持面ＳＦ２ｃが更に高くなっている。これは、金型ＭＤ２の上面において、高さが異なる凸状の２種類（２段）の段差部（台部、凸部、突出部）５３，５４を設け、低い方（下段）の段差部５３の上面を支持面ＳＦ２ｂとし、高い方（上段）の段差部５４の上面を支持面ＳＦ２ｃとすることで実現できる。金型ＭＤ２において、支持面ＳＦ２ｂ同士の高さは同じである。また、金型ＭＤ２において、支持面ＳＦ２ｃ同士の高さは同じである。また、金型ＭＤ２の上面において、組立体ＷＫを配置したときにリードフレームＬＦ１，ＬＦ２，ＬＦ３の上記開口部ＯＰ２が位置する場所に、組立体ＷＫの平面的な位置を位置決めするための位置決め用のピン（ピン部、凸部、突起部）５２を設けることもできる。ピン５２が無くとも組立体ＷＫの位置決めに問題が無ければ、金型ＭＤ２のピン５２は、その形成を省略することもできる。
本実施の形態では、金型ＭＤ２における支持面ＳＦ２ａを基準とした支持面ＳＦ２ｂの高さ（突出量）Ｈ３と、上記組立治具４１における支持面ＳＦ１ａを基準とした支持面ＳＦ１ｂの高さ（突出量）Ｈ１とが同じである（Ｈ３＝Ｈ１）。また、金型ＭＤ２における支持面ＳＦ２ａを基準とした支持面ＳＦ２ｃの高さ（突出量）Ｈ４と、上記組立体４１における支持面ＳＦ１ａを基準とした支持面ＳＦ１ｂの高さ（突出量）Ｈ２とが同じである（Ｈ４＝Ｈ２）。
ステップＳ８のモールド工程においては、図８０〜図８５に示されるように、組立体ＷＫを金型ＭＤ２上に配置する。
図８０は、組立体ＷＫを金型ＭＤ２上に配置した状態を示す要部平面図（部分拡大平面図）であり、上記図７０および図７４と同じ領域が示されている。また、図８１は図８０のＤ１−Ｄ１線の断面図であり、図８２は図８０のＤ２−Ｄ２線の断面図であり、図８３は図８０のＤ３−Ｄ３線の断面図であり、図８４は図８０のＤ４−Ｄ４線の断面図であり、図８５は図８０のＤ５−Ｄ５線の断面図である。なお、図８０は平面図であるが、図面を見やすくする（各要素のレイアウトを分かりやすくする）ために、金型ＭＤ２の上面における支持面ＳＦ２ｂ，ＳＦ２ｃおよびピン５２にハッチングを付してある。
組立体ＷＫを金型ＭＤ２上に配置する際には、組立体ＷＫのリードフレームＬＦ１が金型ＭＤ２側（すなわち下側）となり、組立体ＷＫのリードフレームＬＦ３が金型ＭＤ１側（すなわち上側）となるように、組立体ＷＫを金型ＭＤ２上に配置する。この際、図８０および図８５からも分かるように、組立体ＷＫのリードフレームＬＦ１，ＬＦ２，ＬＦ３に設けられている位置決め用の開口部ＯＰ２に、金型ＭＤ２の上面に設けられている位置決め用のピン５２が挿入されるように、組立体ＷＫを金型ＭＤ２の上面上に配置することができる。
金型ＭＤ２の上面において、ステップＳ８のモールド工程で組立体ＷＫが配置されたときにリードフレームＬＦ１と平面的に重なる領域は支持面ＳＦ２ａとしておく。そして、リードフレームＬＦ１と平面的に重ならない領域に支持面ＳＦ２ｂ，ＳＦ２ｂが配置され、そのうちの支持面ＳＦ２ｃはリードフレームＬＦ１，ＬＦ２のいずれとも平面的に重ならない領域に配置されるように、リードフレームＬＦ１，ＬＦ２，ＬＦ３の平面形状と金型ＭＤ２の支持面ＳＦ２ａ，ＳＦ２ｂ，ＳＦ２ｃの平面配置を設計している。このため、ステップＳ８のモールド工程では、支持面ＳＦ２ｂ，ＳＦ２ｃが邪魔になることなく、リードフレームＬＦ１，ＬＦ２，ＬＦ３を有する組立体ＷＫを金型ＭＤ２上に配置することができる。
金型ＭＤ２上に配置された組立体ＷＫのリードフレームＬＦ１は、リードフレームＬＦ１の下面が支持面ＳＦ２ａに接するように支持面ＳＦ２ａ上に配置された状態となり、支持面ＳＦ２ａによってリードフレームＬＦ１が支持される。組立体ＷＫにおけるリードフレームＬＦ１の下面（特にドレイン端子ＴＤＨの下面）が金型ＭＤ２の支持面ＳＦ２ａに接するように配置されることで、リードフレームＬＦ１の下面の高さ位置が規定されて、金型ＭＤ２の支持面ＳＦ２ａと同じになる。
金型ＭＤ２上に組立体ＷＫを配置した後、金型ＭＤ１を金型ＭＤ２側に移動（下降）させて、組立体ＷＫを金型ＭＤ１，ＭＤ２で上下から挟んでクランプ（固定）する。
図８６〜図９０は、ステップＳ８のモールド工程において、組立体ＷＫをモールド用の金型ＭＤ１，ＭＤ２で挟んで固定（クランプ）した状態を示す要部断面図である。なお、図８６は、上記図７４および図８０のＤ１−Ｄ１線に対応する位置の断面（すなわち上記図７５および図８１に対応する断面）が示されている。また、図８７は、上記図７４および図８０のＤ２−Ｄ２線に対応する位置の断面（すなわち上記図７６および図８２に対応する断面）が示されている。また、図８８は、上記図７４および図８０のＤ３−Ｄ３線に対応する位置の断面（すなわち上記図７７および図８３に対応する断面）が示されている。また、図８９は、上記図７４および図８０のＤ４−Ｄ４線に対応する位置の断面（すなわち上記図７８および図８４に対応する断面）が示されている。また、図９０は、上記図７４および図８０のＤ５−Ｄ５線に対応する位置の断面（すなわち上記図７９および図８５に対応する断面）が示されている。
金型ＭＤ１，ＭＤ２をクランプすると、組立体ＷＫが金型ＭＤ１，ＭＤ２に固定され、リードフレームＬＦ１，ＬＦ２，ＬＦ３に挟まれていた半導体チップＣＰＨ，ＣＰＬが、金型ＭＤ１（の下面）と金型ＭＤ２（の上面）とにより形成されるキャビティＣＡＶ内に配置された状態となる。すなわち、半導体チップＣＰＨ，ＣＰＬが、金型ＭＤ１の下面と金型ＭＤ２の上面とにより形成されるキャビティＣＡＶ内に配置されるように、リードフレームＬＦ１，ＬＦ２，ＬＦ３を金型ＭＤ１，ＭＤ２で挟んでクランプ（固定）するのである。
図８６〜図９０に示されるように金型Ｍ１，ＭＤ２で組立体ＷＫを固定してクランプした後、図９１〜図９３に示されるように、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内に封止樹脂部ＭＲ形成用の材料である封止樹脂材料を注入（導入、充填）し、注入した封止樹脂材料を硬化して封止樹脂部ＭＲを形成する。
図９１〜図９３は、ステップＳ８のモールド工程において、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内に封止樹脂材料を注入して封止樹脂部ＭＲを形成した状態を示す要部断面図である。なお、図９１には、上記図８７と同じ断面領域（すなわちＤ２−Ｄ２線の断面）が示され、図９２には、上記図８９と同じ断面領域（すなわちＤ４−Ｄ４線の断面）が示され、図９３には、上記図９０と同じ断面領域（すなわちＤ５−Ｄ５線の断面）が示されている。
封止樹脂部ＭＲを形成するための封止樹脂材料は、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともでき、例えば、フィラーを含むエポキシ樹脂などを用いることができる。封止樹脂材料が熱硬化性樹脂材料からなる場合は、金型ＭＤ１，ＭＤ２によって形成されるキャビティＣＡＶ内への封止樹脂材料の注入後、金型ＭＤ１，ＭＤ２の温度を所定の温度に加熱することで、封止樹脂材料を加熱して硬化する（硬化した封止樹脂部ＭＲとする）ことができる。また、この封止樹脂材料の硬化時の温度が、上記半田ＳＬＤの融点未満となるように樹脂設計されていることが好ましい。これにより、封止樹脂材料の硬化中に半田ＳＬＤが溶融するのを防止できる。このようにして、封止樹脂部ＭＲが形成される。
次に、封止樹脂部ＭＲが形成された組立体ＷＫ（すなわち組立体ＷＫａ）を金型ＭＤ１，ＭＤ２から離型してから、封止樹脂部ＭＲのバリなどを除去する（図１８のステップＳ９）。これにより、上記図６９〜図７２に示されるような組立体（ワーク）ＷＫａが得られる。組立体ＷＫａは、組立体ＷＫに封止樹脂部ＭＲを形成したものである。
ステップＳ８のモールド工程では、リードフレームＬＦ１のドレイン端子ＴＤＨの下面が金型ＭＤ２の支持面ＳＦ１ａに接触した状態で封止樹脂部ＭＲが形成されるため、リードフレームＬＦ１のドレイン端子ＴＤＨの下面と金型ＭＤ２の上面との間に隙間がほとんど生じない。従って、ドレイン端子ＴＤＨの下面上には封止樹脂部ＭＲがほとんど形成されない。このため、組立体ＷＫａにおいて、リードフレームＬＦ１のドレイン端子ＴＤＨの下面（上記下面ＴＤＨａに対応）は、封止樹脂部ＭＲの裏面（上記主面ＭＲｂに対応）から露出した状態となる。また、ドレイン端子ＴＤＨの下面上に封止樹脂部ＭＲの樹脂バリが多少形成されたとしても、ステップＳ８のモールド工程後のバリ取り工程で除去することができる。
次に、必要に応じてめっき処理を行って、組立体ＷＫａにおいて、リードフレームＬＦ１，ＬＦ２，ＬＦ３の封止樹脂部ＭＲから露出する部分上にめっき層（図示せず）を形成する（図１８のステップＳ１０）。例えば鉛フリー半田のような半田めっき処理などを行うことができる。
次に、リードフレームＬＦ１，ＬＦ２，ＬＦ３を所定の位置で切断する（図１８のステップＳ１１）。すなわち、まず、リードフレームＬＦ２において上記タイバーＴＢ１を切断してゲート端子ＴＧＨとソース・ドレイン端子ＴＳＤとを分離し、また、リードフレームＬＦ３において上記タイバーＴＢ２を切断してゲート端子ＴＧＬとソース端子ＴＳＬとを分離する。それから、ドレイン端子ＴＤＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ、ソース端子ＴＳＬおよびゲート端子ＴＧＬをリードフレームＬＦ１，ＬＦ２，ＬＦ３（の上記フレーム枠ＬＦ１ａ，ＬＦ２ａ，ＬＦ３ａ）から分離する（切り離す）のである。
図９４は、ステップＳ１０（リードフレームＬＦ１，ＬＦ２，ＬＦ３の切断工程）を行った段階の要部平面図であり、上記図７１に対応する領域が示されている。図９４には、ドレイン端子ＴＤＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ、ソース端子ＴＳＬおよびゲート端子ＴＧＬをリードフレームＬＦ１，ＬＦ２，ＬＦ３から切り離した状態が示されている。ステップＳ１０でリードフレームＬＦ１，ＬＦ２，ＬＦ３を切断した段階では、ドレイン端子ＴＤＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ、ソース端子ＴＳＬおよびゲート端子ＴＧＬは、それぞれ平坦である。そして、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ、ソース端子ＴＳＬおよびゲート端子ＴＧＬの各アウタリード部は、封止樹脂部ＭＲの側面から側方に突出している。
次に、封止樹脂部ＭＲ（の側面）から外方（側方）に突出するソース・ドレイン端子ＴＳＤのアウタリード部、ゲート端子ＴＧＨのアウタリード部、ソース端子ＴＳＬのアウタリード部およびゲート端子ＴＧＬのアウタリード部を折り曲げ加工する（図１８のステップＳ１２）。これにより、上記図３〜図１６に示される本実施の形態の半導体装置ＳＭ１が製造される。
＜半導体装置の実装について＞
図９５および図９６は、本実施の形態の半導体装置ＳＭ１を実装基板（配線基板）ＰＣＢに実装した状態を示す要部断面図である。図９５は、上記図９に対応する断面が示され、図９６は、上記図１２に対応する断面が示されている。
図９５および図９６に示されるように、実装基板（配線基板）ＰＣＢ上に半導体装置ＳＭ１が実装される。実装基板ＰＣＢへの半導体装置ＳＭ１の実装工程は、例えば次のようにして行うことができる。すなわち、実装基板ＰＣＢの端子ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５上に半田ペースト（後で半田ＳＬＤ２となる）などを印刷法などで供給してから、実装基板ＰＣＢ上に半導体装置ＳＭ１を搭載する。この際、半導体装置ＳＭ１のドレイン端子ＴＤＨ（の下面ＴＤＨａ）が実装基板ＰＣＢの端子ＴＥ１に対向し、ゲート端子ＴＧＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部（の下面）が、実装基板ＰＣＢの端子ＴＥ２〜ＴＥ５にそれぞれ対向するように、半導体装置ＳＭ１を搭載する。その後、半田リフロー処理（熱処理）を行う。これにより、封止樹脂部ＭＲの主面ＭＲｂで露出するドレイン端子ＴＤＨ（の下面ＴＤＨａ）が、実装基板ＰＣＢの端子ＴＥ１と半田ＳＬＤ２を介して接合され、電気的に接続される。また、ゲート端子ＴＧＨのアウタリード部（の下面ＴＧＨｂ）が、実装基板ＰＣＢの端子ＴＥ２と半田ＳＬＤ２を介して接合され、電気的に接続される。また、ソース・ドレイン端子ＴＳＤのアウタリード部（の下面ＴＳＤｂ）が、実装基板ＰＣＢの端子ＴＥ３と半田ＳＬＤ２を介して接合され、電気的に接続される。また、ゲート端子ＴＧＬのアウタリード部（の下面ＴＧＬｂ）が、実装基板ＰＣＢの端子ＴＥ４と半田ＳＬＤ２を介して接合され、電気的に接続される。また、ソース端子ＴＳＬのアウタリード部（の下面ＴＳＬｂ）が、実装基板ＰＣＢの端子ＴＥ５と半田ＳＬＤ２を介して接合され、電気的に接続される。半導体装置ＳＭ１の裏面（すなわち封止樹脂部ＭＲの主面ＭＲｂ）側が実装基板ＰＣＢへの実装面となる。
＜モールド工程について＞
上記ステップＳ８のモールド工程（すなわち封止樹脂部ＭＲの形成工程）について、更に詳細に説明する。
本実施の形態の半導体装置ＳＭ１においては、上記ドレイン端子ＴＤＨの上記下面ＴＤＨａを封止樹脂部ＭＲから露出させている。これを実現可能とするために、ステップＳ８のモールド工程においては、図８６〜図９０に示されるように組立体ＷＫを金型ＭＤ１，ＭＤ２でクランプした際に、リードフレームＬＦ１のドレイン端子ＴＤＨの下面（半導体チップＣＰＨを搭載した側とは反対側の主面）が金型ＭＤ２の上面（のうちの支持面ＳＦ２ａ）に接触するようにし、この状態でキャビティＣＡＶ内に樹脂材料を導入して封止樹脂部ＭＲを形成している。
また、ステップＳ８のモールド工程においては、組立体ＷＫにおけるリードフレームＬＦ１は、封止樹脂部ＭＲの内部に位置すべきドレイン端子ＴＤＨがキャビティＣＡＶ内に（ドレイン端子ＴＤＨの下面が金型ＭＤ２の上面に接するように）配置され、封止樹脂部ＭＲの外部に位置すべき部分がキャビティＣＡＶ外に位置して金型ＭＤ１（の下面）と金型ＭＤ２（の支持面ＳＦ２ａ）とで挟まれるようにしている。また、組立体ＷＫ１におけるリードフレームＬＦ２のソース・ドレイン端子ＴＳＤとゲート端子ＴＧＨは、封止樹脂部ＭＲの内部に位置すべき部分（インナリード部）がキャビティＣＡＶ内に（金型ＭＤ１，ＭＤ２と接しないように）配置され、封止樹脂部ＭＲの外部に位置すべき部分（アウタリード部）が金型ＭＤ１（の下面）と金型ＭＤ２（の支持面ＳＦ２ｂ）とで挟まれるようにしている。また、組立体ＷＫにおけるリードフレームＬＦ３のソース端子ＴＳＬとゲート端子ＴＧＬは、封止樹脂部ＭＲの内部に位置すべき部分（半導体チップＣＰＬに対向する部分、インナリード部）がキャビティＣＡＶ内に（金型ＭＤ１，ＭＤ２と接しないように）配置され、封止樹脂部ＭＲの外部に位置すべき部分（アウタリード部）が金型ＭＤ１（の下面）と金型ＭＤ２（の支持面ＳＦ２ｃ）とで挟まれるようにしている。これにより、半導体チップＣＰＨ，ＣＰＬが封止樹脂部ＭＲで封止されるとともに、ドレイン端子ＴＤＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ，ＴＧＬおよびソース端子ＴＳＬの各一部が封止樹脂部ＭＲに封止され、他部が封止樹脂部ＭＲから露出される構造を得ることができる。
組立体ＷＫにおいて、ソース・ドレイン端子ＴＳＤのアウタリード部とゲート端子ＴＧＨのアウタリード部とゲート端子ＴＧＬのアウタリード部とソース端子ＴＳＬのアウタリード部とは、互いに平面的に重なっておらず、また、リードフレームＬＦ１とも平面的に重なっていない。このため、組立体ＷＫを金型ＭＤ１，ＭＤ２でクランプする際には、キャビティＣＡＶに隣接する位置において、ソース・ドレイン端子ＴＳＤのアウタリード部とゲート端子ＴＧＨのアウタリード部とを金型ＭＤ２の支持面ＳＦ２ｂ上に配置し、かつゲート端子ＴＧＬのアウタリード部とソース端子ＴＳＬのアウタリード部とを金型ＭＤ２の支持面ＳＦ２ｃ上に配置することができる。そして、それらアウタリード部を金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃとで上下に挟んでクランプすることができる。
ここで、組立体ＷＫは、複数（ここでは３つ）のリードフレームＬＦ１，ＬＦ２，ＬＦ３を有しており、リードフレームＬＦ１，ＬＦ２，ＬＦ３におけるドレイン端子ＴＤＨ、ソース・ドレイン端子ＴＳＤ、ゲート端子ＴＧＨ，ＴＧＬおよびソース端子ＴＳＬは、それぞれ平坦である。ステップＳ８のモールド工程では、これら複数（ここでは３つ）のリードフレームＬＦ１，ＬＦ２，ＬＦ３を金型ＭＤ１と金型ＭＤ２とで挟んでクランプ（固定）する必要があるが、各リードフレームＬＦ１，ＬＦ２，ＬＦ３の高さ位置は、互いに異なっている。
なお、組立体ＷＫにおける高さまたは高さ位置を言うときは、リードフレームＬＦ１のドレイン端子ＴＤＨの下面を基準とし、そこから略垂直な方向の高さまたは高さ位置を指すものとする。また、金型ＭＤ２における高さまたは高さ位置を言うときは、支持面ＳＦ２ａを基準とし、そこから略垂直な方向の高さまたは高さ位置を指すものとする。また、組立治具４１における高さまたは高さ位置を言うときは、支持面ＳＦ１ａを基準とし、そこから略垂直な方向の高さまたは高さ位置を指すものとする。
このため、金型ＭＤ１，ＭＤ２において、リードフレームＬＦ１（特にドレイン端子ＴＤＨ）を上下に挟む部分と、リードフレームＬＦ２（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）を上下に挟む部分と、リードフレームＬＦ３（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）を上下に挟む部分とで、高さ位置を変える必要がある。
そこで、下金型である金型ＭＤ２の上面において、組立体ＷＫが金型ＭＤ２上に配置されたときにリードフレームＬＦ１と平面的に重なる領域を予め平坦な支持面ＳＦ２ａとしておき、ステップＳ８のモールド工程では、金型ＭＤ２の支持面ＳＦ２ａ上にリードフレームＬＦ１が配置されるようにする。
金型ＭＤ１，ＭＤ２で組立体ＷＫをクランプした際には、リードフレームＬＦ１のドレイン端子ＴＤＨの下面全体が金型ＭＤ２の支持面ＳＦ２ａに接することが好ましいため、金型ＭＤ２の支持面ＳＦ２ａのうち、少なくとも、ドレイン端子ＴＤＨが配置される領域（すなわちドレイン端子ＴＤＨと平面的に重なる領域）は平坦である必要がある。このため、金型ＭＤ２の支持面ＳＦ２ａのうち、キャビティＣＡＶの底面を形成する部分は平坦とすることが好ましい。
一方、金型ＭＤ２の支持面ＳＦ２ａのうちのキャビティＣＡＶ外となる部分は、リードフレームＬＦ１の配置（平坦な配置）の邪魔にならなければ、全てが平坦でなくともよい。例えば、金型ＭＤ２の支持面ＳＦ２ａのうちのキャビティＣＡＶ外となる部分において、部分的に窪み（凹部）を設けることもでき、また、リードフレームＬＦ１と平面的に重ならない領域に上記ピン５２などを設けることもできる。このような場合であっても、金型ＭＤ１の支持面ＳＦ２ａにリードフレームＬＦ１の下面が接した状態となり、金型ＭＤ２の支持面ＳＦ２ａに、リードフレームＬＦ１が傾斜することなく配置され得る。
ステップＳ８のモールド工程では、リードフレームＬＦ１は、キャビティＣＡＶに隣接する領域において、金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ａとによって上下に挟まれてクランプ（固定）される。
一方、組立体ＷＫにおいて、リードフレームＬＦ２はリードフレームＬＦ１よりも高い位置にある。このため、下金型である金型ＭＤ２の上面において、リードフレームＬＦ２をクランプする領域（すなわち金型ＭＤ１，ＭＤ２でリードフレームＬＦ２を上下に挟む領域）、特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部が配置される領域を、上記支持面ＳＦ２ａよりも高い位置にある平坦な支持面ＳＦ２ｂと予めしておく。このため、ステップＳ８のモールド工程では、金型ＭＤ２の支持面ＳＦ２ｂにリードフレームＬＦ２の一部の下面が接するように、組立体ＷＫが金型ＭＤ２上に配置され、リードフレームＬＦ２は金型ＭＤ２の支持面ＳＦ２ｂによって支持（保持）されることになり、金型ＭＤ２における支持面ＳＦ２ｂと支持面ＳＦ２ａとの高さの差の分だけ、リードフレームＬＦ２の下面がリードフレームＬＦ１の下面よりも高くなる。金型ＭＤ２の支持面ＳＦ２ｂは、リードフレームＬＦ２をリードフレームＬＦ１よりも高くし、かつリードフレームＬＦ２（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）をクランプするために設けられている。このため、ステップＳ８のモールド工程において、リードフレームＬＦ２（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）は、キャビティＣＡＶに隣接する領域において、金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｂとによって上下に挟まれてクランプ（固定）される。従って、金型ＭＤ２の上面において、キャビティＣＡＶに隣接する位置に支持面ＳＦ２ｂが設けられている。
また、組立体ＷＫにおいて、リードフレームＬＦ３はリードフレームＬＦ２よりも更に高い位置にある。このため、下金型である金型ＭＤ２の上面において、リードフレームＬＦ３をクランプする領域（すなわち金型ＭＤ１，ＭＤ２でリードフレームＬＦ３を上下に挟む領域）、特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部が配置される領域を、上記支持面ＳＦ２ａ，ＳＦ２ｂよりも更に高い位置にある平坦な支持面ＳＦ２ｃと予めしておく。このため、ステップＳ８のモールド工程では、金型ＭＤ２の支持面ＳＦ２ｃにリードフレームＬＦ３の一部の下面が接するように、組立体ＷＫが金型ＭＤ２上に配置され、リードフレームＬＦ３は金型ＭＤ２の支持面ＳＦ２ｃによって支持（保持）されることになり、金型ＭＤ２における支持面ＳＦ２ｃと支持面ＳＦ２ｂとの高さの差の分だけ、リードフレームＬＦ３の下面がリードフレームＬＦ２の下面よりも高くなる。金型ＭＤ２の支持面ＳＦ２ｃは、リードフレームＬＦ３をリードフレームＬＦ１，ＬＦ２よりも高くし、かつリードフレームＬＦ３（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）をクランプするために設けられている。このため、ステップＳ８のモールド工程において、リードフレームＬＦ３（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）は、キャビティＣＡＶに隣接する領域において、金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｃとによって上下に挟まれてクランプ（固定）される。従って、金型ＭＤ２の上面において、キャビティＣＡＶに隣接する位置に支持面ＳＦ２ｃが設けられている。
このように、金型ＭＤ２の上面において、支持面ＳＦ２ａよりも支持面ＳＦ２ｂが高く、支持面ＳＦ２ｂよりも支持面ＳＦ２ｃが更に高くなっているが、これは、金型ＭＤ２の上面において、キャビティＣＡＶに隣接する位置に凸状の２段の段差部（高さが異なる段差部）５３，５４を設け、低い方（下段）の段差部５３の上面を支持面ＳＦ２ｂとし、高い方（上段）の段差部５４の上面を支持面ＳＦ２ｃとすることで実現できる。この場合、キャビティＣＡＶの側面の一部が、段差部５３，５４の側面（キャビティＣＡＶに隣接する側面）で構成される。これにより、キャビティＣＡＶに隣接する位置に支持面ＳＦ２ｂ，ＳＦ２ｃを配置することができる。そして、この支持面ＳＦ２ｂ上にリードフレームＬＦ２のソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部を配置し、かつ、この支持面ＳＦｃ上にリードフレームＬＦ３のゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部を配置することができ、これらアウタリード部を金型ＭＤ１，ＭＤ２でクランプすることができる。
上金型である金型ＭＤ１の下面は、下金型である金型ＭＤ２の上面に応じた形状となっている。すなわち、組立体ＷＫを金型ＭＤ１，ＭＤ２でクランプした際に、金型ＭＤ１の下面において、金型ＭＤ２の支持面ＳＦ２ｂに対向してリードフレームＬＦ２をクランプする部分は、金型ＭＤ２の支持面ＳＦ２ａに対向してリードフレームＬＦ１をクランプする部分よりも高い位置にある。また、金型ＭＤ１の下面において、金型ＭＤ２の支持面ＳＦ２ｃに対向してリードフレームＬＦ３をクランプする部分は、金型ＭＤ２の支持面ＳＦ２ｂに対向してリードフレームＬＦ２をクランプする部分よりも高い位置にある。
このように、金型ＭＤ１，ＭＤ２でリードフレームＬＦ１を上下に挟む部分（ＳＦ１ａ）を低くし、金型ＭＤ１，ＭＤ２でリードフレームＬＦ２を上下に挟む部分（ＳＦ１ｂ）をそれよりも高くし、金型ＭＤ１，ＭＤ２でリードフレームＬＦ３を上下に挟む部分（ＳＦ１ｃ）を更に高くすることで、リードフレームＬＦ１，ＬＦ２，ＬＦ３間に半導体チップＣＰＨ，ＣＰＬを挟んだ構造の組立体ＷＫに対して、封止樹脂部ＭＲを形成できる。
＜組立体ＷＫの作製工程について＞
次に、上記組立体ＷＫの作製工程について更に詳細に説明する。
上述のように、ステップＳ１〜Ｓ７までを行って組立体ＷＫを作製するが、この際に、上記組立治具４１を用いている。この組立治具４１は、ステップＳ７の半田リフロー処理を行って半田ＳＬＤで固定された組立体ＷＫが完成するまで、リードフレームＬＦ１，ＬＦ２，ＬＦ３を支持（保持）するとともに、リードフレームＬＦ１，ＬＦ２，ＬＦ３の相対的な位置関係を固定または位置決めする機能も有している。
すなわち、リードフレームＬＦ１，ＬＦ２，ＬＦ３の平面的な位置は、リードフレームＬＦ１，ＬＦ２，ＬＦ３の各開口部ＯＰ２と組立治具４１のピン４２によって規定される。一方、リードフレームＬＦ１，ＬＦ２，ＬＦ３の上下の位置（高さ位置）は、組立治具４１の支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃによって規定される。
すなわち、ステップＳ２でリードフレームＬＦ１を組立治具４１上に配置したときには、リードフレームＬＦ１は、支持面ＳＦ１ａ上に配置され、支持面ＳＦ１ｂ，ＳＦ１ｃとは平面的に重ならない。このため、リードフレームＬＦ１の下面（特にドレイン端子ＴＤＨの下面）が組立治具４１の支持面ＳＦ１ａに接して配置されることになり、リードフレームＬＦ１（特にドレイン端子ＴＤＨ）の下面の高さ位置が規定されて、組立治具４１の支持面ＳＦ１ａと同じ高さになる。
また、ステップＳ４でリードフレームＬＦ２を組立治具４１上に配置したときには、リードフレームＬＦ２の一部（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）が支持面ＳＦ１ｂ上に位置して支持面ＳＦ１ｂに接するため、この支持面ＳＦ１ｂによってリードフレームＬＦ２が支持される。このため、リードフレームＬＦ２（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）の下面の高さ位置が規定されて、組立治具４１の支持面ＳＦ１ｂと同じ高さになる。
また、ステップＳ６でリードフレームＬＦ３を組立治具４１上に配置したときには、リードフレームＬＦ３の一部（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）が支持面ＳＦ１ｃ上に位置して支持面ＳＦ１ｃに接するため、この支持面ＳＦ１ｃによってリードフレームＬＦ３が支持される。このため、リードフレームＬＦ３（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）の下面の高さ位置が規定されて、組立治具４１の支持面ＳＦ１ｃと同じ高さになる。
このようにリードフレームＬＦ１，ＬＦ２，ＬＦ３が組立治具４１上に配置されて平面的な位置と上下の高さ位置が規定された状態で、ステップＳ７の半田リフロー工程を行う。すなわち、ステップＳ７の半田リフロー工程は、リードフレームＬＦ１，ＬＦ２，ＬＦ３を組立治具４１に載せた状態のままで行う。このため、ステップＳ７の半田リフロー処理によって形成された組立体ＷＫにおいては、リードフレームＬＦ１，ＬＦ２，ＬＦ３が組立治具４１上に配置されて平面的な位置と上下の高さ位置が規定された状態のままで、半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが溶融・固化して、固化した状態の半田ＳＬＤが形成される。従って、リードフレームＬＦ１，ＬＦ２，ＬＦ３の相対位置は、ステップＳ７の半田リフロー処理の前、ステップＳ７の半田リフロー処理の熱処理中、およびステップＳ７の半田リフロー処理の後で維持される。
特に、ステップＳ７の半田リフロー工程において半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが溶融した段階でも、リードフレームＬＦ２の一部（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）の下面が支持面ＳＦ１ｂに接して支持され、リードフレームＬＦ３の一部（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）の下面が支持面ＳＦ１ｃに接して支持される。また、半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが溶融した段階でも、リードフレームＬＦ１（特にドレイン端子ＴＤＨ）の下面は、支持面ＳＦ１ａに接して支持されている。このため、半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが固化して半田ＳＬＤとなった段階では、リードフレームＬＦ２（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）の高さ位置は支持面ＳＦ１ｂと同じになり、リードフレームＬＦ３（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）の下面の高さ位置は支持面ＳＦ１ｃと同じになる。また、半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが固化して半田ＳＬＤとなった段階では、リードフレームＬＦ１（特にドレイン端子ＴＤＨ）の下面の高さ位置は、支持面ＳＦ１ａと同じになる。従って、組立体ＷＫにおけるリードフレームＬＦ１，ＬＦ２，ＬＦ３の上下の高さ位置は、組立治具４１の支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃの高さを維持したものとなる。
すなわち、組立体ＷＫにおけるリードフレームＬＦ１（特にドレイン端子ＴＤＨ）の下面からリードフレームＬＦ２（特にソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）の下面までの高さＨ５（図６８に図示してある）は、組立治具４１における支持面ＳＦ１ａから支持面ＳＦ１ｂまでの高さＨ１と同じになる（すなわちＨ５＝Ｈ１）。また、組立体ＷＫにおけるリードフレームＬＦ１（特にドレイン端子ＴＤＨ）の下面からリードフレームＬＦ３（特にゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）の下面までの高さＨ６（図６８に図示してある）は、組立治具４１における支持面ＳＦ１ａから支持面ＳＦ１ｃまでの高さＨ２と同じになる（すなわちＨ６＝Ｈ２）。
ここで、本実施の形態で解決し得る課題について説明する。図９７および図９８は、課題を説明するための説明図である。
図９７には、半導体チップＣＰＬおよびリードフレームＬＦ３を省略し、上記ステップＳ１〜Ｓ４を行ってから、上記ステップＳ５，Ｓ６を行うことなくステップＳ７の半田リフロー処理を行って組立体ＷＫ２を作製した場合の断面図が示されている。図９７に示される組立体ＷＫ２は、半導体チップＣＰＬとリードフレームＬＦ３とリードフレームＬＦ２の上面側の半田ＳＬＤとが無いこと以外は、上記組立体ＷＫと同様の構成を有している。なお、図９７は、模式的な断面図であり、理解を簡単にするために、各リードフレームＬＦ１，ＬＦ２を平板のように示しているが、実際には各リードフレームＬＦ１，ＬＦ２は上記図１９〜図２２のような構造を有している。また、図９７では、理解を簡単にするために、半導体チップＣＰＨについては裏面ドレイン電極ＢＥＨ、ソースパッド電極ＰＤＳＨおよびゲートパッド電極ＰＤＧＨについては図示を省略している。
組立体ＷＫ２をモールド用の下金型および上金型でクランプして封止樹脂部ＭＲを形成するためには、組立体ＷＫ２におけるリードフレームＬＦ１とリードフレームＬＦ２とを、異なる高さ位置でクランプする必要がある。下金型および上金型によるリードフレームＬＦ１とリードフレームＬＦ２とのクランプ位置（高さ位置）は、組立体ＷＫ２におけるリードフレームＬＦ１とリードフレームＬＦ２との間の間隔Ｔ３１の設計値を基準にして決められている。このため、組立体ＷＫ２を作製した段階で、組立体ＷＫ２におけるリードフレームＬＦ１とリードフレームＬＦ２との間の間隔Ｔ３１が設計値通りの寸法であれば、組立体ＷＫ２に対して封止樹脂部ＭＲを形成する際に問題は生じないが、この間隔Ｔ３１が設計値と異なる場合には、その組立体ＷＫ２をモールド用の下金型および上金型でクランプした際に、次のような問題が生じる可能性がある。
すなわち、組立体ＷＫ２におけるリードフレームＬＦ１とリードフレームＬＦ２との間の間隔Ｔ３１が設計値よりも小さすぎると、モールド用の下金型および上金型で組立体ＷＫ２をクランプした際に、矢印（方向）６１ａで示す方向の力、すなわち半導体チップＣＰＨからリードフレームＬＦ１，ＬＦ２を引き剥がす方向の力がリードフレームＬＦ１，ＬＦ２に働いてしまう。これは、リードフレームＬＦ１と半導体チップＣＰＨとの間の半田接続（半田ＳＬＤによる接続）と、リードフレームＬＦ２と半導体チップＣＰＨとの間の半田接続（半田ＳＬＤによる接続）とを弱める（劣化させる、剥離させる）ように作用するため、リードフレームＬＦ１，ＬＦ２と半導体チップＣＰＨとの間の半田接続の信頼性を低下させ、製造された半導体装置の信頼性を低下させる可能性がある。
一方、組立体ＷＫ２におけるリードフレームＬＦ１とリードフレームＬＦ２との間の間隔Ｔ３１が設計値よりも大きすぎると、モールド用の下金型および上金型で組立体ＷＫ２をクランプした際に、金型とリードフレームとの間に隙間が生じてしまい、金型のキャビティ内に樹脂材料を注入して封止樹脂部ＭＲを形成した際に、この隙間に樹脂が流れ込んで樹脂漏れが生じてしまう可能性がある。これは、半導体装置の製造歩留まりを低下させる。
図９８には、上記ステップＳ１〜Ｓ７を行って組立体ＷＫを作製した場合の断面図が示されている。なお、図９８は、模式的な断面図であり、理解を簡単にするために、各リードフレームＬＦ１，ＬＦ２，ＬＦ３を平板のように示しているが、実際には各リードフレームＬＦ１，ＬＦ２，ＬＦ３は上記図１９〜図２４のような構造を有している。また、図９８では、理解を簡単にするために、半導体チップＣＰＨ，ＣＰＬについては裏面ドレイン電極ＢＥＨ，ＢＥＬ、ソースパッド電極ＰＤＳＨ，ＰＤＳＬおよびゲートパッド電極ＰＤＧＨ，ＰＤＧＬについては図示を省略している。
半導体チップＣＰＨ，ＣＰＬをリードフレームＬＦ１，ＬＦ２，ＬＦ３で挟んだ構造の組立体ＷＫの場合も、上記組立体ＷＫ２で説明したのと同じ問題が生じ得る。
すなわち、組立体ＷＫをモールド用の下金型および上金型でクランプして封止樹脂部ＭＲを形成するためには、組立体ＷＫにおけるリードフレームＬＦ１とリードフレームＬＦ２とリードフレームＬＦ３とを、異なる高さ位置でクランプする必要がある。下金型および上金型によるリードフレームＬＦ１とリードフレームＬＦ２とリードフレームＬＦ３とのクランプ位置（高さ位置）は、組立体ＷＫにおけるリードフレームＬＦ１，ＬＦ２間の間隔Ｔ３１およびリードフレームＬＦ２，ＬＦ３間の間隔Ｔ３２の設計値を基準にして決められている。このため、組立体ＷＫを作製した段階で、組立体ＷＫにおけるリードフレームＬＦ１，ＬＦ２間の間隔Ｔ３１およびリードフレームＬＦ２，ＬＦ３間の間隔Ｔ３２が設計値通りの寸法であれば、組立体ＷＫに対して封止樹脂部ＭＲを形成する際に問題は生じないが、この間隔Ｔ３１，Ｔ３２が設計値と異なる場合には、その組立体ＷＫをモールド用の下金型および上金型でクランプした際に、次のような問題が生じる可能性がある。
すなわち、組立体ＷＫにおけるリードフレームＬＦ１，ＬＦ２間の間隔Ｔ３１やリードフレームＬＦ２，ＬＦ３間の間隔Ｔ３２が設計値よりも小さすぎると、モールド用の下金型および上金型で組立体ＷＫをクランプした際に、半導体チップＣＰＨや半導体チップＣＰＬからリードフレームＬＦ１，ＬＦ２，ＬＦ３を引き剥がす方向の力がリードフレームＬＦ１，ＬＦ２，ＬＦ３に働いてしまう。これは、リードフレームＬＦ１，ＬＦ２,ＬＦ３と半導体チップＣＰＨ，ＣＰＬとの間の半田接続（半田ＳＬＤによる接続）の信頼性を低下させ、製造された半導体装置の信頼性を低下させる可能性がある。
一方、組立体ＷＫにおけるリードフレームＬＦ１，ＬＦ２間の間隔Ｔ３１やリードフレームＬＦ２，ＬＦ３間の間隔Ｔ３２が設計値よりも大きすぎると、モールド用の下金型および上金型で組立体ＷＫをクランプした際に、金型とリードフレームとの間に隙間が生じてしまい、金型のキャビティ内に樹脂材料を注入して封止樹脂部ＭＲを形成した際に、この隙間に樹脂が流れ込んで樹脂漏れが生じてしまう可能性がある。これは、半導体装置の製造歩留まりを低下させる。
このため、半田接続の信頼性を向上して製造された半導体装置の信頼性を向上させ、かつモールド工程時の樹脂漏れを防止して半導体装置の製造歩留まりを向上させるためには、組立体ＷＫ，ＷＫ２におけるリードフレームＬＦ１，ＬＦ２間の間隔Ｔ３１やリードフレームＬＦ２，ＬＦ３間の間隔Ｔ３２を所定の値に制御して、モールド工程時に上記問題が生じないようにすることが重要である。
しかしながら、本実施の形態とは異なり、組立治具４１に支持面ＳＦ１ｂ，ＳＦ１ｃが設けられていない場合には、リードフレームＬＦ２，ＬＦ３は支持面ＳＦ１ｂ，ＳＦ１ｃで支持されないため、ステップＳ７の半田リフロー工程において半田ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄが溶融した段階で、リードフレームＬＦ２，ＬＦ３が自身の荷重によって沈み込み、その状態で半田が固化して半田ＳＬＤが形成されることになる。この場合、リードフレームＬＦ２，ＬＦ３の沈み込み量は、組立体ＷＫ（ＷＫ２）毎に変動するため、半導体チップＣＰＨ，ＣＰＬ（の各電極）とリードフレームＬＦ１，ＬＦ２，ＬＦ３（の各端子）とを接合する各半田ＳＬＤの厚みが組立体組立体ＷＫ（ＷＫ２）ごとに変動して（ばらついて）しまう。これは、組立体ＷＫ（ＷＫ２）におけるリードフレームＬＦ１，ＬＦ２間の間隔Ｔ３１やリードフレームＬＦ２，ＬＦ３間の間隔Ｔ３２の変動（ばらつき）を招いてしまう。
そこで、本実施の形態では、組立治具４１に支持面ＳＦ１ａだけでなく支持面ＳＦ１ｂ，ＳＦ１ｃも設け、組立治具４１における支持面ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃのレイアウト（配置位置）と高さを工夫し、この組立治具４１上にリードフレームＬＦ１，ＬＦ２，ＬＦ３が配置された状態で、ステップＳ７の半田リフロー処理を行っている。
すなわち、本実施の形態では、主要な特徴の一つとして、組立治具４１における支持面ＳＦ１ａを基準とした支持面ＳＦ１ｂの高さＨ１（上記図２９および図３０に図示している）を、金型ＭＤ２における支持面ＳＦ２ａを基準とした支持面ＳＦ２ｂの高さＨ３（上記図７７および図７８に図示している）と同じにしてある（すなわちＨ１＝Ｈ３）。また、組立治具４１における支持面ＳＦ１ａを基準とした支持面ＳＦ１ｃの高さＨ２（上記図２７、図２９および図３１に図示している）を、金型ＭＤ２における支持面ＳＦ２ａを基準とした支持面ＳＦ２ｃの高さＨ４（上記図７５、図７７および図７９に図示している）と同じにしてある（すなわちＨ２＝Ｈ４）。
本実施の形態では、リードフレームＬＦ１を組立治具４１における支持面ＳＦ１ａに配置し、リードフレームＬＦ２を組立治具４１における支持面ＳＦ１ｂで支持し、かつリードフレームＬＦ３を組立治具４１における支持面ＳＦ１ｃで支持した状態で、ステップＳ７の半田リフロー処理を行う。このため、作製された組立体ＷＫにおいては、リードフレームＬＦ１の下面からリードフレームＬＦ２の下面までの高さＨ５（高さＨ５は上記図６８、図９７および図９８に図示してある）を、組立治具４１における支持面ＳＦ１ａから支持面ＳＦ１ｂまでの高さＨ１（高さＨ１は図２７、図２９および図３０に図示してある）と同じにすることができる。また、組立体ＷＫにおいて、リードフレームＬＦ１の下面からリードフレームＬＦ３の下面までの高さＨ６（高さＨ６は上記図６８、図９７および図９８に図示してある）を、組立治具４１における支持面ＳＦ１ａから支持面ＳＦ１ｃまでの高さＨ２（高さＨ２は図２７、図２９および図３１に図示してある）と同じにすることができる。そして、上述のように、組立治具４１の支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２を金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４とそれぞれ同じ（すなわちＨ１＝Ｈ３、Ｈ２＝Ｈ４）とすれば、金型ＭＤ２上に組立体ＷＫを配置したときに、組立体ＷＫのリードフレームＬＦ１，ＬＦ２，ＬＦ３の各下面の高さ位置を、金型ＭＤ２の支持面ＳＦ２ａ，ＳＦ２ｂ，ＳＦ２ｃの高さ位置とそれぞれ一致させることができる。このため、組立体ＷＫを金型ＭＤ１，ＭＤ２でクランプしても、上記図９７や図９８を参照して説明した問題が生じるのを抑制または防止することができる。すなわち、半導体チップＣＰＨや半導体チップＣＰＬからリードフレームＬＦ１，ＬＦ２，ＬＦ３を引き剥がす方向の力がリードフレームＬＦ１，ＬＦ２，ＬＦ３に作用するのを抑制または防止でき、また、金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃとリードフレームＬＦ２，ＬＦ３の下面との間に隙間が生じるのを抑制または防止できる。従って、半田ＳＬＤによる接続（半田接続）の信頼性を向上させて、製造された半導体装置ＳＭ１の信頼性を向上させることができ、また、ステップＳ８のモールド工程での樹脂漏れを防止して、半導体装置ＳＭ１の製造歩留まりを向上させることができる。
なお、本願において、組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２を金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４とそれぞれ同じ（すなわちＨ１＝Ｈ３、Ｈ２＝Ｈ４）にするが、ここで言う「同じ」とは、完全に一致することが最も望ましいのであるが、完全一致に限定されず、加工精度上生じざるを得ない程度の差異は許容されるものとする。なお、本願発明者が検討した結果、具体的には、組立治具４１における支持面ＳＦ１ｂの高さＨ１と金型ＭＤ２における支持面ＳＦ２ｂの高さＨ３との差（高さＨ１と高さＨ３との差の絶対値、｜Ｈ１−Ｈ３｜）は、５０μｍまでは許容できる（すなわち｜Ｈ１−Ｈ３｜≦５０μｍとすることが必須である）が、１０μｍ以下とすることが好ましい（すなわち、｜Ｈ１−Ｈ３｜≦１０μｍとすることが好ましい）。また、組立治具４１における支持面ＳＦ１ｃの高さＨ２と金型ＭＤ２における支持面ＳＦ２ｃの高さＨ４との差（高さＨ２と高さＨ４との差の絶対値、｜Ｈ２−Ｈ４｜）は、５０μｍまでは許容できる（すなわち｜Ｈ２−Ｈ４｜≦５０μｍとすることが必須である）が、１０μｍ以下とすることが好ましい（すなわち、｜Ｈ２−Ｈ４｜≦１０μｍとすることが好ましい）。これにより、支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２を支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４と同じ（Ｈ１＝Ｈ３、Ｈ２＝Ｈ４）にしたことによる上述の効果を享受できる。
更に、本実施の形態では、組立体４１における支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２を金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４とそれぞれ同じ（Ｈ１＝Ｈ３、Ｈ２＝Ｈ４）にするだけでなく、主要な特徴の他の一つとして、組立体４１における支持面ＳＦ１ｂ，ＳＦ１ｃのレイアウトと、金型ＭＤ２における支持面ＳＦ２ａ，ＳＦ２ｂ，ＳＦ２ｃのレイアウトとを工夫している。すなわち、組立治具４１における支持面ＳＦ１ｂの配置位置および形状を金型ＭＤ２における支持面ＳＦ２ｂの配置位置および形状と同じにし、組立治具４１における支持面ＳＦ１ｃの配置位置および形状を金型ＭＤ２における支持面ＳＦ２ｃの配置位置および形状と同じにしている。換言すれば、組立治具４１の上面が金型ＭＤ２の上面と基本的に同じ構造になるように、組立治具４１を設計しているのである。このようにする理由は、次の通りである。
組立体ＷＫを作製すると、リードフレームＬＦ２における組立治具４１の支持面ＳＦ１ｂ上に配置されて支持されていた部分の高さは、支持面ＳＦ１ｂの高さＨ１と同じになり、リードフレームＬＦ２における組立治具４１の支持面ＳＦ１ｃ上に配置されて支持されていた部分の高さは、支持面ＳＦ１ｃの高さＨ２と同じになる。しかしながら、リードフレームＬＦ２，ＬＦ３の傾斜、変形あるいは撓みなどにより、リードフレームＬＦ２，ＬＦ３において組立治具４１の支持面ＳＦ１ｂ，ＳＦ１ｃで支持されていなかった部分の高さは、支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２からずれる可能性がある。
支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２を支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４と同じにすることで、リードフレームＬＦ２，ＬＦ３における組立治具４１の支持面ＳＦ１ｂ，ＳＦ１ｃ上に配置されて支持されていた部分の高さは、金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４と一致させることができる。しかしながら、本実施の形態とは異なり、組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの位置が、金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの位置とずれていると、リードフレームＬＦ２，ＬＦ３における組立治具４１の支持面ＳＦ１ｂ，ＳＦ１ｃ上に配置されて支持されていた部分と、金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃとで挟まれてクランプされる部分とが異なることになる。この場合、リードフレームＬＦ２，ＬＦ３における金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃとで挟まれてクランプされる部分の高さは、上述のリードフレームＬＦ１，ＬＦ２，ＬＦ３の傾斜、変形あるいは撓みなどに起因して、金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４とずれてしまう可能性があり、上記図９７や図９８を参照して説明した問題が発生してしまう可能性がある。
それに対して、本実施の形態では、組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの配置位置および形状を金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの配置位置および形状とそれぞれ同じにしている。このため、リードフレームＬＦ２，ＬＦ３における組立治具４１の支持面ＳＦ１ｂ，ＳＦ１ｃ上に配置されて支持されていた部分と、金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃとで挟まれてクランプされる部分とを同じ（同じ位置）にすることができる。従って、リードフレームＬＦ２，ＬＦ３における金型ＭＤ１の下面と金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃとで挟まれてクランプされる部分の高さを、金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４と一致させることができる。これにより、上記図９７や図９８を参照して説明した問題を、的確に防止することができるようになり、半田ＳＬＤによる接続（半田接続）の信頼性を更に向上させて、製造された半導体装置ＳＭ１の信頼性をより的確に向上させることができ、また、ステップＳ８のモールド工程での樹脂漏れを更に的確に防止して、半導体装置ＳＭ１の製造歩留まりをより的確に向上させることができる。
また、組立治具４１の上面が金型ＭＤ２の上面と基本的に同じ構造になるように、組立治具４１を設計し、組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの配置位置および形状と金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの配置位置および形状とを同じにすることが最も好ましい。しかしながら、組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの配置位置および形状と金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの配置位置および形状とが全く同じでなくとも、以下の条件を満たすように支持面ＳＦ１ｂ，ＳＦ１ｃの配置位置および形状を設計すれば、本実施の形態の効果を得ることが可能である。
すなわち、金型ＭＤ２においては、リードフレームＬＦ１のドレイン端子ＴＤＨを配置する領域が支持面ＳＦ１ａとなるため、キャビティＣＡＶの底面は支持面ＳＦ２ａによって形成される。そして、キャビティＣＡＶに隣接する位置に支持面ＳＦ２ｂが配置される。これは、このキャビティＣＡＶに隣接する支持面ＳＦ２ｂ上にリードフレームＬＦ２の一部、より特定的にはソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部を配置して、これを金型ＭＤ２の支持面ＳＦ２ｂと金型ＭＤ１とで挟んだ状態で、金型ＭＤ１，ＭＤ２によって形成されるキャビティＣＡＶ内に樹脂材料を注入して封止樹脂部ＭＲを形成する必要があるためである。また、キャビティＣＡＶに隣接する位置に支持面ＳＦ２ｃも配置される。これは、このキャビティＣＡＶに隣接する支持面ＳＦ２ｃ上にリードフレームＬＦ３の一部、より特定的にはゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部を配置して、これを金型ＭＤ２の支持面ＳＦ２ｃと金型ＭＤ１とで挟んだ状態で、金型ＭＤ１，ＭＤ２によって形成されるキャビティＣＡＶ内に樹脂材料を注入して封止樹脂部ＭＲを形成する必要があるためである。
一方、組立治具４１においては、第１フレームのドレイン端子ＴＤＨを配置する領域を支持面ＳＦ１ａとする。そして、リードフレームＬＦ２におけるステップＳ８で金型Ｍ２の支持面ＳＦ２ｂと金型ＭＤ１とで挟まれる部分（より特定的にはソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）が、ステップＳ４〜Ｓ７で組立治具４１の支持面ＳＦ１ｂ上に配置されるように、組立治具４１における支持面ＳＦ１ｂの配置位置および形状（レイアウト）を設計する。すなわち、リードフレームＬＦ２におけるステップＳ８で金型Ｍ２の支持面ＳＦ２ｂと金型ＭＤ１とで挟まれる部分（より特定的にはソース・ドレイン端子ＴＳＤおよびゲート端子ＴＧＨの各アウタリード部）が、ステップＳ４〜Ｓ７で組立治具４１の支持面ＳＦ１ｂ上に配置されるのであれば、組立治具４１の支持面ＳＦ１ｂのレイアウトを金型ＭＤ２における支持面ＳＦ２ｂのレイアウトと異ならせることが許容される。また、リードフレームＬＦ３におけるステップＳ８で金型Ｍ２の支持面ＳＦ２ｃと金型ＭＤ１とで挟まれる部分（より特定的にはゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）が、ステップＳ４〜Ｓ７で組立治具４１の支持面ＳＦ１ｃ上に配置されるように、組立治具４１における支持面ＳＦ１ｃの配置位置および形状（レイアウト）を設計する。すなわち、リードフレームＬＦ３におけるステップＳ８で金型Ｍ２の支持面ＳＦ２ｃと金型ＭＤ１とで挟まれる部分（より特定的にはゲート端子ＴＧＬおよびソース端子ＴＳＬの各アウタリード部）が、ステップＳ４〜Ｓ７で組立治具４１の支持面ＳＦ１ｃ上に配置されるのであれば、組立治具４１の支持面ＳＦ１ｃのレイアウトを金型ＭＤ２における支持面ＳＦ２ｃのレイアウトと異ならせることが許容される。そして、組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２を金型ＭＤ２における支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４とそれぞれ同じ（すなわちＨ１＝Ｈ３、Ｈ２＝Ｈ４）にすることが必要であるが、完全一致に限定されず、上述した程度異なる（すなわちＨ１とＨ３との差およびＨ２とＨ４との差をそれぞれ５０μｍ以下とすることが必須であり、１０μｍ以下とすればより好ましい）ことは許容される。
このような場合であっても、ステップＳ１〜Ｓ７によって作製された組立体ＷＫにおいて、ステップＳ８でキャビティＣＡＶに隣接する位置の金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃと金型ＭＤ１とで挟まれてクランプされる部分（各端子のアウタリード部）の高さを、金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃの高さＨ３，Ｈ４とほぼ一致させることができる。これにより、上記図９７や図９８を参照して説明した問題を防止することができるようになり、半田ＳＬＤによる接続（半田接続）の信頼性を向上させて、製造された半導体装置ＳＭ１の信頼性を向上させることができ、また、ステップＳ８のモールド工程での樹脂漏れを防止して、半導体装置ＳＭ１の製造歩留まりを向上させることができる。
また、本実施の形態では、上述のように、組立治具４１の位置決め用のピン４２にリードフレームＬＦ１，ＬＦ２，ＬＦ３の開口部ＯＰ２が挿入されるように、組立治具４１上にリードフレームＬＦ１，ＬＦ２，ＬＦ３を配置している。各リードフレームＬＦ１，ＬＦ２，ＬＦ３において、この開口部ＯＰ２は、上記図１９、図２１および図２３に示されるように、各リードフレームＬＦ１,ＬＦ２,ＬＦ３の長手方向であるＹ方向の中央付近に配置することが好ましい。開口部ＯＰ２は、各リードフレームＬＦ１，ＬＦ２，ＬＦ３の平面的な位置を位置決めするために設けられているため、リードフレームＬＦ１,ＬＦ２,ＬＦ３の端部付近に配置した場合に比べて、長手方向であるＹ方向の中央付近に配置することで、各リードフレームＬＦ１，ＬＦ２，ＬＦ３の全体的な位置を精度良く位置決めできるようになる。また、上記図１９、図２１および図２３に示されるように、各リードフレームＬＦ１,ＬＦ２,ＬＦ３が複数の単位領域ＵＴ１が配列した多連のリードフレームである場合には、各リードフレームＬＦ１,ＬＦ２,ＬＦ３において、長手方向であるＹ方向の中央付近に位置する単位領域ＵＴ１ａに開口部ＯＰ２を設ければよく、それ以外の単位領域ＵＴ１には開口部ＯＰ２を設けなくとも良い。
また、リードフレームＬＦ１,ＬＦ２,ＬＦ３は、ステップＳ７の半田リフロー処理の加熱中に長手方向（Ｙ方向）に伸びる可能性がある。しかしながら、各リードフレームＬＦ１,ＬＦ２,ＬＦ３において、長手方向であるＹ方向の中央付近にのみ開口部ＯＰ２を設ければ、ステップＳ７の半田リフロー処理の加熱中にリードフレームＬＦ１,ＬＦ２,ＬＦ３が長手方向（Ｙ方向）に伸びたとしても、その伸びはピン４２によって制限されない。これにより、リードフレームＬＦ１，ＬＦ２，ＬＦ３が反るのを防止でき、リードフレームＬＦ１,ＬＦ２,ＬＦ３間の平行度を向上させることができる。
また、組立治具４１に設けるピン４２の数と、これが挿入される各リードフレームＬＦ１，ＬＦ２，ＬＦ３の開口部ＯＰ２の数とは同じである。そして、組立治具４１に設けるピン４２の数（すなわち各リードフレームＬＦ１，ＬＦ２，ＬＦ３に設ける開口部ＯＰ２の数）は、少なくとも一つ必要であるが、複数とすることもできる。複数とする場合にも、図１９、図２１および図２３に示されるように、各リードフレームＬＦ１，ＬＦ２，ＬＦ３において、長手方向であるＹ方向の中央付近に複数の開口部ＯＰ２を配置することが好ましく、それら複数の開口部ＯＰ２は、Ｙ方向に直交するＸ方向に沿って並べて配置（配列）させることが好ましい。
また、組立治具４１に設けるピン４２の数（すなわち各リードフレームＬＦ１，ＬＦ２，ＬＦ３に設ける開口部ＯＰ２の数）を組立治具４１上に配置するリードフレームＬＦ１，ＬＦ２，ＬＦ３の合計枚数と同じ数、すなわち３つとすることもできる。そして、組立治具４１の３つのピン４２（すなわち図２５および図２６に示されるピン４２ａ，４２ｂ，４２ｃ）のうち、ピン４２ａでリードフレームＬＦ１を位置決めし、ピン４２ｂでリードフレームＬＦ２を位置決めし、ピン４２ｃでリードフレームＬＦ３を位置決めすることができる。すなわち、リードフレームＬＦ１を位置決めするピン４２ａとリードフレームＬＦ２を位置決めするピン４２ｂとリードフレームＬＦ３を位置決めするピン４２ｃとを、互いに異なるピン４２とするのである。このようにするためには、次のようにすればよい。
すなわち、リードフレームＬＦ１において、組立治具４１のピン４２ａ，４２ｂ，４２ｃを挿入するための３つの開口部ＯＰ２（すなわち図１９および図２０に示される開口部ＯＰ２ａ，ＯＰ２ｂ，ＯＰ２ｃ）のうち、ピン４２ａが挿入される開口部ＯＰ２ａの寸法（直径）をピン４２ａの寸法（直径）にほぼ一致させておく。一方、リードフレームＬＦ１において、ピン４２ｂが挿入される開口部ＯＰ２ｂの寸法（直径）はピン４２ｂの寸法（直径）よりも若干大きくし、また、ピン４２ｃが挿入される開口部ＯＰ２ｃの寸法（直径）はピン４２ｃの寸法（直径）よりも若干大きくしておく。すなわち、リードフレームＬＦ１において、開口部ＯＰ２ｂとこれに挿入されるピン４２ｂとの間の寸法差（直径差）と、開口部ＯＰ２ｃとこれに挿入されるピン４２ｃとの間の寸法差（直径差）とを、開口部ＯＰ２ａとこれに挿入されるピン４２ａとの間の寸法差（直径差）よりも大きくしておくのである。これにより、組立治具４１のピン４２ａがリードフレームＬＦ１の開口部ＯＰ２ａに挿入されることで、リードフレームＬＦ１の位置を組立治具４１のピン４２ａで規定して位置決めすることができる。この際、組立治具４１のピン４２ｂ，４２ｃはリードフレームＬＦ１の開口部ＯＰ２ｂ，ＯＰ２ｃにそれぞれ挿入されるが、ピン４２ｂ，４２ｃとリードフレームＬＦ１の開口部ＯＰ２ｂ，ＯＰ２ｃとの間には余裕（隙間）があるため、リードフレームＬＦ１を実質的に位置決めするのは、組立治具４１のピン４２ａとリードフレームＬＦ１の開口部ＯＰ２ａとなる。
また、リードフレームＬＦ２において、組立治具４１のピン４２ａ，４２ｂ，４２ｃを挿入するための３つの開口部ＯＰ２（すなわち図２１および図２２に示される開口部ＯＰ２ａ，ＯＰ２ｂ，ＯＰ２ｃ）のうち、ピン４２ｂが挿入される開口部ＯＰ２ｂの寸法（直径）をピン４２ｂの寸法（直径）にほぼ一致させておく。一方、リードフレームＬＦ２において、ピン４２ａが挿入される開口部ＯＰ２ａの寸法（直径）はピン４２ａの寸法（直径）よりも若干大きくし、また、ピン４２ｃが挿入される開口部ＯＰ２ｃの寸法（直径）はピン４２ｃの寸法（直径）よりも若干大きくしておく。すなわち、リードフレームＬＦ２において、開口部ＯＰ２ａとこれに挿入されるピン４２ａとの間の寸法差（直径の差）と、開口部ＯＰ２ｃとこれに挿入されるピン４２ｃとの間の寸法差（直径差）とを、開口部ＯＰ２ｂとこれに挿入されるピン４２ｂとの間の寸法差（直径差）よりも大きくしておくのである。これにより、組立治具４１のピン４２ｂがリードフレームＬＦ２の開口部ＯＰ２ｂに挿入されることで、リードフレームＬＦ２の位置を組立治具４１のピン４２ｂで規定して位置決めすることができる。この際、組立治具４１のピン４２ａ，４２ｃはリードフレームＬＦ２の開口部ＯＰ２ａ，ＯＰ２ｃにそれぞれ挿入されるが、ピン４２ａ，４２ｃとリードフレームＬＦ２の開口部ＯＰ２ａ，ＯＰ２ｃとの間には余裕（隙間）があるため、リードフレームＬＦ２を実質的に位置決めするのは、組立治具４１のピン４２ｂとリードフレームＬＦ２の開口部ＯＰ２ｂとなる。
また、リードフレームＬＦ３において、組立治具４１のピン４２ａ，４２ｂ，４２ｃを挿入するための３つの開口部ＯＰ２（すなわち図２３および図２４に示される開口部ＯＰ２ａ，ＯＰ２ｂ，ＯＰ２ｃ）のうち、ピン４２ｃが挿入される開口部ＯＰ２ｃの寸法（直径）をピン４２ｃの寸法（直径）にほぼ一致させておく。一方、リードフレームＬＦ３において、ピン４２ａが挿入される開口部ＯＰ２ａの寸法（直径）はピン４２ａの寸法（直径）よりも若干大きくし、また、ピン４２ｂが挿入される開口部ＯＰ２ｂの寸法（直径）はピン４２ｂの寸法（直径）よりも若干大きくしておく。すなわち、リードフレームＬＦ３において、開口部ＯＰ２ａとこれに挿入されるピン４２ａとの間の寸法差（直径の差）と、開口部ＯＰ２ｂとこれに挿入されるピン４２ｂとの間の寸法差（直径差）とを、開口部ＯＰ２ｃとこれに挿入されるピン４２ｃとの間の寸法差（直径差）よりも大きくしておくのである。これにより、組立治具４１のピン４２ｃがリードフレームＬＦ３の開口部ＯＰ２ｃに挿入されることで、リードフレームＬＦ３の位置を組立治具４１のピン４２ｃで規定して位置決めすることができる。この際、組立治具４１のピン４２ａ，４２ｂはリードフレームＬＦ３の開口部ＯＰ２ａ，ＯＰ２ｂにそれぞれ挿入されるが、ピン４２ａ，４２ｂとリードフレームＬＦ３の開口部ＯＰ２ａ，ＯＰ２ｂとの間には余裕（隙間）があるため、リードフレームＬＦ３を実質的に位置決めするのは、組立治具４１のピン４２ｃとリードフレームＬＦ２の開口部ＯＰ２ｃとなる。
リードフレームＬＦ１，ＬＦ２，ＬＦ３の開口部ＯＰ２の加工精度は、リードフレームＬＦ１，ＬＦ２，ＬＦ３の各厚みなどによってリードフレームＬＦ１，ＬＦ２，ＬＦ３ごとに異なり得る。このため、リードフレームＬＦ１の位置決め用のピン４２ａおよび開口部ＰＯ２ａとリードフレームＬＦ２の位置決め用のピン４２ｂおよび開口部ＯＰ２ｂとリードフレームＬＦ３の位置決め用のピン４２ｃおよび開口部ＯＰ２ｃとを互いに異ならせて対応させることで、各リードフレームＬＦ１，ＬＦ２，ＬＦ３の加工精度に応じて、位置決め用の開口部ＯＰ２ａ，ＯＰ２ｂ，ＯＰ２ｃとピン４２ａ，４２ｂ，４２ｃを形成することができる。これにより、組立治具４１上に配置したリードフレームＬＦ１，ＬＦ２，ＬＦ３全体の位置決め精度を向上させることができる。
なお、上述のように、これら開口部ＯＰ２ａ，ＯＰ２ｂ，ＯＰ２ｃは、各リードフレームＬＦ１，ＬＦ２，ＬＦ３の長手方向（Ｙ方向）の中央付近において、長手方向（Ｙ方向）に交差（直行）するＸ方向に沿って並べて配置（配列）させることが好ましい。
＜変形例について＞
図９９は、組立治具４１の変形例を示す平面図（要部平面図）であり、上記図２６に対応するものである。図１００は、図９９の組立治具４１上にリードフレームＬＦ１，ＬＦ２，ＬＦ３が配置された状態（上記ステップＳ６まで行った状態）を示す平面図（要部平面図）であり、上記図５７に対応するものである。図１０１は、図１００のＣ９−Ｃ９線の断面図であり、図１０２は、図１００のＣ２−Ｃ２線の断面図（すなわち上記図５９に対応する断面図）が示されている。なお、図９９および図１００は平面図であるが、図面を見やすくする（突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃのレイアウトを分かりやすくする）ために、突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃにハッチングを付してある。
図９９〜図１０２に示される組立治具４１は、組立治具４１の上面において、リードフレームＬＦ１をＸ方向に位置決めしてＸ方向に移動するのを制限するための突出部（第２突起部、突起部、凸部、爪部）７１ａ，７１ｂと、リードフレームＬＦ２，ＬＦ３をＸ方向に位置決めしてＸ方向に移動するのを制限するための突出部（第２突起部、突起部、凸部、爪部）７２ａ，７２ｂ，７２ｃとを有している。突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃは、組立治具４１の上面において、上方に向かって局所的に突出した部分、すなわち突起部である。このうち、突出部７１ａ，７１ｂは、組立治具４１の支持面ＳＦ１ａに配置され、突出部７２ａ，７２ｂ，７２ｃは組立治具４１の支持面ＳＦ１ｂ，１ｃに配置されるのが好ましい。突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃが設けられていること以外の図９９〜図１０２の組立治具４１（４１ａ）の構成は、上記図２５〜図３１に示される組立治具４１と同じである。以下では、突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃが設けられた、図９９〜図１０２に示される組立治具４１を、組立治具４１ａと称するものとする。
組立治具４１ａに設けられた突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃは、組立治具４１ａ上に配置されたリードフレームＬＦ１，ＬＦ２，ＬＦ３のＹ方向の両端部付近に位置し、リードフレームＬＦ１，ＬＦ２，ＬＦ３のＹ方向に交差する方向（より特定的にはＸ方向）の移動を規制（制限）するように機能する。
具体的に説明すると、図１００〜図１０２に示されるように、組立治具４１ａの突出部７１ａ，７１ｂは、支持面ＳＦ１ａにおいてリードフレームＬＦ１，ＬＦ２，ＬＦ３に平面的に重ならない位置に設けられ、かつＸ方向に沿って互いに離間して配置されており、組立治具４１ａの上面（より特定的には組立治具４１ａの支持面ＳＦ１ａ）から上方に向かって突出している。そして、図１００および図１０２に示されるように、リードフレームＬＦ１，ＬＦ２，ＬＦ３が組立治具４１ａ上に配置されると、Ｘ方向に離間して配置された突出部７１ａと突出部７１ｂとの間にリードフレームＬＦ１の少なくとも一部（図１００および図１０２の場合はドレイン端子ＴＤＨ）が挟まれた状態となり、リードフレームＬＦ１がＸ方向に移動するのを突出部７１ａ，７１ｂによって制限（規制）できるようになっている。しかしながら、Ｘ方向に離間して配置された突出部７１ａ，７１ｂの間にリードフレームＬＦ１の少なくとも一部を挟んだ構成であるため、リードフレームＬＦ１がＹ方向に移動するのは、突出部７１ａ，７１ｂによって制限（規制）されない。このため、突出部７１ａ，７１ｂにより、リードフレームＬＦ１はＸ方向に位置決めされるが、Ｙ方向には位置決めされずにフリーである。
また、図１００〜図１０２に示されるように、組立治具４１ａの突出部７２ａ，７２ｂ，７２ｃは、組立治具４１ａの上面においてリードフレームＬＦ１，ＬＦ２，ＬＦ３に平面的に重ならない位置に設けられ、かつＸ方向に沿って互いに離間して配置されており、組立治具４１ａの上面（より特定的には組立治具４１ａの支持面ＳＦ１ｂ，ＳＦ１ｃ）から上方に向かって突出している。そして、図１００および図１０１に示されるように、リードフレームＬＦ１，ＬＦ２，ＬＦ３が組立治具４１ａ上に配置されると、Ｘ方向に離間して配置された突出部７２ａと突出部７２ｂとの間にリードフレームＬＦ２の少なくとも一部が挟まれた状態となり、Ｘ方向に離間して配置された突出部７２ｂと突出部７２ｃとの間にリードフレームＬＦ３の少なくとも一部が挟まれた状態となる。これにより、リードフレームＬＦ２がＸ方向に移動するのを突出部７２ａ，７２ｂによって制限（規制）でき、リードフレームＬＦ３がＸ方向に移動するのを突出部７２ｂ，７２ｃによって制限（規制）できるようになっている。
しかしながら、Ｘ方向に離間して配置された突出部７２ａ，７２ｂの間にリードフレームＬＦ２の少なくとも一部を挟んだ構成であるため、リードフレームＬＦ２がＹ方向に移動するのは、突出部７２ａ，７２ｂによって制限（規制）されない。また、Ｘ方向に離間して配置された突出部７２ｂ，７２ｃの間にリードフレームＬＦ３の少なくとも一部を挟んだ構成であるため、リードフレームＬＦ３がＹ方向に移動するのは、突出部７２ｂ，７２ｃによって制限（規制）されない。このため、突出部７２ａ，７２ｂ，７２ｃにより、リードフレームＬＦ２，ＬＦ３はＸ方向に位置決めされるが、Ｙ方向には位置決めされずにフリーである。
このように、突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃは、リードフレームＬＦ２，ＬＦ３をＸ方向に位置決めするために設けられている。この突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃは、複数の単位領域ＵＴ１が配列した多連のリードフレームＬＦ１,ＬＦ２,ＬＦ３の全ての単位領域ＵＴ１に対して設ける必要は無い。しかしながら、単位領域ＵＴ１がＹ方向に複数配列した多連のリードフレームＬＦ１,ＬＦ２,ＬＦ３において、長手方向であるＹ方向の両端に位置する単位領域ＵＴ（図１９、図２１および図２３で符号ＵＴ１ｂが付されている単位領域ＵＴ１に対応）に対して突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃが設けられることが好ましい。すなわち、上記図２５に示される組立治具４１は、リードフレームＬＦ１，ＬＦ２，ＬＦ３の各単位領域ＵＴ１が配置される単位領域ＲＧ１がＹ方向に複数配列した構成を有しているが、このＹ方向の両端に位置する単位領域ＲＧ１（図２５で符号ＲＧ１ｂが付されている単位領域ＲＧ１に対応）を、図９９のような、突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃが設けられた構成とすればよいのである。
多連のリードフレームＬＦ１,ＬＦ２,ＬＦ３の長手方向（Ｙ方向）の両端の単位領域ＵＴに対して突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃが設けられ、この突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃによってリードフレームＬＦ１，ＬＦ２，ＬＦ３がＸ方向に位置決めされてＸ方向の移動を制限されることで、リードフレームＬＦ１,ＬＦ２,ＬＦ３が組立治具４２のピン４２を中心に回転してしまうのを防止できる。これにより、ステップＳ７の半田リフロー処理の加熱中などに組立治具４１とリードフレームＬＦ１とリードフレームＬＦ２とリードフレームＬＦ３との相対的な位置関係が変わるのを抑制または防止できる。
また、多連のリードフレームＬＦ１,ＬＦ２,ＬＦ３は、銅または銅合金等の金属材料からなるので、ステップＳ７の半田リフロー処理の加熱中に長手方向（Ｙ方向）に伸びる可能性がある。しかしながら、突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃは、リードフレームＬＦ１，ＬＦ２，ＬＦ３をＸ方向に位置決めするが、Ｙ方向には位置決めせずにフリーにしているため、ステップＳ７の半田リフロー処理の加熱中にリードフレームＬＦ１,ＬＦ２,ＬＦ３が長手方向（Ｙ方向）に伸びたとしても、その伸びは突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃによって制限されない。すなわち、突出部７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃは、リードフレームＬＦ１，ＬＦ２，ＬＦ３の長手方向（Ｙ方向）の伸縮は規制（制限）しない。このため、リードフレームＬＦ１，ＬＦ２，ＬＦ３の反りの発生を防止でき、リードフレームＬＦ１,ＬＦ２,ＬＦ３間の平行度を向上させることができる。
また、上記ステップＳ６でリードフレームＬＦ３を組立治具４１上に配置した後、組立治具４１上に配置されたリードフレームＬＦ３を押えながら、ステップＳ７の半田リフロー処理（半田リフロー用の熱処理）を行うこともできる。図１０３は、リードフレームＬＦ３の押え方の一例を示す説明図（断面図）であり、上記図６３に対応する断面図が示されている。
図１０３に示されるように、上記ステップＳ６までを行って組立治具４１上にリードフレームＬＦ１，ＬＦ２，ＬＦ３を配置した後、押さえ部材８１でリードフレームＬＦ３を上から押えることができる。この際、後で封止樹脂部ＭＲが形成される領域上と、支持面ＳＦ１ｂ，ＳＦ１ｃ上とは、押さえ部材８１を配置せずに押さえ部材８１で押さえられないようにし、それ以外の領域（特にリードフレームＬＦ３において隣り合う単位領域ＵＴ１の境界部に位置するフレーム枠ＬＦ３ａの部分）上に押さえ部材８１を配置してリードフレームＬＦ３を押さえるようにする。後で封止樹脂部ＭＲが形成される領域上と支持面ＳＦ１ｂ，ＳＦ１ｃ上とにおいてリードフレームＬＦ１，ＬＦ２，ＬＦ３を押さえないようにするのは、製品部（後で半導体装置ＳＭ１となる領域）の変形を防止するためである。
押さえ部材８１などでリードフレームＬＦ３を押さえながら、ステップＳ７の半田リフロー処理を行うことで、ステップＳ７の半田リフロー処理中にリードフレームＬＦ２，ＬＦ３が浮いてしまうのを防止できるため、上記高さＨ５，Ｈ６が組立治具４１における支持面ＳＦ１ｂ，ＳＦ１ｃの高さＨ１，Ｈ２に一致した組立体ＷＫを、より的確に作製できるようになる。押さえ部材８１は、例えば組立治具４１と同材料のカーボン材やＳＵＳ材などで形成することができる。
図１０４〜図１０８は、ステップＳ８のモールド工程の変形例を示す説明図である。ここで、図１０４〜図１０８を参照して説明するステップＳ８のモールド工程の変形例を、以下ではステップＳ８ａのモールド工程と称するものとする。なお、図１０４および図１０５は、ステップＳ８ａのモールド工程で組立体ＷＫを金型ＭＤ２上に配置した状態の要部平面図に対応しており、図１０４には上記図８０に対応する領域（平面領域）が示され、図１０５には上記図６５にほぼ対応する領域（平面領域）が示されている。なお、図１０４および図１０５では、ソース・ドレイン端子ＴＳＤおよびソース端子ＴＳＬの各アウタリード部において、金型ＭＤ１の突起部９１が押し付けられて潰される位置（領域）を、符号９２で示してある。また、図１０６および図１０７は、図１０５のＥ１−Ｅ１線の位置での断面図にほぼ相当し、図１０８は、図１０５のＥ２−Ｅ２線の位置での断面図にほぼ相当する。なお、図１０６には、ステップＳ８ａのモールド工程において、金型ＭＤ２上に組立体ＷＫを配置した後で、かつ金型ＭＤ１，ＭＤ２をクランプする前の状態が示され、図１０７および図１０８には、ステップＳ８ａのモールド工程において、金型ＭＤ１を金型ＭＤ２側に下降させて組立体ＷＫを金型ＭＤ１，ＭＤ２で挟んでクランプした状態が示されている。
ステップＳ８ａのモールド工程を行うには、金型ＭＤ１における金型ＭＤ２の支持面Ｓ２ｂ，ＳＦ２ｃに対向する位置に突起部（第３突起部）９１を予め設けておく。そして、ステップＳ８ａのモールド工程で金型ＭＤ２の支持面ＳＦ２ｂ，ＳＦ２ｃと金型ＭＤ１（の下面）とでリードフレームＬＦ２，ＬＦ３のソース・ドレイン端子ＴＳＤおよびソース端子ＴＳＬの各アウタリード部を挟んでクランプした際に、金型ＭＤ１の突起部９１により、ソース・ドレイン端子ＴＳＤおよびソース端子ＴＳＬの各アウタリード部の一部を押しつぶす。
より具体的に説明すると、ステップＳ８ａのモールド工程では、組立体ＷＫを金型ＭＤ１，ＭＤ２でクランプした際に、支持面ＳＦ２ｂ上に配置されたリードフレームＬＦ２のソース・ドレイン端子ＴＳＤのアウタリード部の一部と、支持面ＳＦ２ｃ上に配置されたリードフレームＬＦ３のソース端子ＴＳＬのアウタリード部の一部とを、上金型である金型ＭＤ１の下面に設けた突起部９１で局所的に押しつぶすのである。金型ＭＤ１の突起部９１の高さは、リードフレームＬＦ２，ＬＦ３の厚みよりも小さい（低い）。
金型ＭＤ２の支持面ＳＦ２ｂ上に配置されたリードフレームＬＦ２のソース・ドレイン端子ＴＳＤのアウタリード部の上面において、金型ＭＤ１の突起部９１で押しつぶされる位置（領域）９２は、図１０４および図１０５に示されるように、Ｘ方向の端部近傍である。また、金型ＭＤ２の支持面ＳＦ２ｃ上に配置されたリードフレームＬＦ３のソース端子ＴＳＬのアウタリード部の上面において、金型ＭＤ１の突起部９１で押しつぶされる位置（領域）９２は、図１０４および図１０５に示されるように、Ｘ方向の端部近傍である。
但し、リードフレームＬＦ２のソース・ドレイン端子ＴＳＤのアウタリード部の上面において、ゲート端子ＴＧＨに隣接する側の端部（すなわちタイバーＴＢ１が形成されている側の端部）近傍は、金型ＭＤ１の突起部９１で押しつぶされないようにし、ゲート端子ＴＧＨに隣接しない側の端部（すなわちタイバーＴＢ１が形成されていない側の端部）近傍が、金型ＭＤ１の突起部９１で押しつぶされるようにすることが好ましい。同様に、リードフレームＬＦ３のソース端子ＴＳＬのアウタリード部の上面において、ゲート端子ＴＧＬに隣接する側の端部（すなわちタイバーＴＢ２が形成されている側の端部）近傍は、金型ＭＤ１の突起部９１で押しつぶされないようにし、ゲート端子ＴＧＬに隣接しない側の端部（すなわちタイバーＴＢ２が形成されていない側の端部）近傍が、金型ＭＤ１の突起部９１で押しつぶされるようにすることが好ましい。
リードフレームＬＦ２，ＬＦ３のソース・ドレイン端子ＴＳＤおよびソース端子ＴＳＬの各アウタリード部を、そのアウタリード部の上面の端部近傍において金型ＭＤ１の突起部９１で局所的に押しつぶすのは、そのアウタリード部を横方向（ここではＸ方向）に押し広げて、そのアウタリード部と金型ＭＤ１，ＭＤ２の側面（図１０６〜図１０８に示される側面９３がこれに対応）との間の横方向（Ｘ方向）の隙間を塞ぐためである。
金型ＭＤ１の突起部９１で潰される位置（領域）９２から離れた領域では、図１０８にも示されるように、ソース・ドレイン端子ＴＳＤおよびソース端子ＴＳＬの各アウタリード部と金型ＭＤ１，ＭＤ２の側面（１０６〜図１０８に示される側面９３など）との間に、若干の隙間９４が生じる。この隙間９４は、リードフレームＬＦ１，ＬＦ２，ＬＦ３の加工精度や組立体ＷＫの組立精度などを考慮して、マージンとして必要である。しかしながら、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内に樹脂材料を注入して封止樹脂部ＭＲを形成する際に、この隙間９４から樹脂漏れが生じる可能性がある。
しかしながら、ステップＳ８ａのモールド工程では、金型ＭＤ１の下面に突起部９１を設けて上記位置９２でソース・ドレイン端子ＴＳＤおよびソース端子ＴＳＬの各アウタリード部を押しつぶす。これにより、図１０７に示されるように、ソース端子ＴＳＬのアウタリード部が、その上面の端部近傍において、金型ＭＤ１の突起部９１で局所的に押しつぶされることで横方向（Ｘ方向）に広がり、ソース端子ＴＳＬのアウタリード部とＭＤ２の側面９３との間の横方向（Ｘ方向）の隙間（上記隙間９４に相当するもの）を塞ぐことができる。同様に、ソース・ドレイン端子ＴＳＤのアウタリード部が、その上面の端部近傍において、金型ＭＤ１の突起部９１で局所的に押しつぶされることで横方向（Ｘ方向）に広がり、ソース・ドレイン端子ＴＳＤのアウタリード部とＭＤ２（または金型ＭＤ１）の側面との間の横方向（Ｘ方向）の隙間（上記隙間９４に相当するもの）を塞ぐことができる。これにより、金型ＭＤ１，ＭＤ２のキャビティＣＡＶ内に樹脂材料を注入して封止樹脂部ＭＲを形成した際の樹脂漏れを抑制または防止することができる。
また、ゲート端子ＴＧＨ，ＴＧＬのアウタリード部については、両隣にソース・ドレイン端子ＴＳＤまたはソース端子ＴＳＬが配置されており、上記タイバーＴＢ１，ＴＢ２で樹脂漏れを防止できるため、金型ＭＤ１の突起部９１で押しつぶす必要はない。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
上記実施の形態では、３つのリードフレームＬＦ１，ＬＦ２，ＬＦ３で半導体チップＣＰＨ，ＣＰＬを挟んだ構造の半導体装置ＳＭ１を製造する場合について説明したが、２つのリードフレームＬＦ１，ＬＦ２で半導体チップＣＰＨを挟んだ構造の半導体装置を製造する場合にも適用することができる。この場合には、半導体チップＣＰＬおよびリードフレームＬＦ３を省略し、上記ステップＳ１〜Ｓ４を行ってから、上記ステップＳ５，Ｓ６を行うことなく、ステップＳ７〜Ｓ１２を行えばよい。この際に使用する上記組立治具４１および上記金型ＭＤ２では、上記支持面ＳＦ１ｃ，ＳＦ２ｃが不要となるため、上記支持面ＳＦ１ｃ，ＳＦ２ｃは支持面ＳＦ１ａ，ＳＦ２ａまたは支持面ＳＦ１ｂ，ＳＦ２ｂと同じ高さの面にすればよい。また、この場合に製造された半導体装置は、上記半導体装置ＳＭ１において、半導体チップＣＰＬ、ゲート端子ＴＧＬおよびソース端子ＴＳＬ（更に半導体チップＣＰＬとソース・ドレイン端子ＴＳＤとを接合する部分の半田ＳＬＤも）が省略された構造を有したものとなるが、これらが省略されたことに伴い、封止樹脂部ＭＲの厚みは薄くする。つまり、２つのリードフレームＬＦ１，ＬＦ２で半導体チップＣＰＨを挟んだ構造の半導体装置を製造する場合、本実施の形態で説明した主な特徴を適用することにより、上記図９７を参照して説明した課題を解決することができる。
さらに、２つのリードフレームＬＦ１，ＬＦ２で半導体チップＣＰＨを挟んだ構造の半導体装置を製造する場合よりも、本実施の形態のように３つのリードフレームＬＦ１，ＬＦ２，ＬＦ３で半導体チップＣＰＨ，ＣＰＬを挟んだ構造の半導体装置ＳＭ１を製造する場合の方が、積み重ねるリードフレームと半導体チップの数が多い分、リードフレーム間の間隔（上記間隔３１，３２に相当するもの）が変動しやすくなる。このため、３つのリードフレームＬＦ１，ＬＦ２，ＬＦ３で半導体チップＣＰＨ，ＣＰＬを挟んだ構造の半導体装置を製造する場合に本実施の形態で説明した主な特徴を適用する効果は、極めて大きい。このように、本実施の形態で説明した主な特徴は、積み重ねるリードフレームと半導体チップの数が多く、それらを積み重ねた時にリードフレーム間の間隔の誤差が大きくなる（蓄積される）ような構造において、大きな効果を奏するものである。
また、上記実施の形態では、主として本発明者によってなされた発明をその背景となった利用分野であるＤＣ−ＤＣコンバータに用いる半導体装置に適用した場合について説明したが、それに限定されるものではなく、複数のリードフレームの間に半導体チップを配置して製造される種々の半導体装置に適用することができる。
本発明は、半導体装置およびその製造技術に適用して有効である。
１ 非絶縁型ＤＣ−ＤＣコンバータ
２１ 半導体基板
２１ａ 基板本体
２１ｂ エピタキシャル層
２２ フィールド絶縁膜
２３ 半導体領域
２４ 半導体領域
２５ 溝
２６ ゲート絶縁膜
２７ ゲート電極
２７ａ ゲート引き出し用の配線部
２８ 絶縁膜
２９ａ，２９ｂ コンタクトホール
３０Ｇ ゲート配線
３０Ｓ ソース配線
３１ 半導体領域
３２ 保護膜
３３ 開口部
３４ 金属層
４１，４１ａ 組立治具
４２，４２ａ，４２ｂ，４２ｃ ピン
４３，４４ 段差部
５２ ピン
５３，５４ 段差部
６１ａ，６１ｂ 矢印
７１ａ，７１ｂ，７２ａ，７２ｂ，７２ｃ 突出部
８１ 押さえ部材
９１ 突起部
９２ 位置
９３ 側面
９４ 隙間
ＢＥＨ，ＢＥＬ 裏面ドレイン電極
ＣＡＶ キャビティ
Ｃｉｎ 入力コンデンサ
Ｃｏｕｔ 出力コンデンサ
ＣＰＨ，ＣＰＬ 半導体チップ
ＣＴＣ 制御回路
Ｄ ドレイン
Ｄｐ１，Ｄｐ２ 寄生ダイオード
ＤＲ１，ＤＲ２ ドライバ回路
ＥＴ１，ＥＴ２ 端子
ＧＮＤ 基準電位
Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｈ６ 高さ
Ｉ１，Ｉ２ 電流
Ｉｏｕｔ 出力電流
Ｌ コイル
ＬＦ１，ＬＦ２，ＬＦ３ リードフレーム
ＬＤ 負荷
ＭＤ１ 金型（上金型）
ＭＤ２ 金型（下金型）
ＭＲ 封止樹脂部
ＭＲａ，ＭＲｂ 主面
ＯＰ，ＯＰ１，ＯＰ２，ＯＰ２ａ，ＯＰ２ｂ，ＯＰ２ｃ 開口部
ＰＣＢ 実装基板
ＰＤＧＨ，ＰＤＧＬ ゲートパッド電極
ＰＤＳＨ，ＰＤＳＬ ソースパッド電極
ＰＷＬ１ ｐ型ウエル
ＱＨ１，ＱＬ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＲＧ１，ＲＧ１ａ，ＲＧ１ｂ 単位領域
Ｓ ソース
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 辺
ＳＦ１ａ，ＳＦ１ｂ，ＳＦ１ｃ，ＳＦ２ａ，ＳＦ２ｂ，ＳＦ２ｃ 支持面
ＳＬＤ，ＳＬＤａ，ＳＬＤｂ，ＳＬＤｃ，ＳＬＤｄ，ＳＬＤ２ 半田
ＳＭ１ 半導体装置
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５ 厚み
Ｔ１１，Ｔ１２，Ｔ１３，Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５ 厚み
Ｔ３１，Ｔ３２ 間隔
ＴＢ１，ＴＢ２ タイバー
ＴＥ１，ＴＥ２，ＴＥ３，ＴＥ４，ＴＥ５ 端子
ＴＤＨ ドレイン端子
ＴＧＨ ゲート端子
ＴＧＬ ゲート端子
ＴＳＤ ソース・ドレイン端子
ＴＳＬ ソース端子
ＵＴ１，ＵＴ１ａ，ＵＴ１ｂ 単位領域
ＶＩＮ 入力電源
ＶＤＩＮ
Ｖｏｕｔ 出力電圧
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６ 幅
ＷＫ，ＷＫａ 組立体

Claims (21)

  1. （ａ）チップ搭載部を有する第１フレームと、第１リード端子部を有する第２フレームと、第１主面および前記第１主面とは反対側の第２主面を有する第１半導体チップとを用意する工程、
    （ｂ）組立治具上に前記第１フレームを配置する工程、
    （ｃ）前記第１フレームの前記チップ搭載部上に第１半田を介して前記第１半導体チップを、前記第１半導体チップの前記第１主面が前記チップ搭載部と対向するように配置する工程、
    （ｄ）前記第１半導体チップの前記第２主面上に第２半田を介して前記第１リード端子部が配置されるように、前記組立治具上に前記第２フレームを配置する工程、
    （ｅ）前記（ａ）、（ｂ）、（ｃ）および（ｄ）工程の後、前記組立治具上に前記第１および第２フレームが配置された状態で半田リフロー用の熱処理を行って、前記第１半導体チップの前記第１主面と前記第１フレームの前記チップ搭載部とを前記第１半田を介して接合し、前記第１半導体チップの前記第２主面と前記第２フレームの前記第１リード端子部とを前記第２半田を介して接合する工程、
    （ｆ）前記（ｅ）工程の後、下金型および上金型を用いて、前記第１半導体チップ、前記第１フレームの前記チップ搭載部および前記第２フレームの前記第１リード端子部を封止する封止樹脂部を形成する工程、
    を有し、
    前記下金型は、前記第１フレームの前記チップ搭載部を配置するための第１面と、前記下金型および前記上金型によって形成されるキャビティに隣接する位置で前記第１面よりも突出して前記第２フレームの一部を配置するための第２面とを有しており、
    前記（ｆ）工程では、前記下金型の前記第１面上に前記第１フレームの前記チップ搭載部を配置し、前記下金型の前記第２面と前記上金型とで前記第２フレームの一部を挟んだ状態で、前記下金型および前記上金型によって形成される前記キャビティ内に前記封止樹脂部形成用の樹脂材料を注入することにより、前記封止樹脂部が形成され、
    前記組立治具は、前記第１フレームの前記チップ搭載部が配置される第１支持面と、前記第１支持面よりも突出しかつ前記組立治具上に配置された前記第２フレームを支持するための第２支持面とを有しており、
    前記下金型における前記第１面を基準にした前記第２面の高さと、前記組立治具における前記第１支持面を基準にした前記第２支持面の高さとが同じであり、
    前記第２フレームにおける前記（ｆ）工程で前記下金型の前記第２面と前記上金型とで挟まれる部分が、前記（ｄ）工程で前記組立治具の前記第２支持面上に配置されることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ａ）工程で用意された前記第１フレームおよび前記第２フレームは、それぞれ金属材料からなることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｆ）工程の後、
    （ｇ）前記第１および第２フレームから前記チップ搭載部および前記第１リード端子部を分離する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｇ）工程の後、
    （ｈ）前記封止樹脂部から外方に突出する前記第１リード端子部のアウタリード部を折り曲げ加工する工程、
    を更に有することを特徴とする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｈ）工程よりも前の段階では、前記チップ搭載部および前記第１リード端子部は平坦であることを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記（ｆ）工程では、前記第１フレームの前記チップ搭載部が前記下金型の前記第１面に接触した状態で前記封止樹脂部が形成され、
    前記チップ搭載部の下面は前記封止樹脂部から露出することを特徴とする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記第２フレームの前記第１リード端子部のアウタリード部が、前記（ｆ）工程で前記下金型の前記第２面と前記上金型とで挟まれ、かつ、前記（ｄ）工程で前記組立治具の前記第２支持面上に配置されることを特徴とする半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記第１および第２フレームのそれぞれは、前記半導体装置を製造するための単位領域が第１の方向に複数連結された多連のフレームであることを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１および第２フレームのそれぞれは、前記第１の方向の中央付近に位置決め用の孔が形成されており、
    前記組立治具には、前記第１および第２フレームの前記位置決め用の孔に対応する位置に、位置決め用の第１突起部が形成されており、
    前記（ｂ）工程では、前記第１フレームの前記位置決め用の孔に前記組立治具の前記第１突起部が挿入されるように、前記組立治具上に前記第１フレームが配置され、
    前記（ｄ）工程では、前記第２フレームの前記位置決め用の孔に前記組立治具の前記第１突起部が挿入されるように、前記組立治具上に前記第２フレームが配置されることを特徴とする半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記組立治具は、更に第２突起部を有しており、
    前記第２突起部は、前記組立治具上に配置された前記第１および第２フレームの前記第１の方向の両端部付近に位置し、前記第１および第２フレームの前記第１方向に交差する第２方向の移動を規制することを特徴とする半導体装置の製造方法。
  11. 請求項１０記載の半導体装置の製造方法において、
    前記第２突起部は、前記第１および第２フレームの前記第１方向の伸縮は規制しないことを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ａ）工程では、第２リード端子部を有する第３フレームと、第３主面および前記第３主面とは反対側の第４主面を有する第２半導体チップとを更に用意し、
    前記（ｄ）工程後で、前記（ｅ）工程前に、
    （ｄ１）前記第２フレームの前記第１リード端子部上に第３半田を介して前記第２半導体チップを、前記第２半導体チップの前記第３主面が前記第１リード端子部と対向するように配置する工程、
    （ｄ２）前記第２半導体チップの前記第４主面上に第４半田を介して前記第２リード端子部が配置されるように、前記組立治具上に前記第３フレームを配置する工程、
    を更に有し、
    前記（ｅ）工程では、前記組立治具上に前記第１、第２および第３フレームが配置された状態で前記半田リフロー用の熱処理を行うことで、前記第１半導体チップの前記第１主面と前記第１フレームの前記チップ搭載部とが前記第１半田を介して接合され、前記第１半導体チップの前記第２主面と前記第２フレームの前記第１リード端子部とが前記第２半田を介して接合され、前記第２半導体チップの前記第３主面と前記第２フレームの前記第１リード端子部とが前記第３半田を介して接合され、前記第２半導体チップの前記第４主面と前記第３フレームの前記第２リード端子部とが前記第４半田を介して接合され、
    前記下金型は、前記キャビティに隣接する位置に、前記第１および第２面よりも突出しかつ前記第３フレームの一部を配置するための第３面を更に有しており、
    前記（ｆ）工程では、前記下金型の前記第１面上に前記第１フレームの前記チップ搭載部を配置し、前記下金型の前記第２面と前記上金型とで前記第２フレームの一部を挟み、かつ前記下金型の前記第３面と前記上金型とで前記第３フレームの一部を挟んだ状態で、前記下金型および前記上金型によって形成される前記キャビティ内に前記封止樹脂部形成用の樹脂材料を注入することで、前記封止樹脂部が形成され、
    前記組立治具は、前記第１および第２支持面よりも突出しかつ前記組立治具上に配置された前記第３フレームを支持するための第３支持面を更に有しており、
    前記下金型における前記第１面を基準にした前記第３面の高さと、前記組立治具における前記第１支持面を基準にした前記第３支持面の高さとが同じであり、
    前記第３フレームにおける前記（ｆ）工程で前記下金型の前記第３面と前記上金型とで挟まれる部分が、前記（ｄ２）工程で前記組立治具の前記第３支持面上に配置されることを特徴とする半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｇ）工程では、前記第１、第２および第３フレームから前記チップ搭載部、前記第１リード端子部および前記第２リード端子部が分離され、
    前記（ｈ）工程では、前記封止樹脂部から外方に突出する前記第１リード端子部のアウタリード部および前記第２リード端子部のアウタリード部を折り曲げ加工することを特徴とする半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記（ｈ）工程よりも前の段階では、前記チップ搭載部、前記第１リード端子部および前記第２リード端子部は平坦であることを特徴とする半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    前記第３フレームの前記第２リード端子部のアウタリード部が、前記（ｆ）工程で前記下金型の前記第３面と前記上金型とで挟まれ、かつ、前記（ｄ）工程で前記組立治具の前記第３支持面上に配置されることを特徴とする半導体装置の製造方法。
  16. 請求項１５記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記第２フレームの前記第１リード端子部の互いに反対側の面に、前記第１半導体チップの前記第２主面と前記第２半導体チップの前記第３主面とがそれぞれ半田接続されることを特徴とする半導体装置の製造方法。
  17. 請求項１６記載の半導体装置の製造方法において、
    前記第１フレームは、前記第２フレームおよび前記第３フレームよりも厚いことを特徴とする半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記上金型における前記下金型の前記第２面および前記第３面に対向する位置に第３突起部が形成されており、
    前記（ｆ）工程で前記下金型の前記第２および第３面と前記上金型とで前記第１および第２リード端子部のアウタリード部を挟んだ際に、前記上金型の前記第３突起部により、前記第１および第２リード端子部のアウタリード部の一部を押しつぶすことを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記（ｅ）工程では、前記組立治具上に配置された前記第３フレームを押さえ部材で押さえながら、前記半田リフロー用の熱処理を行うことを特徴とする半導体装置の製造方法。
  20. （ａ）チップ搭載部を有する第１フレームと、第１リード端子部を有する第２フレームと、第１主面および前記第１主面とは反対側の第２主面を有する第１半導体チップと、第３主面および前記第３主面とは反対側の第４主面を有する第２半導体チップとを用意する工程、
    （ｂ）組立治具上に前記第１フレームを配置する工程、
    （ｃ）前記第１フレームの前記チップ搭載部上に第１半田を介して前記第１半導体チップを、前記第１半導体チップの前記第１主面が前記チップ搭載部と対向するように配置する工程、
    （ｄ）前記第１半導体チップの前記第２主面上に第２半田を介して前記第１リード端子部が配置されるように、前記組立治具上に前記第２フレームを配置する工程、
    （ｅ）前記第２フレームの前記第１リード端子部上に第３半田を介して前記第２半導体チップを、前記第２半導体チップの前記第３主面が前記第１リード端子部と対向するように配置する工程、
    （ｆ）前記第２半導体チップの前記第４主面上に第４半田を介して前記第２リード端子部が配置されるように、前記組立治具上に前記第３フレームを配置する工程、
    （ｇ）前記（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）および（ｆ）工程の後、前記組立治具上に前記第１、第２および第３フレームが配置された状態で半田リフロー用の熱処理を行って、前記第１半導体チップの前記第１主面と前記第１フレームの前記チップ搭載部とを前記第１半田を介して接合し、前記第１半導体チップの前記第２主面と前記第２フレームの前記第１リード端子部とを前記第２半田を介して接合し、前記第２半導体チップの前記第３主面と前記第２フレームの前記第１リード端子部とを前記第３半田を介して接合し、前記第２半導体チップの前記第４主面と前記第３フレームの前記第２リード端子部とを前記第４半田を介して接合する工程、
    （ｈ）前記（ｇ）工程の後、下金型および上金型を用いて、前記第１半導体チップ、前記第２半導体チップ、前記第１フレームの前記チップ搭載部、前記第２フレームの前記第１リード端子部および前記第３フレームの前記第２リード端子部を封止する封止樹脂部を形成する工程、
    を有し、
    前記下金型は、前記第１フレームの前記チップ搭載部を配置するための第１面と、前記下金型および前記上金型によって形成されるキャビティに隣接する位置で前記第１面よりも突出して前記第２フレームの一部を配置するための第２面と、前記キャビティに隣接する位置で前記第１および第２面よりも突出して前記第３フレームの一部を配置するための第３面とを有しており、
    前記（ｈ）工程では、前記下金型の前記第１面上に前記第１フレームの前記チップ搭載部を配置し、前記下金型の前記第２面と前記上金型とで前記第２フレームの一部を挟み、かつ前記下金型の前記第３面と前記上金型とで前記第３フレームの一部を挟んだ状態で、前記下金型および前記上金型によって形成される前記キャビティ内に前記封止樹脂部形成用の樹脂材料を注入することにより、前記封止樹脂部が形成され、
    前記組立治具は、前記第１フレームの前記チップ搭載部が配置される第１支持面と、前記第１支持面よりも突出しかつ前記組立治具上に配置された前記第２フレームを支持するための第２支持面と、前記第１および第２支持面よりも突出しかつ前記組立治具上に配置された前記第３フレームを支持するための第３支持面とを有しており、
    前記下金型における前記第１面を基準にした前記第２面の高さと、前記組立治具における前記第１支持面を基準にした前記第２支持面の高さとが同じであり、
    前記下金型における前記第１面を基準にした前記第３面の高さと、前記組立治具における前記第１支持面を基準にした前記第３支持面の高さとが同じであり、
    前記第２フレームにおける前記（ｈ）工程で前記下金型の前記第２面と前記上金型とで挟まれる部分が、前記（ｄ）工程で前記組立治具の前記第２支持面上に配置され、
    前記第３フレームにおける前記（ｈ）工程で前記下金型の前記第３面と前記上金型とで挟まれる部分が、前記（ｆ）工程で前記組立治具の前記第３支持面上に配置されることを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法において、
    前記第２フレームの前記第１リード端子部のアウタリード部が、前記（ｈ）工程で前記下金型の前記第２面と前記上金型とで挟まれ、かつ、前記（ｄ）工程で前記組立治具の前記第２支持面上に配置され、
    前記第３フレームの前記第２リード端子部のアウタリード部が、前記（ｈ）工程で前記下金型の前記第３面と前記上金型とで挟まれ、かつ、前記（ｆ）工程で前記組立治具の前記第３支持面上に配置されることを特徴とする半導体装置の製造方法。
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