JP6633861B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えば、インバータの構成要素となる半導体装置に適用して有効な技術に関する。
特開平９−１８６２８８号公報（特許文献１）には、第１半導体チップに形成されているパッドとリード（インナリード）とを第１ワイヤで電気的に接続し、かつ、このリードと第２半導体チップに形成されているパッドとを第２ワイヤで電気的に接続する半導体装置の構成が記載されている。
特開平９−１８６２８８号公報
例えば、複数の半導体チップのそれぞれに形成された半導体素子を単一の制御用半導体チップに形成された制御回路で制御する半導体装置において、複数の半導体チップのそれぞれと制御用半導体チップとをワイヤで直接接続する構成を採用すると、以下に示す改善の余地が存在することを本発明者は新たに見出した。すなわち、例えば、制御用半導体チップと接続される半導体チップの数が多くなると、必然的に、一部の半導体チップと制御用半導体チップとの間の距離が長くなる。このことは、一部の半導体チップと制御用半導体チップとを直接接続するワイヤの長さが長くなることを意味する。そして、ワイヤの長さが長くなると、例えば、封止体を形成する際のワイヤ流れによって、互いに隣り合うワイヤが接触しやすくなり、ショート不良を引き起こすことが懸念される。したがって、複数の半導体チップを単一の制御用半導体チップで制御する半導体装置においては、半導体装置の信頼性向上を図る観点から改善の余地が存在するのである。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置において、半導体チップの制御パッドと制御用半導体チップの電極パッドとは、中継リードを介して導電性部材により電気的に接続される。このとき、中継リードの封止体から露出した部分の構造は、外部端子として機能する複数のリードの封止体から露出したそれぞれの部分の構造とは異なる。
一実施の形態によれば、半導体装置の信頼性を向上することができる。
実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。 ＩＧＢＴが形成された半導体チップの外形形状を示す平面図である。 実施の形態におけるＩＧＢＴのデバイス構造を示す断面図である。 ダイオードが形成された半導体チップの外形形状を示す平面図である。 ダイオードのデバイス構造を示す断面図である。 ゲート制御回路の回路ブロック構成を示す図である。 関連技術において、ゲート制御回路を具現化した半導体チップの構成例を示す図である。 第１関連技術において、３相インバータ回路を実現する半導体装置を示す模式的な平面図である。 ３相インバータ回路を構成するゲート制御回路をまとめて形成した１つの半導体チップを模式的に示す平面図である。 第２関連技術において、３相インバータ回路を実現する半導体装置の実装構成例を模式的に示す平面図である。 実施の形態における半導体装置の実装構成を模式的に示す平面図である。 実施の形態における半導体装置の端子と回路要素（ゲート制御回路および３相インバータ回路を構成する６つのＩＧＢＴと６つのダイオード）の対応関係を示す図である。 変形例における半導体装置の模式的な構成を示す平面図である。 実施の形態における半導体装置の製造工程を示す平面図である。 図１４に続く半導体装置の製造工程を示す平面図である。 図１５に続く半導体装置の製造工程を示す平面図である。 図１６に続く半導体装置の製造工程を示す平面図である。 図１７に続く半導体装置の製造工程を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜３相インバータ回路の構成例＞
本実施の形態における半導体装置は、例えば、エアコンなどに使用される３相誘導モータの駆動回路に使用されるものである。具体的に、この駆動回路には、インバータ回路が含まれ、このインバータ回路は直流電力を交流電力に変換する機能を有する回路である。
図１は、本実施の形態におけるインバータ回路および３相誘導モータを含むモータ回路の構成を示す回路図である。図１において、モータ回路は、３相誘導モータＭＴおよびインバータ回路ＩＮＶを有している。３相誘導モータＭＴは、位相の異なる３相の電圧により駆動するように構成されている。具体的に、３相誘導モータＭＴでは、位相が１２０度ずれたＵ相、Ｖ相、Ｗ相と呼ばれる３相交流を利用して導体であるロータＲＴの回りに回転磁界を発生させる。この場合、ロータＲＴの回りを磁界が回転することになる。このことは、導体であるロータＲＴを横切る磁束が変化することを意味する。この結果、導体であるロータＲＴに電磁誘導が生じて、ロータＲＴに誘導電流が流れる。そして、回転磁界中で誘導電流が流れるということは、フレミングの左手の法則によって、ロータＲＴに力が加わることを意味し、この力によって、ロータＲＴが回転することになる。このように３相誘導モータＭＴでは、３相交流を利用することにより、ロータＲＴを回転させることができることがわかる。つまり、３相誘導モータＭＴでは、３相交流が必要となる。そこで、モータ回路では、直流から交流を作り出すインバータ回路ＩＮＶを利用することにより、３相誘導モータに３相交流を供給している。
以下に、このインバータ回路ＩＮＶの構成例について説明する。図１に示すように、例えば、本実施の形態におけるインバータ回路ＩＮＶには、３相に対応してＩＧＢＴＱ１とダイオードＦＷＤが設けられている。すなわち、本実施の形態におけるインバータ回路ＩＮＶでは、例えば、図１に示すようなＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成により、インバータ回路ＩＮＶの構成要素となるスイッチング素子を実現している。すなわち、図１において、第１レグＬＧ１の上アームおよび下アーム、第２レグＬＧ２の上アームおよび下アーム、第３レグＬＧ３の上アームおよび下アームのそれぞれは、ＩＧＢＴＱ１とダイオードＦＷＤを逆並列接続した構成要素から構成されることになる。
言い換えれば、本実施の形態におけるインバータ回路ＩＮＶでは、正電位端子ＰＴと３相誘導モータＭＴの各相（Ｕ相、Ｖ相、Ｗ相）との間にＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されており、かつ、３相誘導モータＭＴの各相と負電位端子ＮＴとの間にもＩＧＢＴＱ１とダイオードＦＷＤが逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴＱ１と２つのダイオードＦＷＤが設けられており、３相で６つのＩＧＢＴＱ１と６つのダイオードＦＷＤが設けられている。そして、個々のＩＧＢＴＱ１のゲート電極には、ゲート制御回路ＧＣＣが接続されており、このゲート制御回路ＧＣＣによって、ＩＧＢＴＱ１のスイッチング動作が制御されるようになっている。このように構成されたインバータ回路ＩＮＶにおいて、ゲート制御回路ＧＣＣでＩＧＢＴＱ１のスイッチング動作を制御することにより、直流電力を３相交流電力に変換して、この３相交流電力を３相誘導モータＭＴに供給するようになっている。
＜ダイオードの必要性＞
上述したように、本実施の形態におけるインバータ回路ＩＮＶには、スイッチング素子として、ＩＧＢＴＱ１が使用されているが、このＩＧＢＴＱ１と逆並列接続するようにダイオードＦＷＤが設けられている。単に、スイッチング素子によってスイッチ機能を実現する観点から、スイッチング素子としてのＩＧＢＴＱ１は必要であるが、ダイオードＦＷＤを設ける必要性はないものと考えられる。この点に関し、インバータ回路ＩＮＶに接続される負荷にインダクタンスが含まれている場合には、ダイオードＦＷＤを設ける必要があるのである。以下に、この理由について説明する。
ダイオードＦＷＤは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、オンしているスイッチとは逆方向に負荷電流が流れるモードがある。すなわち、負荷にインダクタンスが含まれている場合、負荷のインダクタンスからインバータ回路ＩＮＶへエネルギーが戻ることがある（電流が逆流することがある）。
このとき、ＩＧＢＴＱ１単体では、この還流電流を流し得る機能をもたないので、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する必要がある。すなわち、インバータ回路ＩＮＶにおいて、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴＱ１をターンオフしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。ところが、ＩＧＢＴＱ１単体では、インダクタンスに蓄えられたエネルギーを開放するための還流電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴＱ１と逆並列にダイオードＦＷＤを接続する。つまり、ダイオードＦＷＤは、インダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流すという機能を有している。以上のことから、インダクタンスを含む負荷に接続されるインバータ回路においては、スイッチング素子であるＩＧＢＴＱ１と逆並列にダイオードＦＷＤを設ける必要性があることがわかる。このダイオードＦＷＤは、フリーホイールダイオードと呼ばれる。
＜ＩＧＢＴの構造＞
本実施の形態におけるインバータ回路ＩＮＶを構成するＩＧＢＴＱ１とダイオードＦＷＤの構造について図面を参照しながら説明することにする。本実施の形態におけるインバータ回路ＩＮＶには、ＩＧＢＴＱ１が含まれ、かつ、ダイオードＦＷＤが含まれる。
図２は、ＩＧＢＴＱ１が形成された半導体チップＣＨＰ１の外形形状を示す平面図である。図２では、半導体チップＣＨＰ１の主面（表面）が示されている。図２に示すように、本実施の形態における半導体チップＣＨＰ１の平面形状は、例えば、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ１の表面には、エミッタ電極パッドＥＰとゲート電極パッドＧＰとが形成されている。一方、図２では、図示されないが、半導体チップＣＨＰ１の表面とは反対側の裏面には、コレクタ電極パッドが形成されている。
＜ＩＧＢＴのデバイス構造＞
続いて、ＩＧＢＴＱ１のデバイス構造について説明する。図３は、本実施の形態におけるＩＧＢＴＱ１のデバイス構造を示す断面図である。図３において、ＩＧＢＴＱ１は、半導体チップの裏面に形成されたコレクタ電極ＣＥを有し、このコレクタ電極ＣＥ上にｐ＋型半導体領域ＰＲ１が形成されている。ｐ＋型半導体領域ＰＲ１上にはｎ＋型半導体領域ＮＲ１が形成され、このｎ＋型半導体領域ＮＲ１上にｎ−型半導体領域ＮＲ２が形成されている。そして、ｎ−型半導体領域ＮＲ２上にはｐ型半導体領域ＰＲ２が形成され、このｐ型半導体領域ＰＲ２を貫通し、ｎ−型半導体領域ＮＲ２に達するトレンチＴＲが形成されている。さらに、トレンチＴＲに整合してエミッタ領域となるｎ＋型半導体領域ＥＲが形成されている。トレンチＴＲの内部には、例えば、酸化シリコン膜よりなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してゲート電極ＧＥが形成されている。このゲート電極ＧＥは、例えば、ポリシリコン膜から形成され、トレンチＴＲを埋め込むように形成されている。また、図３においては、トレンチゲート構造を示したが、それに限定されることはなく、例えば、図示していないが、シリコン基板上に形成されるプレーナゲート構造を用いたＩＧＢＴでもよい。
このように構成されたＩＧＢＴＱ１において、ゲート電極ＧＥは、図２に示すゲート電極パッドＧＰを介して、ゲート端子ＧＴと接続されている。同様に、エミッタ領域となるｎ＋型半導体領域ＥＲは、エミッタ電極ＥＥ（エミッタ電極パッドＥＰ）を介して、エミッタ端子ＥＴと電気的に接続されている。コレクタ領域となるｐ＋型半導体領域ＰＲ１は、半導体チップの裏面に形成されているコレクタ電極ＣＥと電気的に接続されている。
このように構成されているＩＧＢＴＱ１は、パワーＭＯＳＦＥＴの高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備えている。
なお、ｎ＋型半導体領域ＮＲ１は、バッファ層と呼ばれる。このｎ＋型半導体領域ＮＲ１は、ＩＧＢＴＱ１がターンオフしているときに、ｐ型半導体領域ＰＲ２からｎ−型半導体領域ＮＲ２内に成長する空乏層が、ｎ−型半導体領域ＮＲ２の下層に形成されているｐ＋型半導体領域ＰＲ１に接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へのホール注入量の制限などの目的のために、ｎ＋型半導体領域ＮＲ１が設けられている。
＜ＩＧＢＴの動作＞
次に、本実施の形態におけるＩＧＢＴＱ１の動作について説明する。まず、ＩＧＢＴＱ１がターンオンする動作について説明する。図３において、ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＯＳＦＥＴがターンオンする。この場合、コレクタ領域を構成するｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２の間が順バイアスされ、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２へ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ−型半導体領域ＮＲ２に集まる。これにより、ｎ−型半導体領域ＮＲ２の抵抗低下が起こり（伝導度変調）、ＩＧＢＴＱ１はオン状態となる。
オン電圧には、ｐ＋型半導体領域ＰＲ１とｎ−型半導体領域ＮＲ２との接合電圧が加わるが、ｎ−型半導体領域ＮＲ２の抵抗値が伝導度変調により１桁以上低下するため、オン抵抗の大半を占めるような高耐圧では、パワーＭＯＳＦＥＴよりもＩＧＢＴＱ１の方が低オン電圧となる。したがって、ＩＧＢＴＱ１は、高耐圧化に有効なデバイスであることがわかる。すなわち、パワーＭＯＳＦＥＴでは、高耐圧化を図るためにドリフト層となるエピタキシャル層の厚さを厚くする必要があるが、この場合、オン抵抗も上昇することになる。これに対し、ＩＧＢＴＱ１においては、高耐圧化を図るために、ｎ−型半導体領域ＮＲ２の厚さを厚くしても、ＩＧＢＴＱ１のオン動作時には伝導度変調が生じる。このため、パワーＭＯＳＦＥＴよりもオン抵抗を低くすることができるのである。つまり、ＩＧＢＴＱ１によれば、パワーＭＯＳＦＥＴと比較して、高耐圧化を図る場合であっても、低オン抵抗なデバイスを実現することができるのである。
続いて、ＩＧＢＴＱ１がターンオフする動作について説明する。ゲート電極ＧＥと、エミッタ領域となるｎ＋型半導体領域ＥＲの間の電圧を低下させると、トレンチゲート構造をしたＭＯＳＦＥＴがターンオフする。この場合、ｐ＋型半導体領域ＰＲ１からｎ−型半導体領域ＮＲ２への正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、エミッタ電極ＥＥ側へ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴＱ１はオフ状態となる。このようにしてＩＧＢＴＱ１をオン／オフ動作させることができる。
＜ダイオードの構造＞
次に、図４は、ダイオードＦＷＤが形成された半導体チップＣＨＰ２の外形形状を示す平面図である。図４では、半導体チップＣＨＰ２の主面（表面）が示されている。図４に示すように、本実施の形態における半導体チップＣＨＰ２の平面形状は、正方形形状をしている。そして、正方形形状をした半導体チップＣＨＰ２の表面には、アノード電極パッドＡＤＰが形成されている。一方、図示はしないが、半導体チップＣＨＰ２の表面とは反対側の裏面全体にわたって、カソード電極パッドが形成されている。
続いて、ダイオードＦＷＤのデバイス構造について説明する。図５は、ダイオードＦＷＤのデバイス構造を示す断面図である。図５において、半導体チップの裏面には、カソード電極ＣＤＥが形成されており、このカソード電極ＣＤＥ上にｎ＋型半導体領域ＮＲ３が形成されている。そして、ｎ＋型半導体領域ＮＲ３上にｎ−型半導体領域ＮＲ４が形成されており、ｎ−型半導体領域ＮＲ４上に、ｐ型半導体領域ＰＲ３が形成されている。ｐ型半導体領域ＰＲ３とｐ−型半導体領域ＰＲ４上には、アノード電極ＡＤＥ（アノード電極パッドＡＤＰ）が形成されている。アノード電極ＡＤＥは、例えば、アルミニウム−シリコンから構成されている。
＜ダイオードの動作＞
このように構成されたダイオードＦＷＤによれば、アノード電極ＡＤＥに正電圧を印加し、カソード電極ＣＤＥに負電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が順バイアスされ電流が流れる。一方、アノード電極ＡＤＥに負電圧を印加し、カソード電極ＣＤＥに正電圧を印加すると、ｎ−型半導体領域ＮＲ４とｐ型半導体領域ＰＲ３の間のｐｎ接合が逆バイアスされ電流が流れない。このようにして、整流機能を有するダイオードＦＷＤを動作させることができる。
＜ゲート制御回路の構成＞
続いて、図６は、ゲート制御回路ＧＣＣの回路ブロック構成を示す図である。図６では、３相誘導モータＭＴを駆動するインバータ回路ＩＮＶの３相のうちの１相を例に挙げて、この１相を制御するゲート制御回路ＧＣＣの構成について説明する。図６において、高圧電源（６００Ｖ）と電気的に接続される端子ＶＣＣと、グランドと電気的に接続される端子ＣＯＭとの間に、例えば、インバータ回路ＩＮＶの１相分を構成するハイサイドＩＧＢＴ（ＨＱ１）とローサイドＩＧＢＴ（ＬＱ１）とが直列接続されている。そして、ハイサイドＩＧＢＴ（ＨＱ１）とローサイドＩＧＢＴ（ＬＱ１）との間の中間ノードが端子Ｖｓを介して３相誘導モータＭＴと電気的に接続されている。
ここで、ゲート制御回路ＧＣＣは、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作とローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を制御するように構成されている。例えば、ゲート制御回路ＧＣＣは、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を制御することにより、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作を実現し、かつ、ローサイドＩＧＢＴ（ＬＱ１）のゲート電極に印加するゲート電圧を制御することにより、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を実現する。
具体的に、ゲート制御回路ＧＣＣは、低圧電源と電気的に接続される端子ＶＤＤおよびグランドと電気的に接続される端子Ｖｓｓと接続されている。そして、ゲート制御回路ＧＣＣは、インバータ回路ＩＮＶの端子ＨＩＮおよび端子ＬＩＮから入力される入力信号を処理する入力信号処理回路ＩＳＣと、レベルシフト回路ＬＳＣと、ローサイド駆動回路ＬＤＣと、ハイサイド駆動回路ＨＤＣとを有している。
そして、ローサイド駆動回路ＬＤＣは、入力信号処理回路ＩＳＣから出力される処理信号に基づいて、ローサイドＩＧＢＴ（ＬＱ１）のゲート電極に印加するゲート電圧を制御する。例えば、ローサイド駆動回路ＬＤＣは、端子ＶｓｓからＧＮＤ電位（グランド電位）を入力し、このＧＮＤ電位を基準に生成されたゲート電圧をローサイドＩＧＢＴ（ＬＱ１）のゲート電極に供給する。ここで、ゲート電極に供給されるゲート電圧が、ＧＮＤ電位に対してしきい値電圧以上の場合、ローサイドＩＧＢＴ（ＬＱ１）はオンする一方、ゲート電極に供給されるゲート電圧が、ＧＮＤ電位に対してしきい値電圧未満の場合、ローサイドＩＧＢＴ（ＬＱ１）はオフする。このようにして、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作がローサイド駆動回路ＬＤＣによって制御されることになる。
一方、ハイサイド駆動回路ＨＤＣは、入力信号処理回路ＩＳＣの処理信号をレベルシフト回路ＬＳＣに入力した後、このレベルシフト回路ＬＳＣからの出力信号に基づいて、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電極を制御する。例えば、ハイサイド駆動回路ＨＤＣは、端子Ｖｓから基準となる基準電位を入力する。すなわち、ハイサイド駆動回路ＨＤＣでも、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成する必要があるが、このゲート電圧を生成する際には、基準電位が必要となる。この点に関し、例えば、ローサイド駆動回路ＬＤＣで使用している端子Ｖｓｓから入力されるＧＮＤ電位を、ハイサイド駆動回路ＨＤＣで使用することが考えられるが、ハイサイド駆動回路ＨＤＣでは、端子Ｖｓｓから入力されるＧＮＤ電位を基準電位として使用することはできないのである。つまり、図６において、ローサイドＩＧＢＴ（ＬＱ１）は、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位に対して、しきい値以上のゲート電圧を印加することにより、ローサイドＩＧＢＴ（ＬＱ１）をオンさせることができる。このため、ローサイドＩＧＢＴ（ＬＱ１）のゲート電圧は、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位を基準に生成される。このとき、ローサイドＩＧＢＴ（ＬＱ１）のエミッタ電位は、ＧＮＤ電位と同電位であることから、ローサイドＩＧＢＴ（ＬＱ１）のゲート電圧は、端子Ｖｓｓから入力されるＧＮＤ電位を基準電圧として生成することができる。
これに対し、図６に示すように、ハイサイドＩＧＢＴ（ＨＱ１）でも、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位を基準電位に使用することになるが、このハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、ＧＮＤ電位から電源電位の間で変動することになる。つまり、ローサイドＩＧＢＴ（ＬＱ１）がオンしている場合には、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、ＧＮＤ電位と同電位となる。これに対し、ハイサイドＩＧＢＴ（ＨＱ１）がオンしている場合には、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位は、電源電位と同電位となる。このことは、ハイサイドＩＧＢＴ（ＨＱ１）をオンさせるためには、電源電位を基準としてゲート電圧を生成する必要があることを意味し、したがって、端子Ｖｓｓから入力されるＧＮＤ電位を基準にして、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成することはできないのである。
このことから、ハイサイド駆動回路ＨＤＣでは、ハイサイドＩＧＢＴ（ＨＱ１）のエミッタ電位を端子Ｖｓから入力して、この端子Ｖｓから入力した電位を基準にして、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に印加するゲート電圧を生成している。したがって、端子Ｖｓから入力する電位は、電源電位まで変動することになることから、この端子Ｖｓから入力する電位を基準として生成されるハイサイドＩＧＢＴ（ＨＱ１）のゲート電圧は、電源電位よりも高い電位が必要とされる。このことから、ハイサイド駆動回路ＨＤＣでは、例えば、端子ＶＢをインバータ回路ＩＮＶの外部に位置する低圧電源ＬＰＳと接続し、この端子ＶＢから入力される電位と、上述した端子Ｖｓから入力される電位とを使用することにより、電源電位よりも高いゲート電圧を生成している。このゲート電圧は、ハイサイドＩＧＢＴ（ＨＱ１）のゲート電極に供給される。以上のようにして、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧以上の場合、ハイサイドＩＧＢＴ（ＨＱ１）はオンする一方、ゲート電極に供給されるゲート電圧が、基準電位に対してしきい値電圧未満の場合、ハイサイドＩＧＢＴ（ＨＱ１）はオフする。このようにして、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作がハイサイド駆動回路ＨＤＣによって制御されることになる。
＜ゲート制御回路を具現化する半導体チップの構成＞
上述したゲート制御回路ＧＣＣは、例えば、集積回路を形成した半導体チップにより実現することができるが、ゲート制御回路ＧＣＣを具現化した半導体チップには、以下に示す特徴点がある。すなわち、ゲート制御回路ＧＣＣの構成要素である入力信号処理回路ＩＳＣやレベルシフト回路ＬＳＣやローサイド駆動回路ＬＤＣは、端子Ｖｓｓから供給されるＧＮＤ電位を基準にして回路設計されるため、半導体基板に作り込むことができる。これに対し、ハイサイド駆動回路ＨＤＣは、端子Ｖｓから供給される電源電位まで変動する電位を基準にして回路設計がされることから、半導体基板（端子Ｖｓｓ）とは分離して形成する必要がある。具体的に、ハイサイド駆動回路ＨＤＣは、高耐圧のフローティング構造が採用されて、ローサイド駆動回路ＬＤＣから独立した「浮島構造」が使用されている。そして、この「浮島構造」は、ローサイド駆動回路ＬＤＣとの信号のやり取りに制限があり、レベルシフト回路ＬＳＣを通じてパルス信号だけしか受け渡しができない。このことから、ハイサイド駆動回路ＨＤＣに必要とされるパッドは、「浮島構造」に形成する必要がある。以上のようにして、ゲート制御回路ＧＣＣを形成した半導体チップには、「浮島構造」が形成されている点に特徴点がある。
＜関連技術の説明＞
図７は、関連技術において、ゲート制御回路を具現化した半導体チップの構成例を示す図である。ここで、本明細書でいう「関連技術」は、新規に発明者が見出した課題を有する技術であって、公知である従来技術ではないが、新規な技術的思想の前提技術（未公知技術）を意図して記載された技術である。
図７に示すように、第１関連技術では、複数の半導体チップのそれぞれにゲート制御回路を形成し、これらを３相インバータ回路の半導体装置に利用している。具体的に、第１関連技術では、Ｕ相に対応したゲート制御回路が半導体チップＣＨＰ３ａに形成され、Ｖ相に対応したゲート制御回路が半導体チップＣＨＰ３ｂに形成され、Ｗ相に対応したゲート制御回路が半導体チップＣＨＰ３ｃに形成されている。そして、３つの半導体チップＣＨＰ３ａ〜ＣＨＰ３ｃのそれぞれは、ハイサイド駆動回路ＨＤＣが形成された「浮島構造」を有している。
図８は、第１関連技術において、３相インバータ回路を実現する半導体装置ＳＡ（Ｒ１）を示す模式的な平面図である。図８において、第１関連技術における半導体装置ＳＡ（Ｒ１）は、ゲート制御回路が形成された３つの半導体チップＣＨＰ３ａ〜ＣＨＰ３ｃを有している。そして、例えば、Ｕ相に対応した半導体チップＣＨＰ３ａは、３相インバータ回路のＵ相を構成するハイサイドＩＧＢＴとローサイドＩＧＢＴの近辺に配置され、Ｖ相に対応した半導体チップＣＨＰ３ｂは、３相インバータ回路のＶ相を構成するハイサイドＩＧＢＴとローサイドＩＧＢＴの近辺に配置されている。同様に、Ｗ相に対応した半導体チップＣＨＰ３ｃは、３相インバータ回路のＷ相を構成するハイサイドＩＧＢＴとローサイドＩＧＢＴの近辺に配置されている。したがって、図８に示すように、第１関連技術においては、３相インバータ回路を構成するゲート制御回路を３つの半導体チップＣＨＰ３ａ〜ＣＨＰ３ｃに分散させている結果、対応するＩＧＢＴに近接配置することができることから、３つの半導体チップＣＨＰ３ａ〜ＣＨＰ３ｃのそれぞれに接続するワイヤの長さは、それほど長くならない。すなわち、第１関連技術における半導体装置ＳＡ（Ｒ１）では、ワイヤの長さが長くなるという構成は顕在化しない。
ところが、第１関連技術では、３相インバータ回路を構成するゲート制御回路を３つの半導体チップＣＨＰ３ａ〜ＣＨＰ３ｃに分散させているため、第１関連技術における半導体装置ＳＡ（Ｒ１）を構成する半導体チップの数が多くなり、製造コストの上昇を招くことになる。そこで、３相インバータ回路を構成するゲート制御回路を１つの半導体チップに形成することが考えられている。この場合、ゲート制御回路を構成する半導体チップ数を少なくすることができることから、半導体装置の製造コストの削減を図ることができる。
具体的に、図９は、３相インバータ回路を構成するゲート制御回路をまとめて形成した１つの半導体チップＣＨＰ３を模式的に示す平面図である。図９に示すように、半導体チップＣＨＰ３には、Ｕ相に対応したハイサイド駆動回路ＨＤＣ１が形成された「浮島構造」と、Ｖ相に対応したハイサイド駆動回路ＨＤＣ２が形成された「浮島構造」と、Ｗ相に対応したハイサイド駆動回路ＨＤＣ３が形成された「浮島構造」が形成されている。
このように構成された半導体チップＣＨＰ３を使用することにより、３相インバータ回路を構成するゲート制御回路をまとめることができるため、３相インバータ回路を構成する半導体装置の製造コストを削減することができると考えられる。ただし、この構成の場合、新たな改善の余地が顕在化することになる。
以下に、この改善の余地について、第２関連技術を使用しながら説明することにする。図１０は、第２関連技術において、３相インバータ回路を実現する半導体装置ＳＡ（Ｒ２）の実装構成例を模式的に示す平面図である。図１０に示すように、第２関連技術における半導体装置ＳＡ（Ｒ２）は、ｘ方向に並ぶように、チップ搭載部ＴＡＢ１〜ＴＡＢ４が配列されており、これらのチップ搭載部ＴＡＢ１〜ＴＡＢ４の上側（ｙ方向側）にチップ搭載部ＴＡＢ５が配置されている。そして、チップ搭載部ＴＡＢ１には、Ｕ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）と、Ｖ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＶ）と、Ｗ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＷ）とが搭載されている。また、チップ搭載部ＴＡＢ１には、それぞれダイオードが形成された半導体チップＣＨＰ２（ＨＵ）、ＣＨＰ２（ＨＶ）、ＣＨＰ２（ＨＷ）も搭載されている。
同様に、チップ搭載部ＴＡＢ２には、Ｕ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＵ）が搭載されている。また、チップ搭載部ＴＡＢ３には、Ｖ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＶ）が搭載されている。さらに、チップ搭載部ＴＡＢ４には、Ｗ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＷ）が搭載されている。
一方、導電部材ＨＬに接続されたチップ搭載部ＴＡＢ５には、３相インバータ回路のゲート制御回路がまとめて形成された半導体チップＣＨＰ３が搭載されている。
ここで、３相インバータ回路を構成するＩＧＢＴが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ＩＧＢＴチップ」と呼び、同様に、３相インバータ回路を構成するダイオードが形成された複数の半導体チップを区別する必要がないときには、本明細書では、単に「ダイオードチップ」と呼ぶことにする。
この場合、図１０に示すように、半導体チップＣＨＰ３と６つのＩＧＢＴチップとは、それぞれワイヤＷ１で電気的に接続されている。このとき、図１０に示す第２関連技術において、半導体チップＣＨＰ３は、６つのＩＧＢＴチップが配列されたｘ方向の中心に配置されている。この結果、第２関連技術においては、両端に配置されたＩＧＢＴチップと半導体チップＣＨＰ３とを接続するワイヤＷ１の長さが長くなる。すなわち、第２関連技術では、ｘ方向に並ぶように配置された６つのＩＧＢＴチップのそれぞれと、ｘ方向の中央部に配置された１つの半導体チップＣＨＰ３とを電気的に接続する。このことから、必然的に、一端部に配置されている半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とを接続するワイヤＷ１と、他端部に配置されている半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３とを接続するワイヤＷ１の長さが最も長くなる。このように、ワイヤＷ１の長さが長くなると、例えば、封止体を形成するための樹脂封止工程において、樹脂の注入による圧力によって、長いワイヤＷ１のワイヤ流れが生じやすくなり、隣接するワイヤＷ１間にショート不良が発生するおそれが高まる。さらには、ワイヤＷ１の長さが長くなるということは、ワイヤＷ１の寄生抵抗や寄生インダクタンスが増加することを意味し、これによって、半導体装置の電気的特性が劣化するおそれがある。
すなわち、第２関連技術では、３相インバータ回路のゲート制御回路をまとめて１つの半導体チップＣＨＰ３に形成することにより、ゲート制御回路を相毎に複数の半導体チップに分散形成する第１関連技術に比べて、製造コストを削減することができる。一方、第２関連技術では、第１関連技術では、顕在化しない改善の余地が顕在化する。具体的には、上述したように、１つの半導体チップＣＨＰ３と６つのＩＧＢＴチップのそれぞれとを電気的に接続しなければならない結果、複数のワイヤＷ１のうちの一部のワイヤＷ１の長さが長くなることに起因して、半導体装置の信頼性および半導体装置の電気的特性の観点から、改善の余地が存在するのである。
ここで、第２関連技術では、単一のリードフレームを使用することにより、半導体装置ＳＡ（Ｒ２）を製造しているが、上述した改善の余地に対する対策として、リードフレームとともに配線基板も使用することが考えられる。なぜなら、配線基板上に半導体チップＣＨＰ３を搭載する一方、配線基板に特有の配線自由度を生かして、ワイヤＷ１の長さが短くなるように配線を引き回すように設計することができるからである。つまり、３相インバータ回路を構成する半導体装置ＳＡ（Ｒ２）をリードフレームと配線基板とを使用して製造することにより、たとえ、１つの半導体チップＣＨＰ３と６つのＩＧＢＴチップのそれぞれとをワイヤＷ１で結ぶことになっても、配線基板による配線引き回しによって、複数のワイヤＷ１のそれぞれの長さを短くできるのである。
しかしながら、この構成の場合、リードフレームの他に配線基板も使用することになることから、半導体装置の製造コストが上昇することになる。つまり、第２関連技術では、折角、３相インバータ回路のゲート制御回路をまとめて１つの半導体チップＣＨＰ３に形成することにより、製造コストの削減を図ることができても、配線基板を使用することにより、かえって製造コストの上昇を招くことになるのである。
そこで、本実施の形態では、第２関連技術と同様に、３相インバータ回路のゲート制御回路をまとめて１つの半導体チップＣＨＰ３に形成する構成を前提として、配線基板を使用することなく、一部のワイヤＷ１の長さが長くなることに起因する半導体装置の信頼性の低下および半導体装置の電気的特性の劣化を抑制する工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について、図面を参照しながら説明する。
＜実施の形態における半導体装置の構成＞
図１１は、本実施の形態における半導体装置ＳＡ１の実装構成を模式的に示す平面図である。なお、図１１では、例えば、矩形形状をした封止体ＭＲを透視している。図１１において、本実施の形態における半導体装置ＳＡ１は、まず、矩形形状をした封止体ＭＲを有し、この封止体ＭＲは、辺Ｓ１と、この辺Ｓ１と対向する辺Ｓ２と、辺Ｓ１および辺Ｓ２に交差する辺Ｓ３と、辺Ｓ３と対向する辺Ｓ４とを有しており、これらの辺Ｓ１〜辺Ｓ４によって、裏面（第１面）が形成されている。すなわち、図１１は、封止体ＭＲの裏面側から見た平面図であり、裏面の反対の面が表面（第２面）となっており、裏面と表面との挟まれた面が側面（４面）である。このとき、半導体装置ＳＡ１が実装基板に実装された際、封止体ＭＲの裏面は、実装基板の半導体装置ＳＡ１が搭載された面と対向する面であるということができる。
次に、本実施の形態における半導体装置ＳＡ１は、−ｘ方向に並ぶように配置されたチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ２とチップ搭載部ＴＡＢ３とチップ搭載部ＴＡＢ４とを有している。そして、チップ搭載部ＴＡＢ１〜ＴＡＢ４は、それぞれリードＬＤ２と電気的に接続されて、リードＬＤ２と一体的に形成されている。このリードＬＤ２は、封止体ＭＲの第２辺（側面）から突出しており、複数のリードＬＤには、チップ搭載部ＴＡＢ１〜ＴＡＢ４のそれぞれと一体的に形成されたリードＬＤ２の他に、例えば、ＧＮＤ電位（接地電位）が供給可能なグランドリード（リードＬ２）も含まれている。つまり、図１１に示す番号１８〜２５のそれぞれがリードＬＤ２を構成している。特に、番号１８〜２０のそれぞれがグランドリードであり、番号２１がＷ相と接続されるリードＬＤ２であり、番号２２がＶ相と接続されるリードＬＤ２であり、番号２３がＵ相と接続されるリードＬＤ２である。また、番号２４は、電源電位が供給可能なリードＬＤ２であり、番号２５は、どこにも電気的に接続されていないノンコネクトリードである。
一方、チップ搭載部ＴＡＢ１の＋ｙ方向側に、チップ搭載部ＴＡＢ１と並ぶようにチップ搭載部ＴＡＢ５が配置されている。そして、このチップ搭載部ＴＡＢ５は、リードＬＤ１（番号１、番号１７）によって固定されている。そして、例えば、図１１に示すように、封止体ＭＲの辺Ｓ１からは、複数のリードＬＤ１が突出しており、図１１では、番号１〜１７に示す１７本のリードＬＤ１が設けられている。
このように、封止体ＭＲの裏面側から見たときに、封止体ＭＲの辺Ｓ１が延在する方向（＋ｘ方向）において、チップ搭載部ＴＡＢ２はチップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ３とに挟まれるように配置され、かつ、チップ搭載部ＴＡＢ３はチップ搭載部ＴＡＢ２とチップ搭載部ＴＡＢ４とに挟まれるように配置されている。そして、封止体ＭＲの裏面側から見たときに、チップ搭載部ＴＡＢ５は、チップ搭載部ＴＡＢ４よりもチップ搭載部ＴＡＢ１に近くなるように配置されている。
ここで、封止体ＭＲの裏面側から見たときに、複数のリードＬＤ１は、封止体ＭＲの辺Ｓ１に沿って配置され、かつ、複数のリードＬＤ２は、封止体ＭＲの辺Ｓ２に沿って配置されている。そして、本実施の形態における半導体装置ＳＡ１においては、封止体ＭＲの内部に中継リードＲＬ１および中継リードＲＬ２を有し、封止体ＭＲの裏面側から見たときに、中継リードＲＬ１は、封止体ＭＲの辺Ｓ３に配置され、かつ、封止体ＭＲの内側（中央部）に向かって延在している。同様に、封止体ＭＲの裏面側から見たときに、中継リードＲＬ２は、封止体ＭＲの辺Ｓ４に配置され、かつ、封止体ＭＲの内側（中央部）に向かって延在している。さらに言えば、封止体ＭＲの裏面側から見たときに、中継リードＲＬ１および中継リードＲＬ２は、封止体ＭＲの辺Ｓ２よりも辺Ｓ１に近くなるように配置されている。さらに、封止体ＭＲの裏面側から平面的に見たときに、中継リードＲＬ１の一部は、チップ搭載部ＴＡＢ１とチップ搭載部ＴＡＢ５との間に挟まれるように配置され、かつ、ワイヤＷ１は、中継リードＲＬ１の一部と重なっている。
続いて、図１１に示すように、チップ搭載部ＴＡＢ１の裏面には、Ｕ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）と、Ｖ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＶ）と、Ｗ相に対応したハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＷ）とが搭載されている。また、チップ搭載部ＴＡＢ１には、それぞれダイオードが形成された半導体チップＣＨＰ２（ＨＵ）、ＣＨＰ２（ＨＶ）、ＣＨＰ２（ＨＷ）も搭載されている。
同様に、チップ搭載部ＴＡＢ２には、Ｕ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＵ）が搭載されている。また、チップ搭載部ＴＡＢ３には、Ｖ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＶ）が搭載されている。さらに、チップ搭載部ＴＡＢ４には、Ｗ相に対応したローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）と、ダイオードが形成された半導体チップＣＨＰ２（ＬＷ）が搭載されている。
そして、図１１に示すように、チップ搭載部ＴＡＢ１〜ＴＡＢ４のそれぞれに搭載されているＩＧＢＴチップは、ＩＧＢＴ（パワートランジスタ）を備え、ＩＧＢＴのゲート電極（制御電極）と電気的に接続されたゲート電極パッド（制御電極パッド）が配置された表面を有する。このＩＧＢＴチップの表面は、封止体ＭＲの裏面と対向する面ということができる。一方、チップ搭載部ＴＡＢ５に搭載されている半導体チップＣＨＰ３（制御用半導体チップ）は、ＩＧＢＴチップに形成されているＩＧＢＴのゲート電極を制御するゲート制御回路を備え、このゲート制御回路と電気的に接続された電極パッドが配置された表面を有する。この半導体チップＣＨＰ３の表面は、封止体ＭＲの裏面と対向する面ということができる。
このとき、半導体チップＣＨＰ３と複数のリードＬＤ１とは、ワイヤＷ１を介して電気的に接続されている一方、ＩＧＢＴチップと複数のリードＬＤ２とは、ダイオードチップを介して、ワイヤＷ２で電気的に接続されている。ここで、ワイヤＷ１は、例えば、金線や銅線から形成される一方、ワイヤＷ２は、例えば、アルミニウム線から形成され、ワイヤＷ１の径は、ワイヤＷ２の径よりも細くなっている。具体的な一例として、ワイヤＷ１の径は、約３０μｍ程度であり、ワイヤＷ２の径は、約３００μｍ程度である。
図１１に示すように、本実施の形態においては、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＨＵ）のゲート電極パッドとがワイヤＷ１で直接接続されているとともに、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドとがワイヤＷ１で直接接続されている。また、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＨＶ）のゲート電極パッドとがワイヤＷ１で直接接続されているとともに、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＨＶ）のエミッタ電極パッドとがワイヤＷ１で直接接続されている。同様に、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＨＷ）のゲート電極パッドとがワイヤＷ１で直接接続されているとともに、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＨＷ）のエミッタ電極パッドとがワイヤＷ１で直接接続されている。
さらに、本実施の形態においては、半導体チップＣＨＰ３の電極パッドと、半導体チップＣＨＰ１（ＬＵ）のゲート電極パッドとがワイヤＷ１で直接接続されている。また、半導体チップＣＨＰ３の電極パッドと、中継リードＲＬ１とがワイヤＷ１ａで接続され、この中継リードＲＬ１と半導体チップＣＨＰ１（ＬＶ）のゲート電極パッドとがワイヤＷ１ｂで接続されている。すなわち、半導体チップＣＨＰ１（ＬＶ）のゲート電極パッドと半導体チップＣＨＰ３の電極パッドとは、中継リードＲＬ１を介してワイヤＷ１ａおよびワイヤＷ１ｂにより電気的に接続されている。
さらに詳細に言えば、ワイヤＷ１ａの一端部は、半導体チップＣＨＰ３の電極パッドに電気的に接続され、ワイヤＷ１ａの一端部とは反対側の他端部は、中継リードＲＬ１に電気的に接続され、かつ、ワイヤＷ１ｂの一端部は、中継リードＲＬ１に電気的に接続され、ワイヤＷ１ｂの一端部とは反対側の他端部は、半導体チップＣＨＰ１（ＬＶ）のゲート電極パッドと電気的に接続されている。
同様に、半導体チップＣＨＰ３の電極パッドと、中継リードＲＬ２とがワイヤＷ１ｃで接続され、この中継リードＲＬ２と半導体チップＣＨＰ１（ＬＷ）のゲート電極パッドとがワイヤＷ１ｄで接続されている。すなわち、半導体チップＣＨＰ１（ＬＷ）のゲート電極パッドと半導体チップＣＨＰ３の電極パッドとは、中継リードＲＬ２を介してワイヤＷ１ｃおよびワイヤＷ１ｄにより電気的に接続されている。
さらに詳細に言えば、ワイヤＷ１ｃの一端部は、半導体チップＣＨＰ３の電極パッドに電気的に接続され、ワイヤＷ１ｃの一端部とは反対側の他端部は、中継リードＲＬ２に電気的に接続され、かつ、ワイヤＷ１ｄの一端部は、中継リードＲＬ２に電気的に接続され、ワイヤＷ１ｄの一端部とは反対側の他端部は、半導体チップＣＨＰ１（ＬＷ）のゲート電極パッドと電気的に接続されている。
次に、図１１に示すように、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドは、半導体チップＣＨＰ２（ＨＵ）のアノード電極パッドを介して、リードＬＤ２（番号２３）と電気的に接続され、半導体チップＣＨＰ１（ＨＶ）のエミッタ電極パッドは、半導体チップＣＨＰ２（ＨＶ）のアノード電極パッドを介して、リードＬＤ２（番号２２）と電気的に接続されている。また、半導体チップＣＨＰ１（ＨＷ）のエミッタ電極パッドは、半導体チップＣＨＰ２（ＨＷ）のアノード電極パッドを介して、リードＬＤ２（番号２１）と電気的に接続されている。
そして、半導体チップＣＨＰ１（ＬＵ）のエミッタ電極パッドは、半導体チップＣＨＰ２（ＬＵ）のアノード電極パッドを介して、リードＬＤ２（番号２０のグランドリード）と電気的に接続され、半導体チップＣＨＰ１（ＬＶ）のエミッタ電極パッドは、半導体チップＣＨＰ２（ＬＶ）のアノード電極パッドを介して、リードＬＤ２（番号１９のグランドリード）と電気的に接続されている。また、半導体チップＣＨＰ１（ＬＷ）のエミッタ電極パッドは、半導体チップＣＨＰ２（ＬＷ）のアノード電極パッドを介して、リードＬＤ２（番号１８のグランドリード）と電気的に接続されている。
続いて、図１１において、封止体ＭＲの辺Ｓ１から露出している複数のリードＬＤ１のそれぞれの部分は、半導体装置ＳＡ１を実装基板に実装する際に、実装基板の端子と接続可能な外部端子を構成している。同様に、封止体ＭＲの辺Ｓ２から露出している複数のリードＬＤ２のそれぞれの部分は、半導体装置ＳＡ１を実装基板に実装する際に、実装基板の端子と接続可能な外部端子を構成している。一方、図１１に示すように、中継リードＲＬ１は、屈曲部ＢＰを有しながら、＋ｘ方向に延在して、封止体ＭＲの辺Ｓ３を含む側面近傍で切断されている。同様に、中継リードＲＬ２は、屈曲部ＢＰを有しながら、−ｘ方向に延在して、封止体ＭＲの辺Ｓ４を含む側面近傍で切断されている。したがって、中継リードＲＬ１の封止体ＭＲから露出した部分の構造は、複数のリードＬＤ１および複数のリードＬＤ２の封止体ＭＲから露出したそれぞれの部分の構造とは異なるということができる。同様に、中継リードＲＬ２の封止体ＭＲから露出した部分の構造は、複数のリードＬＤ１および複数のリードＬＤ２の封止体ＭＲから露出したそれぞれの部分の構造とは異なるということができる。具体的に言えば、中継リードＲＬ１の封止体ＭＲから突出した部分の長さは、複数のリードＬＤ１および複数のリードＬＤ２の封止体ＭＲから突出したそれぞれの部分の長さより短くなっている。同様に、中継リードＲＬ２の封止体ＭＲから突出した部分の長さは、複数のリードＬＤ１および複数のリードＬＤ２の封止体ＭＲから突出したそれぞれの部分の長さより短くなっている。
次に、図１２は、本実施の形態における半導体装置ＳＡ１の端子と回路要素（ゲート制御回路ＧＣＣおよび３相インバータ回路を構成する６つのＩＧＢＴと６つのダイオード）の対応関係を示す図である。図１２には、端子の名称が記載されており、名称の後ろに記載している（番号）は、図１１に示すリードＬＤ１およびリードＬＤに付された番号に対応している。したがって、本実施の形態における半導体装置ＳＡ１には、上下の辺に全部で２５本の端子（リードＬＤ１＋リードＬＤ２）が存在し、かつ、左右の辺に中継リードＲＬ１および中継リードＲＬ２が存在していることがわかる。
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。本実施の形態における第１特徴点は、例えば、図１１に示すように、半導体チップＣＨＰ３を搭載したチップ搭載部ＴＡＢ５が、＋ｘ方向に中心位置からずれて配置されている点にある。つまり、本実施の形態における第１特徴点は、チップ搭載部ＴＡＢ２〜ＴＡＢ４よりもチップ搭載部ＴＡＢ１に近づくように、チップ搭載部ＴＡＢ５が配置されている点にある。これにより、チップ搭載部ＴＡＢ５に搭載されている半導体チップＣＨＰ３と、チップ搭載部ＴＡＢ１に搭載されている半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）のそれぞれとの間の距離を近づけることができる。このことは、半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）のそれぞれと半導体チップＣＨＰ３とを電気的に接続するワイヤＷ１の長さを短くできることを意味する。この結果、本実施の形態によれば、ワイヤＷ１の長さが長くなることに起因するワイヤ流れや寄生抵抗および寄生インダクタンスの増加を抑制できることになる。このことから、本実施の形態における第１特徴点によれば、半導体装置ＳＡ１の信頼性向上および半導体装置の電気的特性の向上を図ることができる。
特に、本実施の形態では、チップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ４側（−ｘ方向側にずらすのではなく、チップ搭載部ＴＡＢ１側（＋ｘ方向側）にずらしている点に大きな技術的意義がある。すなわち、チップ搭載部ＴＡＢ１には、ハイサイドＩＧＢＴがそれぞれ形成された半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）が搭載されている。そして、図１１に示すように、半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）のそれぞれと、半導体チップＣＨＰ３とは、２本のワイヤＷ１で電気的に接続されている。
例えば、チップ搭載部ＴＡＢ１に搭載されている半導体チップＣＨＰ１（ＨＵ）に着目すると、半導体チップＣＨＰ１（ＨＵ）のゲート電極パッドと半導体チップＣＨＰ３のパッドとが電気的に接続され、かつ、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドと半導体チップＣＨＰ３の別のパッドとが電気的に接続されている。これは、図６に示すように、ゲート制御回路ＧＣＣによって、ハイサイドＩＧＢＴ（ＨＱ１）のオン／オフ動作を制御するには、ゲート制御回路ＧＣＣとハイサイドＩＧＢＴ（ＨＱ１）のゲート電極を接続するとともに、基準となる電位を取り込むため、ゲート制御回路ＧＣＣとハイサイドＩＧＢＴ（ＨＱ１）のエミッタとを電気的に接続する必要があるからである。すなわち、ゲート制御回路ＧＣＣが形成されている半導体チップＣＨＰ３と、ハイサイドＩＧＢＴ（ＨＱ１）が形成されている半導体チップＣＨＰ１（ＨＵ）との電気的な接続には、互いに異なる２本のワイヤＷ１が必要となるのである。したがって、チップ搭載部ＴＡＢ１に搭載されている半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）のそれぞれと、半導体チップＣＨＰ３とは、それぞれ２本のワイヤＷ１で接続する必要があることになり、合計で６本のワイヤＷ１が必要とされることになる。
これに対し、チップ搭載部ＴＡＢ２に搭載されている半導体チップＣＨＰ１（ＬＵ）に着目すると、半導体チップＣＨＰ１（ＬＵ）のゲート電極パッドと半導体チップＣＨＰ３のパッドとが電気的に接続されているだけであり、半導体チップＣＨＰ１（ＬＵ）のエミッタ電極パッドと半導体チップＣＨＰ３とは電気的に接続されていない。これは、図６に示すように、ゲート制御回路ＧＣＣによって、ローサイドＩＧＢＴ（ＬＱ１）のオン／オフ動作を制御するには、ゲート制御回路ＧＣＣとローサイドＩＧＢＴ（ＬＱ１）のゲート電極を接続するだけでよいからである。つまり、ゲート制御回路ＧＣＣとローサイドＩＧＢＴ（ＬＱ１）のエミッタとは、ともにＧＮＤ電位（接地電位）が供給されることから、あえて、ゲート制御回路ＧＣＣとローサイドＩＧＢＴ（ＬＱ１）のエミッタとを接続する必要はなく、半導体チップＣＨＰ３自体の基板電位（ＧＮＤ電位）を基準電位として使用すればよいからである。
このことから、ゲート制御回路ＧＣＣが形成されている半導体チップＣＨＰ３と、ローサイドＩＧＢＴ（ＬＱ１）が形成されている半導体チップＣＨＰ１（ＬＵ）との電気的な接続は、１本のワイヤＷ１で充分なのである。したがって、ローサイドＩＧＢＴ（ＬＱ１）がそれぞれ形成されている半導体チップＣＨＰ１（ＬＵ）、半導体チップＣＨＰ１（ＬＶ）、半導体チップＣＨＰ１（ＬＷ）のそれぞれと、ゲート制御回路ＧＣＣが形成されている半導体チップＣＨＰ３との接続には、それぞれ１本のワイヤＷ１が使用され、合計で、３本のワイヤＷ１が必要とされることになる。
以上のことから、ハイサイドＩＧＢＴがそれぞれ形成された半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）と半導体チップＣＨＰ３との接続には、合計で６本のワイヤＷ１が必要とされる。これに対し、ローサイドＩＧＢＴがそれぞれ形成された半導体チップＣＨＰ１（ＬＵ）、半導体チップＣＨＰ１（ＬＶ）、半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３との接続には、合計で３本のワイヤＷ１が必要とされることになる。したがって、半導体チップＣＨＰ３が搭載されたチップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ１側（＋ｘ方向側）にずらす構成の場合には、６本のワイヤＷ１の長さを短くできる一方、半導体チップＣＨＰ３が搭載されたチップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ４側（−ｘ方向側）にずらす構成の場合には、３本のワイヤＷ１しか長さを短くすることができない。つまり、本実施の形態のように、半導体チップＣＨＰ３が搭載されたチップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ１側（＋ｘ方向側）にずらす構成を採用する場合には、長さを短くすることができるワイヤＷ１の本数を増加させることができるのである。すなわち、できるだけ多くのワイヤＷ１の長さを効果的に短くする観点からは、チップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ４側（−ｘ方向側）にずらす構成よりも、チップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ１側（＋ｘ方向側）にずらす構成の方が有利なのである。このことから、チップ搭載部ＴＡＢ５を、ハイサイドＩＧＢＴがそれぞれ形成された半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）を搭載するチップ搭載部ＴＡＢ１側にずらす構成は、できるだけ多くワイヤＷ１の長さを短くすることが実現できる点で大きな技術的意義を有していることになるのである。
ただし、チップ搭載部ＴＡＢ５を、ハイサイドＩＧＢＴがそれぞれ形成された半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）を搭載するチップ搭載部ＴＡＢ１側にずらす構成は、以下の点で有用となる。すなわち、半導体チップＣＨＰ１（ＨＵ）に着目すると、この半導体チップＣＨＰ１（ＨＵ）と半導体チップＣＨＰ３とを２本のワイヤＷ１で接続するからこそ有用な構成となるのである。つまり、半導体チップＣＨＰ１（ＨＵ）のゲート電極パッドと半導体チップＣＨＰ３のパッドとをワイヤＷ１で接続するだけでなく、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドと半導体チップＣＨＰ３の別のパッドとをワイヤＷ１で接続しているからこそ有用な構成となるのである。
一方、図６に示すように、ハイサイドＩＧＢＴのエミッタは、ローサイドＩＧＢＴのコレクタと同電位である。このことから、例えば、半導体チップＣＨＰ１（ＨＵ）のエミッタ電極パッドと半導体チップＣＨＰ３のパッドとをワイヤＷ１で接続する替わりに、半導体チップＣＨＰ１（ＬＵ）の裏面に形成されているコレクタと電気的に接続されるチップ搭載部ＴＡＢ２と半導体チップＣＨＰ３とをワイヤＷ１で接続してもよい。同様にして、チップ搭載部ＴＡＢ３と半導体チップＣＨＰ３とをワイヤＷ１で接続し、チップ搭載部ＴＡＢ４と半導体チップＣＨＰ３とをワイヤＷ１で接続する。
この場合は、本実施の形態とは逆に、半導体チップＣＨＰ３が搭載されたチップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ４側（−ｘ方向側）にずらす構成を採用すると、長さを短くすることができるワイヤＷ１の本数を増加させることができる。したがって、チップ搭載部ＴＡＢ２〜ＴＡＢ４のそれぞれと半導体チップＣＨＰ３とをワイヤＷ１で接続する構成の場合には、できるだけ多くのワイヤＷ１の長さを効果的に短くする観点から、チップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ１側（＋ｘ方向側）にずらす構成よりも、チップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ４側（−ｘ方向側）にずらす構成の方が有利となる。
次に、図１１に示す本実施の形態における構成に戻ると、チップ搭載部ＴＡＢ５をチップ搭載部ＴＡＢ１側（＋ｘ方向側）にずらすという第１特徴点によって、半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）のそれぞれと半導体チップＣＨＰ３とを電気的に接続するワイヤＷ１の長さを短くできる。一方で、チップ搭載部ＴＡＢ３に搭載されている半導体チップＣＨＰ１（ＬＶ）と半導体チップＣＨＰ３とを接続するワイヤＷ１の長さや、チップ搭載部ＴＡＢ４に搭載されている半導体チップＣＨＰ１（ＬＷ）と半導体チップＣＨＰ３とを接続するワイヤＷ１の長さは長くなってしまうという副作用が生じる。そこで、本実施の形態では、上述した第１特徴点による副作用を解消するため、以下に示す第２特徴点を有している。以下では、この本実施の形態における第２特徴点について説明する。
本実施の形態における第２特徴点は、例えば、図１１に示すように、半導体チップＣＨＰ３と中継リードＲＬ１とをワイヤＷ１ａで接続し、かつ、中継リードＲＬ１と半導体チップＣＨＰ１（ＬＶ）のゲート電極パッドとをワイヤＷ１ｂで接続している点にある。つまり、本実施の形態における第２特徴点は、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）とを直接ワイヤで接続するのではなく、中継リードＲＬを介して、間接的に半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）とを接続する点にある。
これにより、本実施の形態における第２特徴点によれば、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）とをワイヤＷ１で直接接続する構成よりも、中継リードＲＬ１を介在させることによって、ワイヤＷ１ａおよびワイヤＷ１ｂの長さを短くすることができる。同様に、本実施の形態では、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）との接続に中継リードＲＬ１を介在させるという技術的思想を、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＷ）との接続にも適用している。具体的に、図１１に示すように、半導体チップＣＨＰ３と中継リードＲＬ２とをワイヤＷ１ｃで接続し、かつ、中継リードＲＬ２と半導体チップＣＨＰ１（ＬＷ）のゲート電極パッドとをワイヤＷ１ｄで接続している。これにより、ワイヤＷ１ｃおよびワイヤＷ１ｄの長さを短くすることができる。
例えば、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）とをワイヤＷ１で直接接続する構成では、ワイヤＷ１の長さが長くなる結果、ワイヤ流れや寄生抵抗および寄生インダクタンスの増加が懸念される。これに対し、本実施の形態における第２特徴点によれば、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）との接続に、ワイヤＷ１ａと中継リードＲＬ１とワイヤＷ１ｂを使用することにより、ワイヤＷ１ａ自体およびワイヤＷ１ｂ自体の長さを短くすることができる。このことは、ワイヤ流れや寄生抵抗および寄生インダクタンスの増加を抑制できることを意味する。特に、中継リードＲＬ１は、ワイヤＷ１ａおよびワイヤＷ１ｂよりも幅および断面積が大きいことから、中継リードＲＬ１は、ワイヤに比べて、低寄生抵抗かつ低寄生インダクタンスである。このことから、本実施の形態における第２特徴点によれば、ワイヤＷ１ａ自体およびワイヤＷ１ｂ自体の長さが短くなる効果と、ワイヤよりも低寄生抵抗および低寄生インダクタンスである中継リードＲＬ１を使用する効果との相乗効果によって、半導体装置の信頼性向上と半導体装置の電気的特性の向上を図ることができる。なお、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＷ）との接続にも、ワイヤＷ１ｃと中継リードＲＬ２とワイヤＷ１ｄを使用している。このため、この構成においても、ワイヤＷ１ｃ自体およびワイヤＷ１ｄ自体の長さを短くすることができる効果と、ワイヤよりも低寄生抵抗および低寄生インダクタンスである中継リードＲＬ２を使用する効果との相乗効果によって、半導体装置の信頼性向上と半導体装置の電気的特性の向上を図ることができる。
以上のことから、本実施の形態における第１特徴点と第２特徴点との組み合わせによって、ゲート制御回路が形成された半導体チップＣＨＰ３と６つのＩＧＢＴチップのそれぞれとを接続するワイヤ（ワイヤＷ１、Ｗ１ａ、Ｗ１ｂ、Ｗ１ｃ、Ｗ１ｄ）の長さをすべて短くすることができる。この結果、本実施の形態における半導体装置ＳＡ１によれば、ワイヤ流れやワイヤの寄生抵抗および寄生インダクタンスの増加を抑制でき、これによって、半導体装置ＳＡ１の信頼性の向上および電気的特性の向上を図ることができる。
続いて、本実施の形態における第３特徴点は、中継リードＲＬ１および中継リードＲＬ２として、半導体装置ＳＡ１に既に存在している構成要素を利用している点にある。
この本実施の形態における第３特徴点によれば、中継リードＲＬ１および中継リードＲＬ２を既存の構成要素を流用することにより、既存の半導体装置ＳＡ１には存在しない新たな構成要素として追加するよりも設計変更を少なくすることができ、かつ、新たな部材を追加することもないことから、製造コストの削減を図ることができる。
特に、本実施の形態では、中継リードＲＬ１および中継リードＲＬ２として、製造工程中で封止体ＭＲを固定するための吊りリード（支持リード）として機能する導電部材を使用している。つまり、図１１に示す本実施の形態における中継リードＲＬ１および中継リードＲＬ２は、製造工程中に吊りリードとして使用された導電部材の残骸である。そして、本実施の形態では、この導電部材を本実施の形態における中継リードＲＬ１および中継リードＲＬ２として機能するようにレイアウト的に工夫を施している。
具体的に、中継リードＲＬ１は、封止体ＭＲの辺Ｓ３から封止体ＭＲの内部に延在しており、特に、中継リードＲＬ１は、屈曲部ＢＰを有している。これにより、封止体ＭＲからの中継リードＲＬ１の露出部分を複数のリードＬＤ２が露出する封止体ＭＲの辺Ｓ２よりも、複数のリードＬＤ１が露出する封止体ＭＲの辺Ｓ１に近い位置に配置しながらも、チップ搭載部ＴＡＢ５とチップ搭載部ＴＡＢ１の間を通って、チップ搭載部ＴＡＢ３の近傍まで中継リードＲＬ１を延在させることができる。
同様に、中継リードＲＬ２は、封止体ＭＲの辺Ｓ４から封止体ＭＲの内部に延在しており、特に、中継リードＲＬ２も、屈曲部ＢＰを有している。これにより、封止体ＭＲからの中継リードＲＬ２の露出部分を複数のリードＬＤ２が露出する封止体ＭＲの辺Ｓ２よりも、複数のリードＬＤ１が露出する封止体ＭＲの辺Ｓ１に近い位置に配置しながらも、チップ搭載部ＴＡＢ４に近接配置できるとともに、チップ搭載部ＴＡＢ５の近傍まで中継リードＲＬ２を延在させることができる。
そして、中継リードＲＬ１は、半導体チップＣＨＰ３とワイヤＷ１ａを介して接続され、かつ、半導体チップＣＨＰ１（ＬＶ）とワイヤＷ１ｂを介して接続される一方、中継リードＲＬ２は、半導体チップＣＨＰ３とワイヤＷ１ｃを介して接続され、かつ、半導体チップＣＨＰ１（ＬＷ）とワイヤＷ１ｄを介して接続される。このことから、中継リードＲＬ１と中継リードＲＬ２とは、互いに異なる電気経路を構成するため、互いに電気的に分離されるように配置される。
本実施の形態における中継リードＲＬ１および中継リードＲＬ２は、リードＬＤ１およびリードＬＤ２ではなく、製造工程中で封止体ＭＲを固定するための吊りリード（支持リード）として機能する導電部材を流用するという第３特徴点によって、以下に示す複数の特徴構造をしている。
すなわち、第３特徴点によってもたらされる中継リードＲＬ１および中継リードＲＬ２の第１特徴構造は、例えば、図１１に示すように、中継リードＲＬ１（中継リードＲＬ２）の封止体ＭＲから露出した部分が、リードＬＤ１およびリードＬＤ２のそれぞれの封止体ＭＲから露出した部分と異なる構造をしていることである。具体的には、リードＬＤ１およびリードＬＤ２は、半導体装置ＳＡ１を実装基板に実装する際、実装基板の端子と電気的に接続する必要があることから、リードＬＤ１およびリードＬＤ２のそれぞれの封止体ＭＲから露出した部分には、実装基板と接続可能な外部端子が形成されていることになる。これに対し、本実施の形態における中継リードＲＬ１（中継リードＲＬ２）は、製造工程中で吊りリードとして機能する導電部材を流用しており、この吊りリードは、半導体装置ＳＡ１と実装基板との接続に使用されず、最終的に切断される。したがって、吊りリードを流用している本実施の形態における中継リードＲＬ１（中継リードＲＬ２）の封止体ＭＲから露出する部分には、実装基板と接続可能な外部端子は形成されておらず、この点において、中継リードＲＬ１の封止体ＭＲから露出した部分は、リードＬＤ１およびリードＬＤ２のそれぞれの封止体ＭＲから露出した部分と異なる構造をしていることになる。このように、本実施の形態における中継リードＲＬ１（中継リードＲＬ２）には、実装基板と接続可能な外部端子が形成されていないが、特に問題は生じない。なぜなら、図１１に示すように、本実施の形態における中継リードＲＬ１は、ワイヤＷ１ａとワイヤＷ１ｂとの間に介在して、内部的に、ゲート制御回路が形成された半導体チップＣＨＰ３と、ローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）のゲート電極パッドとを電気的に接続する機能を有していればよいからである。つまり、中継リードＲＬ１は、実装基板の端子と電気的に接続されている必要はないのである。同様に、本実施の形態における中継リードＲＬ２は、ワイヤＷ１ｃとワイヤＷ１ｄとの間に介在して、内部的に、ゲート制御回路が形成された半導体チップＣＨＰ３と、ローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）のゲート電極パッドとを電気的に接続する機能を有していればよく、実装基板の端子と電気的に接続されている必要はないからである。
続いて、第３特徴点によってもたらされる中継リードＲＬ１および中継リードＲＬ２の第２特徴構造は、中継リードＲＬ１および中継リードＲＬ２の突出部分が、リードＬＤ１の突出部分やリードＬＤ２の突出部分が突出する辺とは異なる辺から突出していることである。具体的には、図１１に示すように、リードＬＤ１は、辺Ｓ１から突出し、リードＬＤ２は、辺Ｓ２から突出しているのに対し、中継リードＲＬ１は、辺Ｓ３から突出し、中継リードＲＬ２は、辺Ｓ４から突出している。
これにより、以下に示す利点を得ることができる。例えば、図１１に示すように、１７本のリードＬＤ１が辺Ｓ１に沿って配置されている。したがって、さらに、辺Ｓ１に沿って中継リードＲＬ１および中継リードＲＬ２を配置することにすると、辺Ｓ１に沿って配置されるリードの本数が１７本から１９本に増加する。このことは、辺Ｓ１の長さを長くしなければならないことを意味し、これによって、半導体装置ＳＡ１のサイズが大きくなってしまう。これに対し、本実施の形態によれば、中継リードＲＬ１および中継リードＲＬ２がリードＬＤ１と異なる辺に配置されているため、辺Ｓ１に沿って配置されるリードの本数を増加させることなく、中継リードＲＬ１および中継リードＲＬ２を設けることができる。これにより、本実施の形態によれば、半導体装置ＳＡ１のサイズの増大を招くいことなく、中継リードＲＬ１および中継リードＲＬ２を設けることができる。
さらに、本実施の形態によれば、中継リードＲＬ１および中継リードＲＬ２がリードＬＤ２とも異なる辺に配置されている。特に、リードＬＤ２には、負荷を駆動する大電流が流れるため、中継リードＲＬ１および中継リードＲＬ２をリードＬＤ２と同じ辺Ｓ２に沿って配置されていると、中継リードＲＬ１および中継リードＲＬ２に対して、リードＬＤ２を流れる大電流に起因するノイズの悪影響が及びやすくなる。この点に関し、本実施の形態では、中継リードＲＬ１および中継リードＲＬ２がリードＬＤ２とも異なる辺に配置されているため、中継リードＲＬ１および中継リードＲＬ２に対して、リードＬＤ２を流れる大電流に起因するノイズの悪影響が及びにくくなり、これによって、半導体装置ＳＡ１の信頼性を向上することができる。さらに、本実施の形態では、中継リードＲＬ１および中継リードＲＬ２として吊りリードを流用しており、この吊りリードには、封止体ＭＲからの吊りリードの抜けを防止すための屈曲部ＢＰが設けられている点からも、半導体装置ＳＡ１の信頼性を向上することができる。なぜなら、図１１に示すように、中継リードＲＬ１および中継リードＲＬ２に屈曲部ＢＰが形成されている結果、封止体ＭＲの内部に延在する中継リードＲＬ１（中継リードＲＬ２）の延在部分をｙ方向の中央付近に配置しながら、封止体ＭＲから露出する中継リードＲＬ１（中継リードＲＬ２）の突出部分をリードＬＤ２が形成されている辺Ｓ２よりもリードＬＤ１が形成されている辺Ｓ１に近づけて配置することができるからである。つまり、本実施の形態によれば、中継リードＲＬ１および中継リードＲＬ２をリードＬＤ１およびリードＬＤ２と異なる辺に配置している点と、封止体ＭＲから露出する中継リードＲＬ１（中継リードＲＬ２）の突出部分を辺Ｓ２から遠ざけるように配置する点との相乗効果によって、リードＬＤ２を流れる大電流に起因するノイズからの悪影響を抑制することができる。以上のことから、第２特徴構造によれば、半導体装置のサイズの増大や、半導体装置の電気的特性の劣化を招くことなく、中継リードＲＬ１および中継リードＲＬ２を設けることできる。
なお、図１１に示すように、本実施の形態では、中継リードＲＬ１および中継リードＲＬ２として、封止体ＭＲを固定する吊りリードを流用しているため、固定しやすさの観点から、必然的に、中継リードＲＬ１が辺Ｓ３から突出し、かつ、中継リードＲＬ２が辺Ｓ３と対向する辺Ｓ４から突出することが多いと考えられる。ただし、本実施の形態における技術的思想は、中継リードＲＬ１と中継リードＲＬ２とが異なる辺から突出する構造に限らず、中継リードＲＬ１と中継リードＲＬ２とが同じ辺から突出する構造にも適用することができる。
＜変形例＞
図１３は、変形例における半導体装置ＳＡ２の模式的な構成を示す平面図である。図１３において、本変形例における半導体装置ＳＡ２では、チップ搭載部ＴＡＢ１の一部分が、チップ搭載部ＴＡＢ５の右側に回り込むように形成されている。そして、この回り込んだチップ搭載部ＴＡＢ１の一部分に半導体チップＣＨＰ１（ＨＵ）が搭載されている。これにより、本変形例によれば、さらに、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＨＵ）との間の距離を小さくすることができ、この結果、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＨＵ）とを電気的に接続するワイヤＷ１の長さを短くすることができる。
＜実施の形態における半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について、図面を参照しながら説明する。まず、図１４に示すように、例えば、銅材から構成されるリードフレームＬＦを準備する。このリードフレームＬＦには、チップ搭載部ＴＡＢ１〜ＴＡＢ４と複数のリードＬＤ１と複数のリードＬＤ２と中継リードＲＬ１および中継リードＲＬ２が設けられている。このとき、複数のリードＬＤ２の一部とチップ搭載部ＴＡＢ１〜ＴＡＢ４のそれぞれとは一体的に形成されており、複数のリードＬＤ２は、リードフレームＬＦの枠体と接続されている。また、複数のリードＬＤ１もリードフレームＬＦの枠体と接続されており、複数のリードＬＤ１の内の一部のリードＬＤ１によって、チップ搭載部ＴＡＢ５が支持されている。さらに、中継リードＲＬ１と中継リードＲＬ２とは、互いに分離しており、それぞれ、リードフレームＬＦの枠体に接続されている。なお、図１４に示すように、本実施の形態では、チップ搭載部ＴＡＢ５は、ｘ方向に並んで配置されたチップ搭載部ＴＡＢ１〜ＴＡＢ４の中心位置から＋ｘ方向にずれて配置されている。
続いて、図１５に示すように、チップ搭載部ＴＡＢ１上に、例えば、導電性接着材（高融点半田や銀ペースト）を介して、ハイサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）を搭載する。同様に、チップ搭載部ＴＡＢ１上に、導電性接着材を介して、ダイオードが形成された半導体チップＣＨＰ２（ＨＵ）、半導体チップＣＨＰ２（ＨＶ）、半導体チップＣＨＰ２（ＨＷ）を搭載する。また、チップ搭載部ＴＡＢ２上に、導電性接着材を介して、ローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＵ）を搭載するとともに、ダイオードが形成された半導体チップＣＨＰ２（ＬＵ）を搭載する。同様に、チップ搭載部ＴＡＢ３上に、導電性接着材を介して、ローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＶ）を搭載するとともに、ダイオードが形成された半導体チップＣＨＰ２（ＬＶ）を搭載する。また、チップ搭載部ＴＡＢ４上に、導電性接着材を介して、ローサイドＩＧＢＴが形成された半導体チップＣＨＰ１（ＬＷ）を搭載するとともに、ダイオードが形成された半導体チップＣＨＰ２（ＬＷ）を搭載する。そして、チップ搭載部ＴＡＢ５上には、導電性接着材を介して、ゲート制御回路が形成された半導体チップＣＨＰ３を搭載する。
その後、図１６に示すように、半導体チップＣＨＰ３と複数のリードＬＤ１のそれぞれとを、例えば、金線や銅線からなるワイヤＷ１で接続し、かつ、半導体チップＣＨＰ１（ＨＵ）、半導体チップＣＨＰ１（ＨＶ）、半導体チップＣＨＰ１（ＨＷ）、半導体チップＣＨＰ１（ＬＵ）のそれぞれと、半導体チップＣＨＰ３とをワイヤＷ１で接続する。さらに、本実施の形態では、半導体チップＣＨＰ３と中継リードＲＬ１とをワイヤＷ１ａで接続し、中継リードＲＬ１と半導体チップＣＨＰ１（ＬＶ）とをワイヤＷ１ｂで接続する。同様に、半導体チップＣＨＰ３と中継リードＲＬ２とをワイヤＷ１ｃで接続し、中継リードＲＬ２と半導体チップＣＨＰ１（ＬＷ）とをワイヤＷ１ｄで接続する。これにより、本実施の形態によれば、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＶ）とが中継リードＲＬ１を介して間接的に接続され、半導体チップＣＨＰ３と半導体チップＣＨＰ１（ＬＷ）とが中継リードＲＬ２を介して間接的に接続されることになる。この結果、本実施の形態によれば、ワイヤＷ１、Ｗ１ａ、Ｗ１ｂ、Ｗ１ｃ、Ｗ１ｄの長さを短くすることができる。
また、図１６に示すように、ＩＧＢＴチップのエミッタ電極パッドとダイオードチップとアノード電極パッドとは、例えば、アルミニウム線からなるワイヤＷ２で接続され、かつ、このワイヤＷ２によって、ダイオードチップのアノード電極パッドとリードＬＤ２とが接続されることになる。このとき、ワイヤＷ２の径は、ワイヤＷ１の径よりも太い。
次に、図１７に示すように、例えば、樹脂からなる封止体ＭＲを形成する。そして、複数のリードＬＤ１および複数のリードＬＤ２をリードフレームＬＦの枠体から切り離す。このとき、封止体ＭＲは、中継リードＲＬ１および中継リードＲＬ２によって、リードフレームＬＦに支持される。つまり、本実施の形態における中継リードＲＬ１および中継リードＲＬ２は、製造工程中において、封止体ＭＲをリードフレームＬＦに固定する吊りリードとして機能することになる。その後、図１８に示すように、封止体ＭＲから露出する複数のリードＬＤ１のそれぞれ露出部分および複数のリードＬＤ２のそれぞれの露出部分にめっき膜を形成する。そして、吊りリード（中継リードＲＬ１および中継リードＲＬ２）を切断することにより、本実施の形態における半導体装置ＳＡ１を製造することができる。この半導体装置ＳＡ１において、複数のリードＬＤ１のそれぞれの露出部分と、複数のリードＬＤ２のそれぞれの露出部分には、実装基板と接続可能な外部端子が形成される一方、中継リードＲＬ１および中継リードＲＬ２の露出部分には、実装基板と接続可能な外部端子は形成されない。すなわち、中継リードＲＬ１および中継リードＲＬ２の露出部分の構造は、複数のリードＬＤ１のそれぞれの露出部分の構造や、複数のリードＬＤ２のそれぞれの露出部分の構造と異なることになる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
前記実施の形態では、３相インバータ回路を構成するパワートランジスタの例として、ＩＧＢＴを取り挙げて説明したが、前記実施の形態における技術的思想は、これに限らず、パワーＭＯＳＦＥＴにも適用することができる。なお、パワートランジスタとして、パワーＭＯＳＦＥＴを使用する場合には、ボディダイオードが内蔵されており、このボディダイオードがフリーホイールダイオードとして機能することから、ＩＧＢＴとは異なり、外付けのフリーホイールダイオードを設ける必要はなくなる。
ＣＨＰ１（ＬＶ） 半導体チップ
ＣＨＰ１（ＬＷ） 半導体チップ
ＣＨＰ３ 半導体チップ
ＬＤ１ リード
ＬＤ２ リード
ＲＬ１ 中継リード
ＲＬ２ 中継リード
Ｗ１ａ ワイヤ
Ｗ１ｂ ワイヤ
Ｗ１ｃ ワイヤ
Ｗ１ｄ ワイヤ

Claims (16)

  1. 第１パワートランジスタを備え、前記第１パワートランジスタの第１制御電極と電気的に接続された第１制御パッドが配置された第１表面を有する第１半導体チップと、
    第２パワートランジスタを備え、前記第２パワートランジスタの第２制御電極と電気的に接続された第２制御パッドが配置された第２表面を有する第２半導体チップと、
    第３パワートランジスタを備え、前記第３パワートランジスタの第３制御電極と電気的に接続された第３制御パッドが配置された第３表面を有する第３半導体チップと、
    前記第１半導体チップの前記第１パワートランジスタの前記第１制御電極と前記第２半導体チップの前記第２パワートランジスタの前記第２制御電極とを制御する制御回路を備え、前記制御回路と電気的に接続された第１電極パッド、第２電極パッドおよび第３電極パッドが配置された表面を有する制御用半導体チップと、
    前記制御用半導体チップと電気的に接続された複数の第１リードと、
    前記第１半導体チップと電気的に接続された複数の第２リードと、
    前記第１半導体チップと前記制御用半導体チップとに電気的に接続された第１中継リードと、
    前記第３半導体チップと前記制御用半導体チップとに電気的に接続された第２中継リードと、
    第１辺と、前記第１辺と対向する第２辺と、前記第１辺と前記第２辺とに交差する方向に延在する第３辺と、前記第３辺と対向する第４辺と、を有する第１面と、前記第１面とは反対側の面である第２面と、を備え、前記第１半導体チップ、前記制御用半導体チップ、前記複数の第１リードのそれぞれの一部、前記第２リードのそれぞれの一部、前記第１中継リードの一部、および前記第２中継リードの一部を封止する封止体と、を有し、
    前記第１半導体チップの前記第１制御パッドと前記制御用半導体チップの前記第１電極パッドとは、前記第１中継リードを介して第１導電性部材により電気的に接続され、
    前記第３半導体チップの前記第３制御パッドと前記制御用半導体チップの前記第３電極パッドとは、前記第２中継リードを介して第２導電性部材により電気的に接続され、
    前記第２半導体チップの前記第２制御パッドと前記制御用半導体チップの前記第２電極パッドとは、直接ワイヤで電気的に接続され、
    前記第１中継リードの前記封止体から露出した部分の構造は、前記複数の第１リード、および前記複数の第２リードの前記封止体から露出したそれぞれの部分の構造とは異なり、
    前記第２中継リードの前記封止体から露出した部分の構造は、前記複数の第１リードおよび前記複数の第２リードの前記封止体から露出したそれぞれの部分の構造とは異なり、
    前記封止体の前記第１面側から見たときに、前記複数の第１リードは、前記封止体の前記第１辺に沿って配置され、
    前記封止体の前記第１面側から見たときに、前記複数の第２リードは、前記封止体の前記第２辺に沿って配置され、
    前記封止体の前記第１面側から見たときに、前記第１中継リードは、前記封止体の前記第３辺に配置され、且つ、前記封止体の内側に向かって延在しており、
    前記封止体の前記第１面側から見たときに、前記第２中継リードは、前記封止体の前記第４辺に配置され、且つ、前記封止体の内側に向かって延在している、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記封止体の前記第１面側から見たときに、前記第１中継リードは、前記封止体の前記第２辺よりも前記第１辺に近くなるように配置されている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記第１中継リードは、屈曲部を有する、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１中継リードの前記封止体から突出した部分の長さは、前記複数の第１リード、および前記複数の第２リードの前記封止体から突出したそれぞれの部分の長さより短い、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１導電性部材は、第１ワイヤと第２ワイヤとを有し、
    前記第１ワイヤの一端部は、前記制御用半導体チップの前記第１電極パッドに電気的に接続され、
    前記第１ワイヤの前記一端部とは反対側の他端部は、前記第１中継リードに電気的に接続され、
    前記第２ワイヤの一端部は、前記第１中継リードに電気的に接続され、
    前記第２ワイヤの前記一端部とは反対側の他端部は、前記第１半導体チップの前記第１制御パッドに電気的に接続されている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１表面が、前記封止体の前記第１面と対向するように前記第１半導体チップが搭載された第１チップ搭載部をさらに有し、
    前記半導体装置が実装基板に実装された際、前記封止体の前記第１面は、前記実装基板の前記半導体装置が搭載された面と対向する面である、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１半導体チップと前記制御用半導体チップとの間の距離は、前記第２半導体チップと前記制御用半導体チップとの間の距離よりも大きい、半導体装置。
  8. 第１絶縁ゲートバイポーラトランジスタを備え、前記第１絶縁ゲートバイポーラトランジスタの第１エミッタ電極と電気的に接続された第１エミッタ電極パッドと、前記第１絶縁ゲートバイポーラトランジスタの第１ゲート電極と電気的に接続された第１ゲート電極パッドとが配置された第１表面と、前記第１絶縁ゲートバイポーラトランジスタの第１コレクタ電極が形成され、前記第１表面とは反対側の面である第１裏面と、を有する第１半導体チップと、
    第２絶縁ゲートバイポーラトランジスタを備え、前記第２絶縁ゲートバイポーラトランジスタの第２エミッタ電極と電気的に接続された第２エミッタ電極パッドと、前記第２絶縁ゲートバイポーラトランジスタの第２ゲート電極と電気的に接続された第２ゲート電極パッドとが配置された第２表面と、前記第２絶縁ゲートバイポーラトランジスタの第２コレクタ電極が形成され、前記第２表面とは反対側の面である第２裏面と、を有する第２半導体チップと、
    第３絶縁ゲートバイポーラトランジスタを備え、前記第３絶縁ゲートバイポーラトランジスタの第３エミッタ電極と電気的に接続された第３エミッタ電極パッドと、前記第３絶縁ゲートバイポーラトランジスタの第３ゲート電極と電気的に接続された第３ゲート電極パッドとが配置された第３表面と、前記第３絶縁ゲートバイポーラトランジスタの第３コレクタ電極が形成され、前記第３表面とは反対側の面である第３裏面と、を有する第３半導体チップと、
    第４絶縁ゲートバイポーラトランジスタを備え、前記第４絶縁ゲートバイポーラトランジスタの第４エミッタ電極と電気的に接続された第４エミッタ電極パッドと、前記第４絶縁ゲートバイポーラトランジスタの第４ゲート電極と電気的に接続された第４ゲート電極パッドとが配置された第４表面と、前記第４絶縁ゲートバイポーラトランジスタの第４コレクタ電極が形成され、前記第４表面とは反対側の面である第４裏面と、を有する第４半導体チップと、
    第５絶縁ゲートバイポーラトランジスタを備え、前記第５絶縁ゲートバイポーラトランジスタの第５エミッタ電極と電気的に接続された第５エミッタ電極パッドと、前記第５絶縁ゲートバイポーラトランジスタの第５ゲート電極と電気的に接続された第５ゲート電極パッドとが配置された第５表面と、前記第５絶縁ゲートバイポーラトランジスタの第５コレクタ電極が形成され、前記第５表面とは反対側の面である第５裏面と、を有する第５半導体チップと、
    第６絶縁ゲートバイポーラトランジスタを備え、前記第６絶縁ゲートバイポーラトランジスタの第６エミッタ電極と電気的に接続された第６エミッタ電極パッドと、前記第６絶縁ゲートバイポーラトランジスタの第６ゲート電極と電気的に接続された第６ゲート電極パッドとが配置された第６表面と、前記第６絶縁ゲートバイポーラトランジスタの第６コレクタ電極が形成され、前記第６表面とは反対側の面である第６裏面と、を有する第６半導体チップと、
    前記第１半導体チップの前記第１絶縁ゲートバイポーラトランジスタの前記第１ゲート電極、前記第２半導体チップの前記第２絶縁ゲートバイポーラトランジスタの前記第２ゲート電極、前記第３半導体チップの前記第３絶縁ゲートバイポーラトランジスタの前記第３ゲート電極、前記第４半導体チップの前記第４絶縁ゲートバイポーラトランジスタの前記第４ゲート電極、前記第５半導体チップの前記第５絶縁ゲートバイポーラトランジスタの前記第５ゲート電極、および前記第６半導体チップの前記第６絶縁ゲートバイポーラトランジスタの前記第６ゲート電極を制御する制御回路を備え、前記制御回路と電気的に接続された第１電極パッド、第２電極パッド、第３電極パッド、第４電極パッド、第５電極パッド、および第６電極パッドが配置された表面を有する制御用半導体チップと、
    前記制御用半導体チップと電気的に接続された複数の第１リードと、
    前記第１半導体チップの前記第１エミッタ電極パッドと電気的に接続され、外部より接地電位が供給可能な第１グランドリードと、
    前記第２半導体チップの前記第２エミッタ電極パッドと電気的に接続され、外部より前記接地電位が供給可能な第２グランドリードと、
    前記第３半導体チップの前記第３エミッタ電極パッドと電気的に接続され、外部より前記接地電位が供給可能な第３グランドリードと、
    前記第１半導体チップと前記制御用半導体チップとに電気的に接続された第１中継リードと、
    前記第２半導体チップと前記制御用半導体チップとに電気的に接続された第２中継リードと、
    前記第１半導体チップが搭載され、前記第１半導体チップの第１コレクタ電極と前記第４半導体チップの前記第４エミッタ電極パッドとに電気的に接続され、且つ、第１出力リードを備えた第１チップ搭載部と、
    前記第２半導体チップが搭載され、前記第２半導体チップの第２コレクタ電極と前記第５半導体チップの前記第５エミッタ電極パッドとに電気的に接続され、且つ、第２出力リードを備えた第２チップ搭載部と、
    前記第３半導体チップが搭載され、前記第３半導体チップの第３コレクタ電極と前記第６半導体チップの前記第６エミッタ電極パッドとに電気的に接続され、且つ、第３出力リードを備えた第３チップ搭載部と、
    前記第４半導体チップ、前記第５半導体チップ、および前記第６半導体チップが搭載され、前記第４半導体チップの第４コレクタ電極、前記第５半導体チップの第５コレクタ電極、および前記第６半導体チップの第６コレクタ電極と電気的に接続され、且つ、外部より電源電位が供給可能な電源リードを備えた第４チップ搭載部と、
    前記制御用半導体チップが搭載された第５チップ搭載部と、
    第１辺と、前記第１辺とは対向する第２辺と、前記第１辺と前記第２辺とに交差する方向に延在する第３辺と、前記第３辺に対向する第４辺と、を有する第１面と、前記第１面とは反対側の面である第２面と、を備え、前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ、前記第４半導体チップ、前記第５半導体チップ、前記第６半導体チップ、前記制御用半導体チップ、前記複数の第１リードのそれぞれの一部、前記第１グランドリードの一部、前記第２グランドリードの一部、前記第３グランドリードの一部、前記第１中継リードの一部、前記第２中継リードの一部、前記第１出力リードの一部、前記第２出力リードの一部、前記第３出力リードの一部、および前記電源リードの一部を封止する封止体と、を有し、
    前記第１半導体チップの前記第１ゲート電極パッドと前記制御用半導体チップの前記第１電極パッドとは、前記第１中継リードを介して第１導電性部材により電気的に接続され、
    前記第２半導体チップの前記第２ゲート電極パッドと前記制御用半導体チップの前記第２電極パッドとは、前記第２中継リードを介して第２導電性部材により電気的に接続され、
    前記第１中継リードの前記封止体から露出した部分の構造、および前記第２中継リードの前記封止体から露出した部分の構造は、前記第１中継リード、および前記第２中継リード以外のリードの前記封止体から露出した部分の構造とは異なる、半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記第３半導体チップの前記第３ゲート電極パッドと前記制御用半導体チップの前記第３電極パッドとは、第３導電性部材で直接電気的に接続され、
    前記第４半導体チップの前記第４ゲート電極パッドと前記制御用半導体チップの前記第４電極パッドとは、第４導電性部材で直接電気的に接続され、
    前記第５半導体チップの前記第５ゲート電極パッドと前記制御用半導体チップの前記第５電極パッドとは、第５導電性部材で直接電気的に接続され、
    前記第６半導体チップの前記第６ゲート電極パッドと前記制御用半導体チップの前記第６電極パッドとは、第６導電性部材で直接電気的に接続されている、半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記封止体の前記第１面側から見たときに、前記封止体の前記第１辺が延在する方向において、前記第２チップ搭載部は前記第１チップ搭載部と前記第３チップ搭載部とに挟まれるように配置され、且つ、前記第３チップ搭載部は前記第２チップ搭載部と前記第４チップ搭載部とに挟まれるように配置され、
    前記封止体の前記第１面側から見たときに、前記第５チップ搭載部は、前記第１チップ搭載部よりも前記第４チップ搭載部に近くなるように配置されている、半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記制御用半導体チップの前記表面には、前記第４半導体チップの前記第４エミッタ電極パッドの電位を入力可能な第７電極パッドと、前記第５半導体チップの前記第５エミッタ電極パッドの電位を入力可能な第８電極パッドと、前記第６半導体チップの前記第６エミッタ電極パッドの電位を入力可能な第９電極パッドと、が配置され、
    前記第４半導体チップの前記第４エミッタ電極パッドと前記制御用半導体チップの前記第７電極パッドとは、第７導電性部材で直接電気的に接続され、
    前記第５半導体チップの前記第５エミッタ電極パッドと前記制御用半導体チップの前記第８電極パッドとは、第８導電性部材で直接電気的に接続され、
    前記第６半導体チップの前記第６エミッタ電極パッドと前記制御用半導体チップの前記第９電極パッドとは、第９導電性部材で直接電気的に接続されている、半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記封止体の前記第１面側から見たときに、前記複数の第１リードは、前記封止体の前記第１辺に沿って配置され、
    前記封止体の前記第１面側から見たときに、前記第１出力リード、前記第２出力リード、前記第３出力リード、前記第１グランドリード、前記第２グランドリード、前記第３グランドリード、および前記電源リードは、前記封止体の前記第２辺に沿って配置され、
    前記封止体の前記第１面側から見たときに、前記第１中継リードは、前記封止体の前記第３辺に配置され、且つ、前記封止体の内側に向かって延在し、
    前記封止体の前記第１面側から見たときに、前記第２中継リードは、前記封止体の前記第４辺に配置され、且つ、前記封止体の内側に向かって延在している、半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記封止体の前記第１面側から平面的に見たときに、前記第２中継リードの一部は、前記第４チップ搭載部と前記第５チップ搭載部との間に挟まれるように配置され、且つ、前記第４導電性部材、前記第５導電性部材、前記第６導電性部材、前記第７導電性部材、前記第８導電性部材、および前記第９導電性部材は、前記第２中継リードの前記一部と重なっている、半導体装置。
  14. 請求項８に記載の半導体装置において、
    前記第１中継リード、および前記第２中継リードの前記封止体から突出した部分の長さは、前記第１中継リード、および前記第２中継リード以外のリードの前記封止体から突出した部分の長さより短い、半導体装置。
  15. 請求項８に記載の半導体装置において、
    前記第１導電性部材は、第１ワイヤと第２ワイヤとを有し、
    前記第２導電性部材は、第３ワイヤと第４ワイヤとを有し、
    前記第１ワイヤの一端部は、前記制御用半導体チップの前記第１電極パッドに電気的に接続され、
    前記第１ワイヤの前記一端部とは反対側の他端部は、前記第１中継リードに電気的に接続され、
    前記第２ワイヤの一端部は、前記第１中継リードに電気的に接続され、
    前記第２ワイヤの前記一端部とは反対側の他端部は、前記第１半導体チップの前記第１ゲート電極パッドに電気的に接続され、
    前記第３ワイヤの一端部は、前記制御用半導体チップの前記第２電極パッドに電気的に接続され、
    前記第３ワイヤの前記一端部とは反対側の他端部は、前記第２中継リードに電気的に接続され、
    前記第４ワイヤの一端部は、前記第２中継リードに電気的に接続され、
    前記第４ワイヤの前記一端部とは反対側の他端部は、前記第２半導体チップの前記第２ゲート電極パッドに電気的に接続されている、半導体装置。
  16. 請求項８に記載の半導体装置において、
    前記第１半導体チップの前記第１表面、前記第２半導体チップの前記第２表面、前記第３半導体チップの前記第３表面、前記第４半導体チップの前記第４表面、前記第５半導体チップの前記第５表面、前記第６半導体チップの前記第６表面、および前記制御用半導体チップの前記表面が前記封止体の前記第１面と対向しており、
    前記半導体装置が実装基板に実装された際、前記封止体の前記第１面は、前記実装基板の前記半導体装置が搭載された面と対向する面である、半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018107364A (ja) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置
WO2018193929A1 (ja) * 2017-04-19 2018-10-25 三菱電機株式会社 半導体モジュールおよび電力変換装置
JP2019012767A (ja) * 2017-06-30 2019-01-24 ルネサスエレクトロニクス株式会社 半導体モジュールの製造方法および半導体モジュール
WO2019203139A1 (ja) 2018-04-19 2019-10-24 ローム株式会社 半導体装置
WO2019235267A1 (ja) * 2018-06-04 2019-12-12 ローム株式会社 半導体装置
DE112018007478T5 (de) 2018-06-20 2021-01-14 Rohm Co., Ltd. Halbleitervorrichtung
TWI693682B (zh) * 2019-08-28 2020-05-11 財團法人工業技術研究院 電子元件封裝結構
US11314311B2 (en) * 2019-09-20 2022-04-26 Dell Products, L.P. Battery runtime and performance management based upon presence detection
WO2022176729A1 (ja) * 2021-02-22 2022-08-25 ローム株式会社 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3325697B2 (ja) * 1994-01-20 2002-09-17 三菱電機株式会社 パワーデバイスの制御装置およびモータの駆動制御装置
JPH09186288A (ja) 1995-12-28 1997-07-15 Shindengen Electric Mfg Co Ltd 半導体装置
JP3674333B2 (ja) * 1998-09-11 2005-07-20 株式会社日立製作所 パワー半導体モジュール並びにそれを用いた電動機駆動システム
US7633158B2 (en) * 2003-09-05 2009-12-15 Rohde & Schwarz Gmbh & Co., Kg Electronic component comprising a cooling surface
JP5167323B2 (ja) * 2010-09-30 2013-03-21 トヨタ自動車株式会社 半導体装置
JP6094420B2 (ja) * 2013-08-09 2017-03-15 三菱電機株式会社 半導体装置
JP6076865B2 (ja) * 2013-09-02 2017-02-08 ルネサスエレクトロニクス株式会社 電子装置
JP6510310B2 (ja) * 2014-05-12 2019-05-08 ローム株式会社 半導体装置

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