WO2020166283A1 - 半導体装置 - Google Patents

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WO2020166283A1
WO2020166283A1 PCT/JP2020/001952 JP2020001952W WO2020166283A1 WO 2020166283 A1 WO2020166283 A1 WO 2020166283A1 JP 2020001952 W JP2020001952 W JP 2020001952W WO 2020166283 A1 WO2020166283 A1 WO 2020166283A1
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wire
chip
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center
joint
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PCT/JP2020/001952
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達志 金田
弘貴 大森
錬 木村
透 日吉
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住友電気工業株式会社
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    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Definitions

  • the present disclosure relates to semiconductor devices.
  • a semiconductor device in which a semiconductor chip is arranged on a circuit board is known (for example, see Patent Document 1 and Patent Document 2).
  • the circuit pattern, the semiconductor chip, and the semiconductor chips are connected by wires.
  • a semiconductor device includes a substrate, a first region, a second region located apart from the first region, and a third region located between the first region and the second region.
  • a circuit pattern including the circuit pattern, a first chip including a diode and disposed in the second region, and a circuit pattern disposed on a surface opposite to a surface facing the third region in the plate thickness direction of the substrate.
  • a second chip including a vertical transistor having a source pad and a gate pad arranged at a position different from that of the source pad, arranged in the third region, a first junction portion joined to the first region, and a second chip.
  • a straight line is parallel.
  • the distance between the second virtual straight line and the center of gravity of the third joint is larger than the distance between the second virtual straight line and the center of gravity of the second joint.
  • the distance between the first virtual line and the second virtual line is d
  • the acute angle formed by the first virtual line and the third virtual line passing through the center of gravity of the second joint and the center of gravity of the third joint is ⁇ .
  • the width of the second bonding portion in the extending direction of the first wire is w, the relationship of 0 ⁇ sin ⁇ 1 d/w is established.
  • a semiconductor device includes a substrate, a first region, a second region located apart from the first region, and a third region located between the first region and the second region.
  • a circuit pattern including a first diode and a third chip disposed in the second region, and a circuit pattern disposed on the substrate, and a second diode, and disposed in a position different from the third chip in the second region
  • a vertical transistor having a source pad arranged on a surface opposite to the surface facing the third region in the plate thickness direction of the substrate and a gate pad arranged at a position different from the source pad.
  • a second joint arranged in the third region, a first joint portion joined to the first region, a second joint portion joined to the second chip, and a third joint portion joined to the first chip.
  • a second wire arranged adjacent to the wire.
  • a straight line is parallel.
  • the distance between the second virtual straight line and the center of gravity of the third joint is larger than the distance between the second virtual straight line and the center of gravity of the second joint.
  • the distance between the first virtual line and the second virtual line is d
  • the acute angle formed by the first virtual line and the third virtual line passing through the center of gravity of the second joint and the center of gravity of the third joint is ⁇ .
  • the width of the second bonding portion in the extending direction of the first wire is w, the relationship of 0 ⁇ sin ⁇ 1 d/w is established.
  • FIG. 1 is a schematic cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device shown in FIG. 1 when viewed in the plate thickness direction of the substrate.
  • FIG. 3 is a schematic cross-sectional view of joining a wire to the second chip.
  • FIG. 4 is a schematic cross-sectional view showing a state in which the wire is joined to the second chip.
  • FIG. 5 is a schematic plan view which shows the state which bends a 1st wire in a 2nd joining part, and joins a 1st wire and a 2nd chip.
  • FIG. 6 is a schematic plan view of the semiconductor device according to the second embodiment as viewed in the plate thickness direction of the substrate.
  • FIG. 7 is a schematic plan view of the semiconductor device according to the third embodiment as viewed in the plate thickness direction of the substrate.
  • FIG. 8 is a schematic side view showing the first wire, the third wire, and the fifth wire in the third embodiment.
  • FIG. 9 is a schematic side view of the semiconductor device when defining the height of the loop of the wire.
  • FIG. 10 is a schematic plan view of the semiconductor device according to the fourth embodiment as viewed in the plate thickness direction of the substrate.
  • FIG. 11 is a schematic side view showing the first wire, the third wire, and the fifth wire in the fourth embodiment.
  • FIG. 12 is a schematic side view of the semiconductor device when defining the rising angle of the wire loop.
  • a semiconductor chip is arranged on a substrate on which a circuit pattern is formed, and then a part of the circuit pattern is connected to the semiconductor chip and the semiconductor chips by a wire.
  • the tool (bond tool) for joining the wire to the circuit pattern or the semiconductor chip comes into contact with the already installed wire, the wire is bent. As a result, malfunction of the semiconductor device may occur. It is required to suppress bending of the wire during manufacturing.
  • one of the aims is to provide a semiconductor device capable of suppressing the bending of the wire.
  • a semiconductor device includes a substrate, a first region, a second region located apart from the first region, and a third region located between the first region and the second region.
  • a circuit pattern arranged on the substrate, a first chip including a diode arranged in the second region, and a source arranged on a surface opposite to the surface facing the third area in the plate thickness direction of the substrate.
  • a second chip including a vertical transistor having a gate pad arranged at a position different from a pad and a source pad, arranged in a third region, a first junction joined to the first region, and joined to a second chip
  • a first wire including a second bonding portion and a third bonding portion bonded to the first chip, a fourth bonding portion bonded to the first region, a fifth bonding portion bonded to the second chip, and a fourth bonding portion
  • a second wire that includes a sixth bonding portion that is bonded to one chip, and is disposed so as to be adjacent to the first wire with the gate pad interposed therebetween.
  • a straight line is parallel.
  • the distance between the second virtual straight line and the center of gravity of the third joint is larger than the distance between the second virtual straight line and the center of gravity of the second joint.
  • the distance between the first virtual line and the second virtual line is d
  • the acute angle formed by the first virtual line and the third virtual line passing through the center of gravity of the second joint and the center of gravity of the third joint is ⁇ .
  • the width of the second bonding portion in the extending direction of the first wire is w, the relationship of 0 ⁇ sin ⁇ 1 d/w is established.
  • a first chip including a diode is arranged in parallel with the second chip in order to reduce a possibility that a parasitic diode is turned on and a basal plane dislocation increases.
  • stitch bonding is performed in order of the first chip, the second chip, and the circuit pattern, it is possible to reduce the occurrence of ringing due to a surge voltage generated between the drain and the source of the second chip at the time of turn-off, for example.
  • the area of the first chip may be made larger than the area of the second chip when viewed in the plate thickness direction of the substrate.
  • Stitch bonding can be performed using a wire bonder equipped with a bond tool, for example.
  • the relationship of 0 ⁇ sin ⁇ 1 d/w is established. That is, ⁇ is set so that the relationship of 0 ⁇ sin ⁇ 1 d/w is established. This can reduce the risk of the bond tool coming into contact with the already-installed second wire when the first wire and the second chip are bent by bending at the second bonding portion. Therefore, according to such a semiconductor device, bending of the wire can be suppressed.
  • parallel means that two straight lines extend in parallel, and does not mean parallel in a geometrically strict sense.
  • the semiconductor device may further include a third wire including a seventh bonding part bonded to the first region, an eighth bonding part bonded to the second chip, and a ninth bonding part bonded to the first chip.
  • a third wire including a seventh bonding part bonded to the first region, an eighth bonding part bonded to the second chip, and a ninth bonding part bonded to the first chip.
  • the distance between the second joint portion and the third joint portion is D 1
  • the distance between the eighth joint portion and the ninth joint portion is D 2
  • relationship is established Good.
  • the circuit pattern may further include a fourth region located on the opposite side of the first region as viewed from the first chip when viewed in the plate thickness direction of the substrate.
  • the semiconductor device may further include a gate wire connecting the gate pad and the fourth region. By doing so, the gate wire can be easily arranged.
  • the area of the first chip may be larger than the area of the second chip when viewed in the thickness direction of the substrate. By doing so, the resistance of the first chip can be reduced.
  • the second chip may include a SiC semiconductor.
  • a high-performance semiconductor device can be obtained by adopting the second chip capable of achieving such high breakdown voltage and low on-resistance.
  • the first chip may include a SiC semiconductor.
  • a semiconductor device includes a substrate, a first region, a second region located apart from the first region, and a third region located between the first region and the second region. , A circuit pattern arranged on the substrate, a third chip including the first diode and arranged in the second region, and a second diode, and arranged in a position different from the third chip in the second region.
  • a fourth chip, and a vertical transistor having a source pad arranged on a surface opposite to a surface facing the third region in the plate thickness direction of the substrate and a gate pad arranged at a position different from the source pad, A second joint arranged in the third region, a first joint portion joined to the first region, a second joint portion joined to the second chip, and a third joint portion joined to the first chip.
  • a first wire including a first wire, a fourth bonding part bonded to the first region, a fifth bonding part bonded to the second chip, and a sixth bonding part bonded to the first chip; And a second wire arranged so as to be adjacent to.
  • a straight line is parallel.
  • the distance between the second virtual straight line and the center of gravity of the third joint is larger than the distance between the second virtual straight line and the center of gravity of the second joint.
  • the distance between the first virtual line and the second virtual line is d
  • the acute angle formed by the first virtual line and the third virtual line passing through the center of gravity of the second joint and the center of gravity of the third joint is ⁇ .
  • the width of the second bonding portion in the extending direction of the first wire is w, the relationship of 0 ⁇ sin ⁇ 1 d/w is established.
  • bending of the wire can be suppressed as in the semiconductor device according to the first aspect.
  • the total area of the first chip and the third chip may be larger than the area of the second chip when viewed in the plate thickness direction of the substrate. By doing so, the current flowing to the second chip side can be reduced.
  • FIG. 1 is a schematic cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view of the semiconductor device shown in FIG. 1 when viewed in the plate thickness direction of the substrate.
  • a semiconductor device 11a includes a heat dissipation plate 12, a substrate 13, a circuit pattern 14, a first chip 15 including a diode, which is arranged on the heat dissipation plate 12. , A second chip 16 including a vertical transistor.
  • the heat sink 12 is made of metal.
  • the heat sink 12 is made of copper, for example.
  • the surface of the heat sink 12 is subjected to, for example, nickel plating treatment.
  • the heat dissipation plate 12 has, for example, a rectangular planar shape.
  • the substrate 13 is arranged on the one main surface 12 a of the heat dissipation plate 12.
  • the substrate 13 has an insulating property.
  • the substrate 13 is made of ceramic, for example.
  • the substrate 13 is made of, for example, at least one of AlN, SiN, and Al 2 O 3 .
  • the substrate 13 may be made of glass.
  • the planar shape of the substrate 13 is, for example, a rectangle.
  • Substrate 13 is arranged such that one main surface 12a of heat dissipation plate 12 and the other main surface 13b of substrate 13 are in contact with each other.
  • the circuit pattern 14 is arranged on the substrate 13. Specifically, the circuit pattern 14 is arranged on the one main surface 13 a of the substrate 13.
  • the circuit pattern 14 is made of copper, for example.
  • the circuit pattern 14 is specifically a copper wiring.
  • the circuit pattern 14 includes a first region 14a, a second region 14b, a third region 14c and a fourth region 14d.
  • the second area 14b is located apart from the first area 14a.
  • the third region 14c is located between the first region 14a and the second region 14b.
  • the first chip 15 is arranged in the second region 14b.
  • the second chip 16 is arranged in the third region 14c.
  • the fourth region 14d is located on the side opposite to the first region 14a when viewed from the first chip 15.
  • the first chip 15 is a chip including a Schottky barrier diode, for example.
  • the planar shape of the first chip 15 is, for example, a rectangle. That is, when viewed in the plate thickness direction of the substrate 13, the first chip 15 has a rectangular shape.
  • the cathode electrode is arranged on the surface 15b side in contact with the second region 14b, and the anode electrode is arranged on the surface 15b side opposite to the surface 15b of the substrate 13 in the plate thickness direction.
  • the first chip 15 includes a SiC semiconductor layer. The SiC semiconductor layer is arranged between the anode electrode and the cathode electrode.
  • the second chip 16 is, for example, a vertical MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor).
  • the planar shape of the second chip 16 is, for example, a rectangle. That is, when viewed in the plate thickness direction of the substrate 13, the second chip 16 has a rectangular shape.
  • the second chip 16 includes the source pad 18 arranged on the surface 16a opposite to the surface 16b facing the third region 14c in the plate thickness direction of the substrate 13 and the gate pad 17 arranged at a position different from the source pad 18.
  • the drain electrode is arranged on the surface 16b side that contacts the third region 14c, and is electrically connected to the source pad 18 on the surface 16a side opposite to the surface 16b in the plate thickness direction of the substrate 13.
  • the source electrode and gate pad 17 are arranged.
  • the gate pad 17 is electrically connected to the gate electrode of the second chip 16.
  • the second chip 16 includes a SiC semiconductor layer. The SiC semiconductor layer is arranged between the drain electrode and the source electrode.
  • the area of the first chip 15 is larger than the area of the second chip 16 when viewed in the thickness direction of the substrate 13.
  • the length of the first chip 15 in the X direction is longer than the length of the second chip 16 in the X direction.
  • the length of the first chip 15 in the Y direction is longer than the length of the second chip 16 in the Y direction.
  • the second chip 16 is arranged between the first region 14 a and the first chip 15 when viewed in the plate thickness direction of the substrate 13.
  • the first region 14a of the circuit pattern 14, the second chip 16, the first chip 15, and the fourth region 14d of the circuit pattern 14 are arranged along the X direction. They are arranged side by side.
  • the semiconductor device 11a includes a first wire 21a, a second wire 21b, a third wire 21c, and a fourth wire 21d.
  • the first wire 21a to the fourth wire 21d are arranged side by side in the order of the fourth wire 21d, the second wire 21b, the first wire 21a, and the third wire 21c in the Y direction.
  • the third wire 21c and the fourth wire 21d are located at both ends in the Y direction.
  • the gate pad 17 is arranged between the first wire 21a and the second wire 21b in the Y direction.
  • the first wire 21a, the second wire 21b, the third wire 21c, and the fourth wire 21d electrically connect the first region 14a of the circuit pattern 14, the second chip 16, and the first chip 15, respectively.
  • the first wire 21a, the second wire 21b, the third wire 21c, and the fourth wire 21d are arranged in parallel in the X direction in the region where the first region 14a and the second chip 16 are connected.
  • a material forming the first wire 21a for example, aluminum can be adopted. The same applies to the materials forming the second wire 21b, the third wire 21c, and the fourth wire 21d.
  • the first wire 21a includes a first joining portion 22a joined to the first region 14a, a second joining portion 23a joined to the second chip 16, and a third joining portion 24a joined to the first chip 15.
  • the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 are continuously connected by the first wire 21a.
  • the first wire 21a is joined to the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 by stitch bonding.
  • the first wire 21a is bent and joined at the second joining portion 23a.
  • the first wire 21a is bent and joined so that the third joining portion 24a approaches the third wire 21c.
  • the second wire 21b is arranged so as to be adjacent to the first wire 21a with the gate pad 17 interposed therebetween.
  • the second wire 21b includes a fourth joint portion 22b joined to the first region 14a, a fifth joint portion 23b joined to the second chip 16, and a sixth joint portion 24b joined to the first chip 15.
  • the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 are continuously connected by the second wire 21b.
  • the second wire 21b is joined to the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 by stitch bonding.
  • the second wire 21b is bent and joined at the fifth joining portion 23b.
  • the second wire 21b is bent and joined so that the sixth joining portion 24b approaches the fourth wire 21d.
  • the third wire 21c is arranged in the Y direction at a distance from the first wire 21a.
  • the third wire 21c includes a seventh joining portion 22c joined to the first region 14a, an eighth joining portion 23c joined to the second chip 16, and a ninth joining portion 24c joined to the first chip 15. Similar to the first wire 21a, the third wire 21c is joined to the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 by stitch bonding.
  • the third wire 21c is bent and joined at the eighth joining portion 23c.
  • the third wire 21c is bent and joined so that the ninth joining portion 24c moves away from the first wire 21a.
  • the fourth wire 21d is joined to the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 by stitch bonding.
  • the first region 14a of the circuit pattern 14, the second chip 16 and the first chip 15 are continuously connected by a total of four wires.
  • the distance between the second joint portion 23a and the third joint portion 24a is D 1
  • the distance between the eighth joint portion 23c and the ninth joint portion 24c is D 2
  • the semiconductor device 11a includes a gate wire 25.
  • the gate wire 17 connects the gate pad 17 and the fourth region 14d.
  • the gate wire 25 is arranged so as to extend along the X direction.
  • the junction between the gate wire 25 and the gate pad 17 is located between the first wire 21a and the second wire 21b in the Y direction.
  • the center of gravity of the first joint portion 22a means, for example, when the first joint portion 22a has widths in the X direction and the Y direction, intermediate portions of the width in the X direction and the Y direction, respectively. The same applies to the other joints.
  • the distance between the second virtual straight line 26b and the third joint portion 24a is larger than the distance between the second virtual straight line 26b and the second joint portion 23a.
  • the third virtual straight line 26c passing through the center of gravity of the second joint portion 23a and the center of gravity of the third joint portion 24a intersects the first virtual straight line 26a.
  • the first virtual straight line 26a, the second virtual straight line 26b, and the third virtual straight line 26c are indicated by broken lines.
  • the distance between the first virtual straight line 26a and the second virtual straight line 26b is d, and the third virtual straight line 26c and the first virtual straight line 26a passing through the center of gravity of the second joint portion 23a and the center of gravity of the third joint portion 24a are formed.
  • the acute angle is ⁇
  • the width of the second bonding portion 23a in the extending direction of the first wire 21a is w
  • the relationship of 0 ⁇ sin ⁇ 1 d/w is established. This will be described later.
  • the first chip 15 is arranged in parallel with the second chip 16. Stitch bonding is performed in the order of the first chip 15, the second chip 16, and the circuit pattern 14. Therefore, in the semiconductor device 11a, for example, ringing caused by a surge voltage generated between the drain and the source of the second chip 16 at the time of turn-off can be reduced.
  • the area of the first chip 15 is larger than the area of the second chip 16 when viewed in the plate thickness direction of the substrate 13 in order to reduce the resistance of the first chip 15 during forward bias.
  • the wire is continuously bonded from the first chip 15 having a large area to the second chip 16 having a small area, the wire is bent at the bonding portion with the second chip 16.
  • the area of the first chip 15 is larger than the area of the second chip 16 when viewed in the plate thickness direction of the substrate 13. Therefore, the resistance of the first chip 15 can be reduced.
  • the circuit pattern 14 includes the fourth region 14d located on the opposite side of the first region 14a when viewed from the first chip 15 when viewed in the plate thickness direction of the substrate 13.
  • the semiconductor device 11a includes a gate wire 25 that connects the gate pad 17 and the fourth region 14d. Therefore, the gate wire 25 can be easily arranged.
  • the second chip 16 includes a SiC semiconductor. By adopting such a second chip 16 that can achieve high breakdown voltage and low on-resistance, a high-performance semiconductor device 11a can be obtained.
  • the first chip 15 includes a SiC semiconductor. By adopting such a first chip 15 that can achieve high breakdown voltage and low resistance, a high-performance semiconductor device 11a can be obtained.
  • the substrate 13 having the circuit pattern 14 and the heat sink 12 are prepared. Then, the substrate 13 is arranged on the heat sink 12, the second chip 16 is arranged on the third region 14c of the circuit pattern 14, and the first chip 15 is arranged on the second region 14b. After that, the heat dissipation plate 12 and the substrate 13 are joined by reflow soldering, and the second chip 16 and the first chip 15 are joined to the circuit pattern 14. After that, the circuit pattern 14, the second chip 16, and the first chip 15 are joined by wires by stitch bonding.
  • the stitch bonding of the first wire 21a, the second wire 21b, the third wire 21c, and the fourth wire 21d the stitch bonding of the first wire 21a is finally performed.
  • stitch bonding is performed in the order of the fourth wire 21d, the second wire 21b, the third wire 21c, and the first wire 21a.
  • the terminals (not shown) and the circuit pattern 14 and the like are joined by wires. Then, it is sealed with resin. In this way, the semiconductor device 11a is manufactured.
  • FIG. 3 is a schematic cross-sectional view when the wire is bonded to the second chip 16.
  • FIG. 4 is a schematic cross-sectional view showing a state in which the wire is bonded to the second chip 16.
  • the stitch bonding of the wire 31 can be performed using the wire bonder 33 including the wire bonder tip portion 36, for example.
  • the outline of the outer shape of the wire bonder tip portion 36 is indicated by a broken line.
  • the wire bonder tip portion 36 includes a bond tool 32 having a contact portion 34 that contacts the wire 31, and a wire supply portion 35 that supplies the wire 31.
  • the tip part 36 of the wire bonder moves in the direction shown by the arrow B while supplying the wire 31 from the wire supply part 35 at any time.
  • the wire 31 is bonded to the surface 16 a of the second chip 16 by supplying the wire 31 from the wire supply part 35 and bringing the contact part 34 of the bond tool 32 into contact with the wire 31 to vibrate ultrasonically.
  • the wire bonder 33 in addition to the joining width w joined by the contact portion 34 of the bond tool 32, it is necessary to secure a space for the wire supply portion 35 in the traveling direction in the movement, and therefore it is equal to the joining width w.
  • the width C is required.
  • the bonding width w is shown in FIG. 4 as the distance between the both ends 37a and 37b of the second bonding portion 23a in the direction in which the wire 31 extends.
  • FIG. 5 is a schematic plan view showing a state in which the first wire 21a is bent at the second bonding portion 23a to bond the first wire 21a and the second chip 16 together.
  • the thicknesses of the first wire 21a and the second wire 21b are exaggeratedly and thickly illustrated for easy understanding.
  • the relationship of 0 ⁇ sin ⁇ 1 d/w is established. Therefore, when the first wire 21a and the second chip 16 are bent by being bent at the second bonding portion 23a, it is possible to reduce the risk that the wire bonder tip portion 36 and the already installed second wire 21b contact each other. it can. That is, in the semiconductor device 11a, the acute angle .theta. formed by the first virtual line 26a and the third virtual line 26c is made as small as possible to suppress the contact between the wire bonder 33 and the second wire 21b during stitch bonding. It is what Therefore, according to the semiconductor device 11a described above, the bending of the second wire 21b can be suppressed.
  • FIG. 6 is a schematic plan view of the semiconductor device according to the second embodiment as viewed in the plate thickness direction of the substrate.
  • the second embodiment is different from the first embodiment in that a plurality of chips including diodes are arranged.
  • the semiconductor device 11b according to the second embodiment has two third chips 15c arranged in the Y direction instead of the first chip 15 of the semiconductor device 11a according to the first embodiment. It differs from the first embodiment in that the fourth chip 15d is arranged.
  • the semiconductor device 11b includes a substrate 13, a circuit pattern 14, a second chip 16, a third chip 15c, and a fourth chip 15d.
  • the circuit pattern 14 includes a first region 14a, a second region 14b, a third region 14c and a fourth region 14d.
  • the second area 14b is located apart from the first area 14a.
  • the third region 14c is located between the first region 14a and the second region 14b.
  • the third chip 15c includes a first diode.
  • the third chip 15c is arranged in the second region 14b.
  • the fourth chip 15d includes a second diode.
  • the fourth chip 15d is arranged in the second region 14b at a position different from that of the third chip 15c.
  • the third chip 15c and the fourth chip 15d are arranged at intervals in the Y direction.
  • the fourth region 14d is located on the side opposite to the first region 14a when viewed from the third chip 15c and the fourth chip 15d.
  • the distance in the X direction between the third chip 15c and the fourth region 14d is the same as the distance in the X direction between the fourth chip 15d and the fourth region 14d.
  • the semiconductor device 11b includes a first wire 21a and a second wire 21b.
  • the first wire 21a includes a first bonding portion 22a bonded to the first region 14a, a second bonding portion 23a bonded to the second chip 16 and a third bonding portion 24a bonded to the third chip 15c.
  • the second wire 21b is arranged so as to be adjacent to the first wire 21a with the gate pad 17 interposed therebetween.
  • the second wire 21b includes a fourth joining portion 22b joined to the first region 14a, a fifth joining portion 23b joined to the second chip 16 and a sixth joining portion 24b joined to the fourth chip 15d.
  • the first virtual straight line 26a passing through the center of gravity of the first joint portion 22a and the center of gravity of the second joint portion 23a as viewed in the thickness direction of the substrate 13, the center of gravity of the fourth joint portion 22b, and the center of gravity of the fifth joint portion 23b.
  • the second virtual straight line 26b passing through and is parallel.
  • the distance between the second virtual straight line 26b and the center of gravity of the third joint portion 24a is larger than the distance between the second virtual straight line 26b and the center of gravity of the second joint portion 23a.
  • the distance between the first virtual straight line 26a and the second virtual straight line 26b is defined as d, and the third virtual straight line 26c and the first virtual straight line 26a passing through the center of gravity of the second joint portion 23a and the center of gravity of the third joint portion 24a are formed.
  • the acute angle is ⁇
  • the width of the second bonding portion 23a in the extending direction of the first wire 21a is w
  • the relationship of 0 ⁇ sin ⁇ 1 d/w is established.
  • bending of the second wire 21b can be suppressed as in the semiconductor device 11a according to the first embodiment.
  • the total area of the third chip 15c and the fourth chip 15d is larger than the area of the second chip 16 when viewed in the plate thickness direction of the substrate 13. Therefore, the current flowing to the second chip 16 side can be reduced.
  • the chip including two diodes is provided, but the present invention is not limited to this, and the semiconductor device 11b may include a chip including three or more diodes.
  • FIG. 7 is a schematic plan view of the semiconductor device according to the third embodiment as viewed in the plate thickness direction of the substrate.
  • the third embodiment is different from the first embodiment in that the shape and the number of wires are different.
  • the semiconductor device 11c includes a first wire 41a, a second wire 41b, a third wire 41c, a fourth wire 41d, a fifth wire 41e, and a sixth wire. 41f.
  • the first wire 41a to the sixth wire 41f are arranged in the Y direction in the order of the sixth wire 41f, the fourth wire 41d, the second wire 41b, the first wire 41a, the third wire 41c, and the fifth wire 41e. ..
  • the first wire 41a to the sixth wire 41f electrically connect the first region 14a, the second chip 16, and the first chip 15, respectively.
  • the configurations of the first wire 41a, the third wire 41c, and the fifth wire 41e will be described below.
  • the second wire 41b, the fourth wire 41d, and the sixth wire 41f have the same structure except that the bending directions thereof are different from those of the first wire 41a, the third wire 41c, and the fifth wire 41e. Therefore, these explanations are omitted.
  • the first wire 41a includes a first joining portion 42a joined to the first region 14a, a second joining portion 43a joined to the second chip 16, and a third joining portion 44a joined to the first chip 15.
  • the first wire 41a is bent at the second joint portion 43a.
  • the third wire 41c includes a seventh joint portion 42c joined to the first region 14a, an eighth joint portion 43c joined to the second chip 16, and a ninth joint portion 44c joined to the first chip 15.
  • the third wire 41c is bent at the eighth joint portion 43c.
  • the fifth wire 41e includes a tenth joining portion 42e joined to the first region 14a, an eleventh joining portion 43e joined to the second chip 16, and a twelfth joining portion 44e joined to the first chip 15.
  • the fifth wire 41e is bent at the eleventh joint portion 43e.
  • FIG. 8 is a schematic side view showing the first wire 41a, the third wire 41c, and the fifth wire 41e in the third embodiment.
  • the first wire 41a, the third wire 41c, and the fifth wire 41e are shown side by side.
  • FIG. 8 and FIG. 9, FIG. 11, and FIG. 12 described below the part of the wire that connects the second chip 16 and the first region 14 a of the circuit pattern 14 is omitted.
  • the distance between the second joint portion 43a and the third joint portion 44a is D 1
  • the eighth joint portion 43c and the ninth joint portion 44c is D 2
  • the distance between the D 2 the length of the first wire 41a from the second joint portion 43a to the third joint portion 44a and L 1
  • the difference in length between the first wire 41a and the third wire 41c in the portion connecting the second chip 16 and the first chip 15 can be reduced, and the difference in resistance between the wires can be reduced. You can Therefore, current concentration in the first chip 15 can be avoided, and the resistance of the first chip 15 can be substantially prevented from increasing. Further, it is possible to prevent the electric current from concentrating on a specific wire, and suppress the reduction in the life of the wire due to the heat generation of the wire.
  • the distance between the second joint portion 23a and the third joint portion 24a is D 1
  • the distance between the eighth joint portion 23c and the ninth joint portion 24c is and D 2
  • the length of the third wire 21c from the eighth joint 23c to the ninth joint 24c If L 2 , the relationship of
  • the relationship between the first wire 21a and the third wire 21c is defined, but the relationship between other wires, for example, the first wire 21a and the second wire 21b, is
  • may be established.
  • the distance between the eleventh joint portion 43e and the twelfth joint portion 44e is D 3
  • the fifth wire 41e from the eleventh joint portion 43e to the twelfth joint portion 44e is formed.
  • the length is L 3
  • FIG. 9 is a schematic side view of the semiconductor device when defining the height of the loop of the wire.
  • the wire 41g is joined to the second tip 16 at the second joining portion 43g, and is joined to the first tip 15 at the third joining portion 44g.
  • the maximum value of the length of a line segment perpendicular to the straight line connecting the wire 41g and the straight line passing through the second bonding portion 43g and the third bonding portion 44g is defined as the loop height h of the wire 41g.
  • the maximum length of the line segment perpendicular to this straight line connecting the first wire 41a and the straight line passing through the second bonding portion 43a and the third bonding portion 44a The value is the height h 1 of the first wire 41a.
  • the maximum value of the length of the line segment perpendicular to this straight line connecting the third wire 41c and the straight line that passes through the eighth bonding portion 43c and the ninth bonding portion 44c Let the height be h 2 . Then, when D 1 ⁇ D 2 , by setting h 1 ⁇ h 2 , it becomes easy to establish the relationship of
  • the maximum value of the length of the line segment perpendicular to this straight line connecting the fifth wire 41e with the straight line passing through the eleventh bonding portion 43e and the twelfth bonding portion 44e is defined as the fifth wire.
  • each height h 1 , h 2 , h 3 is preferably longer than 10 ⁇ m in order to avoid exposing the wire. Further, it is preferable that the length is shorter than 3 cm. More preferably, the heights h 1 , h 2 , and h 3 are preferably larger than 100 ⁇ m so that the filler does not become clogged when the filler is contained in the sealing material. Also, it is better to make it smaller than 2 cm in view of practical conditions such as inductance.
  • the difference between the heights h 1 , h 2 , and h 3 is preferably larger than the minimum diameter of the wire, which is 10 ⁇ m. More preferably, the difference between the heights h 1 , h 2 and h 3 should be larger than 100 ⁇ m so that the filler is not clogged for the same reason as above.
  • FIG. 10 is a schematic plan view of the semiconductor device of the fourth embodiment viewed in the plate thickness direction of the substrate.
  • the fourth embodiment is different from the third embodiment in the shape of the wire.
  • the semiconductor device 11d includes a first wire 46a, a second wire 46b, a third wire 46c, a fourth wire 46d, a fifth wire 46e, and a sixth wire. 46f.
  • the first wire 46a to the sixth wire 46f are arranged in the Y direction in the order of the sixth wire 46f, the fourth wire 46d, the second wire 46b, the first wire 46a, the third wire 46c, and the fifth wire 46e. It
  • the first wire 46a to the sixth wire 46f electrically connect the first region 14a, the second chip 16, and the first chip 15, respectively.
  • the configurations of the first wire 46a, the third wire 46c, and the fifth wire 46e will be described below.
  • the second wire 46b, the fourth wire 46d, and the sixth wire 46f have the same structure except that the bending directions thereof are different from those of the first wire 46a, the third wire 46c, and the fifth wire 46e. Therefore, these explanations are omitted.
  • the first wire 46a includes a first joining portion 47a joined to the first region 14a, a second joining portion 48a joined to the second chip 16, and a third joining portion 49a joined to the first chip 15.
  • the first wire 46a is bent at the second joint portion 48a.
  • the third wire 46c includes a seventh joint portion 47c joined to the first region 14a, an eighth joint portion 48c joined to the second chip 16, and a ninth joint portion 49c joined to the first chip 15.
  • the third wire 46c is bent at the eighth joint portion 48c.
  • the fifth wire 46e includes a tenth joint portion 47e joined to the first region 14a, an eleventh joint portion 48e joined to the second chip 16 and a twelfth joint portion 49e joined to the first chip 15.
  • the fifth wire 46e is bent at the eleventh joint portion 48e.
  • FIG. 11 is a schematic side view showing the first wire 46a, the third wire 46c, and the fifth wire 46e in the fourth embodiment. From the viewpoint of easy understanding, in FIG. 11, the first wire 46a, the third wire 46c, and the fifth wire 46e are shown side by side.
  • the distance between the second joint portion 48a and the third joint portion 49a is D 1
  • the eighth joint portion 48c and the ninth joint portion 49c is D 2
  • the distance between the D 2 the length of the first wire 46a from the second junction 48a to the third joint portion 49a and L 1
  • the difference in length between the first wire 46a and the third wire 46c in the portion connecting the second chip 16 and the first chip 15 can be reduced, and the difference in resistance between the wires can be reduced.
  • FIG. 12 is a schematic side view of the semiconductor device when defining the rising angle of the loop at the wire joining portion.
  • the wire 46g is joined to the second tip 16 at the second joining portion 43g and is joined to the first tip 15 at the third joining portion 44g.
  • the length h at which the wire 41g intersects a line perpendicular to a straight line passing through the second joint portion 43g and the third joint portion 44g is taken as the height of the loop of the wire 41g.
  • the derivation of the loop height h is the same as in the case of the third embodiment described above.
  • the tip end portion of the wire bonder at the time of performing stitch bonding can be adjusted by the moving speed of the wire, the wire supply speed in the wire supply unit, and the like.
  • the circuit pattern includes the fourth region located on the opposite side to the first region when viewed in the plate thickness direction of the substrate, and the semiconductor device has the gate pad.
  • the gate wire is provided to connect the second region and the fourth region, the present invention is not limited to this, and the circuit pattern may not have the fourth region.

Landscapes

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Abstract

基板と、第１領域、第１領域と離れて位置する第２領域、第１領域と２領域との間に位置する第３領域と、第１領域と接合される第１接合部、第４接合部と、第２チップと接合される第２接合部、第５接合部と、第１チップと接合される第３接合部、第６接合部と、第１～３接合部を含む第１ワイヤと、第４～６接合部を含み、第１ワイヤと隣り合うよう配置される第２ワイヤとを備え、第１接合部の重心と第２接合部の重心とを通る第１仮想直線と第４接合部の重心と第５接合部の重心とを通る第２仮想直線は平行であり、第２仮想直線と第３接合部の重心との距離は、第２仮想直線と第２接合部の重心との距離よりも大きく、第１仮想直線と第２仮想直線との距離をｄ、第２接合部及び第３接合部の重心を通る第３仮想直線と第１仮想直線とのなす鋭角の角度をθ、第１ワイヤが延びる方向における第２接合部の幅をｗとしたとき、０＜θ＜ｓｉｎ－１ｄ／ｗの関係にある半導体装置。

Description

半導体装置
　本開示は、半導体装置に関するものである。
　本出願は、２０１９年２月１３日出願の日本出願第２０１９－０２３１３６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　半導体チップを回路基板上に配置した半導体装置が知られている（例えば、特許文献１および特許文献２参照）。回路パターンと半導体チップおよび半導体チップ同士は、ワイヤによって接続される。
特開２０１４－１９５０８２号公報 特開２０１５－１８９４６号公報
　本開示の第一の局面に従った半導体装置は、基板と、第１領域、第１領域と離れて位置する第２領域および第１領域と第２領域との間に位置する第３領域を含み、基板上に配置される回路パターンと、ダイオードを含み、第２領域に配置される第１チップと、基板の板厚方向において第３領域と対向する面の反対側の面に配置されるソースパッドおよびソースパッドと異なる位置に配置されるゲートパッドを有する縦型トランジスタを含み、第３領域に配置される第２チップと、第１領域と接合される第１接合部、第２チップと接合される第２接合部および第１チップと接合される第３接合部を含む第１ワイヤと、第１領域と接合される第４接合部、第２チップと接合される第５接合部および第１チップと接合される第６接合部を含み、ゲートパッドを挟んで第１ワイヤと隣り合うよう配置される第２ワイヤと、を備える。基板の板厚方向に見て、第１接合部の重心と第２接合部の重心とを通る第１仮想直線と、第４接合部の重心と第５接合部の重心とを通る第２仮想直線とは、平行である。第２仮想直線と第３接合部の重心との距離は、第２仮想直線と第２接合部の重心との距離よりも大きい。第１仮想直線と第２仮想直線との距離をｄとし、第２接合部の重心と第３接合部の重心とを通る第３仮想直線と第１仮想直線とのなす鋭角の角度をθとし、第１ワイヤが延びる方向における第２接合部の幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。
　本開示の第二の局面に従った半導体装置は、基板と、第１領域、第１領域と離れて位置する第２領域および第１領域と第２領域との間に位置する第３領域を含み、基板上に配置される回路パターンと、第１ダイオードを含み、第２領域に配置される第３チップと、第２ダイオードを含み、第２領域の、第３チップとは異なる位置に配置される第４チップと、基板の板厚方向において第３領域と対向する面の反対側の面に配置されるソースパッドおよびソースパッドと異なる位置に配置されるゲートパッドを有する縦型トランジスタを含み、第３領域に配置される第２チップと、第１領域と接合される第１接合部、第２チップと接合される第２接合部および第１チップと接合される第３接合部を含む第１ワイヤと、第１領域と接合される第４接合部、第２チップと接合される第５接合部および第１チップと接合される第６接合部を含み、ゲートパッドを挟んで第１ワイヤと隣り合うよう配置される第２ワイヤと、を備える。基板の板厚方向に見て、第１接合部の重心と第２接合部の重心とを通る第１仮想直線と、第４接合部の重心と第５接合部の重心とを通る第２仮想直線とは、平行である。第２仮想直線と第３接合部の重心との距離は、第２仮想直線と第２接合部の重心との距離よりも大きい。第１仮想直線と第２仮想直線との距離をｄとし、第２接合部の重心と第３接合部の重心とを通る第３仮想直線と第１仮想直線とのなす鋭角の角度をθとし、第１ワイヤが延びる方向における第２接合部の幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。
図１は、実施の形態１における半導体装置の概略断面図である。 図２は、図１に示す半導体装置を基板の板厚方向に見た場合の概略平面図である。 図３は、ワイヤを第２チップに接合する場合の概略断面図である。 図４は、ワイヤを第２チップに接合した状態を示す概略断面図である。 図５は、第２接合部において第１ワイヤを屈曲させて第１ワイヤと第２チップとを接合する状態を示す概略平面図である。 図６は、実施の形態２の半導体装置を基板の板厚方向に見た概略平面図である。 図７は、実施の形態３の半導体装置を基板の板厚方向に見た概略平面図である。 図８は、実施の形態３における第１ワイヤと第３ワイヤと第５ワイヤとを示す概略側面図である。 図９は、ワイヤのループの高さを規定する際の半導体装置の概略側面図である。 図１０は、実施の形態４の半導体装置を基板の板厚方向に見た概略平面図である。 図１１は、実施の形態４における第１ワイヤと第３ワイヤと第５ワイヤとを示す概略側面図である。 図１２は、ワイヤのループの立ち上がり角度を規定する際の半導体装置の概略側面図である。
　［本開示が解決しようとする課題］
　半導体装置の製造工程においては、回路パターンが形成された基板上に半導体チップを配置した後、ワイヤによって回路パターンの一部の領域と半導体チップおよび半導体チップ同士が接続される。ワイヤを回路パターンや半導体チップに接合するためのツール（ボンドツール）と既に設置されたワイヤとが接触すると、ワイヤの折れ曲がりが生じる。その結果、半導体装置の動作不良が生じるおそれがある。製造時におけるワイヤの折れ曲がりを抑制することが求められる。
　そこで、ワイヤの折れ曲がりの抑制を図ることができる半導体装置を提供することを目的の１つとする。
　［本開示の効果］
　上記半導体装置によれば、ワイヤの折れ曲がりの抑制を図ることができる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。本開示の第一の局面に係る半導体装置は、基板と、第１領域、第１領域と離れて位置する第２領域および第１領域と第２領域との間に位置する第３領域を含み、基板上に配置される回路パターンと、ダイオードを含み、第２領域に配置される第１チップと、基板の板厚方向において第３領域と対向する面の反対側の面に配置されるソースパッドおよびソースパッドと異なる位置に配置されるゲートパッドを有する縦型トランジスタを含み、第３領域に配置される第２チップと、第１領域と接合される第１接合部、第２チップと接合される第２接合部および第１チップと接合される第３接合部を含む第１ワイヤと、第１領域と接合される第４接合部、第２チップと接合される第５接合部および第１チップと接合される第６接合部を含み、ゲートパッドを挟んで第１ワイヤと隣り合うよう配置される第２ワイヤと、を備える。基板の板厚方向に見て、第１接合部の重心と第２接合部の重心とを通る第１仮想直線と、第４接合部の重心と第５接合部の重心とを通る第２仮想直線とは、平行である。第２仮想直線と第３接合部の重心との距離は、第２仮想直線と第２接合部の重心との距離よりも大きい。第１仮想直線と第２仮想直線との距離をｄとし、第２接合部の重心と第３接合部の重心とを通る第３仮想直線と第１仮想直線とのなす鋭角の角度をθとし、第１ワイヤが延びる方向における第２接合部の幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。
　半導体装置に備えられる縦型トランジスタを含む第２チップにおいて、寄生ダイオードがオン状態となって基底面転位が増大するおそれを低減するために、第２チップと並列にダイオードを含む第１チップを配置することが好ましい。この時、第１チップ、第２チップ、回路パターンの順にステッチボンディングを実施すると、例えばターンオフ時に第２チップにおけるドレイン－ソース間に生ずるサージ電圧に起因するリンギングの発生を低減することができる。
　寄生ダイオードがオン状態になることをより確実に抑制するためには、第１チップの順バイアス時の抵抗を小さくすることが望ましい。第１チップの順バイアス時の抵抗を小さくするべく、基板の板厚方向に見て、第２チップの面積よりも第１チップの面積を大きくする場合がある。面積の大きい第１チップから面積の小さい第２チップに対してワイヤを連続的に接合する際、第２チップとの接合部においてワイヤが屈曲する場合がある。
　ステッチボンディングは、例えばボンドツールを備えるワイヤボンダを用いて実施することができる。上記半導体装置においては、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。すなわち、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立するように、θを設定する。これにより、第２接合部において屈曲させて第１ワイヤと第２チップとを接合する際に、ボンドツールと既に設置された第２ワイヤとが接触するおそれを低減することができる。したがって、このような半導体装置によれば、ワイヤの折れ曲がりを抑制することができる。なお、平行とは二本の直線が並列に延在することを意味するのであって、幾何学的に厳密な意味での平行をいうものではない。
　上記半導体装置は、第１領域と接合される第７接合部、第２チップと接合される第８接合部および第１チップと接合される第９接合部を含む第３ワイヤをさらに備えてもよい。第２接合部と第３接合部との距離をＤ１とし、第８接合部と第９接合部との距離をＤ２とし、第２接合部から第３接合部までの第１ワイヤの長さをＬ１とし、第８接合部から第９接合部までの第３ワイヤの長さをＬ２とすると、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立してもよい。
　このようにすることにより、第２チップと第１チップとを繋ぐ部分における第１ワイヤと第３ワイヤとの長さの差を小さくして、ワイヤの抵抗の差を小さくすることができる。よって、第１チップ内での電流の集中を回避し、実質的に第１チップの抵抗が上がることを抑制することができる。また、特定のワイヤに電流が集中するのを回避し、ワイヤの発熱に伴うワイヤの寿命の低下を抑制することができる。
　上記半導体装置において、基板の板厚方向に見て、回路パターンは、第１チップから見て第１領域と反対側に位置する第４領域をさらに含んでもよい。半導体装置は、ゲートパッドと第４領域とを接続するゲートワイヤをさらに備えてもよい。このようにすることにより、ゲートワイヤを容易に配置することができる。
　上記半導体装置において、基板の板厚方向に見て、第１チップの面積は、第２チップの面積よりも大きくてもよい。このようにすることにより、第１チップにおける抵抗の低減を図ることができる。
　上記半導体装置において、第２チップは、ＳｉＣ半導体を含んでもよい。このような高耐圧および低オン抵抗を達成可能な第２チップを採用することにより、高性能な半導体装置を得ることができる。
　上記半導体装置において、第１チップは、ＳｉＣ半導体を含んでもよい。このような高耐圧および低抵抗を達成可能な第１チップを採用することにより、高性能な半導体装置を得ることができる。
　本開示の第二の局面に係る半導体装置は、基板と、第１領域、第１領域と離れて位置する第２領域および第１領域と第２領域との間に位置する第３領域を含み、基板上に配置される回路パターンと、第１ダイオードを含み、第２領域に配置される第３チップと、第２ダイオードを含み、第２領域の、第３チップとは異なる位置に配置される第４チップと、基板の板厚方向において第３領域と対向する面の反対側の面に配置されるソースパッドおよびソースパッドと異なる位置に配置されるゲートパッドを有する縦型トランジスタを含み、第３領域に配置される第２チップと、第１領域と接合される第１接合部、第２チップと接合される第２接合部および第１チップと接合される第３接合部を含む第１ワイヤと、第１領域と接合される第４接合部、第２チップと接合される第５接合部および第１チップと接合される第６接合部を含み、ゲートパッドを挟んで第１ワイヤと隣り合うよう配置される第２ワイヤと、を備える。基板の板厚方向に見て、第１接合部の重心と第２接合部の重心とを通る第１仮想直線と、第４接合部の重心と第５接合部の重心とを通る第２仮想直線とは、平行である。第２仮想直線と第３接合部の重心との距離は、第２仮想直線と第２接合部の重心との距離よりも大きい。第１仮想直線と第２仮想直線との距離をｄとし、第２接合部の重心と第３接合部の重心とを通る第３仮想直線と第１仮想直線とのなす鋭角の角度をθとし、第１ワイヤが延びる方向における第２接合部の幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。
　このような半導体装置によれば、上記第一の局面に係る半導体装置と同様に、ワイヤの折れ曲がりを抑制することができる。
　上記半導体装置において、基板の板厚方向に見て、第１チップおよび第３チップの総面積は、第２チップの面積よりも大きくてもよい。このようにすることにより、第２チップ側へ流れる電流を少なくすることができる。
　［本開示の実施形態の詳細］
　次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
　（実施の形態１）
　本開示の実施の形態１における半導体装置の構成について説明する。図１は、実施の形態１における半導体装置の概略断面図である。図２は、図１に示す半導体装置を基板の板厚方向に見た場合の概略平面図である。
　図１および図２を参照して、実施の形態１における半導体装置１１ａは、放熱板１２と、放熱板１２上に配置され、基板１３と、回路パターン１４と、ダイオードを含む第１チップ１５と、縦型トランジスタを含む第２チップ１６とを備える。
　放熱板１２は、金属製である。放熱板１２は、例えば銅製である。放熱板１２の表面には、例えばニッケルめっき処理が施される。放熱板１２の平面形状は、例えば長方形である。放熱板１２の一方の主面１２ａ上に基板１３が配置される。放熱板１２の他方の主面１２ｂには、例えば放熱を効率的に行うための放熱フィン（図示しない）等が取り付けられる場合がある。
　基板１３は、絶縁性を有する。基板１３は、例えばセラミック製である。基板１３は、例えばＡｌＮ、ＳｉＮおよびＡｌ２Ｏ３のうちの少なくともいずれか一つから構成される。基板１３は、ガラス製であってもよい。基板１３の平面形状は、例えば長方形である。基板１３は、放熱板１２の一方の主面１２ａと基板１３の他方の主面１３ｂとが接触するよう配置される。
　回路パターン１４は、基板１３上に配置される。具体的には、回路パターン１４は、基板１３の一方の主面１３ａ上に配置される。回路パターン１４は、例えば銅製である。回路パターン１４は、具体的には銅配線である。回路パターン１４は、第１領域１４ａ、第２領域１４ｂ、第３領域１４ｃおよび第４領域１４ｄ、を含む。第２領域１４ｂは、第１領域１４ａと離れて位置する。第３領域１４ｃは、第１領域１４ａと第２領域１４ｂとの間に位置する。第２領域１４ｂには、第１チップ１５が配置される。第３領域１４ｃには、第２チップ１６が配置される。第４領域１４ｄは、第１チップ１５から見て第１領域１４ａと反対側に位置する。
　第１チップ１５は、例えばショットキーバリアダイオードを含むチップである。第１チップ１５の平面形状は、例えば長方形である。すなわち、基板１３の板厚方向に見て、第１チップ１５は、長方形状を有する。第１チップ１５において、第２領域１４ｂに接触する面１５ｂ側にカソード電極が配置され、面１５ｂと基板１３の板厚方向の反対側の面１５ａ側にアノード電極が配置される。第１チップ１５は、ＳｉＣ半導体層を含む。ＳｉＣ半導体層は、アノード電極とカソード電極との間に配置される。
　第２チップ１６は、例えば縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。第２チップ１６の平面形状は、例えば長方形である。すなわち、基板１３の板厚方向に見て、第２チップ１６は、長方形状を有する。第２チップ１６は、基板１３の板厚方向において第３領域１４ｃと対向する面１６ｂの反対側の面１６ａに配置されるソースパッド１８およびソースパッド１８と異なる位置に配置されるゲートパッド１７を有する。第２チップ１６において、第３領域１４ｃに接触する面１６ｂ側にドレイン電極が配置され、面１６ｂと基板１３の板厚方向の反対側の面１６ａ側にソースパッド１８と電気的に接続されるソース電極およびゲートパッド１７が配置される。ゲートパッド１７は、第２チップ１６のゲート電極と電気的に接続される。第２チップ１６は、ＳｉＣ半導体層を含む。ＳｉＣ半導体層は、ドレイン電極とソース電極との間に配置される。
　基板１３の板厚方向に見て、第１チップ１５の面積は、第２チップ１６の面積よりも大きい。本実施形態においては、第１チップ１５のＸ方向の長さは、第２チップ１６のＸ方向の長さよりも長い。第１チップ１５のＹ方向の長さは、第２チップ１６のＹ方向の長さよりも長い。第１チップ１５の面積を広く確保することにより、後述するワイヤを多く接続することが容易となるので、第１チップ１５の抵抗を下げることが容易となる。
　第２チップ１６は、基板１３の板厚方向に見て、第１領域１４ａと第１チップ１５との間に配置される。半導体装置１１ａにおいては、基板１３の板厚方向に見て、Ｘ方向に沿って、回路パターン１４の第１領域１４ａ、第２チップ１６、第１チップ１５、回路パターン１４の第４領域１４ｄの順に並んで配置される。
　半導体装置１１ａは、第１ワイヤ２１ａと、第２ワイヤ２１ｂと、第３ワイヤ２１ｃと、第４ワイヤ２１ｄとを備える。第１ワイヤ２１ａ～第４ワイヤ２１ｄは、Ｙ方向において、第４ワイヤ２１ｄ、第２ワイヤ２１ｂ、第１ワイヤ２１ａ、第３ワイヤ２１ｃの順に並んで配置される。第３ワイヤ２１ｃと第４ワイヤ２１ｄとがＹ方向において両端に位置する。Ｙ方向において、第１ワイヤ２１ａと第２ワイヤ２１ｂとの間に、ゲートパッド１７が配置される。
　第１ワイヤ２１ａ、第２ワイヤ２１ｂ、第３ワイヤ２１ｃおよび第４ワイヤ２１ｄはそれぞれ、回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５を電気的に接続する。第１ワイヤ２１ａ、第２ワイヤ２１ｂ、第３ワイヤ２１ｃ、第４ワイヤ２１ｄは、第１領域１４ａと第２チップ１６とが接続される領域において、それぞれＸ方向に沿って平行に配置される。第１ワイヤ２１ａを構成する材料としては、例えばアルミニウムを採用することができる。第２ワイヤ２１ｂ、第３ワイヤ２１ｃ、第４ワイヤ２１ｄを構成する材料についても同様である。
　第１ワイヤ２１ａは、第１領域１４ａと接合される第１接合部２２ａ、第２チップ１６と接合される第２接合部２３ａおよび第１チップ１５と接合される第３接合部２４ａを含む。回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５は、第１ワイヤ２１ａにより連続的に接続される。第１ワイヤ２１ａは、ステッチボンディングにより、回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５に接合される。第１ワイヤ２１ａは、第２接合部２３ａにおいて屈曲して接合される。第１ワイヤ２１ａは、第３接合部２４ａが第３ワイヤ２１ｃに近づくように屈曲して接合される。
　第２ワイヤ２１ｂは、ゲートパッド１７を挟んで第１ワイヤ２１ａと隣り合うように配置される。第２ワイヤ２１ｂは、第１領域１４ａと接合される第４接合部２２ｂ、第２チップ１６と接合される第５接合部２３ｂおよび第１チップ１５と接合される第６接合部２４ｂを含む。回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５は、第２ワイヤ２１ｂにより連続的に接続される。第２ワイヤ２１ｂは、ステッチボンディングにより、回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５に接合される。第２ワイヤ２１ｂは、第５接合部２３ｂにおいて屈曲して接合される。第２ワイヤ２１ｂは、第６接合部２４ｂが第４ワイヤ２１ｄに近づくように屈曲して接合される。
　第３ワイヤ２１ｃは、Ｙ方向において第１ワイヤ２１ａと間隔をあけて配置される。第３ワイヤ２１ｃは、第１領域１４ａと接合される第７接合部２２ｃ、第２チップ１６と接合される第８接合部２３ｃおよび第１チップ１５と接合される第９接合部２４ｃを含む。第３ワイヤ２１ｃは、第１ワイヤ２１ａと同様に、ステッチボンディングにより、回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５に接合される。第３ワイヤ２１ｃは、第８接合部２３ｃにおいて屈曲して接合される。第３ワイヤ２１ｃは、第９接合部２４ｃが第１ワイヤ２１ａから遠ざかるよう屈曲して接合される。
　第４ワイヤ２１ｄは、第２ワイヤ２１ｂと同様に、ステッチボンディングにより、回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５に接合される。回路パターン１４の第１領域１４ａ、第２チップ１６および第１チップ１５は、合計４本のワイヤによって連続的に接続されている。
　半導体装置１１ａにおいて、第２接合部２３ａと第３接合部２４ａとの距離をＤ１とし、第８接合部２３ｃと第９接合部２４ｃとの距離をＤ２とし、第２接合部２３ａから第３接合部２４ａまでの第１ワイヤ２１ａの長さをＬ１とし、第８接合部２３ｃから第９接合部２４ｃまでの第３ワイヤ２１ｃの長さをＬ２とすると、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立する。これについては、実施の形態３において詳細に述べる。
　半導体装置１１ａは、ゲートワイヤ２５を備える。ゲートワイヤ２５によりゲートパッド１７と第４領域１４ｄとが接続される。ゲートワイヤ２５は、Ｘ方向に沿って延びるように配置される。ゲートワイヤ２５とゲートパッド１７との接合部は、Ｙ方向において、第１ワイヤ２１ａと第２ワイヤ２１ｂとの間に位置する。
　基板１３の板厚方向に見て、第１接合部２２ａの重心と第２接合部２３ａの重心とを通る第１仮想直線２６ａと、第４接合部２２ｂの重心と第５接合部２３ｂの重心とを通る第２仮想直線２６ｂとは、平行である。ここで、第１接合部２２ａの重心とは、例えば第１接合部２２ａがＸ方向およびＹ方向にそれぞれ幅を有する場合には、その幅のＸ方向およびＹ方向のそれぞれの中間部分をいう。他の接合部についても同様である。第２仮想直線２６ｂと第３接合部２４ａとの距離は、第２仮想直線２６ｂと第２接合部２３ａとの距離よりも大きい。すなわち、第２接合部２３ａの重心と第３接合部２４ａの重心とを通る第３仮想直線２６ｃと、第１仮想直線２６ａとは、交差している。第１仮想直線２６ａ、第２仮想直線２６ｂおよび第３仮想直線２６ｃはそれぞれ破線で図示している。
　第１仮想直線２６ａと第２仮想直線２６ｂとの距離をｄとし、第２接合部２３ａの重心と第３接合部２４ａの重心とを通る第３仮想直線２６ｃと第１仮想直線２６ａとのなす鋭角の角度をθとし、第１ワイヤ２１ａが延びる方向における第２接合部２３ａの幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。これについては、後述する。
　半導体装置１１ａによると、第２チップ１６と並列に第１チップ１５を配置している。第１チップ１５、第２チップ１６、回路パターン１４の順にステッチボンディングが実施されている。したがって、半導体装置１１ａにおいて、例えばターンオフ時に第２チップ１６におけるドレイン－ソース間に生ずるサージ電圧に起因するリンギングの発生を低減することができる。
　半導体装置１１ａでは、第１チップ１５の順バイアス時の抵抗を小さくするべく、基板１３の板厚方向に見て、第２チップ１６の面積よりも第１チップ１５の面積を大きい。面積の大きい第１チップ１５から面積の小さい第２チップ１６に対してワイヤを連続的に接合する際、第２チップ１６との接合部においてワイヤを屈曲している。
　本実施形態においては、基板１３の板厚方向に見て、第１チップ１５の面積は、第２チップ１６の面積よりも大きい。したがって、第１チップ１５における抵抗の低減を図ることができる。
　本実施形態においては、基板１３の板厚方向に見て、回路パターン１４は、第１チップ１５から見て第１領域１４ａと反対側に位置する第４領域１４ｄを含む。半導体装置１１ａは、ゲートパッド１７と第４領域１４ｄとを接続するゲートワイヤ２５を備えている。したがって、ゲートワイヤ２５を容易に配置することができる。
　本実施形態においては、第２チップ１６は、ＳｉＣ半導体を含む。高耐圧および低オン抵抗を達成可能なこのような第２チップ１６を採用することにより、高性能な半導体装置１１ａを得ることができる。
　本実施形態において、第１チップ１５は、ＳｉＣ半導体を含む。高耐圧および低抵抗を達成可能なこのような第１チップ１５を採用することにより、高性能な半導体装置１１ａを得ることができる。
　次に、上記半導体装置１１ａの製造方法の一例について簡単に説明する。まず回路パターン１４を有する基板１３および放熱板１２を準備する。そして、放熱板１２上に基板１３を配置し、回路パターン１４の第３領域１４ｃの上に第２チップ１６を配置し、第２領域１４ｂの上に第１チップ１５を配置する。その後、リフローはんだ付けにより放熱板１２と基板１３とを接合すると共に、第２チップ１６および第１チップ１５を回路パターン１４に接合する。その後、ステッチボンディングによって、回路パターン１４と第２チップ１６と第１チップ１５とをワイヤにより接合する。ここで、第１ワイヤ２１ａ、第２ワイヤ２１ｂ、第３ワイヤ２１ｃおよび第４ワイヤ２１ｄのステッチボンディングについては、最後に第１ワイヤ２１ａのステッチボンディングを行うようにする。例えば、第４ワイヤ２１ｄ、第２ワイヤ２１ｂ、第３ワイヤ２１ｃ、第１ワイヤ２１ａの順にステッチボンディングを行う。また、図示しない端子と回路パターン１４等とのワイヤによる接合を行う。その後、樹脂により封止する。このようにして半導体装置１１ａを製造する。
　次に、半導体装置１１ａの製造方法において、ワイヤをステッチボンディングにより接合する工程について説明する。図３は、ワイヤを第２チップ１６に接合する場合の概略断面図である。図４は、ワイヤを第２チップ１６に接合した状態を示す概略断面図である。
　図３および図４を参照して、ワイヤ３１のステッチボンディングについては、例えばワイヤボンダ先端部３６を備えるワイヤボンダ３３を用いて実施することができる。図３において、ワイヤボンダ先端部３６の外形形状の概略を破線で示している。ワイヤボンダ先端部３６は、ワイヤ３１と接触する接触部３４を有するボンドツール３２と、ワイヤ３１を供給するワイヤ供給部３５とを含む。
　ワイヤボンダ先端部３６は、ワイヤ供給部３５から随時ワイヤ３１を供給しながら矢印Ｂで示す方向に移動する。移動時において、ワイヤ供給部３５からワイヤ３１を供給しながらボンドツール３２の接触部３４をワイヤ３１に接触させて超音波振動させることにより、ワイヤ３１を第２チップ１６の面１６ａに接合する。ここで、ワイヤボンダ３３においては、ボンドツール３２の接触部３４によって接合される接合幅ｗに加えて移動における進行方向において、ワイヤ供給部３５のスペースを確保する必要があるため、接合幅ｗと同等の幅Ｃが必要となる。接合幅ｗは、図４において、ワイヤ３１が延びる方向における第２接合部２３ａの両端部３７ａ，３７ｂの間隔で示される。
　図５は、第２接合部２３ａにおいて第１ワイヤ２１ａを屈曲させて第１ワイヤ２１ａと第２チップ１６とを接合する状態を示す概略平面図である。なお、図５においては、理解の容易の観点から、第１ワイヤ２１ａおよび第２ワイヤ２１ｂの太さを誇張して太く図示している。
　図５を参照して、上記したように半導体装置１１ａにおいては、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。よって、第２接合部２３ａにおいて屈曲させて第１ワイヤ２１ａと第２チップ１６とを接合する際に、ワイヤボンダ先端部３６と既に設置された第２ワイヤ２１ｂとが接触するおそれを低減することができる。すなわち、上記半導体装置１１ａにおいては、第１仮想直線２６ａと第３仮想直線２６ｃとのなす鋭角の角度θをできるだけ小さくして、ステッチボンディング時におけるワイヤボンダ３３と第２ワイヤ２１ｂとの接触を抑制しようとするものである。したがって、上記した半導体装置１１ａによれば、第２ワイヤ２１ｂの折れ曲がりを抑制することができる。
　（実施の形態２）
　次に、他の実施の形態である実施の形態２について説明する。図６は、実施の形態２の半導体装置を基板の板厚方向に見た概略平面図である。実施の形態２は、ダイオードを含むチップが複数個配置される点において実施の形態１の場合とは異なっている。
　図１、図２および図６を参照して、実施の形成２の半導体装置１１ｂは、実施の形態１の半導体装置１１ａの第１チップ１５に代えてＹ方向に並ぶ２つの第３チップ１５ｃ、第４チップ１５ｄが配置されている点において実施の形態１と異なる。
　実施の形態２における半導体装置１１ｂは、基板１３と、回路パターン１４と、第２チップ１６と、第３チップ１５ｃと、第４チップ１５ｄとを備える。回路パターン１４は、第１領域１４ａ、第２領域１４ｂ、第３領域１４ｃおよび第４領域１４ｄ、を含む。第２領域１４ｂは、第１領域１４ａと離れて位置する。第３領域１４ｃは、第１領域１４ａと第２領域１４ｂとの間に位置する。第３チップ１５ｃは、第１ダイオードを含む。第３チップ１５ｃは、第２領域１４ｂに配置される。第４チップ１５ｄは、第２ダイオードを含む。第４チップ１５ｄは、第２領域１４ｂの、第３チップ１５ｃとは異なる位置に配置される。具体的には、第３チップ１５ｃと第４チップ１５ｄとは、Ｙ方向に間隔をあけて配置される。第４領域１４ｄは、第３チップ１５ｃおよび第４チップ１５ｄから見て第１領域１４ａと反対側に位置する。本実施形態においては、第３チップ１５ｃと第４領域１４ｄとのＸ方向の距離は、第４チップ１５ｄと第４領域１４ｄとのＸ方向の距離と同じである。
　半導体装置１１ｂは、第１ワイヤ２１ａと、第２ワイヤ２１ｂと、を備える。第１ワイヤ２１ａは、第１領域１４ａと接合される第１接合部２２ａ、第２チップ１６と接合される第２接合部２３ａおよび第３チップ１５ｃと接合される第３接合部２４ａを含む。第２ワイヤ２１ｂは、ゲートパッド１７を挟んで第１ワイヤ２１ａと隣り合うよう配置される。第２ワイヤ２１ｂは、第１領域１４ａと接合される第４接合部２２ｂ、第２チップ１６と接合される第５接合部２３ｂおよび第４チップ１５ｄと接合される第６接合部２４ｂを含む。
　基板１３の板厚方向に見て、第１接合部２２ａの重心と第２接合部２３ａの重心とを通る第１仮想直線２６ａと、第４接合部２２ｂの重心と第５接合部２３ｂの重心とを通る第２仮想直線２６ｂとは、平行である。第２仮想直線２６ｂと第３接合部２４ａの重心との距離は、第２仮想直線２６ｂと第２接合部２３ａの重心との距離よりも大きい。第１仮想直線２６ａと第２仮想直線２６ｂとの距離をｄとし、第２接合部２３ａの重心と第３接合部２４ａの重心とを通る第３仮想直線２６ｃと第１仮想直線２６ａとのなす鋭角の角度をθとし、第１ワイヤ２１ａが延びる方向における第２接合部２３ａの幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する。
　このような半導体装置１１ｂによれば、実施の形態１における半導体装置１１ａと同様に、第２ワイヤ２１ｂの折れ曲がりを抑制することができる。
　本実施形態において、基板１３の板厚方向に見て、第３チップ１５ｃおよび第４チップ１５ｄの総面積は、第２チップ１６の面積よりも大きい。したがって、第２チップ１６側へ流れる電流を少なくすることができる。
　なお、本実施形態においては、２つのダイオードを含むチップを備えることとしたが、これに限らず、半導体装置１１ｂは、３つ以上のダイオードを含むチップを備えてもよい。
　（実施の形態３）
　次に、さらに他の実施の形態である実施の形態３について説明する。図７は、実施の形態３の半導体装置を基板の板厚方向に見た概略平面図である。実施の形態３は、ワイヤの形状および数量が異なる点において実施の形態１の場合とは異なっている。
　図７を参照して、実施の形態３における半導体装置１１ｃは、第１ワイヤ４１ａと、第２ワイヤ４１ｂと、第３ワイヤ４１ｃと、第４ワイヤ４１ｄと、第５ワイヤ４１ｅと、第６ワイヤ４１ｆとを備える。第１ワイヤ４１ａ～第６ワイヤ４１ｆは、Ｙ方向において第６ワイヤ４１ｆ、第４ワイヤ４１ｄ、第２ワイヤ４１ｂ、第１ワイヤ４１ａ、第３ワイヤ４１ｃ、第５ワイヤ４１ｅの順に並んで配置される。第１ワイヤ４１ａ～第６ワイヤ４１ｆはそれぞれ、第１領域１４ａと第２チップ１６と第１チップ１５とを電気的に接続する。以下、第１ワイヤ４１ａ、第３ワイヤ４１ｃおよび第５ワイヤ４１ｅの構成について説明する。なお、第２ワイヤ４１ｂ、第４ワイヤ４１ｄおよび第６ワイヤ４１ｆの構成は、屈曲する向きが第１ワイヤ４１ａ、第３ワイヤ４１ｃおよび第５ワイヤ４１ｅとそれぞれ異なるだけで、同様の構成である。よって、これらの説明を省略する。
　第１ワイヤ４１ａは、第１領域１４ａと接合される第１接合部４２ａ、第２チップ１６と接合される第２接合部４３ａおよび第１チップ１５と接合される第３接合部４４ａを含む。第１ワイヤ４１ａは、第２接合部４３ａにおいて、屈曲している。第３ワイヤ４１ｃは、第１領域１４ａと接合される第７接合部４２ｃ、第２チップ１６と接合される第８接合部４３ｃおよび第１チップ１５と接合される第９接合部４４ｃを含む。第３ワイヤ４１ｃは、第８接合部４３ｃにおいて、屈曲している。第５ワイヤ４１ｅは、第１領域１４ａと接合される第１０接合部４２ｅ、第２チップ１６と接合される第１１接合部４３ｅおよび第１チップ１５と接合される第１２接合部４４ｅを含む。第５ワイヤ４１ｅは、第１１接合部４３ｅにおいて、屈曲している。
　図８は、実施の形態３における第１ワイヤ４１ａと第３ワイヤ４１ｃと第５ワイヤ４１ｅとを示す概略側面図である。理解の容易の観点から、図８において、第１ワイヤ４１ａと第３ワイヤ４１ｃと第５ワイヤ４１ｅとを並べて図示している。図８および以下に示す図９、図１１、図１２において、ワイヤのうち、第２チップ１６と回路パターン１４の第１領域１４ａとを繋ぐ部分の図示を省略している。
　図７および図８を参照して、実施の形態３における半導体装置１１ｃにおいて、第２接合部４３ａと第３接合部４４ａとの距離をＤ１とし、第８接合部４３ｃと第９接合部４４ｃとの距離をＤ２とし、第２接合部４３ａから第３接合部４４ａまでの第１ワイヤ４１ａの長さをＬ１とし、第８接合部４３ｃから第９接合部４４ｃまでの第３ワイヤ４１ｃの長さをＬ２とすると、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立する。
　このようにすることにより、第２チップ１６と第１チップ１５とを繋ぐ部分における第１ワイヤ４１ａと第３ワイヤ４１ｃとの長さの差を小さくして、ワイヤの抵抗の差を小さくすることができる。よって、第１チップ１５内での電流の集中を回避し、実質的に第１チップ１５の抵抗が上がることを抑制することができる。また、特定のワイヤに電流が集中するのを回避し、ワイヤの発熱に伴うワイヤの寿命の低下を抑制することができる。
　なお、上記した実施の形態１については、半導体装置１１ａにおいて、第２接合部２３ａと第３接合部２４ａとの距離をＤ１とし、第８接合部２３ｃと第９接合部２４ｃとの距離をＤ２とし、第２接合部２３ａから第３接合部２４ａまでの第１ワイヤ２１ａの長さをＬ１とし、第８接合部２３ｃから第９接合部２４ｃまでの第３ワイヤ２１ｃの長さをＬ２とすると、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立する。このようにすることにより、実施の形態３と同様に、第２チップ１６と第１チップ１５とを繋ぐ部分における第１ワイヤ２１ａと第３ワイヤ２１ｃとの長さの差を小さくして、ワイヤの抵抗の差を小さくすることができる。よって、第１チップ１５内での電流の集中を回避し、実質的に第１チップ１５の抵抗が上がることを抑制することができる。また、特定のワイヤに電流が集中するのを回避し、ワイヤの発熱に伴うワイヤの寿命の低下を抑制することができる。なお、実施の形態１において、第１ワイヤ２１ａと第３ワイヤ２１ｃとの関係について規定したが、他のワイヤ、例えば第１ワイヤ２１ａと第２ワイヤ２１ｂとの関係について、上記した｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立するようにしてもよい。
　また、実施の形態３における半導体装置１１ｃにおいては、第１１接合部４３ｅと第１２接合部４４ｅとの距離をＤ３とし、第１１接合部４３ｅから第１２接合部４４ｅまでの第５ワイヤ４１ｅの長さをＬ３とすると、｜Ｄ２－Ｄ３｜＞｜Ｌ２－Ｌ３｜の関係が成立する。また、｜Ｄ１－Ｄ３｜＞｜Ｌ１－Ｌ３｜の関係が成立する。このようにすることにより、第１チップ１５の抵抗が上がることを抑制することができ、ワイヤの発熱に伴うワイヤの寿命の低下を抑制することができる。
　具体的には、例えば第１ワイヤ４１ａと第３ワイヤ４１ｃと第５ワイヤ４１ｅのそれぞれのワイヤのループの高さが異なる構造を採用することができる。ここで、ワイヤのループの高さの定義について説明する。図９は、ワイヤのループの高さを規定する際の半導体装置の概略側面図である。
　図９を参照して、ワイヤ４１ｇは、第２チップ１６と第２接合部４３ｇにおいて接合され、第１チップ１５と第３接合部４４ｇにおいて接合される。第２接合部４３ｇと第３接合部４４ｇとを通る直線と、ワイヤ４１ｇとを結ぶこの直線に垂直な線分の長さの最大値を、ワイヤ４１ｇのループの高さｈとする。
　図８を再び参照して、第１ワイヤ４１ａにおいて、第２接合部４３ａと第３接合部４４ａとを通る直線と、第１ワイヤ４１ａとを結ぶこの直線に垂直な線分の長さの最大値を、第１ワイヤ４１ａの高さｈ１とする。第３ワイヤ４１ｃにおいて、第８接合部４３ｃと第９接合部４４ｃとを通る直線と、第３ワイヤ４１ｃとを結ぶこの直線に垂直な線分の長さの最大値を、第３ワイヤ４１ｃの高さｈ２とする。そして、Ｄ１≦Ｄ２の場合、ｈ１≧ｈ２とすることにより、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係を成立させることが容易となる。
　また、第５ワイヤ４１ｅにおいて、第１１接合部４３ｅと第１２接合部４４ｅとを通る直線と、第５ワイヤ４１ｅとを結ぶこの直線に垂直な線分の長さの最大値を、第５ワイヤ４１ｅの高さｈ３とする。そして、Ｄ２≦Ｄ３の場合、ｈ２≧ｈ３とすることにより、｜Ｄ２－Ｄ３｜＞｜Ｌ２－Ｌ３｜の関係を成立させることが容易となる。また、Ｄ１≦Ｄ３の場合、ｈ１≧ｈ３とすることにより、｜Ｄ１－Ｄ３｜＞｜Ｌ１－Ｌ３｜の関係を成立させることが容易となる。
　なお、第１ワイヤ４１ａおよび第３ワイヤ４１ｃと第５ワイヤ４１ｅとの関係においては、Ｄ１≦Ｄ２≦Ｄ３の場合、ｈ１≧ｈ２≧ｈ３とする。このようにすることにより、それぞれのワイヤについて、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係、｜Ｄ１－Ｄ３｜＞｜Ｌ１－Ｌ３｜の関係および｜Ｄ２－Ｄ３｜＞｜Ｌ２－Ｌ３｜の関係を成立させることが容易となる。
　なお、用いられる一般的なワイヤの最小径は１０μｍである。また、半導体装置１１ｃにおいて樹脂により封止する際の封止材の高さとしては、一般的には３ｃｍである。したがって、各高さｈ１，ｈ２、ｈ３については、ワイヤの露出を避けるためにも、１０μｍより長くすることが好ましい。また、３ｃｍよりも短くすることが好ましい。より好ましくは、各高さｈ１，ｈ２、ｈ３については、封止材にフィラーが含有される場合にフィラーが詰まらないよう１００μｍよりも大きくするのが良い。またインダクタンス等の実用上の条件より２ｃｍよりも小さくするのが良い。
　また、高さｈ１，ｈ２、ｈ３同士の差については、ワイヤの最小径である１０μｍよりも大きくすることが好ましい。より好ましくは、高さｈ１，ｈ２、ｈ３同士の差については、上記と同様の理由でフィラーが詰まらないように１００μｍよりも大きくするのが良い。
　（実施の形態４）
　次に、さらに他の実施の形態である実施の形態４について説明する。図１０は、実施の形態４の半導体装置を基板の板厚方向に見た概略平面図である。実施の形態４は、ワイヤの形状において実施の形態３の場合とは異なっている。
　図１０を参照して、実施の形態４における半導体装置１１ｄは、第１ワイヤ４６ａと、第２ワイヤ４６ｂと、第３ワイヤ４６ｃと、第４ワイヤ４６ｄと、第５ワイヤ４６ｅと、第６ワイヤ４６ｆとを備える。第１ワイヤ４６ａ～第６ワイヤ４６ｆは、Ｙ方向において、第６ワイヤ４６ｆ、第４ワイヤ４６ｄ、第２ワイヤ４６ｂ、第１ワイヤ４６ａ、第３ワイヤ４６ｃ、第５ワイヤ４６ｅの順に並んで配置される。第１ワイヤ４６ａ～第６ワイヤ４６ｆはそれぞれ、第１領域１４ａと第２チップ１６と第１チップ１５とを電気的に接続する。以下、第１ワイヤ４６ａと第３ワイヤ４６ｃと第５ワイヤ４６ｅの構成について説明する。なお、第２ワイヤ４６ｂ、第４ワイヤ４６ｄおよび第６ワイヤ４６ｆの構成は、屈曲する向きが第１ワイヤ４６ａ、第３ワイヤ４６ｃおよび第５ワイヤ４６ｅとそれぞれ異なるだけで、同様の構成である。よって、これらの説明を省略する。
　第１ワイヤ４６ａは、第１領域１４ａと接合される第１接合部４７ａ、第２チップ１６と接合される第２接合部４８ａおよび第１チップ１５と接合される第３接合部４９ａを含む。第１ワイヤ４６ａは、第２接合部４８ａにおいて屈曲している。第３ワイヤ４６ｃは、第１領域１４ａと接合される第７接合部４７ｃ、第２チップ１６と接合される第８接合部４８ｃおよび第１チップ１５と接合される第９接合部４９ｃを含む。第３ワイヤ４６ｃは、第８接合部４８ｃにおいて屈曲している。第５ワイヤ４６ｅは、第１領域１４ａと接合される第１０接合部４７ｅ、第２チップ１６と接合される第１１接合部４８ｅおよび第１チップ１５と接合される第１２接合部４９ｅを含む。第５ワイヤ４６ｅは、第１１接合部４８ｅにおいて屈曲している。
　図１１は、実施の形態４における第１ワイヤ４６ａと第３ワイヤ４６ｃと第５ワイヤ４６ｅとを示す概略側面図である。理解の容易の観点から、図１１において、第１ワイヤ４６ａと第３ワイヤ４６ｃと第５ワイヤ４６ｅとを並べて図示している。
　図１０および図１１を参照して、実施の形態４における半導体装置１１ｄにおいて、第２接合部４８ａと第３接合部４９ａとの距離をＤ１とし、第８接合部４８ｃと第９接合部４９ｃとの距離をＤ２とし、第２接合部４８ａから第３接合部４９ａまでの第１ワイヤ４６ａの長さをＬ１とし、第８接合部４８ｃから第９接合部４９ｃまでの第３ワイヤ４６ｃの長さをＬ２とすると、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立する。
　このようにすることにより、第２チップ１６と第１チップ１５とを繋ぐ部分における第１ワイヤ４６ａと第３ワイヤ４６ｃとの長さの差を小さくして、ワイヤの抵抗の差を小さくすることができる。よって、第１チップ１５内での電流の集中を回避し、実質的に第１チップ１５の抵抗が上がることを抑制することができる。また、特定のワイヤに電流が集中するのを回避し、ワイヤの発熱に伴うワイヤの寿命の低下を抑制することができる。
　具体的には、例えば第１ワイヤ４１ａと第３ワイヤ４１ｃと第５ワイヤ４１ｅのそれぞれのワイヤの接合部におけるループの立ち上がりの角度が異なる構造を採用することができる。ここで、ワイヤの接合部におけるループの立ち上がりの角度の定義について説明する。図１２は、ワイヤの接合部におけるループの立ち上がり角度を規定する際の半導体装置の概略側面図である。
　図１２を参照して、ワイヤ４６ｇは、第２チップ１６と第２接合部４３ｇにおいて接合され、第１チップ１５と第３接合部４４ｇにおいて接合される。第２接合部４３ｇと第３接合部４４ｇとを通る直線と垂直な線とワイヤ４１ｇとの交わる長さｈを、ワイヤ４１ｇのループの高さとする。ループの高さｈの導出については、上記した実施の形態３の場合と同様である。そして、ワイヤのループの高さの半分の高さである１／２ｈの位置において、第２接合部４８ｇに近いワイヤ４６ｇとの交点５０ａと第２接合部４８ｇとを通る直線と、第２接合部４８ｇと第３接合部４９ｇとを通る直線とのなす鋭角の角度をθＦとする。また、１／２ｈの位置において、第３接合部４９ｇに近いワイヤ４６ｇとの交点５０ｂと第３接合部４９ｇとを通る直線と第２接合部４８ｇと第３接合部４９ｇとを通る直線とのなす鋭角の角度をθＳとする。θＦ＋θＳ＝θとする。θＦ１＋θＳ１＝θ１とする。θＦ２＋θＳ２＝θ２とする。そして、Ｄ１≦Ｄ２の場合、θ１≧θ２とする。このようにすることにより、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係を成立させることが容易となる。
　また、第５ワイヤ４６ｅにおいて、θＦ３＋θＳ３＝θ３として、同様に角度θ３を導出する。そして、Ｄ２≦Ｄ３の場合、θ２≧θ３とすることにより、｜Ｄ２－Ｄ３｜＞｜Ｌ２－Ｌ３｜の関係を成立させることが容易となる。また、Ｄ１≦Ｄ３の場合、θ１≧θ３とすることにより、｜Ｄ１－Ｄ３｜＞｜Ｌ１－Ｌ３｜の関係を成立させることが容易となる。
　なお、第１ワイヤ４６ａおよび第３ワイヤ４６ｃと第５ワイヤ４６ｅとの関係においては、Ｄ１≦Ｄ２≦Ｄ３の場合、θ１≧θ２≧θ３とする。このようにすることにより、それぞれのワイヤについて、｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係、｜Ｄ１－Ｄ３｜＞｜Ｌ１－Ｌ３｜の関係および｜Ｄ２－Ｄ３｜＞｜Ｌ２－Ｌ３｜の関係を成立させることが容易となる。
　なお、上記した実施の形態４におけるワイヤの接合部におけるループの立ち上がりの角度の調整や、実施の形態３におけるワイヤのループの高さの調整については、例えば、ステッチボンディングを行う際のワイヤボンダ先端部の移動速度やワイヤ供給部におけるワイヤの供給速度等によって調整することができる。
　（他の実施の形態）
　なお、上記の実施の形態においては、基板の板厚方向に見て、回路パターンは、第１チップから見て第１領域と反対側に位置する第４領域を含み、半導体装置は、ゲートパッドと第４領域とを接続するゲートワイヤを備えることとしたが、これに限らず、回路パターンは、第４領域を有しない構成としてもよい。
　今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１ａ，１１ｂ，１１ｃ，１１ｄ　半導体装置
１２　放熱板
１２ａ，１２ｂ，１３ａ，１３ｂ　主面
１３　基板
１４　回路パターン
１４ａ　第１領域
１４ｂ　第２領域
１４ｃ　第３領域
１４ｄ　第４領域
１５　第１チップ
１５ａ，１５ｂ，１６ａ，１６ｂ　面
１５ｃ　第３チップ
１５ｄ　第４チップ
１６　第２チップ
１７　ゲートパッド
１８　ソースパッド
２１ａ，４１ａ，４６ａ　第１ワイヤ
２１ｂ，４１ｂ，４６ｂ　第２ワイヤ
２１ｃ，４１ｃ，４６ｃ　第３ワイヤ
２１ｄ，４１ｄ，４６ｄ　第４ワイヤ
２２ａ，４２ａ，４７ａ　第１接合部
２２ｂ　第４接合部
２３ａ，４３ａ，４３ｇ，４８ａ　第２接合部
２３ｂ　第５接合部
２４ａ，４４ａ，４４ｇ，４９ａ　第３接合部
２４ｂ　第６接合部
２５　ゲートワイヤ
２６ａ　第１仮想直線
２６ｂ　第２仮想直線
２６ｃ　第３仮想直線
３１　ワイヤ
３２　ワイヤツール
３３　ワイヤボンダ
３４　接触部
３５　ワイヤ供給部
３６　ワイヤボンダ先端部
３７ａ，３７ｂ　端部
４１ｅ，４６ｅ　第５ワイヤ
４１ｆ，４６ｆ　第６ワイヤ
４２ｃ，４７ｃ　第７接合部
４２ｅ，４７ｅ　第１０接合部
４３ｃ，４８ｃ　第８接合部
４３ｅ，４８ｅ　第１１接合部
４４ｃ，４９ｃ　第９接合部
４４ｅ，４９ｅ　第１２接合部
５０ａ，５０ｂ　交点
 

Claims (8)

  1. 　基板と、
    　第１領域、前記第１領域と離れて位置する第２領域および前記第１領域と前記第２領域との間に位置する第３領域を含み、前記基板上に配置される回路パターンと、
    　ダイオードを含み、前記第２領域に配置される第１チップと、
    　前記基板の板厚方向において前記第３領域と対向する面の反対側の面に配置されるソースパッドおよび前記ソースパッドと異なる位置に配置されるゲートパッドを有する縦型トランジスタを含み、前記第３領域に配置される第２チップと、
    　前記第１領域と接合される第１接合部、前記第２チップと接合される第２接合部および前記第１チップと接合される第３接合部を含む第１ワイヤと、
    　前記第１領域と接合される第４接合部、前記第２チップと接合される第５接合部および前記第１チップと接合される第６接合部を含み、前記ゲートパッドを挟んで前記第１ワイヤと隣り合うよう配置される第２ワイヤと、を備え、
    　前記基板の板厚方向に見て、
    　前記第１接合部の重心と前記第２接合部の重心とを通る第１仮想直線と、前記第４接合部の重心と前記第５接合部の重心とを通る第２仮想直線とは、平行であり、
    　前記第２仮想直線と前記第３接合部の重心との距離は、前記第２仮想直線と前記第２接合部の重心との距離よりも大きく、
    　前記第１仮想直線と前記第２仮想直線との距離をｄとし、前記第２接合部の重心と前記第３接合部の重心とを通る第３仮想直線と前記第１仮想直線とのなす鋭角の角度をθとし、前記第１ワイヤが延びる方向における前記第２接合部の幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する、半導体装置。
  2. 　前記第１領域と接合される第７接合部、前記第２チップと接合される第８接合部および前記第１チップと接合される第９接合部を含む第３ワイヤをさらに備え、
    　前記第２接合部と前記第３接合部との距離をＤ１とし、前記第８接合部と前記第９接合部との距離をＤ２とし、前記第２接合部から前記第３接合部までの前記第１ワイヤの長さをＬ１とし、前記第８接合部から前記第９接合部までの前記第３ワイヤの長さをＬ２とすると、
    　｜Ｄ１－Ｄ２｜＞｜Ｌ１－Ｌ２｜の関係が成立する、請求項１に記載の半導体装置。
  3. 　前記基板の板厚方向に見て、前記回路パターンは、前記第１チップから見て前記第１領域と反対側に位置する第４領域をさらに含み、
    　前記半導体装置は、前記ゲートパッドと前記第４領域とを接続するゲートワイヤをさらに備える、請求項１または請求項２に記載の半導体装置。
  4. 　前記基板の板厚方向に見て、前記第１チップの面積は、前記第２チップの面積よりも大きい、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記第２チップは、ＳｉＣ半導体層を含む、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記第１チップは、ＳｉＣ半導体層を含む、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　基板と、
    　第１領域、前記第１領域と離れて位置する第２領域および前記第１領域と前記第２領域との間に位置する第３領域を含み、前記基板上に配置される回路パターンと、
    　第１ダイオードを含み、前記第２領域に配置される第３チップと、
    　第２ダイオードを含み、前記第２領域の、前記第３チップとは異なる位置に配置される第４チップと、
    　前記基板の板厚方向において前記第３領域と対向する面の反対側の面に配置されるソースパッドおよび前記ソースパッドと異なる位置に配置されるゲートパッドを有する縦型トランジスタを含み、前記第３領域に配置される第２チップと、
    　前記第１領域と接合される第１接合部、前記第２チップと接合される第２接合部および前記第１チップと接合される第３接合部を含む第１ワイヤと、
    　前記第１領域と接合される第４接合部、前記第２チップと接合される第５接合部および前記第１チップと接合される第６接合部を含み、前記ゲートパッドを挟んで前記第１ワイヤと隣り合うよう配置される第２ワイヤと、を備え、
    　前記基板の板厚方向に見て、
    　前記第１接合部の重心と前記第２接合部の重心とを通る第１仮想直線と、前記第４接合部の重心と前記第５接合部の重心とを通る第２仮想直線とは、平行であり、
    　前記第２仮想直線と前記第３接合部の重心との距離は、前記第２仮想直線と前記第２接合部の重心との距離よりも大きく、
    　前記第１仮想直線と前記第２仮想直線との距離をｄとし、前記第２接合部の重心と前記第３接合部の重心とを通る第３仮想直線と前記第１仮想直線とのなす鋭角の角度をθとし、前記第１ワイヤが延びる方向における前記第２接合部の幅をｗとすると、０＜θ＜ｓｉｎ－１ｄ／ｗの関係が成立する、半導体装置。
  8. 　前記基板の板厚方向に見て、前記第３チップおよび前記第４チップの総面積は、前記第２チップの面積よりも大きい、請求項７に記載の半導体装置。
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