JP2012074764A - A/d変換回路および撮像装置 - Google Patents
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Abstract
【課題】列毎にA/D変換部を搭載する場合でも、各列のA/D変換部の動作によるGNDの変動を低減し、各A/D変換部の出力値の変動を防止することができる。
【解決手段】電源とGNDとの間に接続された複数のA/D変換部40を有し、複数のA/D変換部40の各々は、参照電流Irefを出力する定電流源16と、アナログ信号Vinと参照電流Irefとが入力され、アナログ信号Vinに応じた第1の電流Iinを出力し、参照電流Irefと第1の電流Iinの差に応じて第2の電流Igを出力する電流分配回路17と、パルス信号φPLが入力され、第1の電流Iinまたは第2の電流Igに応じてパルス信号φPLの伝達を遅延させる複数の遅延素子と、を有し、複数の遅延素子は互いに接続されている。
【選択図】図2
【解決手段】電源とGNDとの間に接続された複数のA/D変換部40を有し、複数のA/D変換部40の各々は、参照電流Irefを出力する定電流源16と、アナログ信号Vinと参照電流Irefとが入力され、アナログ信号Vinに応じた第1の電流Iinを出力し、参照電流Irefと第1の電流Iinの差に応じて第2の電流Igを出力する電流分配回路17と、パルス信号φPLが入力され、第1の電流Iinまたは第2の電流Igに応じてパルス信号φPLの伝達を遅延させる複数の遅延素子と、を有し、複数の遅延素子は互いに接続されている。
【選択図】図2
Description
本発明は、A/D変換回路および撮像装置に関する。
近年、デジタルスチルカメラ、カムコーダ、内視鏡に代表される撮像装置には、CCD(Charge Coupled Device)イメージセンサ(以下、CCDと称する)や、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサ(以下、CMOSと称する)に代表される固体撮像装置が搭載されている。これらの撮像装置は国内外で普及しており、さらなる小型化、低消費電力化への要求が高まっている。
また、時間軸計測(Time to Digital Converter)(以下、TDCと称する)型A/D変換器を複数搭載した固体撮像装置がある。このTDC型A/D変換器(以下、A/D変換部と称する)は、画素から出力された電圧(以下、画素信号と称する)に応じた周波数のパルスを出力し、このパルスをカウンタがカウントすることで、画素信号をA/D変換することができる。2次元の行列状に画素を配置した領域(以下、画素ブロックと称する)に、このA/D変換部を配置することによって、A/D変換部が画素信号を高S/NにA/D変換する固体撮像装置が示されている(例えば、特許文献1参照)。
しかしながら、複数画素毎にA/D変換部を配置する(例えば画素列毎にA/D変換部を配置する)ような場合、数μmの幅で数百から数千のA/D変換部を配置していくことになる。この場合、A/D変換部毎に分けてGNDを配線すると配線スペースが増大するため、図5に示す固体撮像装置200のように、全てのA/D変換部が共通のGNDに接続するように配線する必要がある。
図5は、従来知られている固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置200は、複数の画素202が行列状に配置された画素部201と、アナログ信号処理部203と、A/D変換回路204と、垂直駆動部205と、水平駆動部207とを備える、また、A/D変換回路204は、画素部201が備える画素202の列毎に、A/D変換部2401〜2404を備える。また、A/D変換部2401〜2404は、遅延回路部241とカウンタ・ラッチ部242とを備える。また、A/D変換部2401〜2404は、共通のGNDに接続している。
図6は、従来知られているA/D変換部2401〜2404の概略構成を示したブロック図である。図6において、A/D変換部2401〜2404は、遅延回路511と、カウンタ512と、ラッチ回路513と、ラッチ&エンコーダ回路514と、信号処理回路515とから構成される。なお、カウンタ512と、ラッチ回路513と、ラッチ&エンコーダ回路514と、信号処理回路515とを併せて、パルス通過段数検出回路と呼ぶ。
遅延回路511は、リング状に接続された複数の遅延素子(1つの遅延素子AND1と複数の遅延素子DU1)によって構成される。遅延回路511内の各遅延素子には、アナログ信号処理部203から出力される画素信号が、入力信号Vinとして供給される。遅延回路511内の各遅延素子は、供給された入力信号Vinを電源電圧として、その信号レベルとGND間の電圧差に応じた遅延時間で入力パルスφPLを遅延させる。そして、遅延回路511は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φCKを発生する。
カウンタ512は、遅延回路511が発生したパルス信号φCK、すなわち、入力パルスφPLの周回数を計数し、その計数結果をデジタル信号φD1として出力する。ラッチ回路513は、カウンタ512から出力されるデジタル信号φD1を保持し、保持したデジタル信号をデジタル信号φD2として出力する。ラッチ&エンコーダ回路514は、遅延回路511内の各遅延素子の出力を取り込み、入力パルスφPLが通過した遅延素子の通過段数であるパルス信号φCKの位置情報を検出し、その検出結果をデジタル信号φD3として出力する。
信号処理回路515は、ラッチ回路513の出力であるデジタル信号φD2と、ラッチ&エンコーダ回路514の出力であるデジタル信号φD3とを処理し、入力信号Vinの信号レベル、すなわち、アナログ信号処理部203から出力された画素信号に応じたデジタル信号φD4を生成する。この信号処理回路515が生成したデジタル信号φD4が、A/D変換部2401〜2404によってアナログ・デジタル変換された出力デジタル信号(デジタル値)である。
上述したように、A/D変換部2401〜2404の動作電流は、入力信号のレベルによって変化する。そのため、画素から入力される入力信号のレベルによって、A/D変換部2401が備える遅延回路511のGNDに流れる電流It1と、A/D変換部2402が備える遅延回路511のGNDに流れる電流It2と、A/D変換部2403が備える遅延回路511のGNDに流れる電流It3と、A/D変換部2404が備える遅延回路511のGNDに流れる電流It4とが変化する。従って、共通して配線されたGNDに流れる電流も1行毎の画素信号レベルによって変化する。この電流変化により、GND配線の抵抗成分での電圧降下の電圧が変わり各遅延回路部のGNDの電圧レベルが変化する。
A/D変換部2401〜2404は、入力信号VinとGND間の電圧差に応じて、アナログ信号である入力信号Vinをデジタル信号に変換するため、このGNDの電圧変動により、同じ入力信号VinをA/D変換した場合でも、同じ行の他の画素の出力値によってA/D変換後の出力デジタル値が変わってしまう。このため、図7に示すように、画素部1内で明るい/暗い部分のエリアによって、行毎の出力デジタル信号の値が変動してしまう問題がある(ストリーキング現象)。
図7は、ストリーキング現象の例を示した概略図である。図7(1)に示した図は、画素部201が備える画素202に入射した光の光量を示した図である。この図は、4行4列に配置された画素202−1〜202−16に入射した光の光量を示しており、黒色から白色に変化するにつれて、入射した光の光量が多いことを示している。すなわち、黒色は入射した光の光量は少なく、白色は入射した光の光量が多いことを示している。
図示する例では、上から1行目の左から1列目から3列目に配置されている画素202−1〜202−3に入射した光の光量が多く、上から1行目の一番右の列に配置されている画素202−4に入射した光の光量は少ない。なお、上から2行目〜4行目については図示するとおりである。
図7(2)に示した図は、ストリーキング現象が起きた場合に、画素202−1〜202−16の画素信号をA/D変換部2401〜2404がデジタル信号に変換した出力デジタル信号の値を示した図である。この図は、4行4列に配置された画素202−1〜202−16の画素信号を、A/D変換部2401〜2404がデジタル信号に変換した出力デジタル信号の値を示している。また、黒色から白色に変化するにつれて、出力デジタル信号の値が大きいことを示している。図示する例では、画素202−4、5,8〜10,12〜16に入射した光の光量は同じであるが、ストリーキング現象が起きたため、A/D変換部2401〜2404がデジタル信号に変換した出力デジタル信号の値は異なる値となっている。
このように、従来知られている固体撮像装置200では、入射した光の光量が同じ場合であっても、画素部201の同じ行に配置されている他の画素202の出力値によって、A/D変換部2401〜2404によるA/D変換後の出力デジタル信号の値が異なってしまうという問題がある。
また、従来は、複数のA/D変換部を搭載した場合に、GNDの変動の影響を防止する固体撮像装置に好適な構成例も示されたことがなかった。
本発明は、前記の諸点に鑑みてなされたものであり、列毎にA/D変換部を搭載する場合でも、各列のA/D変換部の動作によるGNDの変動を低減し、各A/D変換部の出力値の変動を防止することができるA/D変換回路および撮像装置を提供することを目的とする。
本発明は、第1の電位を持った配線と、第2の電位を持った配線と、前記第1の電位を持った配線と、前記第2の電位を持った配線との間に接続された複数のA/D変換部と、を有し、前記複数のA/D変換部の各々は、参照電流を出力する定電流源と、アナログ信号と前記参照電流とが入力され、前記アナログ信号に応じた第1の電流を出力し、前記参照電流と前記第1の電流の差に応じて第2の電流を出力する電流分配回路と、パルス信号が入力され、前記第1の電流または前記第2の電流に応じて前記パルス信号の伝達を遅延させる複数の遅延素子と、を有し、前記複数の遅延素子は互いに接続されていることを特徴とするA/D変換回路である。
また、本発明のA/D変換回路において、前記電流分配回路は、前記アナログ信号が入力され、当該アナログ信号に応じた前記第1の電流を出力する可変抵抗を有することを特徴とする。
また、本発明のA/D変換回路において、前記電流分配回路は、前記アナログ信号が入力され、当該アナログ信号に応じた前記第1の電流と前記第2の電流とを出力する可変抵抗を有することを特徴とする。
また、本発明は、A/D変換回路と、行列状に配置された複数の画素を有する画素部と、を有し、前記複数の画素のうち所定の複数の画素は、前記A/D変換回路が有するA/D変換部の1つにアナログ信号を出力することを特徴とする撮像装置である。
また、本発明の撮像装置において、前記所定の複数の画素は、前記画素部の同一の列に配置されていることを特徴とする。
本発明によれば、電流分配回路が、アナログ信号に応じた第1の電流を出力し、定電流源が出力する参照電流と第1の電流の差に応じて第2の電流を出力する。そして、複数の遅延素子は、第1の電流または第2の電流に応じて、入力されるパルス信号の伝達を遅延させる。
従って、入力されるアナログ信号のレベルによらず、各A/D変換回路の遅延回路部の電源、GNDに流れる電流を一定にできるため、列毎にA/D変換部を搭載する場合でも、各列のA/D変換部の動作によるGNDの変動を低減し、各A/D変換部の出力値の変動を防止することができる。
(第1の実施の形態)
以下、本発明の第1の実施形態について図を参照しながら説明する。図1は、本実施形態における固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置100は、複数の画素2が行列状に配置された画素部1と、アナログ信号処理部3と、A/D変換回路4と、垂直駆動部5と、水平駆動部7とを備える、また、A/D変換回路4は、画素部1が備える画素の列毎に、A/D変換部40を備える。また、各A/D変換部40は、遅延回路部41とカウンタ・ラッチ部42とを備える。また、各A/D変換部40は、共通の電源(第1の電位を持った配線)と共通のGND(第2の電位を持った配線)とに接続している。
以下、本発明の第1の実施形態について図を参照しながら説明する。図1は、本実施形態における固体撮像装置の概略構成を示すブロック図である。図示する例では、固体撮像装置100は、複数の画素2が行列状に配置された画素部1と、アナログ信号処理部3と、A/D変換回路4と、垂直駆動部5と、水平駆動部7とを備える、また、A/D変換回路4は、画素部1が備える画素の列毎に、A/D変換部40を備える。また、各A/D変換部40は、遅延回路部41とカウンタ・ラッチ部42とを備える。また、各A/D変換部40は、共通の電源(第1の電位を持った配線)と共通のGND(第2の電位を持った配線)とに接続している。
画素2は、入射光量に応じた光信号を出力する。アナログ信号処理部3は、各画素2から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成する。また、アナログ信号処理部3は、生成した画素信号を入力信号Vinとして出力する。なお、入力信号Vinはアナログ信号である。
A/D変換回路4は、複数のA/D変換部40を備え、入力信号Vinをデジタル信号に変換し、出力デジタル信号φDとして出力する。垂直駆動部5は、行列状に配置されている画素2のうち、信号を出力させる画素2を行毎に選択する。水平駆動部7は、A/D変換回路4を制御し、出力デジタル信号φDを順次出力させる。
次に、A/D変換部40の構成について説明する。A/D変換部40は、時間軸計測(Time to Digital Converter)型A/D(アナログ−デジタル)変換器(TAD)であり、入力されたアナログ信号をデジタル信号に変換して出力する。
図2は、本実施形態におけるA/D変換部40の概略構成を示すブロック図である。図示する例では、A/D変換部40は、遅延回路部41と、カウンタ・ラッチ部42(パルス通過段数検出回路)とを備える。また、A/D変換部40は、電源とGNDとに接続している。遅延回路部41は、定電流源16と、電流分配回路17と、遅延回路401とを備える。カウンタ・ラッチ部42は、カウンタ12と、ラッチ回路13と、ラッチ&エンコーダ回路14と、信号処理回路15とを備える。
定電流源16は、一定の大きさの電流である参照電流Irefを出力する。電流分配回路17は、定電流源16が出力する参照電流Irefが入力され、入力信号Vinによって抵抗値が変化する可変抵抗18によって構成される。また、可変抵抗18には、アナログ信号処理部3から出力される画素信号が、入力信号Vinとして供給される。この構成により、入力信号Vinに応じて可変抵抗18の抵抗値が変化し、電流分配回路17は、可変抵抗18の抵抗値の大きさに応じて第1の電流Igを出力する。また、電流分配回路17は、参照電流Irefと第1の電流Igとの差に応じた第2の電流Iinを出力する。なお、電流分配回路17による参照電流Irefの分配方法については後述する。
遅延回路401は、リング状に接続された複数の遅延素子(1つの遅延素子AND1と複数の遅延素子DU1)によって構成される。遅延回路401内の各遅延素子には、電流分配回路17から出力される第2の電流Iinが入力電流Iinとして供給される。遅延回路401内の各遅延素子は、供給された入力電流Iinの大きさに応じた遅延時間で入力パルスφPLを遅延させる。そして、遅延回路401は、各遅延素子の遅延時間に応じた周波数を有するパルス信号φCKを発生する。
カウンタ12は、遅延回路401が発生したパルス信号φCK、すなわち、入力パルスφPLの周回数を計数し、その計数結果をデジタル信号φD1として出力する。ラッチ回路13は、カウンタ12から出力されるデジタル信号φD1を保持し、保持したデジタル信号をデジタル信号φD2として出力する。ラッチ&エンコーダ回路14は、遅延回路401内の各遅延素子の出力を取り込み、入力パルスφPLが通過した遅延素子の通過段数であるパルス信号φCKの位置情報を検出し、その検出結果をデジタル信号φD3として出力する。
信号処理回路15は、ラッチ回路13の出力であるデジタル信号φD2と、ラッチ&エンコーダ回路14の出力であるデジタル信号φD3とを処理し、入力信号Vinの信号レベル、すなわち、アナログ信号処理部3から出力された画素信号に応じたデジタル信号φD4を生成する。この信号処理回路15が生成したデジタル信号φD4が、A/D変換部40によってアナログ・デジタル変換された出力デジタル信号(デジタル値)である。
次に、本発明の第1の実施形態による固体撮像装置100の動作について説明する。初めに、垂直駆動部5が、画素選択信号φSLを“High”レベルにすることにより画素部1の1行目の画素2が選択され、選択された1行目の各画素2の画素信号がアナログ信号処理部3へそれぞれ出力される。なお、選択された各画素2からは、画素2内の光電変換素子をリセットしたときに出力されるリセット時の信号と、入射光量に応じた光信号との2つの信号が出力される。そして、アナログ信号処理部3では、各画素2から出力されたリセット時の信号と入射光量に応じた光信号との差を演算することによって、リセット時のノイズを抑圧した画素信号を生成し、生成した画素信号を入力信号Vinとして、画素2の列毎に備えられた各A/D変換部40へ出力する。
各A/D変換部40の電流分配回路17が備える可変抵抗18は、入力信号Vinに応じて抵抗値が変化するため、可変抵抗18は抵抗値に応じて第1の電流Igを出力する。これにより、電流分配回路17から、参照電流Irefと第1の電流Igとの差に応じた第2の電流Iinが出力される。この第2の電流Iinは、入力電流Iinとして遅延回路401に供給される。
続いて、A/D変換部40に出力する入力パルスφPLを“High”レベルにする。このことによって、各A/D変換部40内の遅延回路401内の各遅延素子は、供給された入力電流Iinに応じた遅延時間で入力パルスφPLを遅延させ、各遅延素子の遅延時間に応じた周波数を有するパルス信号φCKを発生する。そして、カウンタ12は、遅延回路401から出力されるパルスφCKを計数する。
そして、予め定められた一定期間が経過した後に、ラッチ&エンコーダ回路14は、遅延回路401内でのパルス信号φCKの位置情報を検出する。同時にラッチ回路13は、カウンタ12の計数結果をラッチする。その後、入力パルスφPLを“Low”レベルとすることにより、遅延回路401内での入力パルスφPLの遅延を停止し、パルス信号φCKの生成を終了する。
その後、信号処理回路15は、ラッチ回路13が出力するデジタル信号φD2と、ラッチ&エンコーダ回路14が出力するデジタル信号φD3とを処理し、入力電流Iinに応じたデジタル信号φD4をA/D変換部40の出力デジタル信号として出力とする。なお、入力電流Iinは、入力信号Vinの信号レベル、すなわち、各画素2の画素信号に応じて大きさが変化する。よって、入力電流Iinの大きさによって変化するデジタル信号φD4は、各画素2の画素信号の大きさを示す信号である。
続いて、水平駆動部7は、読み出し制御信号φHを順次“High”レベルとすることによって、各A/D変換部40が出力する出力デジタル信号を順次選択し、撮像装置の撮像信号として外部に出力する。続いて、垂直駆動部5が、画素選択信号φSLを“Low”レベルにすることにより、1行目の画素2の読み出しを完了する。
固体撮像装置100は、上記に述べた画素2の読み出し動作を繰り返し実行し、2行目以降の画素2の読み出しを順次行うことによって、固体撮像装置110が備える画素部1の全画素2の読み出しを実施する。
次に、A/D変換部40の電源、GNDおよび電流分配回路に流れる電流について説明する。A/D変換部40の電源から電流分配回路17に流れる電流は、各遅延回路部41が定電流源16を備えているため、A/D変換部40への入力電圧Vinによらず定電流源16の参照電流Irefとなる。
この参照電流Irefは電流分配回路17に入力される。電流分配回路17は、遅延回路401とGNDとに接続されており、入力電圧Vinの大きさに応じて、参照電流Irefを遅延回路401とGNDとに分配する。本実施形態では、GNDに供給される電流を第1の電流Igとし、遅延回路401に供給される電流を第2の電流Iinとする。
ここで、電流分配回路17は、入力電圧Vinの大きさに応じて抵抗値が可変する可変抵抗18をGNDと接続する側に備えている。可変抵抗18の抵抗値は、入力電圧Vinが高い時に大きくなり、入力電圧Vinが低い時に小さくなる。そのため、遅延回路401に供給される第2の電流Iinは、入力電圧Vinが高い時に大きくなり、入力電圧Vinが低い時に小さくなる。
また、第1の電流Igは、可変抵抗18を通じてGNDに流れる。また、遅延回路401に供給される第2の電流Iinは、遅延回路401内の遅延素子を通じてGNDに流れる。よって、A/D変換部40のGNDに流れる電流は、第1の電流Igと第2の電流Iinが加算された電流、つまり参照電流Irefと同じ電流となり、電圧Vinによって変化しない。
上述したとおり、本実施形態のA/D変換回路4が備える複数のA/D変換部40では、入力電圧Vinの大きさによらず、GNDに流れる電流は一定となる。そのため、A/D変換回路が、画素2の列毎にA/D変換部40を搭載し、各A/D変換部40が同一のGNDに接続している場合でも、GNDの配線抵抗での電圧変動は発生しない。従って、各列のA/D変換部40の動作によるGNDの変動を低減し、各A/D変換部40の出力値の変動を防止することができる。これにより、A/D変換処理時に生じるストリーキング現象を抑えることができ、画質の低下を避けることができる。
なお、A/D変換部40の概略構成は、図2に示した例に限らず、図3に示す構成としてもよい。図3は、本実施形態におけるA/D変換部50の概略構成例を示すブロック図である。図2に示したA/D変換部40と図3に示すA/D変換部50とで異なる点は、図3に示すA/D変換部50は、電流分配回路17から出力される第2の電流を、遅延回路401のGND側から供給している点である。
このように構成されたA/D変換部50のGNDに流れる電流は、定電流源16が出力する参照電流Irefとなり、電圧Vinによって変化しない。この参照電流Irefは電流分配回路17に入力される。電流分配回路17は、遅延回路401と電源とに接続されており、入力電圧Vinの大きさに応じて、参照電流Irefを遅延回路401と電源とに分配する。
ここで、電流分配回路17は、入力電圧Vinの大きさに応じて抵抗値が可変する可変抵抗18を電源と接続する側に備えている。可変抵抗18の抵抗値は、入力電圧Vinが高い時に大きくなり、入力電圧Vinが低い時に小さくなる。そのため、遅延回路401に供給される第2の電流Iinは、入力電圧Vinが高い時に大きくなり、入力電圧Vinが低い時に小さくなる。
また、第1の電流Igは、定電流源16から可変抵抗18を通じて電源に流れる。また、遅延回路401に供給される第2の電流Iinは、遅延回路401内の遅延素子を通じて電源に流れる。
従って、電源に流れる電流は、第1の電流Igと第2の電流Iinが加算された電流、つまり参照電流Irefと同じ電流となり、電圧Vinによって変化しない。よって、図3に示すA/D変換部50は、図2に示したA/D変換部40と同様の効果を得ることができる。
(第2の実施の形態)
次に、本発明の第2の実施形態について説明する。図4は、本実施形態におけるA/D変換部60の概略構成を示すブロック図である。図示する例では、A/D変換部60は、遅延回路部61と、カウンタ・ラッチ部42とを備えている。遅延回路部61は、定電流源16と、電流分配回路67と、遅延回路401とを備える。カウンタ・ラッチ部42は、カウンタ12と、ラッチ回路13と、ラッチ&エンコーダ回路14と、信号処理回路15とを備えている。なお、定電流源16と、遅延回路401と、カウンタ12と、ラッチ回路13と、ラッチ&エンコーダ回路14と、信号処理回路15とは第1の実施形態の各部と同様の構成である。
次に、本発明の第2の実施形態について説明する。図4は、本実施形態におけるA/D変換部60の概略構成を示すブロック図である。図示する例では、A/D変換部60は、遅延回路部61と、カウンタ・ラッチ部42とを備えている。遅延回路部61は、定電流源16と、電流分配回路67と、遅延回路401とを備える。カウンタ・ラッチ部42は、カウンタ12と、ラッチ回路13と、ラッチ&エンコーダ回路14と、信号処理回路15とを備えている。なお、定電流源16と、遅延回路401と、カウンタ12と、ラッチ回路13と、ラッチ&エンコーダ回路14と、信号処理回路15とは第1の実施形態の各部と同様の構成である。
電流分配回路67は、定電流源16が出力する参照電流Irefが入力される。また、電流分配回路67は、入力信号Vinがゲートに接続されたMOSトランジスタ19と、定電圧Vrefがゲートに接続されたMOSトランジスタ20と、定電流源16の出力端子とMOSトランジスタ19のソースの間に接続された抵抗21と、定電流源16の出力端子とMOSトランジスタ20のソースの間に接続された抵抗22とによって構成される。
また、MOSトランジスタ19のゲートには、アナログ信号処理部3から出力される画素信号が、入力信号Vinとして供給され、MOSトランジスタ20のゲートには定電圧Vrefが供給される。これにより、入力信号Vinと定電圧Vrefの差電圧に応じて、定電流源16の出力電流Irefが、MOSトランジスタ19に流れる電流IinとMOSトランジスタ20に流れる電流Igとに分配される。また、MOSトランジスタ19に流れる電流Iinは、遅延回路401に供給され、MOSトランジスタ20に流れる電流Igは、GNDに供給される。具体的には、遅延回路401に供給される第2の電流Iinは、入力電圧Vinが高い時に大きくなり、入力電圧Vinが低い時に小さくなる。この構成により、電流分配回路67は、入力信号Vinに応じて、第1の電流Igと第2の電流Iinを出力する。
なお、電流分配回路67の構成は図4に示すものだけではなく、定電流源16の出力電流Irefを、入力信号Vinの大きさに応じて、第1の電流Igと第2の電流Iinとに分配して出力できる構成であればどのような構成でもよい。例えば、定電圧Vrefがゲートに接続されたMOSトランジスタ20の代わりに、固定値の抵抗を備える構成としてもよい。
次に、本実施形態の固体撮像装置110の動作について説明する。本実施形態の固体撮像装置110の構成および動作は、A/D変換回路6が備える各A/D変換部60の電流分配回路67の構成が異なる以外は第1の実施形態と同じ動作および構成である。
次に、A/D変換部60の電源、GNDおよび電流分配回路に流れる電流について説明する。A/D変換部60の電源から電流分配回路67に流れる電流は、各遅延回路部61が定電流源16を備えているため、A/D変換部60への入力電圧Vinによらず定電流源16の参照電流Irefとなる。
この参照電流Irefは電流分配回路67に入力される。電流分配回路67は、遅延回路401とGNDとに接続されており、入力電圧Vinの大きさに応じて、参照電流Irefを遅延回路401とGNDとに分配する。本実施形態では、GNDに供給される電流を第1の電流Igとし、遅延回路401に供給される電流を第2の電流Iinとする。
ここで、MOSトランジスタ19に流れる第2の電流Iinは、抵抗21とMOSトランジスタ19を通じて遅延回路401に供給され、遅延回路401内の遅延素子を通じてGNDに流れる。また、抵抗22とMOSトランジスタ20を流れる第1の電流IgはGNDに流れる。よって、GNDに流れる電流は、第1の電流Igと第2の電流Iinが加算された電流、つまり参照電流Irefと同じ電流となり、電圧Vinによって変化しない。
上述したとおり、本実施形態のA/D変換回路6が備える複数のA/D変換部60では、入力電圧Vinの大きさによらず、GNDに流れる電流は一定となる。そのため、A/D変換回路6が、画素2の列毎にA/D変換部60を搭載し、各A/D変換部60が同一のGNDに接続している場合でも、GNDの配線抵抗での電圧変動は発生しない。従って、本実施形態の固体撮像装置110は、第1の実施形態における固体撮像装置100と同様、各列のA/D変換部60の動作によるGNDの変動を低減し、各A/D変換部60の出力値の変動を防止することができる。
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
1,201・・・画素部、2,202,202−1〜16・・・画素、3,203・・・アナログ信号処理部、4,204・・・A/D変換回路、5,205・・・垂直駆動部、7,207・・・水平駆動部、12,512・・・カウンタ、13,513・・・ラッチ回路、14,514・・・ラッチ&エンコーダ回路、15,515・・・信号処理回路、16・・・定電流源、17,67・・・電流分配回路、18・・・可変抵抗、19,20・・・MOSトランジスタ、21,22・・・抵抗、40,50,60,2401〜2404・・・A/D変換部、41,51,61,241・・・遅延回路部、42,242・・・カウンタ・ラッチ部、100,110,200・・・固体撮像装置、401,511・・・遅延回路
Claims (5)
- 第1の電位を持った配線と、
第2の電位を持った配線と、
前記第1の電位を持った配線と、前記第2の電位を持った配線との間に接続された複数のA/D変換部と、
を有し、
前記複数のA/D変換部の各々は、
参照電流を出力する定電流源と、
アナログ信号と前記参照電流とが入力され、前記アナログ信号に応じた第1の電流を出力し、前記参照電流と前記第1の電流の差に応じて第2の電流を出力する電流分配回路と、
パルス信号が入力され、前記第1の電流または前記第2の電流に応じて前記パルス信号の伝達を遅延させる複数の遅延素子と、
を有し、
前記複数の遅延素子は互いに接続されている
ことを特徴とするA/D変換回路。 - 前記電流分配回路は、
前記アナログ信号が入力され、当該アナログ信号に応じた前記第1の電流を出力する可変抵抗
を有することを特徴とする請求項1に記載のA/D変換回路。 - 前記電流分配回路は、
前記アナログ信号が入力され、当該アナログ信号に応じた前記第1の電流と前記第2の電流とを出力する可変抵抗
を有することを特徴とする請求項1に記載のA/D変換回路。 - 請求項1から請求項3のいずれか1項に記載のA/D変換回路と、
行列状に配置された複数の画素を有する画素部と、
を有し、
前記複数の画素のうち所定の複数の画素は、前記A/D変換回路が有するA/D変換部の1つにアナログ信号を出力する
ことを特徴とする撮像装置。 - 前記所定の複数の画素は、前記画素部の同一の列に配置されている
ことを特徴とする請求項4に記載の撮像装置。
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