JP6056472B2 - リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置 - Google Patents

リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置 Download PDF

Info

Publication number
JP6056472B2
JP6056472B2 JP2012288176A JP2012288176A JP6056472B2 JP 6056472 B2 JP6056472 B2 JP 6056472B2 JP 2012288176 A JP2012288176 A JP 2012288176A JP 2012288176 A JP2012288176 A JP 2012288176A JP 6056472 B2 JP6056472 B2 JP 6056472B2
Authority
JP
Japan
Prior art keywords
lead frame
electrical connection
lead
connection region
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012288176A
Other languages
English (en)
Other versions
JP2014130929A (ja
Inventor
永 知加雄 池
永 知加雄 池
森 仁 明 松
森 仁 明 松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2012288176A priority Critical patent/JP6056472B2/ja
Publication of JP2014130929A publication Critical patent/JP2014130929A/ja
Application granted granted Critical
Publication of JP6056472B2 publication Critical patent/JP6056472B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301Thyristor

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置に関する。
半導体素子とリードフレームとを結線するボンディングワイヤをリードフレームに対して良好に接続するために、リードフレームのインナーリードに貴金属めっきを施すことが行われている(例えば特許文献1参照)。このようにリードフレームに貴金属めっきを施す場合、従来はリードフレームの全面に対してAuめっきを施すことが行われていた。しかしながら、リードフレームの製造コストを下げる必要があることから、リードフレームの一部にAuめっき(部分Auめっきという)を施すようになり、その後、リードフレームの一部に、Auめっきに代えてAgめっき(部分Agめっきという)を施すことへと移り変わってきている。
一方、半導体パッケージを小型化ないし薄型化するという要求により、QFN等のパッケージが開発されており、リードフレームに施される部分Agめっきに対する要求は厳しくなってきている。
従来、リードフレームに治具を配置することにより、リードフレームの所定位置にAgめっきを施すことが行われている(治具めっき法)。しかしながら、近年、側面や裏面へAgめっきを付着させないことや、部分Agめっきの加工精度を向上することが要求されてきている。このような要求に応えるため、治具めっき法に代え、製版めっき法が用いられるようになってきている。具体的には、エッチングによりリードフレームを所定の形状とした後、リードフレーム全体にフォトレジストを塗布し、写真製版法を用いてリードフレームの所定位置に選択的にAgめっきを施すことが行われている。
しかしながら、一般に、治具めっき法を用いる場合であっても、製版めっき法を用いる場合であっても、あらかじめ治具を作製したり(治具めっき法の場合)、フォトマスクを作製したりする(製版めっき法の場合)等、準備のコストがかかる上に、準備のために長い時間が必要になるという問題があった。
特開2001−77289号公報
これに対し、本発明者らは、準備のコストや時間を節約するため、Agめっきに代えて、ナノメートル(nm)オーダーのAg粒子により構成された、いわゆるAgナノペーストをリードフレームに対してインクジェット印刷することによりAg形成部を設けることを検討している。
一般的に、リードフレームは銅合金製となっているが、Agナノペーストをインクジェット印刷してAg形成部を設ける場合、銅合金製のリードフレームとAg形成部との密着性があまり高くないため、リードフレームからAg形成部が剥離してしまうことも考えられる。
本発明はこのような点を考慮してなされたものであり、リードフレーム上にAgナノペーストをインクジェット印刷することによりAg形成部を形成するとともに、このAg形成部がリードフレームから剥離することがないリードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置を提供することを目的とする。
本発明は、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられたリード部とを備えたリードフレームの製造方法において、銅合金製リードフレーム基材を準備する工程と、リードフレーム基材をエッチング加工することにより、リードフレーム基材にダイパッドおよびリード部を形成するとともに、ダイパッドまたはリード部のうち所定位置に電気接続領域を形成する工程と、リードフレーム基材の電気接続領域に純銅からなる銅ストライク層を形成する工程と、電気接続領域上の銅ストライク層に、インクジェット法を用いてAgナノペーストを塗布する工程と、銅ストライク層上のAgナノペーストを焼成することによりAg形成部を設ける工程とを備えたことを特徴とするリードフレームの製造方法である。
本発明は、銅ストライク層は純銅を用いた部分銅めっきにより形成されることを特徴とするリードフレームの製造方法である。
本発明は、電気接続領域上の銅ストライク層上にAgナノペーストを塗布する工程の前に、電気接続領域の周縁に沿ってAgナノペーストの流出を防止するレジスト層を形成することを特徴とするリードフレームの製造方法である。
本発明は、レジスト層は、Agナノペーストを焼成する前に除去されることを特徴とするリードフレームの製造方法である。
本発明は、半導体装置の製造方法において、上記記載のリードフレームの製造方法によりリードフレームを製造する工程と、リードフレームのダイパッド上に半導体素子を搭載する工程と、半導体素子とリードフレームのAg形成部とを接続部により電気的に接続する工程と、ダイパッドと、リード部と、半導体素子と、接続部とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法である。
本発明は、リードフレームにおいて、半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられたリード部とを備え、ダイパッドまたはリード部のうち所定位置に電気接続領域が設けられ、電気接続領域上に純銅からなる銅ストライク層を介してAg形成部が設けられ、Ag形成部は銅ストライク層上に、インクジェット法を用いてAgナノペーストを塗布し、このAgナノペーストを焼成することにより得られることを特徴とするリードフレームである。
本発明は、半導体装置において、上記記載のリードフレームの製造方法により製造されたリードフレームと、リードフレームのダイパッド上に搭載された半導体素子と、半導体素子とリードフレームのAg形成部とを電気的に接続する接続部と、ダイパッドと、リード部と、半導体素子と、接続部とを封止する封止樹脂と備えたことを特徴とする半導体装置である。
本発明によれば、銅合金製リードフレーム基材の電気接続領域に純銅からなるストライク層を形成し、このストライク層上に、インクジェット法を用いてAgナノペーストを塗布して焼成することにより、Ag形成部を設ける。リードフレーム基材とAg形成部との間に純銅からなるストライク層が形成されているため、リードフレーム基材とAg形成部との密着性を向上させることができる。
図1は、リードフレームを示す平面図。 図2(a)は、リードフレームを示す断面図(図1のII−II線断面図)、図2(b)は図2(a)の部分拡大図。 図3は、本発明の一実施の形態による半導体装置を示す平面図。 図4は、本発明の一実施の形態による半導体装置を示す断面図(図3のIV−IV線断面図)。 図5(a)〜(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図6(a)〜(e)は、本発明の一実施の形態によるリードフレームの製造方法を示す断面図。 図7は、インクジェット装置を示す概略斜視図。 図8は、本発明の一実施の形態によるリードフレームを示す部分拡大平面図。 図9(a)〜(e)は、本発明の一実施の形態による半導体装置の製造方法を示す断面図。 図10は、リードフレームの一変形例を示す部分拡大平面図。 図11は、リードフレームの他の変形例を示す部分拡大平面図。
以下、本発明の一実施の形態について、図1乃至図8を参照して説明する。
リードフレームの構成
まず、図1および図2により、リードフレームの概略について説明する。図1および図2は、リードフレームを示す図である。
図1および図2に示すように、リードフレーム10は、銅合金製となっており、半導体素子21(後述)を搭載する平面矩形状のダイパッド11と、ダイパッド11周囲に設けられ、半導体素子21と外部回路(図示せず)とを接続する複数の細長いリード部12とを備えている。
このうちリード部12の周囲には、ダイパッド11とリード部12とを支持する外枠13が設けられている。さらに、ダイパッド11の四隅には吊りリード14が連結されており、ダイパッド11は、4本の吊りリード14を介して外枠13に連結支持されている。
隣接するリード部12同士は、互いに空間を介して離間している。また、各リード部12は、ダイパッド11とも空間を介して離間している。さらに、各リード部12は、その裏面が半導体装置20(後述)から外方に露出するようになっており、この裏面は、外部回路(図示せず)に電気的に接続されるアウターリード部17を構成している。
また、各リード部12は、それぞれ外枠13側に位置する外側端部12aと、ダイパッド11側に位置する内側端部12bとを有している。各リード部12の内側端部12bには、電気接続領域15(インナーリード部)が設けられている。この場合、電気接続領域15は、後述するようにボンディングワイヤ22を介して半導体素子21に電気的に接続される領域となっている。
各リード部12に形成された電気接続領域15上には、純銅(銅成分が99.9%以上)からなるストライク層19(図2(a)(b)参照)を介してAg形成部16が設けられている。このAg形成部16は、後述するように、インクジェット法を用いてAgナノペースト16aを塗布および焼成することによって形成されたものである。
Ag形成部16は、ボンディングワイヤ22をリード部12に対して良好に接続するためのものである。このAg形成部16は、Ag(銀)のナノ粒子が焼成され再結晶化したAgを含んでいる。Ag(銀)のナノ粒子は、例えば3nm〜100nmの径を有していても良い。なお、Ag形成部16の厚みは、例えば1μm〜10μmとしても良い。
なお、図1において、Ag形成部16を斜線で示している。また、図1において、便宜上、複数の電気接続領域15のうち、一部の電気接続領域15にはAg形成部16を設けていないが、実際には全ての電気接続領域15上にAg形成部16が設けられている
また、各Ag形成部16は、各電気接続領域15の全域に設けられていても良く、各電気接続領域15のうちの一部にのみ設けても良い。
以上説明したリードフレーム10は、全体として銅、銅合金から構成されている。また、リードフレーム10の厚みは、製造する半導体装置20の構成にもよるが、0.05mm〜0.5mmとすることができる。
なお、図1において、便宜上1つのダイパッド11のみを示しているが、実際は、1つのリードフレーム10に複数のダイパッド11が面付けされた状態で製造される。また、図1において、領域S(仮想線)は、リードフレーム10のうち1つの半導体装置20に対応する領域を示している。
半導体装置の構成
次に、図3および図4により、半導体装置について説明する。図3および図4は、半導体装置(QFNタイプ)を示す概略断面図である。
図3および図4に示すように、半導体装置(半導体パッケージ)20は、ダイパッド11と、ダイパッド11の周囲に配置された複数のリード部12と、ダイパッド11上に搭載された半導体素子21と、リード部12と半導体素子21とを電気的に接続する複数のボンディングワイヤ(接続部)22とを備えている。また、ダイパッド11、リード部12、半導体素子21およびボンディングワイヤ22は、封止樹脂23によって樹脂封止されている。
このうちダイパッド11およびリード部12は、上述したリードフレーム10から作製されたものである。このダイパッド11およびリード部12の構成は、上述した図1および図2に示すものと同様であり、ここでは詳細な説明を省略する。
また、半導体素子21としては、従来一般に用いられている各種半導体素子を使用することが可能であり、特に限定されないが、例えば集積回路、大規模集積回路、トランジスタ、サイリスタ、ダイオード等を用いることができる。この半導体素子21は、各々ボンディングワイヤ22が取り付けられる複数の端子部21aを有している。また、半導体素子21は、例えばダイボンディングペースト等の接着剤24により、ダイパッド11の表面に固定されている。
各ボンディングワイヤ22は、例えば金等の導電性の良い材料からなっている。各ボンディングワイヤ22は、それぞれその一端が半導体素子21の端子部21aに接続されるとともに、その他端がAg形成部16を介して各リード部12の電気接続領域15に接続されている。
封止樹脂23としては、シリコーン樹脂やエポキシ樹脂等の熱硬化性樹脂、あるいはPPS樹脂等の熱可塑性樹脂を用いることができる。封止樹脂23全体の厚みは、100μm〜1500μm程度とすることができる。なお、図3において、ダイパッド11およびリード部12の表面側に設けられた封止樹脂23の表示を省略している。
リードフレームの製造方法
次に、図1および図2に示すリードフレーム10の製造方法について、図5(a)−(e)、図6(a)−(d)、図7および図8を用いて説明する。
まず図5(a)に示すように、平板状の金属基板(リードフレーム基材)31を準備する。このリードフレーム基材31としては、銅、銅合金の金属からなる基板を使用することができる。なおリードフレーム基材31は、その両面に対して脱脂等を行い、洗浄処理を施したものを使用することが好ましい。
次に、リードフレーム基材31の表裏全体にそれぞれ感光性レジスト32a、33aを塗布し、これを乾燥する(図5(b))。なお感光性レジスト32a、33aとしては、従来公知のものを使用することができる。
続いて、このリードフレーム基材31に対してフォトマスクを介して露光し、現像することにより、所望の開口部32b、33bを有するエッチング用レジスト層32、33を形成する(図5(c))。
次に、エッチング用レジスト層32、33を耐腐蝕膜として金属基板31に腐蝕液でエッチングを施す(図5(d))。これにより、ダイパッド11および複数のリード部12の外形が形成される。腐蝕液は、使用するリードフレーム基材31の材質に応じて適宜選択することができ、例えば、リードフレーム基材31として銅を用いる場合、通常、塩化第二鉄水溶液を使用し、リードフレーム基材31の両面からスプレーエッチングにて行うことができる。なお、このとき各リード部12の内側端部12bに、それぞれ電気接続領域15が形成される。
次いで、エッチング用レジスト層32、33を剥離して除去することにより、ダイパッド11およびリード部12の外形形状が規定され、リード部12の所定位置(内側端部12b)に電気接続領域15が形成される(図5(e))。
次に図6(a)に示すように、リードフレーム基材31の電気接続領域15上に、純銅の部分めっきを施して、純銅製の銅ストライク層19を形成する。
次に、このリードフレーム基材31の電気接続領域15の周縁に沿って、後述するAgナノペースト16aの流出を防止するレジスト層35を形成する。
この場合、例えば図7に示すインクジェット装置60を用い、リードフレーム基材31の電気接続領域15の周縁の一部に沿ってレジスト材を塗布し、硬化させる。これにより、電気接続領域15の周縁の一部に沿って、レジスト層35が形成される(図6(b))。塗布される際、レジスト材の温度は例えば70℃〜150℃の範囲とすることができる。
なお、レジスト材は、ホットメルトタイプのレジストを含むことが好ましい。また、ホットメルトタイプのレジストは、例えばエチレン酢酸ビニル(EVA)等のオレフィン系の熱可塑樹脂を含むことが好ましい。レジスト材としてホットメルトタイプのレジスト、とりわけオレフィン系の熱可塑樹脂を用いた場合、印刷後冷水により簡単に剥離し、剥離後のレジストは溶解することなく、ろ過することで回収し再利用でき、コストダウンできるという効果が得られる。
次に、インクジェット装置60(図7)を用いて、リード部12のうちレジスト層35によって規定される電気接続領域15に設けられた銅ストライク層19上に、インクジェット法によりAgナノペースト16aを印刷塗布する(図6(c))。
なお、Agナノペースト16aとしては、例えばAg(銀)のナノ粒子と該粒子を覆うアクリル樹脂系分散剤と溶剤(例えば、テトラデカン、または、水およびエチレングリコール)とを混合したものを用いることができる。
このようにして、リード部12の電気接続領域15の周縁に沿って、Agナノペースト16aの流出を防止するレジスト層35が形成され、レジスト層35によって規定される電気接続領域15上の銅ストライク層19に、インクジェット法を用いてAgナノペースト16aが塗布されたリードフレーム基材31が得られる(図6(c)および図8)。
図8に示すように、リードフレーム基材31において、レジスト層35は各リード部12の長手方向に対して横切るように設けられている。このレジスト層35は、それぞれダイパッド11の各辺に対して平行に配置されている。また、レジスト層35は、電気接続領域15のうちダイパッド11の反対側に位置する周縁のみに設けられている。
このレジスト層35の幅は、例えば30μm〜300μmとしても良い。また、レジスト層35の厚みは、例えば0.3μm〜10μmとしても良い。なお、Agナノペースト16aの流出を確実に防止するため、レジスト層35の厚みをAgナノペースト16aの塗布厚より厚くすることが好ましい。
ところで、一般にAgナノペースト16aとしては粘度の低いものが用いられる。このため、Agナノペースト16aを電気接続領域15上の銅ストライク層19に塗布した後、Agナノペースト16aがリード部12上を流れ、電気接続領域15の外側まで濡れ拡がることが考えられる。
これに対して本実施の形態によれば、電気接続領域15の周縁に沿って、Agナノペースト16aの流出を防止するレジスト層35が形成されている。これにより、塗布されたAgナノペースト16aは、レジスト層35の側壁でその流れを止められる。したがって、Agナノペースト16aが電気接続領域15の周囲に濡れ拡がるおそれがない。なお、電気接続領域15のうちレジスト層35が設けられていない周縁においては、Agナノペースト16aのもつ表面張力により、Agナノペースト16aが電気接続領域15の外方へ流出しない。
次に、図7により、インクジェット装置60を用いて、リードフレーム基材31に対してレジスト材およびAgナノペースト16aを塗布する際の具体的作用について更に説明する。
図7において、インクジェット装置60は、筐体61と、筐体61内に配置され、リードフレーム基材31が載置されるテーブル62と、テーブル62を回転させる回転軸63と、テーブル62および回転軸63を一体となって直線移動させるテーブルスキャン部64とを有している。また、リードフレーム基材31上方には、リードフレーム基材31に対してAgナノペースト16aおよびレジスト材をそれぞれ塗布するインクジェットヘッド(塗布ヘッド)65、66が設けられている。さらに、インクジェットヘッド65、66は、ヘッドキャリッジユニット68によって保持されている。このヘッドキャリッジユニット68は、搬送ユニット69によって直線移動可能となっている。また、筐体61外方には、インクジェット装置60を制御する制御装置70と、Agナノペースト16aを収容するとともにインクジェットヘッド65に対してAgナノペースト16aを供給するインク供給ユニット71と、レジスト材を収容するとともにインクジェットヘッド66に対してレジスト材を供給するレジスト材供給ユニット72とが配置されている。
この場合、まずリードフレーム基材31をインクジェット装置60のテーブル62上に載置する。その際、テーブル62は、例えば、35℃〜60℃に加熱されていてもよい。
その後、テーブルスキャン部64によりテーブル62およびリードフレーム基材31が移動するとともに、リードフレーム基材31上方のインクジェットヘッド66からレジスト材(インク)が吐出され、これによりリードフレーム基材31の各電気接続領域15の周縁に沿ってそれぞれレジスト材が塗布される。このレジスト材は、リードフレーム基材31上で自然冷却して固化し、レジスト層35を形成する。
次に、リードフレーム基材31上方のインクジェットヘッド65からAgナノペースト16a(インク)が吐出され、これによりリードフレーム基材31の各電気接続領域15上に設けられた銅ストライク層19に対してそれぞれAgナノペースト16aが塗布される。
なお、インクジェット装置60の制御装置70には、予め各電気接続領域15の形状に合わせて、レジスト材およびAgナノペースト16aを塗布するようプログラム設定がなされている。そして制御装置70がテーブルスキャン部64およびインクジェットヘッド66、65を制御することにより、リードフレーム基材31の各電気接続領域15の位置および形状に合わせて、レジスト材およびAgナノペースト16aが塗布されるようになっている。
このように、レジスト材およびAgナノペースト16aは、一のインクジェット装置60の異なるインクジェットヘッド66、65から塗布される。これにより、レジスト材およびAgナノペースト16aを塗布する作業を効率良く行うことができる。また、レジスト材を塗布した後、リードフレーム基材31をインクジェット装置60内で位置決めする必要がないので、Agナノペースト16aの位置がレジスト層35に対してずれてしまうおそれがない。
このようにして電気接続領域15に設けられた銅ストライク層19上にAgナノペースト16aが塗布された後、リードフレーム基材31上のレジスト層35を除去する(図6(d))。この場合、レジスト層35を例えば水酸化ナトリウム等の強アルカリ水溶液によって剥離しても良く、または、0℃〜10℃程度の冷水によって剥離しても良い。なお、このときAgナノペースト16a中の溶剤は予め加熱されたテーブル62によってその一部が既に除去されており、Ag粒子がある程度固化しているので、レジスト層35を剥離する際にAgナノペースト16aも一緒に剥離されてしまうおそれはない。
その後、リードフレーム基材31は、例えばプラズマ装置に移動され、このプラズマ装置内で焼成される。これにより、Agナノペースト16a中の溶剤が揮発除去し、かつAg粒子が固化することにより、電気接続領域15に銅ストライク層19を介してAg形成部16が形成される。具体的には、プラズマ装置内でAgナノペースト16aを例えば、ヘリウム/3%水素混合ガス中で、50℃〜100℃の温度に加熱し、500〜1000Wの出力で4分間処理してもよい。または、オーブン内で、窒素/3%水素混合ガス中、Agナノペースト16aを室温から300℃まで10分で昇温し、その後300℃で30分保持し、その後前記混合ガスフローによる冷却を5分行うように処理することにより、Agナノペースト16aを焼成しても良い。
このようにして、図1および図2に示すリードフレーム10が得られる(図6(d))。
この場合、銅合金製のリードフレーム基材31とAg形成部16との間に純銅からなる銅ストライク層19が介在されている。
一般に銅合金は銅と、銅以外の金属、例えば鉄、亜鉛、クロムとの合金からなり、銅合金製のリードフレーム基材31はAg粒子を焼成してなるAg形成部16との密着性があまり高くない。
本発明においては、リードフレーム基材31とAg形成部16との間に純銅からなる銅ストライク層19が介在されており、純銅とAgとの密着性はきわめて高いため、Ag形成部16を銅ストライク層19上に高い密着性をもって形成することができる。また銅合金製のリードフレーム基材31と純銅製の銅ストライク層19との間の密着性も良好なため、結局リードフレーム基材31上に高い密着性をもってAg形成部16を設けることができ、使用中にリードフレーム基材31からAg形成部16が剥離することはない。
半導体装置の製造方法
次に、図3および図4に示す半導体装置20の製造方法について、図9(a)−(e)を用いて説明する。
まず図5(a)−(e)および図6(a)−(d)に示す方法により、リードフレーム10を作製する(図9(a))。
次に、リードフレーム10のダイパッド11上に、半導体素子21を搭載する。この場合、例えばダイボンディングペースト等の接着剤24を用いて、半導体素子21をダイパッド11上に載置して固定する(ダイアタッチ工程)(図9(b))。
次に、半導体素子21の各端子部21aと、各リード部12の電気接続領域15上に銅ストライク層19を介して設けられたAg形成部16とを、ボンディングワイヤ22によって互いに電気的に接続する(ワイヤボンディング工程)(図9(c))。この場合、電気接続領域15上に銅ストライク層19を介してAg形成部16が設けられていることにより、ボンディングワイヤ22をリード部12に対して強固に接続することができる。
次に、リードフレーム10に対して熱硬化性樹脂または熱可塑性樹脂を射出成形またはトランスファ成形することにより、封止樹脂23を形成する(図9(d))。これにより、リードフレーム10、半導体素子21、およびボンディングワイヤ22を封止する。
次に、各半導体素子21間の封止樹脂23をダイシングすることにより、リードフレーム10を各半導体素子21毎に分離する。この際、例えばダイヤモンド砥石からなるブレード(図示せず)を回転させながら、各半導体素子21間のリードフレーム10および封止樹脂23を切断しても良い。
このようにして、図3および図4に示す半導体装置20が得られる(図9(e))。
このように本実施の形態によれば、インクジェット法を用いてAgナノペースト16aを電気接続領域15に対し、銅ストライク層19を介して塗布および焼成することにより、Ag形成部16を形成している。このことにより、めっき法を用いる場合と比較して、予め治具を作製したり(治具めっき法の場合)、フォトマスクを作製したりする(製版めっき法の場合)必要がない。
このため、リードフレーム10の製造コストを低減するとともに、製造に必要な準備時間を短縮することができる。
また、上述したように、電気接続領域15の周囲にAgナノペースト16aの流出を防止するレジスト層35が形成されているので、Agナノペースト16aがリードフレーム10上で濡れ拡がる不具合を防止することができる。このことにより、リードフレーム10と封止樹脂23との密着性が悪化し、吸湿信頼性が低下することを防止することができる。さらに、Agナノペースト16aがリードフレーム10の裏面へ濡れ拡がることにより、半導体装置20をボードに実装した後、Agのデンドライトが発生する不具合を防止することができる。
さらにまた、銅合金製のリードフレーム基材31とAg形成部16との間に純銅からなる銅ストライク層19が介在され、Ag形成部16と銅ストライク層19との密着性およびリードフレーム基材31と銅ストライク層19との密着性が高いため、結局リードフレーム基材31上にAg形成部16を高い密着性をもって形成することができる。
変形例
次に、図10および図11を参照して本発明の各種変形例について説明する。図10および図11は、本発明の各種変形例を示す図である。図10および図11に示す形態は、レジスト層35の構成が異なるものであり、他の構成は上述した実施の形態と略同一である。図10および図11において、図1乃至図9に示す実施の形態と同一部分には同一の符号を付して詳細な説明は省略する。
図10は、本発明の一の変形例を示す部分拡大平面図であり、上述した図8に対応する図である。
図10に示すリードフレーム10Aにおいて、各リード部12の内側端部12bには、電気接続領域15が設けられている。この場合、Agナノペースト16aの流出を防止するレジスト層35は、電気接続領域15の周縁全体にわたって設けられている。すなわち、レジスト層35を形成する工程(図6(a))において、リードフレーム基材30の電気接続領域15の周縁の全体に沿ってレジスト材を塗布し、硬化させる。このような構成により、Agナノペースト16aがリード部12の裏面へ濡れ拡がる不具合をより確実に防止することができる。
図11は、本発明の他の変形例を示す部分拡大平面図であり、上述した図8に対応する図である。
図11に示すリードフレーム10Bにおいて、ダイパッド11のうち吊りリード14近傍の4箇所に、それぞれ電気接続領域15Aが設けられている。各電気接続領域15Aは、ボンディングワイヤ22を介して半導体素子21の端子部21aに電気的に接続される領域である。
この場合、Agナノペースト16aの流出を防止するレジスト層35は、ダイパッド11の電気接続領域15Aの周縁全体にわたって設けられている。すなわち、レジスト層35を形成する工程(図6(a))において、リードフレーム基材30の電気接続領域15Aの周縁全体に沿ってレジスト材を塗布し、硬化させる。これにより、Agナノペースト16aがダイパッド11上で濡れ拡がることを防止することができる。また、レジスト層35は、電気接続領域15Aの周縁全体にわたって設けられているので、Agナノペースト16aがダイパッド11表面の各方向へ濡れ拡がる不具合を確実に防止することができる。
上記実施の形態に開示されている複数の構成要素を必要に応じて適宜組み合わせることも可能である。あるいは、上記実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。
10、10A、10B リードフレーム
11 ダイパッド
12 リード部
13 外枠
14 吊りリード
15 電気接続領域
16 Ag形成部
16a Agナノペースト
17 アウターリード部
19 銅ストライク層
20 半導体装置
21 半導体素子
22 ボンディングワイヤ
23 封止樹脂
24 接着剤
35 レジスト層
60 インクジェット装置
65、66 インクジェットヘッド

Claims (4)

  1. 半導体素子が搭載されるダイパッドと、ダイパッド周囲に設けられたリード部とを備えたリードフレームの製造方法において、
    銅合金製リードフレーム基材を準備する工程と、
    リードフレーム基材をエッチング加工することにより、リードフレーム基材にダイパッドおよびリード部を形成するとともに、ダイパッドまたはリード部のうち所定位置に電気接続領域を形成する工程と、
    リードフレーム基材の電気接続領域に純銅からなる銅ストライク層を形成する工程と、
    電気接続領域上の銅ストライク層に、インクジェット法を用いてAgナノペーストを塗布する工程と、
    銅ストライク層上のAgナノペーストを焼成することによりAg形成部を設ける工程とを備え
    電気接続領域上の銅ストライク層上にAgナノペーストを塗布する工程の前に、電気接続領域の周縁全周に沿ってAgナノペーストの流出を防止するレジスト層をインクジェット法を用いて形成することを特徴とするリードフレームの製造方法。
  2. 銅ストライク層は純銅を用いた部分銅めっきにより形成されることを特徴とする請求項1記載のリードフレームの製造方法。
  3. レジスト層は、Agナノペーストを焼成する前に除去されることを特徴とする請求項記載のリードフレームの製造方法。
  4. 半導体装置の製造方法において、
    請求項1乃至4のいずれか記載のリードフレームの製造方法によりリードフレームを製造する工程と、
    リードフレームのダイパッド上に半導体素子を搭載する工程と、
    半導体素子とリードフレームのAg形成部とを接続部により電気的に接続する工程と、
    ダイパッドと、リード部と、半導体素子と、接続部とを封止樹脂により封止する工程とを備えたことを特徴とする半導体装置の製造方法。
JP2012288176A 2012-12-28 2012-12-28 リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置 Active JP6056472B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012288176A JP6056472B2 (ja) 2012-12-28 2012-12-28 リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012288176A JP6056472B2 (ja) 2012-12-28 2012-12-28 リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置

Publications (2)

Publication Number Publication Date
JP2014130929A JP2014130929A (ja) 2014-07-10
JP6056472B2 true JP6056472B2 (ja) 2017-01-11

Family

ID=51409077

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012288176A Active JP6056472B2 (ja) 2012-12-28 2012-12-28 リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置

Country Status (1)

Country Link
JP (1) JP6056472B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07302872A (ja) * 1994-05-02 1995-11-14 Toppan Printing Co Ltd 半導体装置用リードフレーム及び半導体装置用リードフレームの製造方法
JP2001077289A (ja) * 1999-09-01 2001-03-23 Dainippon Printing Co Ltd リードフレーム部材およびその製造方法
JP2006245389A (ja) * 2005-03-04 2006-09-14 Mitsui High Tec Inc リードフレームの製造方法
JP4696616B2 (ja) * 2005-03-17 2011-06-08 カシオ計算機株式会社 ディスプレイパネル及びその製造方法

Also Published As

Publication number Publication date
JP2014130929A (ja) 2014-07-10

Similar Documents

Publication Publication Date Title
JP5113346B2 (ja) 電子装置用基板およびその製造方法、ならびに電子装置およびその製造方法
CN102265394B (zh) 多行引线框架的结构及其半导体封装及制造方法
US9362138B2 (en) IC package and method for manufacturing the same
CN105655259B (zh) 引线框的制造方法
JP2014533892A (ja) 非露出パッドボールグリッドアレイパッケージ構造及びその製造方法
JP4397653B2 (ja) 半導体装置製造用接着シート
JP2011528507A (ja) 薄いメタルコンタクトを具備する集積回路をパッケージングする方法及びシステム
JP2022120854A (ja) 半導体装置用基板および半導体装置
JP5672652B2 (ja) 半導体素子用基板の製造方法および半導体装置
JP6056400B2 (ja) リードフレームの製造方法、半導体装置の製造方法、リードフレーム基材、および半導体装置
JP2001244399A (ja) リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法
JP6056472B2 (ja) リードフレームの製造方法、半導体装置の製造方法、リードフレーム、および半導体装置
JP2009099871A (ja) リードフレーム及びその製造方法並びに樹脂封止型半導体装置及びその製造方法
US20170040244A1 (en) Method of producing integrated circuits and corresponding circuit
US9281264B2 (en) Electronic packaging substrate with etching indentation as die attachment anchor and method of manufacturing the same
JP5954871B2 (ja) 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法
JP6626639B2 (ja) 半導体装置用基板の製造方法
JP2014099534A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
JP2004193187A (ja) モジュール部品の製造方法
JP6615654B2 (ja) 半導体素子搭載用基板、半導体装置、半導体素子搭載用基板の製造方法、及び半導体装置の製造方法
JP2014130925A (ja) リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法
TW201334094A (zh) 防止環氧樹脂流出導線架之方法以及使用該方法所製造之導線架
JP3954753B2 (ja) Tabテープの製造方法およびそのためのtabテープのソルダーレジストの塗布装置
JP2008210835A (ja) 電子部品搭載用基材とその製造方法
JP2020004991A (ja) 半導体装置用基板及びその製造方法、半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151029

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160913

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161014

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161108

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161121

R150 Certificate of patent or registration of utility model

Ref document number: 6056472

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D02