JP5954871B2 - 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 88
- 239000000758 substrate Substances 0.000 title claims description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 238000007747 plating Methods 0.000 claims description 99
- 229910052751 metal Inorganic materials 0.000 claims description 50
- 239000002184 metal Substances 0.000 claims description 50
- 238000007789 sealing Methods 0.000 claims description 36
- 239000011347 resin Substances 0.000 claims description 35
- 229920005989 resin Polymers 0.000 claims description 35
- 238000000034 method Methods 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 27
- 229910000510 noble metal Inorganic materials 0.000 claims description 23
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 description 11
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 238000011161 development Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000010931 gold Substances 0.000 description 5
- CDBYLPFSWZWCQE-UHFFFAOYSA-L Sodium Carbonate Chemical compound [Na+].[Na+].[O-]C([O-])=O CDBYLPFSWZWCQE-UHFFFAOYSA-L 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000010970 precious metal Substances 0.000 description 2
- 229910000029 sodium carbonate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- QKSIFUGZHOUETI-UHFFFAOYSA-N copper;azane Chemical compound N.N.N.N.[Cu+2] QKSIFUGZHOUETI-UHFFFAOYSA-N 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007921 spray Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Description
本発明は、ハーフエッチング加工を施した半導体素子搭載用基板を用いて、半導体素子を実装し、樹脂封止した後、再びエッチング加工によって半導体素子搭載用基板の不要な部分を除去して外部接続端子部が個々に独立して突出するようにした半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法に関する。
従来のリードフレームは、内部リードに貴金属めっきが施され半導体チップ搭載とワイヤボンディング後に樹脂封止して半導体装置として組み立てられた後、樹脂から出ている外部リードに後から外装めっきが施されている。この場合、外部リードに形成される外装めっきは、樹脂封止後に形成されるため、半田接合に適しためっきなどを適宜選択できる。そして、特許文献１に示されるようにリードの接続領域を確保して半田濡れ性を向上させることを目的として、樹脂モールドによる封止体形成後、封止体の裏面を研磨してリードの被実装面を十分に露出させるようにしたものもある。しかし、いずれにしてもこのようなものは、実装時のスタンドオフ高さがめっき厚にほぼ等しいため、封止体のリード付近にレジンバリが形成されていると、半田濡れ性が極端に悪化する。
一方、特許文献２や特許文献３に示されるように外部接続端子部を封止樹脂よりも突出させるようにしたものもある。これらは金属板から成るリードフレーム材の表と裏の両面の必要部分に両面とも同じめっき層を形成し、裏面側全体にレジストマスクを形成した後、表面側では先に形成しためっき層をエッチングマスクとして、露出している金属板にハーフエッチングを行い柱状部を形成して半導体素子搭載用基板とし、これに半導体素子を搭載してワイヤボンディング、樹脂封止などを行うようにしている。
そして、特許文献２の半導体装置の製造方法においては、樹脂封止後に金属板の裏面側のレジストマスクを除去して先に形成されためっき層をエッチングマスクとして金属板をエッチング加工し、外部接続端子部を独立させて半導体装置を製造している。また、特許文献３の半導体装置の製造方法においては、金属板の裏面側のレジストマスクを除去した後に樹脂封止を行い、その後先に形成されためっき層をエッチングマスクとして金属板をエッチング加工し、外部接続端子部を独立させて半導体装置を製造している。
これらの場合は、外部接続端子部の一面にワイヤボンディング部と同じ貴金属めっきが形成されているため、外装めっき処理を行なうこと無くプリント基板等への実装が可能であるといえる。
一方、特許文献４の図３（Ｆ）には、リードフレーム素材表面側のワイヤボンディング部側には金めっきが形成された柱状端子がハーフエッチングにより形成され、リードフレーム素材裏面側の外部接続端子部となる箇所には錫めっきが形成され、さらに裏面側全体をマスクで完全に覆ったものが示されている。また、同文献の図４にはリフロー炉に入れて加熱リフロー処理を行うことにより、錫めっき被覆が柱状端子の側面全体を覆うようにしたものが示されている。
ところで、特許文献２や特許文献３に記載の製造方法では、半導体素子搭載用基板となる金属板の表面側と裏面側にそれぞれ形成されるめっきは、同一のめっきが形成されている。これは、金属板の表面側と裏面側にめっきを形成する部分が開口されたレジストマスクを同時に形成し、表面側と裏面側に同時に同一のめっきを形成しているためである。そして形成するめっきは、ワイヤボンディングが可能で且つ半田接続も可能なＡｕめっきやＡｇめっき、Ｐｄめっきなどの貴金属めっきが採用されている。
しかし、表面側のめっきはワイヤボンディング用として使用され、裏面側は半田付け用として使用されることから、表面側はワイヤボンディングに最適な貴金属めっきが望ましいが、裏面側は半田接合性が良好であれば高価な貴金属めっきである必要はなく、Ｓｎ系めっきのような安価なめっきでよい。
一方、特許文献４の場合は、表面側のワイヤボンディング部には金めっきが形成され、裏面側には錫めっきが形成されたリードフレームが示されているが、ワイヤボンディングや樹脂封止をするのに先立ってリードフレームの裏面側には予め錫めっきなどが形成されてしまっているので、半導体装置製造工程で樹脂封止後に外部接続端子部に任意に選択しためっきを施すことは考慮されていない。また、錫めっき層をレジストマスクとして使用するため、裏面側からのハーフエッチングに使用するエッチング液に例えば塩化テトラミン銅を使用しなければならないなどの制限がある。
さらに、外部接続端子部の側面まで錫めっき層で覆うためには、リフロー炉に入れて加熱リフロー処理を行う必要があり、そのための工程が付加されるとともに設備も必要となり、またリフロー処理では一面のみに形成された錫めっき層では、相当な厚さの錫めっき層を形成しなければ側面を含む外部接続端子部全体が均一に被覆されないおそれもある。そして、側面に錫めっきが被覆されない場合は、従来と同様に一面で半田接続が行なわれることから接続強度の向上にはつながらない。
そこで、本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、樹脂封止後にエッチング加工を行なって外部接続端子部を独立させた後、半田接合性が良好なめっきを任意に選択して所望する領域に形成することができるようにした半導体素子搭載用基板とその製造方法を提供することである。このようにすることで半導体装置として半田接続に高強度が要求される製品に対しては外部接続端子部の側面全体にめっきを形成することができる。さらに、この半導体素子搭載用基板を用いて、半田の濡れ性及び長期にわたる接続信頼性に優れた半導体装置を安価に提供できるようにすることである。
上記目的を達成するために、本発明の半導体素子搭載用基板は、表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって不要な部分を除去するようにした半導体装置の製造に用いられる金属板製の半導体素子搭載用基板であって、前記金属板の前記表面側は凹部により柱状部が形成された状態であり、且つ前記柱状部の上面には該上面の周辺部が残るようにワイヤボンディング用の貴金属めっきが形成され、また前記裏面側は外部接続端子部として最終的に外装めっきが必要となる部分に前記外部接続端子部として必要な形状のレジストマスクが前記金属板面に直接形成されていることを特徴とする。
また、本発明においては、前記ワイヤボンディング用の貴金属めっきはＡｕめっき、Ａｇめっき、Ｐｄめっきまたはこれらの合金めっきのうちの少なくとも一種類が形成されていることが好ましい。
一方、本発明の半導体装置の製造方法は、上記の半導体素子搭載用基板を用いた半導体装置の製造方法であって、前記半導体素子搭載用基板の表面側に半導体素子の搭載およびワイヤボンディングを行う工程と、前記半導体素子の搭載とワイヤボンディングを行った前記半導体素子搭載用基板の表面側を樹脂封止する工程と、前記半導体素子搭載用基板の裏面側からエッチング処理を行なうことで、レジストマスクが形成されている外部接続端子部を個々に独立させ前記樹脂封止工程により形成された封止樹脂部分から突出させる工程と、前記レジストマスクを剥離する工程と、前記封止樹脂部分から突出して個々に独立した前記外部接続端子部に所定の外装めっきを形成する工程を順次経ることを特徴とする。
また、本発明においては、前記外装めっきは、前記封止樹脂部分から突出している個々に独立した前記外部接続端子部全体を被覆するように形成されていることが好ましい。
一方、本発明の半導体素子搭載用基板の製造方法は、表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって不要な部分を除去するようにした半導体装置の製造方法に用いられる金属板製の半導体素子搭載用基板の製造方法であって、前記金属板の前記表面側にワイヤボンディング用のめっきを形成する工程と、 前記金属板の前記表面側に形成しためっきを覆うレジストマスクを形成し、前記裏面側は全面を覆うレジストマスクを形成する工程と、前記金属板の前記表面側に露出している前記金属板をハーフエッチングして柱状部を形成する工程と、 前記金属板の前記裏面側で外部接続端子部となる所定の部分の前記金属板面に直接レジストマスクを形成する工程を順次経ることを特徴とする。
本発明の半導体素子搭載用基板及びその製造方法によれば、ワイヤボンディング部には所定のめっきが形成され、裏面側は外部接続端子部として最終的にめっきが必要となる部分に外部接続端子部として必要な形状のレジストマスクを形成することで、樹脂封止後にエッチング加工を行なって外部接続端子部を独立させた後に、半田接合性が良好なめっきを任意に選択して所望する領域に形成することができる半導体素子搭載用基板を得ることができる。
そして、上記の半導体素子搭載用基板を用いることにより、樹脂封止後に半導体素子搭載用基板の裏面側からエッチング処理を行ないレジストマスクが形成されている外部接続端子部を個々に独立させた後、レジストマスク剥離後に外部接続端子部にめっきをすることにより、半田接続に良好なめっきを封止樹脂から露出している外部接続端子部の全体など所望領域に形成することができる。したがって、樹脂封止から突出している外部接続端子部の金属部分にＳｎ系半田等の所望の外装めっきを形成できることから、半田の濡れ性および接続信頼性の優れた半導体装置を少ない工程で製造することができる。
本発明の半導体素子用搭載基板を構成する金属板は、厚さが０．１ｍｍから０．２５ｍｍ程度の銅、鉄等を含む金属材料で、導電性と適切な機械的強度を有する種々の金属板を用いることができる。通常は従来からリードフレーム材として使用されている材質の金属板が採用できる。
ここで、本発明において金属板の表面側とは、半導体装置組み立て工程において半導体素子の搭載とワイヤボンディングがされて樹脂封止がされる側を意味し、その反対側を裏面側と呼ぶ。
そして、生産性を考慮して金属板は帯状の材料を用い、通常は、半導体素子搭載用基板として加工が終了した時点で、必要な長さのシート状となる。しかし、半導体装置組み立て工程によっては、帯状で対応が可能な場合もある。
半導体素子搭載用基板の製造工程では、帯状金属板の両縁にパイロットホールをプレス加工によって形成し、このパイロットホールを位置決めのために用いることになる。
パイロットホールが形成された金属材料の両面にレジスト層を形成し、露光・現像を行なうことでレジストマスクを形成する。この方法は従来から行なわれている一般的な方法である。
以下、ハーフエッチング加工により金属板の前記表面側に凹部が加工されることにより柱状部が形成され、且つ柱状部の上面にはワイヤボンディング用の貴金属めっきが形成され、また裏面側は外部接続端子部として最終的にめっきが必要となる部分に外部接続端子部として必要な形状のレジストマスクが形成されている半導体素子搭載用基板を製造する工程及びこの基板を用いて半導体装置を製造する工程を図２（１）〜図２（１４）に基づいて説明する。
まず、図２（１）に示すように最初に金属板１０の両面に、ドライフィルムレジスト１をラミネートする。
次に、図２（２）に示すように露光・現像工程により、表面側に貴金属めっきを形成する部分が開口されたレジストマスク２を形成し、裏面側は金属板１０の裏面全体を覆うレジストマスク２を形成する。この露光・現像工程は、露光用のガラスマスクをドライフィルムレジスト１に密着させ、紫外線を照射することによって、所定のパターンをドライフィルムレジスト１に露光し、炭酸ナトリウム等により現像を行なう。
次のめっき工程では、図２（３）に示すように先に形成したレジストマスク２から露出している金属板１０の表面側に貴金属めっきを形成するための前処理を行なった後、ワイヤボンディングに適した貴金属めっき３を形成する。
次に図２（４）に示すように両面のレジストマスクを剥離する。
次に、図２（５）に示すように再びドライフィルムレジスト１を両面にラミネートする。
そして、図２（６）に示すように表面側は、先に形成した貴金属めっき３より大きく覆うレジストマスク２を形成するように露光・現像を行い、裏面側は全面を覆うレジストマスク２を形成するように露光・現像を行なう。
表面側のレジストマスク２を貴金属めっき３より大きくなるようにする理由は、次工程でハーフエッチングを行なう際に、形成した貴金属めっき３直下の金属板がエッチング除去されて貴金属めっき３の一部が脱落したりする不具合を発生させないためであり、貴金属めっき３直下に金属板が残るようなエッチング条件および位置決め精度などから、形成した貴金属めっき３より一定量大きく覆うレジストマスクを形成する。
次に、図２（７）に示すようにエッチング加工を行なうことで、表面側から所定の深さまで金属板１０をハーフエッチングして、柱状部４を形成する。この柱状部４の表面側には、先に形成した貴金属めっき３がある。
次に、図２（８）に示すように両面のレジストマスクを剥離し、図２（９）に示すように裏面側にドライフィルムレジスト１をラミネートし、図２（１０）に示すように露光・現像を行なって半導体装置として組み立てられた際に外部接続端子部となる部分に、その外部接続端子部として必要な形状をしたレジストマスク２を形成する。
このようにして、金属板１０の表面側に柱状部４が形成され、その柱状部４の上面にはワイヤボンディング用の貴金属めっき３が形成され、反対の裏面側で外部接続端子部として外装めっきが必要となる部分には、外部接続端子部として必要な形状のレジストマスク２が形成されている図１に示す本発明の半導体素子搭載用基板を得ることができる。
この得られた半導体素子搭載用基板を用いて、以下本発明の半導体装置の製造方法について説明する。半導体装置組み立て工程では、この半導体素子搭載用基板を用い、図２（１１）に示すように半導体素子５の搭載およびワイヤボンディング６、封止樹脂７による封止等を行なった後、図２（１２）に示すように裏面からエッチング処理を行ない、レジストマスク２が形成されている外部接続端子部８を個々に独立させる。
さらに図２（１３）に示すようにレジストマスクを剥離した後、図２（１４）に示すようにＳｎめっきやＳｎ／Ｂｉ／Ａｇめっき等、半田接続に良好な外装めっき９を封止樹脂７から露出している外部接続端子部８の全体に形成することにより、本発明の製造方法による半導体装置を得ることができる。図２（１４）に示すように封止樹脂７から露出している外部接続端子部８の底面部分だけでなく側面部分にも一度のめっき工程で外装めっき９が形成され、半田の濡れ性及び接続信頼性の優れた半導体装置となる。
金属板として、リードフレーム材として使用されている板厚０．１２５ｍｍの銅材を用意した。まず、レジストマスク形成工程においては、金属板の両面に、厚さ２５μｍのドライフィルムレジスト（旭化成製２５５８）をラミネートした。
次に、表面側に所定の位置にめっきを形成するためのパターンが形成されたガラスマスクを用いて表面側のドライフィルムレジストに露光・現像を行い、めっきを形成する部分が開口されたレジストマスクを形成した。裏面側のドライフィルムレジストに対しては、金属板の裏面全体を覆うレジストマスクを形成した。この露光・現像は従来工法と同様で、露光用のガラスマスクをドライフィルムレジストに密着させ、２０〜１００ｍＪ／ｃｍ2程度紫外線を照射することによって、パターンをドライフィルムレジストに露光し、１％程度の濃度の炭酸ナトリウムにより現像を行なう。
次のめっき工程では、形成したレジストマスクから露出している金属板に一般的なめっき前処理を行なった後、Ｎｉを１μｍ、Ｐｄを０．０７μｍ、Ａｕを０．００３μｍの厚さとなるように順番にめっきを施した。
次に、両面のレジストマスクを剥離し、前記と同じドライフィルムレジストを再び両面にラミネートした。
次に、表面側は、先に形成した貴金属めっきより約５０μｍ大きく覆うレジストマスクを形成するように露光・現像を行い、裏面側は全面を覆うレジストマスクを形成するように露光・現像を行なった。
次に、液温約４０℃のエッチング液をスプレー圧０．２ＭＰａで４分間、表面側からエッチング処理を行なうことで、表面側から約８０μｍの深さまで金属板をハーフエッチングして、柱状部を形成した。この柱状部の表面側には、先に形成した貴金属めっきがある。
次に、両面のレジストマスクを剥離し、裏面側に前記と同じドライフィルムレジストをラミネートした。
次に、所定のパターンで露光・現像を行なって半導体装置として組み立てられた際に外部接続端子部となる部分が、その外部接続端子部として必要な形状をしたレジストマスクを形成した。
このようにして、金属板の表面側に柱状部が形成され、その柱状部の上面にはワイヤボンディング用の貴金属めっきが形成され、反対の裏面側で外部接続端子部として外装めっきが必要となる部分には、外部接続端子部として必要な形状のレジストマスクが形成されている本発明の半導体素子搭載用基板を得た。
この得られた半導体素子搭載用基板を用いて本発明の半導体装置の製造方法により、半導体素子の搭載およびワイヤボンディング、樹脂封止等を行なった後、裏面側からエッチング処理を行なうことで、外部接続端子部を個々に独立させた。さらにレジストマスクを剥離した後、Ｓｎめっき等を封止樹脂から露出している外部接続端子部の全面に形成して、外部接続端子部全面に外装用に適しためっきが形成された半導体装置を得ることができた。
１ ドライフィルムレジスト
２ レジストマスク
３ 貴金属めっき
４ 柱状部
５ 半導体
６ ワイヤボンディング
７ 封止樹脂
８ 外部接続端子部
９ 外装めっき
１０ 金属板
２ レジストマスク
３ 貴金属めっき
４ 柱状部
５ 半導体
６ ワイヤボンディング
７ 封止樹脂
８ 外部接続端子部
９ 外装めっき
１０ 金属板
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- 表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって不要な部分を除去するようにした半導体装置の製造に用いられる金属板製の半導体素子搭載用基板であって、
前記金属板の前記表面側は凹部により柱状部が形成された状態であり、且つ前記柱状部の上面には該上面の周辺部が残るようにワイヤボンディング用の貴金属めっきが形成され、また前記裏面側は外部接続端子部として最終的に外装めっきが必要となる部分に前記外部接続端子部として必要な形状のレジストマスクが前記金属板面に直接形成されていることを特徴とする半導体素子搭載用基板。 - 前記ワイヤボンディング用の貴金属めっきはＡｕめっき、Ａｇめっき、Ｐｄめっきまたはこれらの合金めっきのうちの少なくとも一種類が形成されていることを特徴とする請求項１に記載の半導体素子搭載用基板。
- 請求項１または２記載の半導体素子搭載用基板を用いた半導体装置の製造方法であって、
前記半導体素子搭載用基板の表面側に半導体素子の搭載およびワイヤボンディングを行う工程と、
前記半導体素子の搭載とワイヤボンディングを行った前記半導体素子搭載用基板の表面側を樹脂封止する工程と、
前記半導体素子搭載用基板の裏面側からエッチング処理を行なうことで、レジストマスクが形成されている外部接続端子部を個々に独立させ前記樹脂封止工程により形成された封止樹脂部分から突出させる工程と、
前記レジストマスクを剥離する工程と、
前記封止樹脂部分から突出して個々に独立した前記外部接続端子部に所定の外装めっきを形成する工程を順次経ることを特徴とする半導体装置の製造方法。 - 前記外装めっきは、前記封止樹脂部分から突出している個々に独立した前記外部接続端子部全体を被覆するように形成されていることを特徴とする請求項３に記載の半導体装置の製造方法。
- 表面側に半導体素子の実装とワイヤボンディングをして前記表面側を樹脂封止した後、裏面側からのエッチング加工によって不要な部分を除去するようにした半導体装置の製造方法に用いられる金属板製の半導体素子搭載用基板の製造方法であって、
前記金属板の前記表面側にワイヤボンディング用のめっきを形成する工程と、
前記金属板の前記表面側に形成しためっきを覆うレジストマスクを形成し、前記裏面側は全面を覆うレジストマスクを形成する工程と、
前記金属板の前記表面側に露出している前記金属板をハーフエッチングして柱状部を形成する工程と、
前記金属板の前記裏面側で外部接続端子部となる所定の部分の前記金属板面に直接レジストマスクを形成する工程を順次経ることを特徴とする半導体素子搭載用基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012193946A JP5954871B2 (ja) | 2012-09-04 | 2012-09-04 | 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014049718A JP2014049718A (ja) | 2014-03-17 |
| JP5954871B2 true JP5954871B2 (ja) | 2016-07-20 |
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ID=50609054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012193946A Active JP5954871B2 (ja) | 2012-09-04 | 2012-09-04 | 半導体装置の製造方法並びにそれに用いられる半導体素子搭載用基板とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5954871B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6168589B2 (ja) * | 2013-02-22 | 2017-07-26 | Ｓｈマテリアル株式会社 | 半導体素子搭載用基板及びその製造方法 |
| JP6941398B2 (ja) * | 2017-08-04 | 2021-09-29 | コリア ポリテクニック ユニバーシティ インダストリー アカデミック コーオペレイション ファウンデーションＫｏｒｅａ Ｐｏｌｙｔｅｃｈｎｉｃ Ｕｎｉｖｅｒｓｉｔｙ Ｉｎｄｕｓｔｒｙ Ａｃａｄｅｍｉｃ Ｃｏｏｐｅｒａｔｉｏｎ Ｆｏｕｎｄａｔｉｏｎ | ナノロッド構造を用いた超音波指紋センサーの製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09312355A (ja) * | 1996-05-21 | 1997-12-02 | Shinko Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP2009164232A (ja) * | 2007-12-28 | 2009-07-23 | Mitsui High Tec Inc | 半導体装置及びその製造方法並びにリードフレーム及びその製造方法 |
| JP2011108818A (ja) * | 2009-11-17 | 2011-06-02 | Mitsui High Tec Inc | リードフレームの製造方法および半導体装置の製造方法 |
| US8420508B2 (en) * | 2010-03-17 | 2013-04-16 | Stats Chippac Ltd. | Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof |
| JP5626785B2 (ja) * | 2010-09-27 | 2014-11-19 | Ｓｈマテリアル株式会社 | 半導体素子搭載用リードフレームおよびその製造方法 |
-
2012
- 2012-09-04 JP JP2012193946A patent/JP5954871B2/ja active Active
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| Publication number | Publication date |
|---|---|
| JP2014049718A (ja) | 2014-03-17 |
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