KR102153550B1 - 전력 반도체 소자 - Google Patents

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박태영
윤성환
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Abstract

본 발명의 일 관점에 의한 전력 반도체 소자는, 메인 셀 영역, 센서 영역, 및 상기 메인 셀 영역 및 상기 센서 영역 사이의 절연 영역을 포함하는 반도체층과, 상기 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들과, 상기 센서 영역에 형성된 복수의 전류 센서 트랜지스터들과, 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부를 비정상적인 동작 상황에서 서로 연결하도록 상기 절연 영역을 가로질러 상기 반도체층 상에 형성된 보호 저항층을 포함한다.

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 전력 전달을 스위칭하기 위한 전력 반도체 소자에 관한 것이다.
전력 반도체 소자는 고전압과 고전류 환경에서 동작하는 반도체 소자이다. 이러한 전력 반도체 소자는 고전력 스위칭이 필요한 분야, 예컨대 인버터 소자에 이용되고 있다. 예를 들어, 전력 반도체 소자로는 절연 게이트 양극성 트랜지스터(IGBT, Insulated Gate Bipolar Transistor), 전력 모스펫(Power MOSFET) 등을 들 수 있다. 이러한 전력 반도체 소자는 고전압에 대한 내압 특성이 기본적으로 요구되며, 최근에는 부가적으로 고속 스위칭 동작을 요하고 있다. 하지만, 고속 스위칭 동작을 위해서는 온 저항을 낮춰야 하지만 이 경우 내압 특성을 저하시키고 있어서 문제가 되고 있다.
이러한 전력 반도체 소자는 동작 전류를 모니터링 하기 위하여 메인 동작 셀에 비해서 소정 미러링(mirroring) 비로 센서 영역에 전류 센서 셀을 형성하여 메인 동작 셀의 전류를 모니터링하고 있다. 하지만, 이러한 전류 센서 셀의 면적은 메인 동작 셀에 비해서 매우 작기 때문에 센서 영역에서 적정 규모의 ESD 정전 용량을 확보하기 어려운 문제가 있다.
대한민국 공개공보 제20140057630호(2014.05.13. 공개)
본 발명은 전술한 문제점을 해결하기 위한 것으로서, 센서 영역의 정전 특성을 개선할 수 있는 전력 반도체 소자를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 전력 반도체 소자는, 메인 셀 영역, 센서 영역, 및 상기 메인 셀 영역 및 상기 센서 영역 사이의 절연 영역을 포함하는 반도체층과, 상기 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들과, 상기 센서 영역에 형성된 복수의 전류 센서 트랜지스터들과, 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부를 비정상적인 동작 상황에서 서로 연결하도록 상기 절연 영역을 가로질러 상기 반도체층 상에 형성된 보호 저항층을 포함한다.
상기 전력 반도체 소자에 있어서, 상기 보호 저항층은 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부의 웰 영역 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부의 웰 영역에 각각 연결될 수 있다. 나아가, 상기 보호 저항층은 도핑 농도가 조절된 폴리실리콘층을 포함할 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부는 게이트 커패시턴스를 공유할 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부는 서로 게이트 전극을 공유할 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류은 센서 트랜지스터들의 게이트 전극은 스트라이프 타입으로 배치되고, 동일 라인에 배치된 상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 상기 절연 영역을 가로질러서 서로 연결될 수 있다.
상기 전력 반도체 소자에 있어서, 상기 메인 셀 영역 및 상기 센서 영역의 반도체층에는 웰 영역 및 소오스 영역이 서로 분리되어 각각 형성되고, 상기 절연 영역의 반도체층에는 상기 웰 영역 및 상기 소오스 영역이 형성되지 않고 드리프트 영역이 연장될 수 있다.
상기 전력 반도체 소자에 있어서, 상기 메인 셀 영역 및 상기 센서 영역 외측의 상기 반도체층에 상기 복수의 전류 센서 트랜지스터들의 출력 단자로 기능하는 전류 센서 단자가 형성될 수 있다.
본 발명의 다른 관점에 의한 전력 반도체 소자는, 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자 및 켈빈 에미터 단자와, 상기 전력 반도체 트랜지스터들의 게이트 전극과 연결되는 게이트 단자와, 상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해 센서 영역에 형성된 전류 센서와 연결되는 전류 센서 단자와, 상기 에미터 단자 및 상기 전류 센서 단자를 비정상적인 동작 상황에서 서로 연결하도록 상기 메인 셀 영역 및 상기 센서 영역 사이의 절연 영역을 가로질러 상기 반도체층 상에 형성된 보호 저항층을 포함한다.
상기 전력 반도체 소자에 있어서, 상기 보호 저항층은 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부의 웰 영역 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부의 웰 영역에 각각 연결될 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부는 게이트 커패시턴스를 공유할 수 있다.
상기 전력 반도체 소자에 있어서, 상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 스트라이프 타입으로 배치되고, 동일 라인에 배치된 상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 상기 절연 영역을 가로질러서 서로 연결될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따른 전력 반도체 소자에 의하면, 센서 영역과 메인 셀 영역을 비정상적인 동작 상황에서 보호 저항층을 개재하여 연결함으로써 센서 영역의 정전 특성을 향상시킬 수 있다. 물론 이러한 효과는 예시적인 것이고, 이러한 효과에 의해서 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 개략적인평면도이다.
도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자를 보여주는 회로도이다.
도 3은 도 2의 전력 반도체 소자의 일부를 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부 영역을 보여주는 개략적인 평면도이다.
도 5는 도 4의 메인 셀 영역 및 센서 영역의 일부를 보여주는 개략적인 평면도이다.
도 6은 도 5의 VI-VI선에서 절취한 단면도이다.
도 7은 도 5의 VII-VII선에서 절취한 단면도이다.
도 8은 도 5의 VIII-VIII선에서 절취한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.
다르게 정의되지 않는 한, 여기에 사용된 모든 용어들은 해당기술 분야에서 통상의 지식을 가진 자에 의해서 통상적으로 이해되는 것과 같은 의미로 사용된다. 도면에서, 층 및 영역의 크기는 설명을 위해 과장되었고, 따라서 본 발명의 일반적인 구조들을 설명하기 위해 제공된다. 동일한 참조 부호들은 동일한 구성 요소를 나타낸다. 층, 영역, 또는 기판과 같은 한 구성이 다른 구성 상(on)에 있다고 지칭할 때, 그것은 다른 구성의 바로 상부에 있거나 또는 그 사이에 다른 개재된 구성이 또한 존재할 수 있는 것으로 이해될 것이다. 반면에, 한 구성이 다른 구성의 “바로 위에(directly on)” 있다라고 지칭할 때는 중간 개재 구성들이 존재하지 않는다고 이해된다.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 개략적인 평면도이고, 도 2는 본 발명의 일 실시예에 따른 전력 반도체 소자(100)를 보여주는 회로도이고, 도 3은 도 2의 전력 반도체 소자(100)의 일부를 보여주는 회로도이다.
도 1을 참조하면, 전력 반도체 소자(100)는 메인 셀 영역(MC) 및 센서 영역(SA)을 포함하는 반도체층(105)을 이용하여 구현될 수 있다. 이러한 전력 반도체 소자(100)는 웨이퍼(wafer), 칩(chip) 또는 다이(die) 구조를 포함할 수 있다.
예를 들어, 메인 셀 영역(MC)에는 복수의 전력 반도체 트랜지스터들(power semiconductor transistors, 도 3의 PT)이 형성될 수 있다. 예를 들어, 전력 반도체 트랜지스터(PT)는 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, IGBT) 또는 전력 모스펫(power MOSFET)을 포함할 수 있다. IGBT는 게이트 전극, 에미터 전극(emitter electrode) 및 컬렉터 전극(collector electrode)을 포함할 수 있다. 도 2 내지 도 3에서는 전력 반도체 소자(100)로 IGBT를 예로 설명한다.
도 1 내지 도 3을 같이 참조하면, 전력 반도체 소자(100)는 외부와 연결을 위한 복수의 단자들을 포함할 수 있다. 예를 들어, 전력 반도체 소자(100)는 전력 반도체 트랜지스터들(PT)의 에미터 전극에 연결되는 에미터 단자(69) 및 켈빈 에미터 단자(66), 전력 반도체 트랜지스터들(PT)의 게이트 전극과 연결되는 게이트 단자(62), 전류를 모니터링하기 위한 전류 센서 트랜지스터들(ST)과 연결되는 전류 센서 단자(64), 온도를 모니터링하기 위한 온도 센서(TC)와 연결되는 온도 센서 단자들(67, 68) 및/또는 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)의 컬렉터 전극과 연결되는 컬렉터 단자(61)를 포함할 수 있다. 도 2에서 컬렉터 단자(61)는 도 1에서 전력 반도체 소자(100)의 후면 상에 있다.
온도 센서(TC)는 온도 센서 단자들(67, 68)과 연결된 정션 다이오드(junction diode)를 포함할 수 있다. 정션 다이오드는 적어도 하나의 n형 불순물 영역과 적어도 하나의 p형 불순물 영역의 접합 구조, 예컨대 P-N 접합 구조, P-N-P 접합 구조, N-P-N 접합 구조 등을 포함할 수 있다. 본 구조는 전력 반도체 소자(100) 내에 온도 센서(TC)가 내장된 구조를 예시적으로 설명하고 있으나, 이 실시예의 변형된 예에서 온도 센서(TC)가 생략될 수도 있다.
전력 반도체 트랜지스터(PT)는 에미터 단자(69)와 컬렉터 단자(61) 사이에 접속되고, 전류 센서 트랜지스터(ST)는 전류 센서 단자(64)와 컬렉터 단자(61) 사이에 전력 반도체 트랜지스터(PT)와 일부 병렬적으로 접속된다. 전류 센서 트랜지스터(ST)의 게이트 전극과 전력 반도체 트랜지스터(PT)의 게이트 전극은 소정의 저항을 개재하여 게이트 단자(62)에 공유로 연결된다.
전류 센서 트랜지스터(ST)는 전력 반도체 트랜지스터(PT)와 실질적으로 같은 구조로 형성되며, 다만 소정의 비로 축소되어 형성될 수 있다. 이에 따라, 전류 센서 트랜지스터(ST)의 출력 전류를 모니터링함으로써 전력 반도체 트랜지스터(PT)의 출력 전류를 간접적으로 모니터링할 수 있게 된다.
이 실시예에서, 에미터 단자(69) 및 전류 센서 단자(64)는 소정의 보호 저항(Re)을 통해서 연결될 수 있다. 보호 저항(Re)은 전력 반도체 소자(100)의 정상적인 동작 시에는 에미터 단자(69)와 전류 센서 단자(64) 사이를 절연시켜 실질적으로 전류의 흐름을 허용하지 않도록 충분히 큰 절연 저항일 수 있다. 다만, 에미터 단자(69) 및 전류 센서 단자(64)가 보호 저항(Re)을 통해서 연결된다는 의미는, 비정상적인 동작 상황, 예컨대 ESD(electro static discharge) 상황 같은 경우에는 전류의 흐름을 허용하도록 전기적으로 연결된 것을 의미할 수 있다.
따라서, 정상적인 동작 상황에서는 전력 반도체 트랜지스터(PT)의 에미터 단자(69)를 통한 전류 또는 전자 흐름과 전류 센서 트랜지스터(ST)의 전류 센서 단자(64)를 통한 전류 또는 전자의 흐름은 구분된다. 다만, 비정상적인 동작 상황, 예컨대 ESD 상황에서는 매우 큰 전압이 걸리거나 매우 큰 전류가 유입되어, 전류 센서 트랜지스터(ST)의 전류 또는 전자 흐름이 보호 저항(Re)을 통해서 전력 반도체 트랜지스터(PT) 방향으로 분배될 수 있다. 이에 따라, 메인 셀 영역(MC)에 비해서 상대적으로 크기가 작은 센서 영역(SA)에서도 정전 용량을 늘리고 정전 특성을 향상시킬 수 있게 된다. 즉, 보호 저항(Re)을 통한 전류 분배를 이용하여, 센서 영역(SA)이 ESD 충격으로부터 보호될 수 있다.
도 4는 본 발명의 일 실시예에 따른 전력 반도체 소자의 일부 영역을 보여주는 개략적인 평면도이다.
도 4를 참조하면, 반도체층(105)은 메인 셀 영역(MC), 센서 영역(SA) 및 메인 셀 영역(MC)와 센서 영역(SA) 사이의 절연 영역(IA)을 포함할 수 있다. 나아가, 반도체층(105)은 그 외 외부 출력 단자로 기능하는 단자들을 형성하기 위한 단자 영역을 더 포함할 수 있다.
이 실시예에서, 전력 반도체 트랜지스터들(PT)은 메인 셀 영역(MC)에 형성되고, 전류 센서 트랜지스터(ST)는 센서 영역(SA)에 각각 형성될 수 있다. 센서 영역(SA)은 전류 센서 단자(64) 하부에 있지 않고, 센서 영역(SA) 외측의 반도체층(105)에 형성될 수 있다. 따라서, 전류 센서 트랜지스터들(ST)의 출력 단자로 기능하는 전류 센서 단자(64)는 통상적인 경우와 달리 별도의 단자 영역, 예컨대 메인 셀 영역(MC) 및 센서 영역(SA) 외측의 반도체층(105)에 형성될 수 있다. 이 경우, 전류 센서 단자(64)의 크기는 센서 영역(SA)의 크기와 상관 없이 조절할 수 있다.
일부 실시예에서, 센서 영역(SA)은 메인 셀 영역(MC)의 일부 영역을 개조하여 형성할 수 있고, 이 경우 절연 영역(IA)은 메인 셀 영역(MC)과 센서 영역(SA)을 정상 동작 시 전기적으로 절연하도록 메인 셀 영역(MC)과 센서 영역(SA) 사이에 배치될 수 있다. 따라서, 절연 영역(IA)은 센서 영역(SA)의 적어도 일부를 둘러싸는 형태로 배치될 수 있다. 전술한 바와 같이, 절연 영역(IA)에는 보호 저항(Re)이 형성될 수 있다.
도 5는 도 4의 메인 셀 영역 및 센서 영역의 일부를 보여주는 개략적인 평면도이다. 도 6은 도 5의 VI-VI선에서 절취한 단면도이고, 도 7은 도 5의 VII-VII선에서 절취한 단면도이고, 도 8은 도 5의 VIII-VIII선에서 절취한 단면도이다.
도 5 내지 도 8을 참조하면, 반도체층(105)에 전력 반도체 트랜지스터들(PT) 및 전류 센서 트랜지스터들(ST)이 형성될 수 있다.
반도체층(105)은 하나 또는 복수의 반도체 물질층을 지칭할 수 있으며, 예를 들어, 반도체 기판의 일부 및/또는 하나 또는 다층의 에피택셜층(epitaxial layer)을 지칭할 수도 있다. 예컨대, 반도체층(105)은 드리프트 영역(107) 및 웰 영역(110)을 포함할 수 있다.
메인 셀 영역(MC)에서, 반도체층(105)은 웰 영역(110) 내 소오스 영역(112)을 더 포함할 수 있다. 여기에서 소오스 영역(112)은 에미터 영역으로 불릴 수도 있다. 이하에서 소오스 영역(112)은 소오스 영역 또는 에미터 영역을 지칭할 수 있다.
나아가, 반도체층(105)은 게이트 전극(120) 사이에서 게이트 전극(120) 하부로 이어지는 부분에 플로팅 영역(125)을 더 포함할 수 있다.
드리프트 영역(107) 및 소오스 영역(112)은 제 1 도전형을 갖고, 웰 영역(110) 및 플로팅 영역(125)은 제 2 도전형을 가질 수 있다. 제 1 도전형 및 제 2 도전형은 서로 반대의 도전형을 가지 되 n형 및 p형 중 각각 어느 하나일 수 있다. 예를 들어, 제 1 도전형은 n형이면 제 2 도전형이 p형이고, 그 반대일 수도 있다.
드리프트 영역(107)은 제 1 도전형의 에피택셜층으로 제공될 수 있고, 웰 영역(110)은 이러한 에피택셜층에 제 2 도전형의 불순물을 도핑하거나 또는 제 2 도전형의 에피택셜층으로 형성할 수 있다. 소오스 영역(112)은 웰 영역(110) 내에 제 1 도전형의 불순물을 도핑하거나 또는 제 1 도전형의 에피택셜층을 부가적으로 형성하여 형성할 수 있다.
컬렉터 영역(128)은 드리프트 영역(107) 아래에 제공되고, 컬렉터 전극(155)은 컬렉터 영역(128)에 연결되도록 컬렉터 영역(128) 아래에 제공될 수 있다. 예를 들어, 드리프트 영역(107)은 반도체 기판(미도시) 상에 제공될 수 있고, 반도체 기판은 제 2 도전형을 갖는 컬렉터 영역(128)의 적어도 일부 또는 전부를 한정하고, 컬렉터 전극(155)은 반도체 기판의 하면 상에 제공될 수 있다. 다른 예로, 컬렉터 영역(128)은 드리프트 영역(107) 아래에 제 2 도전형을 갖는 에피택셜층으로 제공될 수도 있다.
게이트 전극(120)은 반도체층(105)에 형성된 적어도 하나의 트렌치를 매립하도록 반도체층(105) 내로 리세스되어 형성될 수 있다. 트렌치는 반도체층(105)의 표면으로부터 소정 깊이로 형성될 수 있고, 예컨대 소오스 영역(112)과 웰 영역(110)을 뚫고 드리프트 영역(107)의 일부까지 신장되도록 형성될 수 있다. 트렌치는 전계가 집중되는 것을 억제하기 위하여 그 모서리, 예컨대 하단 모서리가 라운딩 처리될 수 있다.
게이트 절연층(118)은 게이트 전극(120) 및 트렌치 내 반도체층(105) 사이에 개재될 수 있다. 게이트 전극(120) 상에는 절연층(130)이 형성될 수 있다. 게이트 전극(120)의 수는 하나 또는 다수로 요구되는 동작 사양에 따라서 적절하게 선택될 수 있고 이 실시예의 범위를 제한하지 않는다.
나아가, 셀 콘택 전극(142)이 에미터 영역 또는 소오스 영역(112) 상에 형성될 수 있다. 한 층 또는 다층의 배선 전극(145)은 셀 콘택 전극(142) 상에 형성될 수 있다. 반도체층(105) 및 배선 전극(145) 사이에는 층간 절연층(미도시)이 더 부가될 수 있다.
센서 영역(SA)에서 하나의 센서 전류 트랜지스터(ST)의 구조는 메인 셀 영역(MC)의 하나의 전력 반도체 트랜지스터(PT)의 구조와 실질적으로 동일할 수 있다. 예를 들어, 센서 영역(SA) 및 메인 셀 영역(MC)에서, 드리프트 영역(107), 플로팅 영역(125) 및 게이트 전극(120)은 구분되지 않고 연속적으로 형성될 수 있다.
다만, 센서 영역(SA)과 메인 셀 영역(MC)에서 웰 영역(110)은 서로 분리되어 형성될 수 있다. 센서 영역(SA)과 메인 셀 영역(MC) 사이의 절연 영역(IA)에는 웰 영역 및 소오스 영역이 형성되지 않고 드리프 영역(107)이 연장될 수 있다. 이에 따라, 센서 영역(SA)의 웰 영역(110)과 절연 영역(IA)의 드리프트 영역(107) 사이와, 메인 셀 영역(MC)위 웰 영역(110)과 절연 영역(IA)의 드리프트 영역(107) 사이에 PN 다이오드 구조가 형성될 수 있다.
나아가, 센서 영역(SA)에서 에미터 영역 또는 소오스 영역(112a)은 메인 셀 영역(MC)에서 에미터 영역 또는 소오스 영역(112)과 분리되게 웰 영역(110)에 형성될 수 있다. 나아가, 셀 콘택 전극(142a)은 에미터 영역 또는 소오스 영역(112a) 상에 형성되고, 한 층 또는 다층의 배선 전극(145a)은 셀 콘택 전극(142a) 상에 형성될 수 있다.
이 실시예에서, 전력 반도체 트랜지스터들(PT)의 적어도 일부 및 전류 센서 트랜지스터들(ST)의 적어도 일부는 절연 영역(IA)에 형성된 보호 저항(Re)을 개재하여 비정상적인 동작 상황에서 서로 연결될 수 있다. 예를 들어, 전력 반도체 트랜지스터들(PT)의 적어도 일부 및 전류 센서 트랜지스터들(ST)의 적어도 일부는 절연 영역(IA)을 가로질러 반도체층(105) 상에 형성된 보호 저항층(135)을 통해서 비정상적인 동작 상황에서 서로 연결될 수 있다. 이 경우, 보호 저항(Re)은 보호 저항층(135)을 포함할 수 있다.
예를 들어 보호 저항층(135)은 전력 반도체 트랜지스터들(PT)의 적어도 일부의 웰 영역(110) 및 전류 센서 트랜지스터들(ST)의 적어도 일부의 웰 영역(110)에 각각 연결될 수 있다. 예컨대, 보호 저항층(135)은 콘택 저항층(132)를 포함하는 것으로 이해될 수 있고, 이 경우 보호 저항층(135)은 콘택 저항층(132)을 통해서 웰 영역(110)에 연결될 수 있다.
보호 저항층(135)과 콘택 저항층(132)은 서로 동일한 물질로 형성되거나 또는 서로 다른 물질로 형성될 수 있다. 예를 들어, 보호 저항층(135)과 콘택 저항층(132)은 소정 농도로 도핑된 폴리 실리콘층을 포함할 수 있고, 이 경우 보호 저항층(135)과 콘택 저항층(132)은 서로 구분되지 않을 수 있다.
소오스 영역(112)에 비해서 보호 저항층(135)의 저항은 매우 높은 편이기 때문에, 정상 동작 상황에서 보호 저항(Re)을 통한 전류의 흐름은 무시할 만하다. 따라서, 보호 저항층(135)은 전력 반도체 소자(100)의 정상적인 동작 상황에서는 저항이 높아서 전류의 흐름을 거의 허용하지 않지만, 비정상적인 동작 상황, 예컨대 ESD 상황에서는 전류의 흐름을 허용하도록 그 도핑 농도가 조절된 폴리실리콘을 포함할 수 있다.
이 실시예에서 보호 저항층(135)은 웰 영역(110)과 분리되어 형성되기 때문에, 비정상적인 동작 상황에서 요구되는 전류의 양에 따라서 별도로 도핑 농도를 설정하여 그 저항을 조절할 수 있다.
일부 실시예에서, 전력 반도체 트랜지스터들(PT)의 적어도 일부 및 전류 센서 트랜지스터들(ST)의 적어도 일부는 게이트 커패시턴스를 공유할 수 있다. 예를 들어, 전력 반도체 트랜지스터들(PT)의 적어도 일부 및 전류 센서 트랜지스터들(ST)의 적어도 일부는 서로 게이트 전극(120)을 공유할 수 있다.
보다 구체적으로 보면, 전력 반도체 트랜지스터들(PT)의 게이트 전극(120) 및 전류 센서 트랜지스터들(ST)의 게이트 전극(120)은 도 5에 도시된 바와 같이, 스트라이프 타입으로 배치될 수 있다. 이 경우, 동일 라인에 배치된 전력 반도체 트랜지스터들(PT)의 게이트 전극(120) 및 전류 센서 트랜지스터들(ST)의 게이트 전극(120)은 절연 영역(IA)을 가로질러서 서로 연결될 수 있다. 이 경우, 메인 셀 영역(MC)의 전력 반도체 트랜지스터들(PT)와 센서 영역(SA)의 전류 센서 트랜지스터들(ST)의 게이트 커패시턴스가 공유될 수 있다. 이에 따라, 센서 영역(SA)의 정전 용량이 실질적으로 커지는 효과가 생길 수 있다.
한편 이 실시예의 변형된 예에서, 센서 영역(SA) 및 메인 셀 영역(MC)에서 게이트 전극(120)이 공유되지 않고 서로 분리될 수도 있다. 이 경우, 센서 영역(SA) 및 메인 셀 영역(MC)에서 게이트 커패시턴스는 공유되지 않지만, ESD 상황에서 보호 저항(Re)을 통한 전류 분배는 여전히 가능하다.
이 실시예에 따르면, 통상적인 메인 셀 영역(MC)의 일부 영역을 센서 영역(SA)으로 할당함으로써 구조를 단순화 할 수 있다. 이 경우, 메인 셀 영역(MC), 센서 영역(SA) 및 절연 영역(IA)은 웰 영역(110), 드리프트 영역(107), 게이트 전극(120) 등을 일관 공정으로 제조할 수 있게 된다.
전술한 설명은 전력 반도체 소자가 IGBT인 경우를 상정하여 설명하였지만, 전력 모스펫에도 그대로 적용될 수 있다. 예를 들어, 전력 모스펫에서는 컬렉터 영역(128)이 없고 컬렉터 전극 대신에 드레인 전극이 배치될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
61: 컬렉터 단자
62: 게이트 단자
64: 전류 센서 단자
66: 켈빈 에미터 단자
67, 68: 온도 센서 단자
69: 에미터 단자
100: 전력 반도체 소자
105: 반도체층
120: 게이트 전극
125: 플로팅 영역
135: 보호 저항층
PT: 전력 반도체 트랜지스터
ST: 전류 센서 트랜지스터

Claims (12)

  1. 메인 셀 영역, 센서 영역, 및 상기 메인 셀 영역 및 상기 센서 영역 사이의 절연 영역을 포함하는 반도체층;
    상기 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들;
    상기 센서 영역에 형성된 복수의 전류 센서 트랜지스터들; 및
    상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부를 비정상적인 동작 상황에서 서로 연결하도록 상기 절연 영역을 가로질러 상기 반도체층 상에 형성된 보호 저항층;을 포함하고,
    상기 보호 저항층은 상기 복수의 전력 반도체 트랜지스터들 및 상기 복수의 전류 센서 트랜지스터들 사이에서 정상 동작 시에는 전류의 흐름을 허용하지 않고, 비정상적인 동작 상황에서는 전류의 흐름을 허용하는,
    전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 보호 저항층은 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부의 웰 영역 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부의 웰 영역에 각각 연결되는,
    전력 반도체 소자.
  3. 제 2 항에 있어서,
    상기 보호 저항층은 도핑 농도가 조절된 폴리실리콘층을 포함하는,
    전력 반도체 소자.
  4. 제 1 항에 있어서,
    상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부는 게이트 커패시턴스를 공유하는,
    전력 반도체 소자.
  5. 제 4 항에 있어서,
    상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부는 서로 게이트 전극을 공유하는,
    전력 반도체 소자.
  6. 제 1 항에 있어서,
    상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 스트라이프 타입으로 배치되고,
    동일 라인에 배치된 상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 상기 절연 영역을 가로질러서 서로 연결된,
    전력 반도체 소자.
  7. 제 1 항에 있어서,
    상기 메인 셀 영역 및 상기 센서 영역의 반도체층에는 웰 영역 및 소오스 영역이 서로 분리되어 각각 형성되고,
    상기 절연 영역의 반도체층에는 상기 웰 영역 및 상기 소오스 영역이 형성되지 않고 드리프트 영역이 연장된,
    전력 반도체 소자.
  8. 제 1 항에 있어서,
    상기 메인 셀 영역 및 상기 센서 영역 외측의 상기 반도체층에 상기 복수의 전류 센서 트랜지스터들의 출력 단자로 기능하는 전류 센서 단자가 형성되는,
    전력 반도체 소자.
  9. 반도체층의 메인 셀 영역에 형성된 복수의 전력 반도체 트랜지스터들의 에미터 전극과 연결되는 에미터 단자 및 켈빈 에미터 단자;
    상기 전력 반도체 트랜지스터들의 게이트 전극과 연결되는 게이트 단자;
    상기 전력 반도체 트랜지스터들의 전류를 모니터링하기 위해 센서 영역에 형성된 복수의 전류 센서 트랜지스터들과 연결되는 전류 센서 단자; 및
    상기 에미터 단자 및 상기 전류 센서 단자를 비정상적인 동작 상황에서 서로 연결하도록 상기 메인 셀 영역 및 상기 센서 영역 사이의 절연 영역을 가로질러 상기 반도체층 상에 형성된 보호 저항층을 포함하고,
    상기 보호 저항층은 상기 복수의 전력 반도체 트랜지스터들 및 상기 복수의 전류 센서 트랜지스터들 사이에서 정상 동작 시에는 전류의 흐름을 허용하지 않고, 비정상적인 동작 상황에서는 전류의 흐름을 허용하는,
    전력 반도체 소자.
  10. 제 9 항에 있어서,
    상기 보호 저항층은 상기 복수의 전력 반도체 트랜지스터들의 적어도 일부의 웰 영역 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부의 웰 영역에 각각 연결되는,
    전력 반도체 소자.
  11. 제 9 항에 있어서,
    상기 복수의 전력 반도체 트랜지스터들의 적어도 일부 및 상기 복수의 전류 센서 트랜지스터들의 적어도 일부는 게이트 커패시턴스를 공유하는,
    전력 반도체 소자.
  12. 제 9 항에 있어서,
    상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 스트라이프 타입으로 배치되고,
    동일 라인에 배치된 상기 복수의 전력 반도체 트랜지스터들의 게이트 전극 및 상기 복수의 전류 센서 트랜지스터들의 게이트 전극은 상기 절연 영역을 가로질러서 서로 연결된,
    전력 반도체 소자.
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